特開 2024-73333 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024073333

(43)【公開日】2024-05-29

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240522BHJP

   H01L 29/12 20060101ALI20240522BHJP

   H01L 29/06 20060101ALI20240522BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 652H

H01L29/78 652Q

H01L29/78 653A

H01L29/78 652P

H01L29/06 301M

H01L29/06 301G

H01L29/06 301V

H01L29/06 301D

H01L29/78 652F

H01L29/78 652S

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022184487

(22)【出願日】2022-11-17

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】成田 舜基

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】破壊耐量を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】活性領域１０およびエッジ終端領域２０は、ドリフト層を並列ｐｎ層３とした同一のＳＪ構造である。エッジ終端領域２０において、活性領域１０とＪＴＥ構造２１との間に、ＪＴＥ構造２１をソース電極１８の電位に固定するｐ⁺型延在部１４ａが設けられている。ｐ⁺型延在部１４ａは、ｐ型ベース延在部４ａと並列ｐｎ層３との間に、これらの領域に接して設けられている。ｐ⁺型延在部１４ａは、ゲートトレンチ７底面付近の電界緩和用に活性領域１０に設けられたｐ⁺型領域１２の上部１４の延在部である。ｐ型ベース延在部４ａと並列ｐｎ層３との間に、ｐ⁺型領域１２の下部１３の延在部は設けられていない。このため、エッジ終端領域２０のｐ型カラム領域３２の深さ方向Ｚの長さは、活性領域１０のｐ型カラム領域３２の深さ方向Ｚの長さよりも長くなっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた、前記半導体基板のおもて面に平行な第１方向に第１導電型カラム領域と第２導電型カラム領域とを交互に繰り返し隣接して配置された並列ｐｎ層と、
前記半導体基板の第１主面と前記並列ｐｎ層との間に設けられ、前記活性領域から前記終端領域へ延在する第２導電型の第１半導体領域と、
前記活性領域において前記第１主面と前記第１半導体領域との間に選択的に設けられた第１導電型の第２半導体領域と、
深さ方向に前記第２半導体領域および前記第１半導体領域を貫通して前記第１導電型カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記活性領域および前記終端領域において前記第１半導体領域と前記並列ｐｎ層との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、
前記第１半導体領域および前記第２導電型高濃度領域よりも外側において前記第１主面と前記並列ｐｎ層との間に選択的に設けられ、前記活性領域の周囲を同心状に囲む１つ以上の第２導電型耐圧領域で構成された耐圧構造と、
前記第２半導体領域、前記第１半導体領域および前記第２導電型高濃度領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に電気的に接続された第２電極と、
を備え、
前記第２導電型高濃度領域は、
前記活性領域の部分で前記トレンチの底面よりも前記第２主面側に深い位置に達し、
前記活性領域の部分よりも前記終端領域の部分で前記第２主面側の面が前記第１主面側に浅い位置にあることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第２導電型高濃度領域の前記活性領域の部分は、
前記トレンチの底面よりも前記第２主面側に深い第１部分と、
前記トレンチの底面よりも前記第１主面側に浅い第２部分と、を有し、
前記第２導電型高濃度領域の前記終端領域の部分は、前記第２部分が前記終端領域に延在してなることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第２導電型高濃度領域の前記第１部分は、前記トレンチの前記終端領域に隣り合う最外周の側壁との所定距離を保って前記活性領域の周囲を囲むことを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記第２導電型高濃度領域の前記第１部分は、前記トレンチの前記終端領域に隣り合う最外周の側壁から０．３５μｍ以下の所定幅だけ外側で終端していることを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項5】

前記第２導電型高濃度領域の前記第１部分は、前記耐圧構造の内周と所定距離を保って前記活性領域の周囲を囲むことを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項6】

前記第２導電型高濃度領域の前記終端領域の部分は、前記活性領域と前記耐圧構造との間の全域に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項7】

前記第２導電型高濃度領域の前記終端領域の部分は選択的に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項8】

前記第２導電型高濃度領域の前記終端領域の部分は、前記第１半導体領域と前記第２導電型カラム領域との間にのみ設けられていることを特徴とする請求項７に記載の炭化珪素半導体装置。

【請求項9】

前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在し、
前記第２導電型高濃度領域の前記終端領域の部分は、前記第２方向にストライプ状に設けられていることを特徴とする請求項８に記載の炭化珪素半導体装置。

【請求項10】

前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在し、
前記第２導電型高濃度領域の前記終端領域の部分は、前記第２方向に点在し、前記活性領域と前記耐圧構造との間にマトリクス状に配置されていることを特徴とする請求項８に記載の炭化珪素半導体装置。

【請求項11】

前記第２導電型高濃度領域の前記終端領域の部分の前記第１方向の幅は、前記第２導電型カラム領域の前記第１方向の幅よりも狭いことを特徴とする請求項７に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

従来、ドリフト層を、ｎ型領域とｐ型領域とを半導体基板（半導体チップ）の主面に平行な方向に交互に繰り返し隣接して配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）が公知である。

【0003】

ドリフト層をＳＪ構造とすることで、ｎ^-型領域のみで構成される通常のドリフト層と比べて、ドリフト層の不純物濃度を高くすることができ、オン抵抗が大幅に低減される。また、ドリフト層をＳＪ構造とすることで、高温動作時のオン抵抗増加が抑制される。高温動作時とは、高温度環境下や高電圧印加、大電流の通電等により半導体基板（半導体チップ）が高温度となっている状態で半導体装置が動作することである。

【0004】

パワー半導体装置の耐圧構造は、活性領域と半導体基板の端部との間のエッジ終端領域において半導体基板のおもて面の表面領域に選択的に設けられた複数のｐ型領域で構成される。ＳｉＣ－ＭＯＳＦＥＴでは、耐圧構造として、不純物濃度の異なる２つのｐ型領域で構成されたダブルゾーン接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造が用いられることが公知である。

【0005】

図１１は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１２は、図１１の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。図１３は、図１２のエッジ終端領域の内側部分を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４は、図１３の矩形枠ＢＢ内を拡大して示す平面図である。図１４には、半導体基板１４０の直線部におけるｐ⁺型延在部１１１ａのレイアウトを示す。

【0006】

図１５，１６は、図１１の矩形枠ＣＣ－ＣＣ’内を拡大して示す平面図である。図１５，１６には、それぞれ半導体基板１４０のコーナー（チップコーナー）におけるｐ⁺型延在部１１１ａおよびｐ⁺型延在部１１４ａのレイアウトを示す。図１１では、ｐ型カラム領域１３２をハッチングで示す。図１２，１３では、ＪＴＥ構造の内周（ｐ^-型領域１２２の内周）１２４ａを破線で示す。図１２では、ｎ型カラム領域１３１およびｐ型カラム領域１３２の個数が簡略化され、図１６と異なっている。

【0007】

図１３，１４では、ゲートトレンチ１０７を破線で示す。図１４，１５では、ｐ⁺型領域１１１、ｐ⁺型領域１１２の下部１１３、ｐ⁺型延在部１１１ａおよびｐ⁺型連結部の下部１１５を同一のハッチングで示す。図１６では、ｐ⁺型領域１１２の上部１１４、ｐ⁺型延在部１１４ａおよびｐ⁺型連結部の上部１１６を同一のハッチングで示す。図１５，１６では、ゲートトレンチ１０７を太線で示し、ＪＴＥ構造１２１の内周１２４ａを破線で示す。符号１２４ｂはＪＴＥ構造１２１の外周（ｐ^--型領域１２３の外周）である。

【0008】

図１１～１６に示す従来の炭化珪素半導体装置１５０は、炭化珪素（ＳｉＣ）を半導体材料とした半導体基板１４０の内部に、ドリフト層となる並列ｐｎ層１０３を備えたＳＪ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１４０は、ＳｉＣを半導体材料としたｎ⁺型出発基板１４１上に並列ｐｎ層１０３およびｐ型ベース領域１０４となる各エピタキシャル層１４２，１４３を順にエピタキシャル成長させてなる。

【0009】

並列ｐｎ層１０３は、ｎ型領域（以下、ｎ型カラム領域とする）１３１とｐ型領域（以下、ｐ型カラム領域とする）１３２とを半導体基板１４０の主面に平行な第１方向Ｘに交互に繰り返し隣接して配置してなる。ｎ型カラム領域１３１およびｐ型カラム領域１３２は、半導体基板１４０の全域にわたって、半導体基板１４０の主面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。

【0010】

活性領域１１０およびエッジ終端領域１２０ともに同一のＳＪ構造でドリフト層が構成されている。ｎ型カラム領域１３１およびｐ型カラム領域１３２ともに、略同じ幅（短手方向の幅）Ｗｎ１０１，Ｗｐ１０１であり、略同じ不純物濃度を有する。略同じ幅および略同じ不純物濃度とは、それぞれ、プロセスばらつきによる許容誤差を含む範囲で同じ幅および同じ不純物濃度であることを意味する。

【0011】

活性領域１１０およびエッジ終端領域１２０のいずれにおいても隣接するｎ型カラム領域１３１とｐ型カラム領域１３２とは概ねチャージバランスが保たれている。チャージバランスとは、ｎ型カラム領域１３１のキャリア濃度（不純物濃度）と幅Ｗｎ１０１との積で表されるチャージ量と、ｐ型カラム領域１３２のキャリア濃度と幅Ｗｐ１０１との積で表されるチャージ量と、の釣り合いの度合を示す指標である。

【0012】

活性領域１１０において、半導体基板１４０のおもて面（ｐ型エピタキシャル層１４３側の主面）と並列ｐｎ層１０３との間に、トレンチゲート構造が設けられている。トレンチゲート構造は、ｎ⁺型ソース領域１０５、ｐ⁺⁺型コンタクト領域１０６、ゲートトレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９で構成される。ゲートトレンチ１０７の底面よりもｎ⁺型ドレイン領域１０１側に深い位置に、ｐ⁺型領域１１１，１１２が選択的に設けられている。

【0013】

ｐ⁺型領域１１１，１１２は、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和する機能を有する。ｐ⁺型領域１１１は、ｐ型ベース領域１０４と離れて設けられ、ゲートトレンチ１０７の底面に対向する。ｐ⁺型領域１１２は、互いに隣り合うゲートトレンチ１０７間に、ｐ型ベース領域１０４に接し、かつｐ⁺型領域１１１およびゲートトレンチ１０７と離れて設けられている。

【0014】

ｐ⁺型領域１１２は、並列ｐｎ層１０３上にドリフト層となるｎ型エピタキシャル層１４２を２段（２回）に分けてエピタキシャル成長させるごとに各層にそれぞれｐ型不純物のイオン注入を行うことで形成され深さ方向Ｚに隣接する下部（ｎ⁺型ドレイン領域１０１側の部分）１１３および上部（ｎ⁺型ソース領域１０５側の部分）１１４で構成された拡散領域である。ｐ⁺型領域１１１は、ｐ⁺型領域１１２の下部１１３と同時に形成される。

【0015】

エッジ終端領域１２０は、活性領域１１０の周囲を囲む。ｐ型エピタキシャル層１４３の外側（半導体基板１４０の端部側：チップ端部側）部分が除去され、エッジ終端領域１２０内において半導体基板１４０のおもて面に段差１４４が形成されている。半導体基板１４０のおもて面は、段差１４４を境に、チップ中央（半導体基板１４０の中央）側の第１面１４０ａよりも外側の第２面１４０ｂでドレイン電極１１９側に凹んでいる。

【0016】

この段差１４４により、半導体基板１４０のおもて面においてチップ中央にｐ型エピタキシャル層１４３がメサ状（凸状）に残っている。半導体基板１４０のおもて面の第１面１４０ａはｐ型エピタキシャル層１４３で形成され、第２面１４０ｂはエッジ終端領域１２０でｐ型エピタキシャル層１４３が除去されることによって露出したｎ型エピタキシャル層１４２で形成されている。

【0017】

エッジ終端領域１２０において、段差１４４よりも外側には、耐圧構造として、不純物濃度の異なる複数のｐ型領域（ここでは２つ：ｐ^-型領域１２２、ｐ^--型領域１２３）で構成されたＪＴＥ構造１２１が設けられている。ｐ^-型領域１２２およびｐ^--型領域１２３は、半導体基板１４０のおもて面の第２面１４０ｂと並列ｐｎ層１０３との間に、並列ｐｎ層１０３に接して設けられ、活性領域１１０の周囲を同心状に囲む。

【0018】

並列ｐｎ層１０３は、ＪＴＥ構造１２１よりも外側まで設けられている。半導体基板１４０の端部と並列ｐｎ層１０３との間の部分はＳＪ構造でない通常のｎ型ドリフト領域１３３である。半導体基板１４０のおもて面の第２面１４０ｂは、絶縁層（層間絶縁膜１１７の単層構造か、またはフィールド酸化膜（不図示）および層間絶縁膜１１７を順に積層した積層構造）で覆われている。

【0019】

また、エッジ終端領域１２０において、段差１４４よりも内側には、半導体基板１４０のおもて面の第１面１４０ａと並列ｐｎ層１０３との間に、ｐ⁺型延在部１１１ａ、ｐ⁺型延在部１１４ａおよびｐ型ベース延在部１０４ａが設けられている。ｐ⁺型延在部１１１ａ、ｐ⁺型延在部１１４ａおよびｐ型ベース延在部１０４ａは、それぞれｐ⁺型領域１１１、ｐ⁺型領域１１２の上部１１４およびｐ型ベース領域１０４の延在部である。

【0020】

ｐ⁺型延在部１１１ａ，１１４ａおよびｐ型ベース延在部１０４ａは、第１方向Ｘに内側に、第１方向Ｘに最も外側のゲートトレンチ１０７（以下、最外ゲートトレンチ１０７ａとする）に達し、かつ第２方向Ｙにすべてのゲートトレンチ１０７の長手方向の端部に達するとともに、外側へ延在して半導体基板１４０のおもて面の第１面１４０ａと第２面１４０ｂとをつなぐ第３面（段差のメサエッジ）１４０ｃに達する。

【0021】

ｐ⁺型延在部１１１ａ、ｐ⁺型延在部１１４ａおよびｐ型ベース延在部１０４ａは、活性領域１１０から段差１４４までの全域にわたって設けられ、活性領域１１０の周囲を囲む（図１５，１６）。ｐ⁺型延在部１１１ａ，１１４ａの少なくともｐ⁺型延在部１１１ａは、外周１２４ｃがＪＴＥ構造１２１の内周１２４ａよりも外側まで達し、ＪＴＥ構造１２１の最も内側のｐ^-型領域１２２の内側端部に重なっている（図１２，１３）。

【0022】

ＪＴＥ構造１２１は、エッジ終端領域１２０の内側部分１２０ａに設けられたｐ⁺型延在部１１１ａに接し、ｐ⁺型延在部１１１ａ，１１４ａおよびｐ型ベース延在部１０４ａを介してソース電極１１８の電位に固定されている。活性領域１１０のｐ型カラム領域１３２は、ｐ⁺型領域１１２に接し、ｐ⁺型領域１１２、ｐ型ベース領域１０４およびｐ⁺⁺型コンタクト領域１０６を介してソース電極１１８の電位に固定されている。

【0023】

エッジ終端領域１２０のＪＴＥ構造１２１よりも内側のｐ型カラム領域１３２は、ｐ⁺型延在部１１１ａに接し、ｐ⁺型延在部１１１ａ，１１４ａおよびｐ型ベース延在部１０４ａを介して、ソース電極１１８の電位に固定されている。ＪＴＥ構造１２１に接するｐ型カラム領域１３２は、ＪＴＥ構造１２１を介してソース電極１１８の電位に固定されている。ＪＴＥ構造１２１よりも外側のｐ型カラム領域１３２は電気的に浮遊している。

【0024】

従来のＳＪ構造の縦型炭化珪素半導体装置として、並列ｐｎ層のｐ型カラム領域として、半導体基板のおもて面から底部までの長さが相対的に長い長ｐ型カラム領域か、または半導体基板のおもて面から底部までの長さが相対的に短い短ｐ型カラム領域が配置され、短ｐ型カラム領域を配置した領域でｎ型不純物の多いチャージバランスとし、アバランシェ発生の位置を短ｐ型カラム領域の底部に誘導して、チャネルへの電流集中をなくすことで、アバランシェ耐圧低下を抑制した装置が提案されている（例えば、下記特許文献１参照。）。

【先行技術文献】

【特許文献】

【0025】

【特許文献1】特開２０２０－１９１４４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0026】

しかしながら、上述したように、従来のＳＪ構造のＳｉＣ－ＭＯＳＦＥＴ（図１１～１６参照）では、活性領域１１０およびエッジ終端領域１２０ともに同一のＳＪ構造（ｎ型カラム領域１３１およびｐ型カラム領域１３２）でドリフト層が構成される。このため、エッジ終端領域１２０の耐圧が活性領域１１０の耐圧よりも低くなり、エッジ終端領域１２０でアバランシェ降伏しやすい。これによって、半導体基板１４０の大半の面積（表面積）を占める面積の広い活性領域１１０でアバランシェ降伏する場合と比べて破壊耐量が小さくなるという問題がある。

【0027】

この発明は、上述した従来技術による課題を解消するため、破壊耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0028】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。活性領域は、炭化珪素からなる半導体基板に設けられている。終端領域は、前記活性領域の周囲を囲む。並列ｐｎ層は、前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられている。前記並列ｐｎ層は、前記半導体基板のおもて面に平行な第１方向に第１導電型カラム領域と第２導電型カラム領域とを交互に繰り返し隣接して配置されてなる。前記半導体基板の第１主面と前記並列ｐｎ層との間に、前記活性領域から前記終端領域へ延在する第２導電型の第１半導体領域が設けられている。

【0029】

前記活性領域において前記第１主面と前記第１半導体領域との間に、第１導電型の第２半導体領域が選択的に設けられている。トレンチは、深さ方向に前記第２半導体領域および前記第１半導体領域を貫通して前記第１導電型カラム領域に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記活性領域および前記終端領域において前記第１半導体領域と前記並列ｐｎ層との間に、第２導電型高濃度領域が選択的に設けられている。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。

【0030】

耐圧構造は、前記第１半導体領域および前記第２導電型高濃度領域よりも外側において前記第１主面と前記並列ｐｎ層との間に選択的に設けられ、前記活性領域の周囲を同心状に囲む１つ以上の第２導電型耐圧領域で構成されている。第１電極は、前記第２半導体領域、前記第１半導体領域および前記第２導電型高濃度領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に電気的に接続されている。前記第２導電型高濃度領域は、前記活性領域の部分で前記トレンチの底面よりも前記第２主面側に深い位置に達し、前記活性領域の部分よりも前記終端領域の部分で前記第２主面側の面が前記第１主面側に浅い位置にある。

【0031】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記活性領域の部分は、前記トレンチの底面よりも前記第２主面側に深い第１部分と、前記トレンチの底面よりも前記第１主面側に浅い第２部分と、を有する。前記第２導電型高濃度領域の前記終端領域の部分は、前記第２部分が前記終端領域に延在してなることを特徴とする。

【0032】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第１部分は、前記トレンチの前記終端領域に隣り合う最外周の側壁との所定距離を保って前記活性領域の周囲を囲むことを特徴とする。

【0033】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第１部分は、前記トレンチの前記終端領域に隣り合う最外周の側壁から０．３５μｍ以下の所定幅だけ外側で終端していることを特徴とする。

【0034】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第１部分は、前記耐圧構造の内周と所定距離を保って前記活性領域の周囲を囲むことを特徴とする。

【0035】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記終端領域の部分は、前記活性領域と前記耐圧構造との間の全域に設けられていることを特徴とする。

【0036】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記終端領域の部分は選択的に設けられていることを特徴とする。

【0037】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記終端領域の部分は、前記第１半導体領域と前記第２導電型カラム領域との間にのみ設けられていることを特徴とする。

【0038】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する。前記第２導電型高濃度領域の前記終端領域の部分は、前記第２方向にストライプ状に設けられていることを特徴とする。

【0039】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する。前記第２導電型高濃度領域の前記終端領域の部分は、前記第２方向に点在し、前記活性領域と前記耐圧構造との間にマトリクス状に配置されていることを特徴とする。

【0040】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記終端領域の部分の前記第１方向の幅は、前記第２導電型カラム領域の前記第１方向の幅よりも狭いことを特徴とする。

【0041】

上述した発明によれば、終端領域の耐圧を向上させることができるため、アバランシェ降伏の発生個所を半導体基板の大半の面積（表面積）を占める面積の広い活性領域に変更することができる。

【発明の効果】

【0042】

本発明にかかる炭化珪素半導体装置によれば、破壊耐量を向上させることができるという効果を奏する。

【図面の簡単な説明】

【0043】

【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図２のエッジ終端領域の内側部分を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図4】図３の矩形枠Ｂ内を拡大して示す平面図である。

【図5】図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。

【図6】図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。

【図7】図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。

【図8】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。

【図9】図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。

【図10】実施例１，２の耐圧特性を示す特性図である。

【図11】従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図12】図１１の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。

【図13】図１２のエッジ終端領域の内側部分を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図14】図１３の矩形枠ＢＢ内を拡大して示す平面図である。

【図15】図１１の矩形枠ＣＣ－ＣＣ’内を拡大して示す平面図である。

【図16】図１１の矩形枠ＣＣ－ＣＣ’内を拡大して示す平面図である。

【発明を実施するための形態】

【0044】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0045】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３は、図２のエッジ終端領域の内側（チップ中央側）部分を半導体基板のおもて面側から見たレイアウトを示す平面図である。図４は、図３の矩形枠Ｂ内を拡大して示す平面図である。図５～７は、図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。

【0046】

図３，４（ａ）には、半導体基板４０の直線部（辺）におけるｐ⁺型領域１１ａのレイアウトを示す。図４（ｂ）には、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６のレイアウトを示す。図５，６には、半導体基板４０のコーナー（チップコーナー：頂点部）におけるｐ⁺型領域１１ａのレイアウト例を示す。図５，６の上図には図１の矩形枠Ｃ１－Ｃ１’内を拡大して示し、下図には上図の矩形枠Ｃ２，Ｃ３内を拡大して示す。図７には、半導体基板４０のコーナーにおけるｐ⁺型延在部１４ａのレイアウトを示す。

【0047】

図２では、ｐ型カラム領域３２をハッチングで示す。図２では、ＪＴＥ構造２１の内周（ｐ^-型領域２２の内周）２４ａの、ｐ⁺型延在部１４ａと重なる部分を破線で示し、ゲートランナー４５を図示省略する。図２では、ｎ型カラム領域３１およびｐ型カラム領域３２の個数が簡略化され、図７と異なっている。図３～６では、ｎ型カラム領域３１およびｐ型カラム領域３２を図示省略する。図３では、ＪＴＥ構造２１の内周２４ａを破線で示す。図３，４（ａ）ではゲートトレンチ７を破線で示す。

【0048】

図４（ｂ）ではｐ⁺⁺型コンタクト領域６をハッチングで示す。図４（ａ），５，６では、ｐ⁺型領域１１，１１ａ、ｐ⁺型領域１２の下部１３およびｐ⁺型連結部の下部１５を同一のハッチングで示す。図５の上部、図６の上図および図７では、ゲートトレンチ７を太線で示し、ＪＴＥ構造２１の内周２４ａおよび外周（ｐ^--型領域２３の外周）２４ｂを破線で示す。図７では、ｐ⁺型領域１２の上部１４、ｐ⁺型延在部１４ａおよびｐ⁺型連結部の上部１６を同一のハッチングで示す。

【0049】

図１～７に示す実施の形態１にかかる炭化珪素半導体装置５０は、活性領域１０において、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０のおもて面（第１主面）側にトレンチゲート構造（素子構造）を備え、ドリフト層（ドリフト領域）を並列ｐｎ層３としたＳＪ構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。活性領域１０は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域である。活性領域１０は、半導体基板４０の略中央（チップ中央）に配置されている。

【0050】

活性領域１０は、後述する第１方向Ｘに最も外側（半導体基板４０の端部側：チップ端部側）のゲートトレンチ７（最外ゲートトレンチ７ａ）の中心よりも内側（チップ中央側）で、かつ後述する第２方向Ｙにｎ⁺型ソース領域５の端部（不図示）よりも内側の部分である。活性領域１０には、同一構造（トレンチゲート構造）の複数の単位セル（素子の構成単位）が隣接して配置されている。トレンチゲート構造は、活性領域１０において半導体基板４０のおもて面と並列ｐｎ層３との間に設けられている。

【0051】

活性領域１０と半導体基板４０の端部（チップ端部）との間は、エッジ終端領域２０である。エッジ終端領域２０は、活性領域１０の周囲を囲む。エッジ終端領域２０は、ドリフト層の、半導体基板４０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２０には、半導体基板４０のおもて面と並列ｐｎ層３との間に、耐圧構造として後述するＪＴＥ構造２１が配置されている。

【0052】

半導体基板４０は、炭化珪素からなるｎ⁺型出発基板４１のおもて面上に並列ｐｎ層３およびｐ型ベース領域（第１半導体領域）４となる各エピタキシャル層４２，４３を順に堆積してなるエピタキシャルである。半導体基板４０は、ｐ型エピタキシャル層４３側の主面をおもて面として、ｎ⁺型出発基板４１側の主面を裏面（第２主面）とする。ｎ⁺型出発基板４１は、ｎ⁺型ドレイン領域１である。並列ｐｎ層３は、例えば後述する多段エピタキシャル方式やトレンチ埋め込みエピタキシャル方式を用いて、ｎ⁺型出発基板４１上に形成される。

【0053】

並列ｐｎ層３は、ｎ型領域（ｎ型カラム領域：第１導電型カラム領域）３１とｐ型領域（ｐ型カラム領域：第２導電型カラム領域）３２とを半導体基板４０の主面に平行な第１方向Ｘに交互に繰り返し隣接して配置してなる。ｎ型カラム領域３１およびｐ型カラム領域３２は、半導体基板４０の略全域にわたって、半導体基板４０の主面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在している。活性領域１０およびエッジ終端領域２０ともに同一のＳＪ構造でドリフト層が構成されている。隣接するｎ型カラム領域３１とｐ型カラム領域３２とは概ねチャージバランスが保たれている。

【0054】

チャージバランスとは、ｎ型カラム領域３１のキャリア濃度（不純物濃度）と幅Ｗｎ１との積で表されるチャージ量と、ｐ型カラム領域３２のキャリア濃度と幅Ｗｐ１との積で表されるチャージ量と、の釣り合いの度合を示す指標である。例えば、ｎ型カラム領域３１およびｐ型カラム領域３２ともに略同じ幅（短手方向の幅）Ｗｎ１，Ｗｐ１で、略同じ不純物濃度を有する。略同じ幅および略同じ不純物濃度とは、それぞれ製造プロセスばらつきによる許容誤差を含む範囲で同じ幅および同じ不純物濃度であることを意味する。

【0055】

ｎ型エピタキシャル層４２の、並列ｐｎ層３とｎ⁺型ドレイン領域１との間の部分を、ｎ型バッファ領域（ＳＪ構造でないｎ型領域）２としてもよい。ｎ型バッファ領域２は、並列ｐｎ層３、ｎ⁺型ドレイン領域１および後述するＳＪ構造でない通常のｎ型ドリフト領域３３に接する。ｎ型バッファ領域２の不純物濃度は、ｎ型カラム領域３１の不純物濃度以下である。ｎ型カラム領域３１およびｐ型カラム領域３２は、深さ方向Ｚにｎ型バッファ領域２（ｎ型バッファ領域２を設けない場合はｎ⁺型ドレイン領域１）に達する。

【0056】

活性領域１０のｐ型カラム領域３２は、後述するｐ⁺型領域１２に接し、ｐ⁺型領域１２、ｐ型ベース領域４およびｐ⁺⁺型コンタクト領域６を介してソース電極１８の電位に固定されている。エッジ終端領域２０のｐ型カラム領域３２は、後述するｐ⁺型延在部１４ａに接し、ｐ⁺型延在部１４ａおよび後述するｐ型ベース延在部４ａを介して、またはこれらの領域およびＪＴＥ構造２１を介してソース電極１８に電気的に接続されている。ＪＴＥ構造２１よりも外側に配置されたｐ型カラム領域３２は電気的に浮遊している。

【0057】

トレンチゲート構造は、ｐ型ベース領域４、ｎ⁺型ソース領域（第２半導体領域）５、ｐ⁺⁺型コンタクト領域６、ゲートトレンチ（トレンチ）７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ型ベース領域４は、半導体基板４０のおもて面と並列ｐｎ層３との間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層４３の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分である。ｐ型ベース領域４は、活性領域１０から外側へ後述する段差４４まで延在している。

【0058】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、活性領域１０において半導体基板４０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ型ベース領域４に接し、かつ半導体基板４０のおもて面に露出されている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が半導体基板４０のおもて面に露出とは、これらの領域が半導体基板４０のおもて面の後述する第１面４０ａで後述するソース電極（第１電極）１８に接することである。

【0059】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに隣り合うゲートトレンチ７間において例えば第２方向Ｙに直線状に延在している。ｎ⁺型ソース領域５は、ｐ⁺⁺型コンタクト領域６よりもゲートトレンチ７側に配置され、ゲートトレンチ７の側壁のゲート絶縁膜８に接する。ｐ⁺⁺型コンタクト領域６は設けられていなくてもよい。ｐ⁺⁺型コンタクト領域６を設けない場合、ｐ⁺⁺型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板４０のおもて面の第１面４０ａに露出される。

【0060】

ゲートトレンチ７は、半導体基板４０のおもて面の第１面４０ａから、深さ方向Ｚにｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ型カラム領域３１（後述するｎ型電流拡散領域を設けた場合にはｎ型電流拡散領域）に達する。ゲートトレンチ７は、第２方向Ｙにストライプ状に延在している。各ゲートトレンチ７の長さ（長手方向の長さ）は、活性領域１０とエッジ終端領域２０との境界付近でゲートトレンチ７の短手方向の端部が終端するように設定されている。

【0061】

したがって、活性領域１０のコーナーで終端するゲートトレンチ７は、活性領域１０のコーナーの曲率に応じて、第１方向Ｘに外側に配置されるほど段階的に長さが短くなっている（図５～７）。活性領域１０のコーナーで終端するゲートトレンチ７の、第１方向Ｘに外側に他のゲートトレンチ７に隣り合っていない部分は最外ゲートトレンチ７ａとなる。最外ゲートトレンチ７ａの外側には、ｎ⁺型ソース領域５は設けられていない。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。

【0062】

活性領域１０におけるｐ型ベース領域４と並列ｐｎ層３との間において、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）に深い位置に、ｐ⁺型領域（第２導電型高濃度領域）１１，１２がそれぞれ選択的に設けられている。ｐ⁺型領域１１，１２は、第２方向Ｙにストライプ状に延在する。互いに隣り合うｐ⁺型領域１１，１２間のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）部分には、ｎ⁺型ドレイン領域１側からｐ型ベース領域４まで達するようにｎ型カラム領域３１（または後述するｎ型電流拡散領域）が介在している。

【0063】

ｐ⁺型領域１１，１２は、ソース電極１８の電位の固定されており、ＭＯＳＦＥＴのオフ時に空乏化して（もしくはＪＦＥＴ部分を空乏化させて、またはその両方）、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ＪＦＥＴ部分とは、ｎ型カラム領域３１（または後述するｎ型電流拡散領域）の、互いに隣り合うｐ⁺型領域１１，１２間の部分であり、ＭＯＳＦＥＴのオン状態のときにドレイン・ソース間に流れるドリフト電流の電流経路に形成されるチャネルに隣接する。

【0064】

ｐ⁺型領域１２は、ｎ型エピタキシャル層４２の表面領域に形成される。具体的には、ｐ⁺型領域１２は、ドリフト層（並列ｐｎ層３）となるｎ型エピタキシャル層４２を２段（２回）に分けてエピタキシャル成長させるごとに各層にそれぞれｐ型不純物のイオン注入を行うことで形成され深さ方向Ｚに隣接する下部（ｎ⁺型ドレイン領域１側の部分：第１部分）１３および上部（ｎ⁺型ソース領域５側（半導体基板３０のおもて面側）の部分：第２部分）１４で構成された拡散領域である。ｐ⁺型領域（第１部分）１１は、ｐ⁺型領域１２の下部１３と同時に形成される。

【0065】

具体的には、ｐ⁺型領域１１は、ｐ型ベース領域４と離れて配置され、深さ方向Ｚにゲートトレンチ７の底面および底面コーナー部に対向する。ゲートトレンチ７の底面コーナー部とは、ゲートトレンチ７の側壁と底面との境界である。ｐ⁺型領域１１は、深さ方向Ｚにｎ型カラム領域３１に隣接する。ｐ⁺型領域１１は、ゲートトレンチ７の底面でゲート絶縁膜８に接してもよい。ｐ⁺型領域１１の幅は、ゲートトレンチ７の側壁（短手方向（第１方向Ｘ）の両側壁および長手方向（第２方向Ｙ）の両端部）からゲートトレンチ７の幅よりも所定幅Ｗ１１だけ広く設定される（図４（ａ）参照）。

【0066】

ゲートトレンチ７直下（ｎ⁺型ドレイン領域１側）のｐ⁺型領域１１はすべて同じ幅に設定される。このため、ｐ⁺型領域１１は、ゲートトレンチ７の長手方向の端部から第２方向Ｙに所定幅Ｗ１１だけ外側で終端しており、ＪＴＥ構造２１に接していない。複数のｐ⁺型領域１１のうち、最外ゲートトレンチ７ａ直下のｐ⁺型領域１１ａについてもゲートトレンチ７の側壁から第１方向Ｘに幅Ｗ１１だけ外側で終端しており、ＪＴＥ構造２１に接していない（図３，４（ａ）参照）。

【0067】

ｐ⁺型領域１１の幅は、例えば、短手方向（第１方向Ｘ）および長手方向（第２方向Ｙ）ともにゲートトレンチ７の側壁（短手方向の両側壁および長手方向の両端部）から略同じ幅Ｗ１１で広くなっている。具体的には、例えば、ゲートトレンチ７の短手方向の幅Ｗ１０が０．８μｍ程度である場合、ｐ⁺型領域１１の幅は、ゲートトレンチ７の短手方向の両側壁および長手方向の両端部からそれぞれ第１方向Ｘおよび第２方向Ｙに０．３５μｍ以下程度の幅Ｗ１１だけ広くなるように設定されてもよい。

【0068】

このように、ｐ⁺型領域１１，１１ａは、ゲートトレンチ７のエッジ終端領域２０に隣り合う最外周の側壁から外側へ若干延在して、当該側壁と底面との境界（底面コーナー部）を囲む。ゲートトレンチ７のエッジ終端領域２０に隣り合う最外周の側壁とは、最外ゲートトレンチ７ａの外側の側壁、および、ゲートトレンチ７の長手方向の両端部の側壁である。最外ゲートトレンチ７ａ直下のｐ⁺型領域１１ａは、活性領域１０の周囲を囲み、活性領域１０においてｎ⁺型ドレイン領域１側に最も深い位置に設けられたすべてのｐ⁺型領域１１およびｐ⁺型領域１２の下部１３を連結する。

【0069】

このようにｐ⁺型領域１１，１１ａおよびｐ⁺型領域１２の下部１３は、ゲートトレンチ７のエッジ終端領域２０に隣り合う最外周の側壁と底面との境界を囲むようにエッジ終端領域２０と活性領域１０との境界付近で終端しており、エッジ終端領域２０にはほぼ設けられていない。ｐ⁺型領域１１ａの外周２４ｃは、半導体基板４０のコーナーにおいて、ＪＴＥ構造２１の内周２４ａに対して所定距離を保った曲線状であってもよいし（図５参照）、セルの最外周に対して所定距離を保った階段状であってもよい（図６参照）。

【0070】

ｐ⁺型領域１１ａの外周２４ｃは、半導体基板４０の直線部において、セルの最外周に対して所定距離を保った直線状である。セルの最外周とは、活性領域１０において隣接して配置された複数の単位セルのうちの最も外側に配置された単位セルとエッジ終端領域２０との境界であり、活性領域１０の外周と略同じである。セルの最外周に対して所定距離を保つとは、ゲートトレンチ７のエッジ終端領域２０に隣り合う最外周の側壁から幅Ｗ１１だけ広くすることである。

【0071】

ｐ⁺型領域１１ａの外周２４ｃをＪＴＥ構造２１の内周２４ａに対して所定距離を保った曲線状とすることで、半導体基板４０のコーナーにおいてｐ⁺型領域１１ａの外周２４ｃのコーナーの曲率半径を大きくすることができる。これによって、ＭＯＳＦＥＴのオフ時に、ｐ⁺型領域１１ａの外周２４ｃのコーナー付近においてゲートトレンチ７の底面のゲート絶縁膜８に電界が集中しにくくなるため、エッジ終端領域２０の耐圧を向上させることができる。

【0072】

ｐ⁺型領域１１ａの外周２４ｃをセルの最外周に沿ったに対して所定距離を保った階段状とすることで、ｐ⁺型領域１１ａの外周２４ｃとＪＴＥ構造２１の内周２４ａとの間において後述するｐ⁺型延在部１４ａに接するｐ型カラム領域３２の個数を増やすことができる。これによって、エッジ終端領域２０において、活性領域１０のｐ型カラム領域３２よりも深さ方向Ｚの長さを長くしたｐ型カラム領域３２が増えるため、後述する本実施の形態１の効果（破壊耐量の向上）がより得られる。

【0073】

また、ｐ⁺型領域１１の短手方向の幅は、ｎ型カラム領域３１の短手方向の幅Ｗｎ１よりも狭い。ｐ⁺型領域１１は、例えば、ｐ⁺型領域１２側へ部分的に延在するか、または他のｐ⁺型領域（以下、ｐ⁺型連結部とする）を介して、ｐ⁺型領域１２に連結されている。図５，６には、ｐ⁺型領域１１とｐ⁺型領域１２の下部１３とがｐ⁺型連結部の下部１５によって格子状をなして連結されている状態を示す。図７には、ｐ⁺型領域１２の上部１４とｐ⁺型連結部の上部１６とが格子状をなすように配置されている状態を示す。

【0074】

ｐ⁺型領域１２は、互いに隣り合うゲートトレンチ７間においてｐ型ベース領域４に接し、ｐ⁺型領域１１およびゲートトレンチ７と離れて設けられている。ｐ⁺型領域１２は、深さ方向Ｚにｐ型カラム領域３２に隣接する。ｐ⁺型領域１２の短手方向の幅をｐ型カラム領域３２の短手方向の幅Ｗｐ１と略同じにして、ｐ⁺型領域１２がｎ型カラム領域３１に接していてもよい。ｐ⁺型領域１２の下部１３は、ｐ型カラム領域３２へのｐ型不純物のイオン注入により形成されて、ｐ型カラム領域３２に重なって設けられている。

【0075】

ｐ⁺型領域１２の下部１３がｐ型カラム領域３２と重なっていることで、ｐ⁺型領域１２の下部１３の不純物濃度はｐ⁺型領域１２の上部１４の不純物濃度よりも高くなる。これによって、ソース電極１８に対して正の電圧（順方向電圧）がドレイン電極１９に印加されたときに、ｐ⁺型領域１１とｐ⁺型領域１２の下部１３との間のＪＦＥＴ部分が空乏化しやすくなる。このため、ドレイン・ソース間電流が遮断されるまでの時間を短くなり、短絡耐量を向上させることができる。

【0076】

また、ｐ⁺型領域１２の下部１３がｐ型カラム領域３２と重なっていることで、ソース電極１８に対して正の電圧がドレイン電極１９に印加されたときにｐ型カラム領域３２内に空乏層が広がりにくくなる。このため、ｐ⁺型領域１２の下部１３がｐ型カラム領域３２に重ならない場合と比べて、ｐ型カラム領域３２の深さ方向Ｚの実効的な長さが短くなる。したがって、ｐ⁺型領域１２の下部１３がｐ型カラム領域３２に重ならない場合と比べて、活性領域１０の耐圧を意図的に低下させることができる。

【0077】

互いに隣り合うゲートトレンチ７間において、ｐ⁺型領域１１，１２、ｐ型ベース領域４およびｎ型カラム領域３１との間に、これらの領域に接して、かつ第１方向Ｘにゲートトレンチ７の側壁に達するように、ｎ型電流拡散領域（不図示）が設けられていてもよい。ｎ型電流拡散領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域の不純物濃度は、ｎ型カラム領域３１の不純物濃度以上である。

【0078】

層間絶縁膜１７は、半導体基板４０のおもて面の全面に設けられ、ゲート電極９を覆う。ソース電極１８は、層間絶縁膜１７のコンタクトホールにおいて半導体基板４０のおもて面の第１面４０ａにオーミック接触して、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ドレイン電極（第２電極）１９は、半導体基板４０の裏面（ｎ⁺型出発基板４１の裏面）の全面に設けられ、ｎ⁺型ドレイン領域１に電気的に接続されている。

【0079】

ｐ型エピタキシャル層４３は、エッジ終端領域２０の外側部分がエッチングにより除去され、半導体基板４０のおもて面の中央にメサ状（凸状）に残っている。ｐ型エピタキシャル層４３が半導体基板４０のおもて面の中央にメサ状に残ることで、半導体基板４０のおもて面に段差４４が形成されている。この段差４４により、半導体基板４０のおもて面は、この段差４４を境に、チップ中央側の第１面４０ａよりも外側の第２面４０ｂでドレイン電極１９側に凹んでいる。

【0080】

半導体基板４０のおもて面の第１面４０ａは、ｐ型エピタキシャル層４３で形成される。半導体基板４０のおもて面の第２面４０ｂは、エッジ終端領域２０の外側部分にｐ型エピタキシャル層４３が除去されることで露出したｎ型エピタキシャル層４２の露出面である。段差４４よりも外側において、半導体基板４０のおもて面の第２面４０ｂと並列ｐｎ層３との間に、耐圧構造として、不純物濃度の異なる複数のｐ型領域で構成されたＪＴＥ構造２１が設けられている。

【0081】

ＪＴＥ構造２１は、半導体基板４０のおもて面の第１面４０ａと第２面４０ｂとをつなぐ第３面（段差のメサエッジ）４０ｃで活性領域１０と素子分離されている。ＪＴＥ構造２１は、不純物濃度の異なる複数のｐ型領域（第２導電型耐圧領域）を、活性領域１０から外側へ離れるほど不純物濃度の低いｐ型領域が配置されるように、活性領域１０の周囲を囲む同心状に互いに隣接して配置してなる。図２には、ＪＴＥ構造２１として、不純物濃度の異なる２つのｐ型領域（ｐ^-型領域２２およびｐ^--型領域２３）で構成されたダブルゾーンＪＴＥ構造を示す。

【0082】

ＪＴＥ構造２１を構成するｐ型領域（ｐ^-型領域２２およびｐ^--型領域２３）の下面（ｎ⁺型ドレイン領域１側の面）は、ｐ⁺型領域１１の下面およびｐ⁺型領域１２の下部１３の下面よりもｎ⁺型ソース領域５側に浅い位置にあり、かつｐ⁺型領域１２の上部１４の下面および後述するｐ⁺型延在部１４ａの下面よりもｎ⁺型ドレイン領域１側に深い位置にある。ＪＴＥ構造２１を構成するｐ型領域の上面（ｎ⁺型ソース領域５側の面）は、ｐ⁺型領域１２の上部１４の下面およびｐ⁺型延在部１４ａの下面よりもｎ⁺型ソース領域５側に浅い位置にある。

【0083】

ＪＴＥ構造２１を構成するｐ型領域の上面は、半導体基板４０のおもて面の第２面４０ｂに露出されている。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃは、絶縁層（層間絶縁膜１７の単層構造か、またはフィールド酸化膜（不図示）および層間絶縁膜１７を順に積層した積層構造）で覆われている。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃに露出とは、半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃ上の当該絶縁層に接することである。

【0084】

並列ｐｎ層３は、ＪＴＥ構造２１よりも外側まで設けられている。並列ｐｎ層３は、第１方向Ｘに最も外側にｐ型カラム領域３２が配置される。半導体基板４０の端部と並列ｐｎ層３との間の部分は、ＳＪ構造でない通常のｎ型ドリフト領域３３である。通常のｎ型ドリフト領域３３の不純物濃度は、並列ｐｎ層３のｎ型カラム領域３１の不純物濃度以下である。並列ｐｎ層３は、ＪＴＥ構造２１と通常のｎ型ドリフト領域３３との間において半導体基板４０のおもて面の第２面４０ｂに露出されている。

【0085】

半導体基板４０のおもて面と通常のｎ型ドリフト領域３３との間に、並列ｐｎ層３と離れて、ｎ⁺型チャネルストッパ領域２５が選択的に設けられている。通常のｎ型ドリフト領域３３およびｎ⁺型チャネルストッパ領域２５は、半導体基板４０の外周に沿って設けられ、並列ｐｎ層３の周囲を囲む。通常のｎ型ドリフト領域３３およびｎ⁺型チャネルストッパ領域２５は、半導体基板４０の側面に露出されている。ｎ⁺型チャネルストッパ領域２５に代えて、ｐ⁺型チャネルストッパ領域が設けられてもよい。

【0086】

エッジ終端領域２０の段差４４よりも内側において、半導体基板４０のおもて面の第１面４０ａと並列ｐｎ層３との間に、ｐ型ベース延在部４ａが設けられている。ｐ型ベース延在部４ａと並列ｐｎ層３との間に、ｐ型ベース延在部４ａおよび並列ｐｎ層３（ｎ型カラム領域３１およびｐ型カラム領域３２）に接して、ｐ⁺型延在部（第２導電型高濃度領域）１４ａが設けられている。ｐ⁺型延在部１４ａおよびｐ型ベース延在部４ａは、それぞれｐ⁺型領域１２の上部１４およびｐ型ベース領域４の延在部である。

【0087】

ｐ⁺型延在部１４ａおよびｐ型ベース延在部４ａは、第１方向Ｘに内側に最外ゲートトレンチ７ａに達し、かつ第２方向Ｙにすべてのゲートトレンチ７の長手方向の端部に達するとともに、外側へ延在して半導体基板４０のおもて面の第３面４０ｃに達する。ｐ⁺型延在部１４ａおよびｐ型ベース延在部４ａは、活性領域１０から段差４４までの全域にわたって設けられ、活性領域１０の周囲を囲む（図７）。ｐ⁺型延在部１４ａには、すべてのｐ⁺型領域１２がｐ⁺型領域１２の上部１４の第２方向Ｙの端部で連結されている。

【0088】

ｐ⁺型延在部１４ａの下面は、半導体基板４０のおもて面の第２面４０ｂよりもｎ⁺型ドレイン領域１側に深い位置にある。ｐ⁺型延在部１４ａは、段差４４よりも外側へ延在して、半導体基板４０のおもて面の第２面４０ｂに露出されている。ｐ⁺型延在部１４ａは、ＪＴＥ構造２１の最も内側のｐ^-型領域２２の内側端部に重なっている（図２，６）。ＪＴＥ構造２１は、ｐ⁺型延在部１４ａに接し、ｐ⁺型延在部１４ａおよびｐ型ベース延在部４ａを介してソース電極１８の電位に固定されている。

【0089】

エッジ終端領域２０のＪＴＥ構造２１よりも内側のｐ型カラム領域３２は、ｐ⁺型延在部１４ａに接し、ｐ⁺型延在部１４ａおよびｐ型ベース延在部４ａを介して、ソース電極１８の電位に固定されている。ＪＴＥ構造２１に接するｐ型カラム領域３２は、ＪＴＥ構造２１を介してソース電極１８の電位に固定されている。ＪＴＥ構造２１よりも外側のｐ型カラム領域３２は、半導体基板４０のおもて面の第２面４０ｂに露出されている。ＪＴＥ構造２１よりも外側のｐ型カラム領域３２は電気的に浮遊している。

【0090】

エッジ終端領域２０において、ｐ⁺型延在部１４ａの下面、ＪＴＥ構造２１を構成するｐ型領域（ｐ^-型領域２２およびｐ^--型領域２３）の下面、および半導体基板４０のおもて面の第２面４０ｂは、活性領域１０のｐ⁺型領域１２の下面（ｐ⁺型領域１２の下部１３の下面）よりもｎ⁺型ソース領域５側に浅い位置にある。このため、エッジ終端領域２０のｐ型カラム領域３２の深さ方向Ｚの長さは、活性領域１０のｐ型カラム領域３２の深さ方向Ｚの長さよりも長くなっている。

【0091】

エッジ終端領域２０のｐ型カラム領域３２の深さ方向Ｚの長さを活性領域１０のｐ型カラム領域３２の深さ方向Ｚの長さよりも長くすることで、エッジ終端領域２０の耐圧が活性領域１０の耐圧よりも高くなる。これによって、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置５０）を、半導体基板４０の大半の面積（表面積）を占める面積の広い活性領域１０でアバランシェ降伏する構造とすることができる。このため、破壊耐量を向上させることができる。

【0092】

ＪＴＥ構造２１に代えて、フローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を設けてもよい。この場合おいても、ｐ⁺型延在部１４ａの下面、ＦＬＲの下面を活性領域１０のｐ⁺型領域１１，１１ａおよびｐ⁺型領域１２の下部１３の下面よりもｎ⁺型ソース領域５側に浅い位置にすることで、エッジ終端領域２０のｐ型カラム領域３２の深さ方向Ｚの長さが活性領域１０のｐ型カラム領域３２の深さ方向Ｚの長さよりも長くなり、破壊耐量が向上する。

【0093】

活性領域１０とＪＴＥ構造２１との間に、ゲートランナー４５（図１参照）が設けられている。ゲートランナー４５は、例えば、半導体基板４０のおもて面の第１面４０ａ上にフィールド酸化膜（不図示）を介して設けられたゲートポリシリコン配線層を含む。このゲートポリシリコン配線層は、層間絶縁膜１７に覆われている。ゲートポリシリコン配線層には、活性領域１０のすべてゲート電極９が連結されている。ゲートランナーは、ゲート電極９とゲートパッド４６（電極パッド：図１参照）とを電気的に接続する。

【0094】

実施の形態にかかる炭化珪素半導体装置５０の動作について説明する。ソース電極１８に対して正の電圧（順方向電圧）がドレイン電極１９に印加された状態で、ゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域４のゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１からチャネルを通ってｎ⁺型ソース領域５へ向かって主電流（ドリフト電流）が流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置５０）がオンする。

【0095】

一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極９にゲート閾値電圧未満の電圧が印加されると、ｐ⁺型領域１１，１２およびｐ型ベース領域４と並列ｐｎ層３のｎ型カラム領域３１とのｐｎ接合（活性領域１０の主接合）が逆バイアスされることで、主電流が流れなくなり、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。活性領域１０の主接合（ｐｎ接合）が逆バイアスされることで、当該ｐｎ接合から空乏層が広がり、活性領域１０の所定耐圧が確保される。

【0096】

また、ＳｉＣ－ＭＯＳＦＥＴのオフ時、ｐ型カラム領域３２とｎ型カラム領域３１とのｐｎ接合が逆バイアスされ、当該ｐｎ接合から空乏層が広がることで、並列ｐｎ層３で耐圧が負担される。これによって、ドリフト層の不純物濃度（ｎ型カラム領域３１）で実現可能な耐圧を超える所定耐圧が確保される。また、ｐ型カラム領域３２の深さ方向Ｚの長さが活性領域１０よりもエッジ終端領域２０で長くなっていることで、活性領域１０でアバランシェ降伏しやすくなる。

【0097】

実施の形態１にかかる炭化珪素半導体装置５０の製造方法について説明する。まず、ｎ⁺型ドレイン領域１となるｎ⁺型出発基板（半導体ウエハ）４１のおもて面上に、並列ｐｎ層３を含むドリフト層を形成する。このとき、例えば、多段エピタキシャル方式を用いて、ドリフト層となるｎ型エピタキシャル層４２を複数段（複数回）に分けて多段にエピタキシャル成長させるごとに各ｎ型エピタキシャル層にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入することで、並列ｐｎ層３のｐ型カラム領域３２となる部分を選択的に形成する。

【0098】

ｎ型エピタキシャル層４２の互いに隣り合うｐ型カラム領域３２間にイオン注入されずにｎ型のまま残る部分は、並列ｐｎ層３のｎ型カラム領域３１となる。ｎ型エピタキシャル層４２の、並列ｐｎ層３とｎ⁺型出発基板４１との間の部分の全域にイオン注入を行わずにｎ型バッファ領域２として残してもよい。以下、ｎ型バッファ領域２を設ける場合を例に説明する。並列ｐｎ層３とチップ端部（半導体チップとなる部分の端部）との間にイオン注入されずにｎ型のまま残る部分は、通常のｎ型ドリフト領域３３となる。

【0099】

ｎ型カラム領域３１をｎ型不純物のイオン注入により形成してもよい。この場合、ｎ型エピタキシャル層４２に代えて、ノンドープのエピタキシャル層やｎ^-型エピタキシャル層を複数段に分けて多段にエピタキシャル成長させる。この場合、ｎ型バッファ領域２や通常のｎ型ドリフト領域３３は不純物濃度に応じてｎ型不純物のイオン注入を適宜行えばよい。このため、例えば、ｎ型カラム領域３１よりも不純物濃度の低いｎ型バッファ領域２や通常のｎ型ドリフト領域３３を形成することができる。

【0100】

次に、ｐ型不純物のイオン注入により、並列ｐｎ層３の表面領域に、深さ方向Ｚに並列ｐｎ層３のｎ型カラム領域３１およびｐ型カラム領域３２にそれぞれ隣接してｐ⁺型領域１１およびｐ⁺型領域１２の下部１３を選択的に形成する。ｐ⁺型領域１２の下部１３は、ｐ型カラム領域３２の表面領域へのｐ型不純物のイオン注入により、ｐ型カラム領域３２に重なるように形成される。また、ｐ⁺型領域１１と同時に、ｐ⁺型領域１１とｐ⁺型領域１２の下部１３とのｐ⁺型連結部の下部１５を選択的に形成する。

【0101】

さらにエピタキシャル成長させてｎ型エピタキシャル層４２を所定厚さまで厚くする。次に、ｐ型不純物のイオン注入により、ｎ型エピタキシャル層４２の厚さを増した部分に、深さ方向Ｚにｐ⁺型領域１２の下部１３およびｐ⁺型連結部の下部１５にそれぞれ隣接して、ｐ⁺型領域１２の上部１４およびｐ⁺型連結部の上部１６をそれぞれ選択的に形成する。また、ｐ⁺型領域１２の上部１４と同時に、エッジ終端領域２０の内側部分２０ａに、深さ方向Ｚに並列ｐｎ層３に隣接してｐ⁺型延在部１４ａを形成する。

【0102】

次に、ｎ型エピタキシャル層４２の上に、ｐ型ベース領域４となるｐ型エピタキシャル層４３をエピタキシャル成長させる。これにより、ｎ⁺型出発基板４１上にエピタキシャル層４２，４３が順に積層され、ｎ型エピタキシャル層４２内に並列ｐｎ層３を含む半導体基板（半導体ウエハ）４０が作製される。次に、エッジ終端領域２０の外側部分においてｐ型エピタキシャル層４３（またはさらにｎ型エピタキシャル層４２の表面領域）をエッチングにより除去して、エッジ終端領域２０の外側部分に並列ｐｎ層３を露出させる。

【0103】

これによって、半導体基板４０のおもて面に段差４４が形成され、エッジ終端領域２０の内側部分２０ａおよび活性領域１０にｐ型エピタキシャル層４３がメサ状に残る。エッジ終端領域２０の外側部分において新たに半導体基板４０のおもて面となった第２面４０ｂに並列ｐｎ層３が露出される。半導体基板４０のおもて面の段差４４のメサエッジ（第３面４０ｃ）は、例えば半導体基板４０のおもて面の第２面４０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしてもよい。

【0104】

次に、イオン注入により、半導体基板４０のおもて面の表面領域に、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ＪＴＥ構造２１（ｐ^-型領域２２、ｐ^--型領域２３）およびｎ⁺型チャネルストッパ領域２５をそれぞれ選択的に形成する。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ型エピタキシャル層４３の表面領域にそれぞれ選択的に形成する。ｐ⁺⁺型コンタクト領域６と同時に、エッジ終端領域２０の内側部分２０ａにｐ⁺⁺型外周コンタクト領域（不図示）を形成してもよい。

【0105】

ＪＴＥ構造２１およびｎ⁺型チャネルストッパ領域２５は、半導体基板４０のおもて面の第２面４０ｂに露出された並列ｐｎ層３の表面領域にそれぞれ選択的に形成する。ＪＴＥ構造２１は、ｐ⁺型領域１１，１２およびｐ⁺型延在部１４ａと異なるタイミングで形成する。ＪＴＥ構造２１の最も内側のｐ^-型領域２２の内側端部は、半導体基板４０のおもて面の段差４４付近でｐ⁺型延在部１４ａに重なように形成される。ｎ⁺型チャネルストッパ領域２５は、ｎ⁺型ソース領域５と同時に形成されてもよい。ｐ型エピタキシャル層４３の、イオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分がｐ型ベース領域４およびｐ型ベース延在部４ａとなる。

【0106】

次に、エピタキシャル層４２，４３にイオン注入した不純物を活性化させるための熱処理を行う。次に、半導体基板４０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｐ⁺型領域１１に対向するゲートトレンチ７を形成する。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１７、ソース電極１８およびドレイン電極１９を形成する。その後、半導体ウエハ（半導体基板４０）をダイシング（切断）して個々のチップ状に個片化することで、図１～７に示す炭化珪素半導体装置５０が完成する。

【0107】

上述した実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、多段エピタキシャル方式に代えて、トレンチ埋め込みエピタキシャル方式を用いて並列ｐｎ層３を形成してもよい。トレンチ埋め込みエピタキシャル方式を用いる場合、ｎ型エピタキシャル層４２に、ｐ型カラム領域３２の深さ方向Ｚの長さと同じ深さのトレンチ（ＳＪトレンチ）を形成してｎ型カラム領域３１となる部分を残し、これらのＳＪトレンチをｐ型カラム領域３２となるｐ型エピタキシャル層で埋め込んで並列ｐｎ層３を形成する。

【0108】

以上、説明したように、実施の形態１によれば、エッジ終端領域に設けられＪＴＥ構造をソース電極の電位に固定するｐ⁺型延在部の下面は、活性領域においてｎ⁺型ドレイン領域側に最も深い位置に設けられたｐ⁺型領域（ゲートトレンチ直下のｐ⁺型領域）の下面よりもｎ⁺型ソース領域側に浅い位置にある。これにより、エッジ終端領域のｐ型カラム領域の深さ方向の長さが活性領域のｐ型カラム領域の深さ方向の長さよりも長くなり、エッジ終端領域の耐圧が向上するため、エッジ終端領域の耐圧を活性領域の耐圧よりも高くすることができる。したがって、アバランシェ降伏の発生個所が半導体基板の大半の面積（表面積）を占める面積の広い活性領域となり、破壊耐量を向上させることができる。

【0109】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置６０を半導体基板４０のおもて面側から見たレイアウトは図１と同様である。図８には、図１の切断線Ａ－Ａ’における断面構造を示す。図９は、図１の矩形枠Ｃ１－Ｃ１’内を拡大して示す平面図である。図９には、図８のｐ⁺型延在部６４ａの半導体基板４０のコーナーにおけるレイアウトを示す。

【0110】

図８では、ｐ型カラム領域３２をハッチングで示す。図８では、ＪＴＥ構造２１の内周２４ａの、ｐ⁺型延在部６４ａと重なる部分を破線で示し、ゲートランナー４５を図示省略する。図８では、ｎ型カラム領域３１およびｐ型カラム領域３２の個数が簡略化され、図９と異なっている。図９の上図では、ゲートトレンチ７を太線で示し、ＪＴＥ構造２１の内周２４ａおよび外周２４ｂを破線で示す。図９では、ｐ⁺型領域１２の上部１４、ｐ⁺型延在部６４ａおよびｐ⁺型連結部の上部１６を同一のハッチングで示す。

【0111】

実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置５０（図２，７参照）と異なる点は、エッジ終端領域２０の内側部分２０ａに、ｐ⁺型延在部６４ａが選択的に設けられている点である。ｐ⁺型延在部６４ａは、ｐ⁺型領域１２の上部１４と同時に形成された、ｐ⁺型領域１２の上部１４の延在部である。例えば、ｐ⁺型延在部６４ａは、ｐ型ベース延在部４ａとｐ型カラム領域３２との間にのみ設け、かつｐ型ベース延在部４ａとｎ型カラム領域３１との間に設けないレイアウトとしてもよい。

【0112】

この場合、互いに隣り合うｐ⁺型延在部６４ａ間には、ｎ型カラム領域３１がｐ型ベース延在部４ａまで延在する。このため、活性領域１０と段差４４との間において、ｎ型カラム領域３１の深さ方向Ｚの長さは、ｐ型カラム領域３２の深さ方向Ｚの長さよりも長くなる。ｐ⁺型延在部６４ａの短手方向の幅は、ｐ型カラム領域３２の短手方向の幅Ｗｐ１よりも狭くてもよい（不図示）。ｐ⁺型延在部６４ａは、ｐ型ベース延在部４ａとｐ型カラム領域３２との間を、第２方向Ｙに直線状に延在してもよいし（図９）、第２方向Ｙに点在してもよい（不図示）。

【0113】

ｐ⁺型延在部６４ａが第２方向Ｙに直線状に延在する場合、ｐ⁺型延在部６４ａの長手方向（第２方向Ｙ）の端部は、ＪＴＥ構造２１のｐ^-型領域２２の内側端部に重なっている。ｐ⁺型延在部６４ａの長手方向の端部は、ｐ型カラム領域３２の第２方向Ｙの端部よりも内側で終端している。ｐ⁺型延在部６４ａが第２方向Ｙに点在する場合、ｐ⁺型延在部６４ａは、半導体基板３０のおもて面側から見て、活性領域１０と段差４４との間にマトリクス状に設けられる。第２方向Ｙに最も外側のｐ⁺型延在部６４ａは、ＪＴＥ構造２１のｐ^-型領域２２の内側端部に重なっている。第２方向Ｙに最も外側のｐ⁺型延在部６４ａは、ｐ型カラム領域３２の第２方向Ｙの端部よりも内側に位置する。

【0114】

ｐ⁺型延在部６４ａのレイアウトに依らず、第１方向Ｘに最も外側のｐ⁺型延在部６４ａは、ＪＴＥ構造２１の最も内側のｐ^-型領域２２の内側端部に重なっている（図８）。ｐ⁺型延在部６４ａの最外ゲートトレンチ７ａに隣り合う部分は、ｐ⁺型連結部の上部１６と、ｐ⁺型連結部の下部１５（図８，９には不図示）と、によって最外ゲートトレンチ７ａ直下のｐ⁺型領域１１ａに連結されてもよい。最外ゲートトレンチ７ａとは、第１方向Ｘに最も外側のゲートトレンチ７と、活性領域１０のコーナーで終端するゲートトレンチ７の、第１方向Ｘに外側に他のゲートトレンチ７に隣り合っていない部分と、である。

【0115】

実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、ｐ⁺型延在部６４ａのレイアウトを変更すればよい。

【0116】

以上、説明したように、実施の形態２によれば、エッジ終端領域の内側部分において、ｐ型ベース延在部とｐ型カラム領域との間にのみｐ⁺型延在部を設けることで、実施の形態１と同様の効果を得ることができ、当該効果をさらに向上させることができる。

【0117】

（実施例）
上述した実施の形態１，２にかかる炭化珪素半導体装置５０，６０の耐圧について検証した。図１０は、実施例１，２の耐圧特性を示す特性図である。図１０の横軸に試料名（実施例１，２、従来例および比較例）を示し、縦軸に耐圧ＢＶｄｓｓを示す。棒グラフ上の数値は各試料の耐圧値である。実施の形態１，２にかかる炭化珪素半導体装置５０，６０（以下、実施例１，２とする）のエッジ終端領域２０の耐圧と、活性領域１０の耐圧（以下、比較例とする）と、をシミュレーションした結果を図１０に示す。

【0118】

比較として、従来の炭化珪素半導体装置１５０（以下、従来例とする）のエッジ終端領域１２０の耐圧をシミュレーションした結果も図１０に示す。従来例が実施例１，２と異なる点は、エッジ終端領域１２０の内側部分１２０ａにＪＴＥ構造１２１に接して設けられたｐ⁺型延在部１１１ａと、ｐ型カラム領域１３２と、の境界が活性領域１１０のｐ⁺型領域１１２とｐ型カラム領域１３２との境界と同じ深さ位置となっている点である。従来例の活性領域１１０の耐圧は、実施例１，２の活性領域１０の耐圧と同じである。

【0119】

図１０に示す結果から、従来例では、エッジ終端領域１２０の耐圧が活性領域１１０の耐圧よりも低くなることが確認された。一方、実施例１，２においては、エッジ終端領域２０の耐圧を活性領域１０の耐圧よりも高くすることができることが確認された。また、実施例２においては、実施例１と比べて、エッジ終端領域２０の耐圧を５０Ｖ程度高くすることができることが確認された。

【0120】

したがって、実施例１，２のように、ＪＴＥ構造２１をエッジ終端領域２０においてソース電極１８の電位に固定するｐ⁺型延在部１４ａの底面の深さ位置をｎ⁺型ソース領域５側に浅くして、エッジ終端領域２０のｐ型カラム領域３２の深さ方向Ｚの長さを活性領域１０のｐ型カラム領域３２の深さ方向Ｚの長さよりも長くすることで、エッジ終端領域２０の耐圧を向上させることができることが確認された。

【0121】

さらに、実施例２のようにＪＴＥ構造２１をエッジ終端領域２０においてソース電極１８の電位に固定するｐ⁺型延在部６４ａをｐ型ベース延在部４ａと並列ｐｎ層３のｐ型カラム領域３２との間にのみ設けることで、ＪＴＥ構造２１をソース電極１８の電位に固定するｐ⁺型延在部１４ａをエッジ終端領域２０の内側部分２０ａの全域に設ける場合と比べて、エッジ終端領域２０の耐圧をさらに高くすることができることが確認された。

【0122】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、エッジ終端領域のｐ型カラム領域の深さ方向の長さを活性領域のｐ型カラム領域の深さ方向の長さよりも長くして、エッジ終端領域の耐圧を活性領域の耐圧よりも高くすることができればよく、互いに隣り合うゲートトレンチ間のｐ⁺型領域の下部と並列ｐｎ層のｐ型カラム領域とは重なっていなくてもよい。また、本発明は、ＭＯＳＦＥＴに限らず、ドリフト層を並列ｐｎ層としたさまざまな構成のＳＪ構造の炭化珪素半導体装置に適用可能である。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0123】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0124】

１ ｎ⁺型ドレイン領域
２ ｎ型バッファ領域
３ 並列ｐｎ層
４ ｐ型ベース領域
４ａ ｐ型ベース延在部
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
７ａ 最外ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１ ゲートトレンチ直下の電界緩和用のｐ⁺型領域
１１ａ 最外ゲートトレンチ直下の電界緩和用のｐ⁺型領域
１２ 互いに隣り合うゲートトレンチ間の電界緩和用のｐ⁺型領域
１３ 互いに隣り合うゲートトレンチ間の電界緩和用のｐ⁺型領域の下部
１４ 互いに隣り合うゲートトレンチ間の電界緩和用のｐ⁺型領域の上部
１４ａ，６４ａ ｐ⁺型延在部
１５ ｐ⁺型連結部の下部
１６ ｐ⁺型連結部の上部
１７ 層間絶縁膜
１８ ソース電極
１９ ドレイン電極
２０ エッジ終端領域
２０ａ エッジ終端領域の内側部分
２１ ＪＴＥ構造
２２ ＪＴＥ構造のｐ^-型領域
２３ ＪＴＥ構造のｐ^--型領域
２４ａ ＪＴＥ構造の内周
２４ｂ ＪＴＥ構造の外周
２４ｃ 最外ゲートトレンチ直下の電界緩和用のｐ⁺型領域の外周
２５ ｎ⁺型チャネルストッパ領域
３１ ｎ型カラム領域
３２ ｐ型カラム領域
３３ 通常のｎ型ドリフト領域
４０ 半導体基板
４０ａ～４０ｃ 半導体基板のおもて面
４１ ｎ⁺型出発基板
４２ ｎ型エピタキシャル層
４３ ｐ型エピタキシャル層
４４ 半導体基板のおもて面の段差
４５ ゲートランナー
４６ ゲートパッド
５０，６０ 炭化珪素半導体装置
Ｗｎ１ ｎ型カラム領域の短手方向の幅
Ｗｐ１ ｐ型カラム領域の短手方向の幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】