特開 2024-74058 Ａ／Ｄコンバータ、アナログ／デジタル変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024074058

(43)【公開日】2024-05-30

(54)【発明の名称】Ａ／Ｄコンバータ、アナログ／デジタル変換方法

(51)【国際特許分類】

   H03M 1/08 20060101AFI20240523BHJP

   H03M 1/12 20060101ALI20240523BHJP

   H03M 1/46 20060101ALI20240523BHJP

【ＦＩ】

H03M1/08 A

H03M1/12 A

H03M1/46

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022185120

(22)【出願日】2022-11-18

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 令和３年１１月１９日に、「東京大学学内大学院輪講」に発表 ［刊行物等］ 令和３年１１月２５日に、「東京大学学内大学院輪講」に発表 ［刊行物等］ 令和４年５月２７日に、「ＩＳＣＡＳ２０２２」に発表 ［刊行物等］ 令和４年６月１日に、「ＩＳＣＡＳ２０２２」に発表

(71)【出願人】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】飯塚 哲也

(72)【発明者】

【氏名】柴田 凌弥

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022BA01

5J022BA02

5J022BA06

5J022CA10

5J022CD07

5J022CE05

(57)【要約】

【課題】高精度なＡ／Ｄコンバータを提供する。
【解決手段】ＳＲ－ＡＤＣ１００は、アナログの入力信号Ｖ_ｉｎをデジタル値Ｄ_ｏｕｔに変換する。サンプルホールド回路１１０は、入力信号Ｖ_ｉｎをサンプリングする。ノイズ重畳回路１２０は、サンプリングされた入力信号Ｖ_ｓｈに、強度が可変である擬似ノイズＮを重畳可能であり、１回の変換動作において、擬似ノイズの強度をＮ_ｃｏｍｐ回（Ｎ_ｃｏｍｐ≧２）、更新する。電圧コンパレータ１３０は、擬似ノイズが重畳された入力信号Ｖ_ｉｎをしきい値電圧Ｖ_ｔｈと比較する。カウンタ１４０は、擬似ノイズの強度が更新されるたびに、電圧コンパレータ１３０の出力ＣＯＭＰを監視し、電圧コンパレータ１３０の出力ＣＯＭＰが所定レベルをとると、カウント値ｃｏｕｎｔを変化させる。擬似ノイズの強度をＮ_ｃｏｍｐ回、更新した後のカウンタ１４０のカウント値が、デジタル値Ｄ_ｏｕｔとして出力される。
【選択図】図１

【特許請求の範囲】

【請求項1】

アナログの入力信号をデジタル値に変換するＡ／Ｄコンバータであって、
前記入力信号をサンプリングするサンプルホールド回路と、
前記サンプルホールド回路によってサンプリングされた前記入力信号に、強度が可変である擬似ノイズを重畳可能であり、１回の変換動作において、前記擬似ノイズの前記強度をＮ_ｃｏｍｐ回（Ｎ_ｃｏｍｐ≧２）、更新するノイズ重畳回路と、
前記擬似ノイズが重畳された前記入力信号をしきい値電圧と比較する電圧コンパレータと、
前記擬似ノイズの前記強度が更新されるたびに、前記電圧コンパレータの出力を監視し、前記電圧コンパレータの出力が所定レベルをとると、カウント値を変化させるカウンタと、
を備え、前記擬似ノイズの前記強度をＮ_ｃｏｍｐ回、更新した後の前記カウンタの前記カウント値を、前記デジタル値として出力することを特徴とするＡ／Ｄコンバータ。

【請求項2】

前記ノイズ重畳回路は、容量Ｄ／Ａコンバータであることを特徴とする請求項１に記載のＡ／Ｄコンバータ。

【請求項3】

前記容量Ｄ／Ａコンバータの容量アレイに境界を設け、前記境界より上位ビット側のスイッチの状態を固定し、前記境界より下位ビット側のスイッチをランダムにスイッチングすることを特徴とする請求項２に記載のＡ／Ｄコンバータ。

【請求項4】

アナログの入力信号をデジタル値に変換する方法であって、
入力信号をサンプリングするステップと、
（i）サンプリングされた前記入力信号に、強度が可変である擬似ノイズを重畳し、前記擬似ノイズが重畳された前記入力信号をしきい値電圧と比較し、所定の比較結果が得られたときにカウント値を変化させる処理を、前記強度を更新しながらＮ_ｃｏｍｐ回（Ｎ_ｃｏｍｐ≧２）、繰り返すステップと、
前記カウント値を前記デジタル値として出力するステップと、
を備えることを特徴とする方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、Ａ／Ｄコンバータ（アナログ－デジタル変換器）に関する。

【背景技術】

【0002】

さまざまな用途において、高い変換精度と低消費電力を実現できる逐次比較型（ＳＡＲ：Successive Approximation Register）のＡ／Ｄコンバータ（Ａ／Ｄコンバータ）が広く利用されている。ＳＡＲ－ＡＤＣは、二分探索法によって、ＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）に向かって値を確定させていく。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】I. A. Bangsa, D. P. N. Mul and W. A. Serdijn, “Stochastic Resonance Mixed-Signal Processing : Analog-to-Digital Conversion and Signal Processing Employing Noise,” in Proc. IEEE Int. Symp. Circuits Syst., pp. 1-5, 2018.

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＳＡＲ－ＡＤＣの変換精度は、電圧コンパレータが発生するノイズによって制約を受ける。電圧コンパレータのノイズの影響を低減するためには、電圧コンパレータの消費電力を上げる必要があった。電圧コンパレータのノイズと同程度の微弱な信号を処理するためには、電圧コンパレータの消費電力をさらに増やす必要がある。

【0005】

本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、高精度なＡ／Ｄコンバータの提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様は、アナログの入力信号をデジタル値に変換するＡ／Ｄコンバータに関する。Ａ／Ｄコンバータは、入力信号をサンプリングするサンプルホールド回路と、サンプルホールド回路によってサンプリングされた入力信号に、強度が可変である擬似ノイズを重畳可能であり、１回の変換動作において、擬似ノイズの強度をＮ_ｃｏｍｐ回（Ｎ≧２）、更新するノイズ重畳回路と、擬似ノイズが重畳された入力信号をしきい値電圧と比較する電圧コンパレータと、擬似ノイズの強度が更新されるたびに、電圧コンパレータの出力を監視し、電圧コンパレータの出力が所定レベルをとると、カウント値を変化させるカウンタと、を備える。Ａ／Ｄコンバータは、擬似ノイズの強度をＮ_ｃｏｍｐ回、更新した後のカウンタのカウント値を、デジタル値として出力する。

【発明の効果】

【0007】

本開示のある態様によれば、Ａ／Ｄコンバータの精度を改善できる。

【図面の簡単な説明】

【0008】

【図1】実施形態に係るＡ／Ｄコンバータのブロック図である。

【図2】図１のＡ／Ｄコンバータの動作を説明するタイムチャートである。

【図3】Ａ／Ｄコンバータの複数の変換サイクルの動作を説明する図である。

【図4】一実施例に係るＡ／Ｄコンバータの回路図である。

【図5】ノイズの確率密度関数(Probability Density Function; PDF)を示す図である。

【図6】入力信号とノイズの関係を示す図である。

【図7】Ａ／Ｄコンバータにおいて想定されるノイズのＰＤＦを示す図である。

【図8】Ａ／Ｄコンバータの性能のシミュレーション結果を示す図である。

【図9】実施例に係るＡ／Ｄコンバータと、従来のＳＡＲ－ＡＤＣの、ＳＮＤＲのシミュレーション結果を示す図である。

【図10】周波数ｆ_ｃｏｍｐを変化させたときのＳＮＤＲを示す図である。

【図11】入力信号の振幅Ａの変化させたときのＳＮＤＲを示す図である。

【図12】σ_ｃｏｍｐ／Ａ＝０．０１，０．１，１のときの、容量ＤＡＣから加わるノイズとコンパレータノイズを合わせたノイズのＰＤＦとＰ（ｘ）を示す図である。

【図13】Ｎ_{ｎｏｉｓｅ}＝６のときのノイズのＰＤＦおよびそれに対応するＰ（ｘ）を示す図である。

【図14】ノイズ強度が大きいときのＳＮＤＲを示す図である。

【図15】ノイズ強度が大きいときのＳＲ－ＡＤＣおよびＳＡＲ－ＡＤＣそれぞれのＳＮＤＲを示す図である。

【発明を実施するための形態】

【0009】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0010】

本開示の一実施形態では、ノイズが信号の検出精度向上に寄与する確率共鳴（Stochastic Resonance; SR）現象を、Ａ／Ｄコンバータに利用することで、入力信号が電圧コンパレータのノイズよりさらに小さい場合に、従来の逐次比較型を上回る精度を達成する。

【0011】

一実施形態に係るＡ／Ｄコンバータは、アナログの入力信号をデジタル値に変換する。Ａ／Ｄコンバータは、入力信号をサンプリングするサンプルホールド回路と、サンプルホールド回路によってサンプリングされた入力信号に、強度が可変である擬似ノイズを重畳可能であり、１回の変換動作において、擬似ノイズの強度をＮ_ｃｏｍｐ回（Ｎ_ｃｏｍｐ≧２）、更新するノイズ重畳回路と、擬似ノイズが重畳された入力信号をしきい値電圧と比較する電圧コンパレータと、擬似ノイズの強度が更新されるたびに、電圧コンパレータの出力を監視し、電圧コンパレータの出力が所定レベルをとると、カウント値を変化させるカウンタと、を備える。Ａ／Ｄコンバータは、擬似ノイズの強度をＮ_ｃｏｍｐ回、更新した後のカウンタのカウント値を、デジタル値として出力する。

【0012】

一実施形態において、ノイズ重畳回路は、容量Ｄ／Ａコンバータ（ＣＤＡＣ）であってもよい。この構成では、サンプルホールド回路、ノイズ重畳回路、電圧コンパレータは、ＳＡＲ（逐次比較型）－ＡＤＣの入力段と同じ構成を有するため、ＳＡＲ－ＡＤＣの回路アーキテクチャをそのまま転用することができる。

【0013】

一実施形態において、容量Ｄ／Ａコンバータの容量アレイに境界を設け、境界より上位ビット側のスイッチの状態を固定し、境界より下位ビット側のスイッチをランダムにスイッチングしてもよい。これにより、境界の位置に応じて、ノイズの強度を調節することができる。

【0014】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0015】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0016】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0017】

図１は、実施形態に係るＡ／Ｄコンバータ１００のブロック図である。Ａ／Ｄコンバータ１００は、アナログの入力信号Ｖ_ｉｎをデジタルの出力信号Ｄ_ｏｕｔに変換する。このＡ／Ｄコンバータ１００は、確率共鳴現象（ＳＲ：Stochastic Resonance）を利用したものであり、以下では、ＳＲ－ＡＤＣ１００と称する。

【0018】

ＳＲ－ＡＤＣ１００は、サンプルホールド回路１１０、ノイズ重畳回路１２０、電圧コンパレータ１３０、カウンタ１４０を備える。

【0019】

サンプルホールド回路１１０は、入力信号Ｖ_ｉｎをサンプリングし、変換期間の間、ホールドする。ノイズ重畳回路１２０は、サンプルホールド回路１１０によってサンプリングされた入力信号Ｖ_ｓｈに、強度が可変である擬似ノイズ（以下、単にノイズと称する）Ｎを重畳する。ノイズ重畳回路１２０は、１回の変換動作において、ノイズＮの強度をＮ_ｃｏｍｐ回（Ｎ_ｃｏｍｐ≧２）、更新する。

【0020】

たとえばノイズ重畳回路１２０は、ノイズ発生源１２２および加算器１２４を含む。ノイズ発生源１２２が発生するノイズＮは、１回更新されてから次に更新されるまで同じレベルを保つ。加算器１２４は、電圧Ｖ_ｓｈとノイズＮを加算する。

【0021】

電圧コンパレータ１３０は、ノイズＮが重畳された入力信号Ｖ_ｔｏｐ（＝Ｖ_ｓｈ＋Ｎ）を、しきい値電圧Ｖ_ｔｈと比較する。

【0022】

カウンタ１４０は、ノイズＮの強度が更新されるたびに、Ｖ_ｔｏｐとＶ_ｔｈの比較結果を示す電圧コンパレータ１３０の出力ＣＯＭＰを監視する。カウンタ１４０は、電圧コンパレータ１３０の出力ＣＯＭＰがハイ、ローの一方である所定レベル（たとえばハイ）をとるとカウントアップし、カウント値ｃｏｕｎｔを変化させる。ノイズＮの強度をＮ_ｃｏｍｐ回（Ｎ≧２）、更新した後のカウンタ１４０のカウント値ｃｏｕｎｔが、デジタル値Ｄ_ｏｕｔとして出力される。

【0023】

以上がＳＲ－ＡＤＣ１００の構成である。続いてその動作を説明する。

【0024】

図２は、図１のＳＲ－ＡＤＣ１００の動作を説明するタイムチャートである。図２には、１回の変換サイクルＴ_ｃｏｎｖが示される。１段目（最上段）には、サンプルホールドされた入力信号Ｖ_ｓｈ（一点鎖線）と、ノイズＮが示される。１回の変換動作の間に、ノイズＮは、Ｎ_ｃｏｍｐ回、更新される。つまり、１回の変換サイクルＴ_ｃｏｎｖは、Ｎ_ｃｏｍｐ個のサブ期間Ｔ_ｓに分割されており、各サブ期間Ｔ_ｓの間はノイズＮのレベルは一定に保たれる。ノイズＮは、Ｎ_{ｎｏｉｓｅ}ビットのランダムパターンで表され、サブ期間Ｔ_ｓごとに更新される。

【0025】

図２の２段目には、ノイズが重畳された入力信号Ｖ_ｔｏｐ（＝Ｖ_ｓｈ＋Ｎ）が示され、３段目には、電圧Ｖ_ｔｏｐ（＝Ｖ_ｓｈ＋Ｎ）としきい値電圧Ｖ_ｔｈとの比較結果ＣＯＭＰが示される。この例ではしきい値電圧Ｖ_ｔｈは０Ｖである。比較結果ＣＯＭＰは、Ｖ_ｔｏｐ＞Ｖ_ｔｈのときにハイ、Ｖ_ｔｏｐ＜Ｖ_ｔｈのときにローとなる。

【0026】

図２の４段目（最下段）には、カウンタ１４０のカウント値ｃｏｕｎｔが示される。カウント値ｃｏｕｎｔは、比較結果ＣＯＭＰがハイのときにカウントアップする。Ｎ_ｃｏｍｐ回の比較が完了した時点での、カウント値ｃｏｕｎｔが、Ａ／Ｄコンバータの出力Ｄ_ｏｕｔを示す。

【0027】

図３は、ＳＲ－ＡＤＣ１００の複数の変換サイクルの動作を説明する図である。ここでは入力信号Ｖ_ｉｎが正弦波である場合を示している。変換サイクルＴ_ｃｏｎｖごとに入力信号Ｖ_ｉｎがサンプリングされ、サンプリングされた入力信号Ｖｉｎの電圧レベルに応じたカウント値ｃｏｕｎｔが、出力Ｄ_ｏｕｔとして出力される。

【0028】

以上がＳＲ－ＡＤＣ１００の動作である。続いてＳＲ－ＡＤＣ１００のより具体的な実装について、具体的な例を説明する。

【0029】

図４は、一実施例に係るＳＲ－ＡＤＣ１００Ａの回路図である。

【0030】

この実施例において、サンプルホールド回路１１０およびノイズ重畳回路１２０は、ＳＡＲ－ＡＤＣで使用されるキャパシタＤＡＣ（ＣＤＡＣ）１５０を用いて構成される。ＣＤＡＣ１５０は、Ｎ_ｂｉｔビットで構成されており、（Ｎ_ｂｉｔ＋１）個のキャパシタを含むキャパシタアレイ１５２と、Ｎ_ｂｉｔ個のスイッチＳ_１～Ｓ_Ｎｂｉｔを含むスイッチアレイ１５４を備える。図中、（Ｎ_ｂｉｔ＋１）個のキャパシタを右から順に、０番目～Ｎ_ｂｉｔ番目とする。０番目のキャパシタの容量はＣであり、残りのＮ_ｂｉｔ個のキャパシタの容量は、バイナリで重み付けされている。具体的にはｉ番目（１≦ｉ≦Ｎ_ｂｉｔ）のキャパシタの容量は２^ｉ－１・Ｃである。

【0031】

ｉ番目のスイッチＳ_ｉは、対応するキャパシタの一端に、電源電圧ＶＤＤ、接地電圧ＧＮＤ（０Ｖ）、中点電圧ＶＤＤ／２の３つの電圧レベルのうち一つを印加可能に接続されている。

【0032】

ＳＲ－ＡＤＣにおいて、ノイズＮの強度は、変換精度に大きな影響を及ぼす。図４のＳＲ－ＡＤＣ１００Ａでは、ノイズＮの強度は、ＣＤＡＣ１５０において設定することができる。すなわち、ノイズＮの強度に応じて、境界１５６を定め、境界よりも上位ビット側については、スイッチＳを中点電圧ＶＤＤ／２に固定し、境界よりも下位ビット側についてのみ、ノイズの重畳のために、スイッチＳをＶＤＤとＧＮＤの間でスイッチングする。つまり、境界１５６の位置が、ノイズＮのビット数Ｎ_{ｎｏｉｓｅ}に対応する。図４の例は、Ｎ_{ｎｏｉｓｅ}＝３であり、下位３ビットのスイッチＳ１～Ｓ３のみがランダムにスイッチングされる。Ｎ_{ｎｏｉｓｅ}を大きく、つまり境界１５６を上位ビット側にシフトすれば、ノイズＮの強度は大きくなり、Ｎ_{ｎｏｉｓｅ}を小さく、つまり境界１５６を下位ビット側にシフトすれば、ノイズＮの強度は小さくできる。

【0033】

ノイズ発生源１２２は、擬似ランダムパターン（ＰＲＢＳ：Pseudo-Random Binary Sequence）発生器であり、０と１がランダムに並んだ信号列ＰＲＢＳを発生する。ノイズ発生源１２２は、サブ周期Ｔ_ｓごとに信号列ＰＲＢＳを更新し、下位のスイッチＳ_１～Ｓ_３の状態を切り替える。

【0034】

コントローラ１６０は、電圧コンパレータ１３０の出力を監視し、あるサブ周期Ｔｓにおいて電圧比較が完了すると、次のサブ周期Ｔｓに遷移し、ノイズ発生源１２２に信号列ＰＲＢＳの更新を指示する。

【0035】

以上がＳＲ－ＡＤＣ１００Ａの構成である。続いてその動作を説明する。

【0036】

ＳＲ－ＡＤＣ１００Ａの動作は、サンプリングとノイズ印加の段階に分かれる。サンプリングの段階では、すべてのＣＤＡＣ１５０のスイッチＳ_１～Ｓ_Ｎｂｉｔが、ＶＤＤ／２にセットされ、Ｖ_ｔｏｐ＝Ｖ_ｉｎとなる。

【0037】

ノイズ印加の段階では、ＣＤＡＣ１５０のスイッチがＶＤＤまたはＧＮＤにランダムに切り替えられる。ここで加えられるノイズの強度は、上述のように境界１５６の位置によって規定され、境界１５６よりも下位のスイッチがランダムに制御され、境界１５６より上位のスイッチはＶＤＤ／２に固定される。１つの変換サイクルの間に、信号列ＰＲＢＳは、Ｎ_ｃｏｍｐ回更新される。

【0038】

以上がＳＲ－ＡＤＣ１００Ａの動作である。

【0039】

このＳＲ－ＡＤＣ１００Ａのノイズ重畳回路１２０および電圧コンパレータ１３０の部分は、広く用いられるＳＡＲ－ＡＤＣの一部と同じ構成を有しているため、ＳＡＲ－ＡＤＣの設計アーキテクチャをそのまま転用することができるという利点がある。

【0040】

またＣＤＡＣ１５０の境界１５６の位置に応じて、ノイズの強度を自由に設定することができる。

【0041】

続いて、ＳＲ－ＡＤＣ１００Ａについて詳細に説明する。ノイズ重畳回路１２０によりノイズが印加された電圧Ｖ_ｔｏｐは以下の式（１）で表される。ｓ_ｉはスイッチＳ_ｉの状態を表しており、ＶＤＤを選択した状態を１、ＧＮＤを選択した状態を－１とする。式（１）の右辺第二項が加えられるノイズを意味する。

【0042】

【数1】

【0043】

式（１）を見るとわかるように、実際に入力信号Ｖ_ｉｎに加えられるノイズは離散的な値をとるが、ここでは簡単のために連続的な値をとるものとして考える。

【0044】

図５は、ノイズの確率密度関数(Probability Density Function; PDF)を示す図である。連続的なノイズは中心を０とする一様分布となっており、Δの幅を持っている。Δはノイズの強度を示しているのでＮ_{ｎｏｉｓｅ}に依存している。このような分布をもったノイズが入力信号値ｘを有する入力信号Ｖ_ｉｎに加わるとき、ノイズを含んだ入力信号値Ｖ_ｔｏｐが電圧コンパレータ１３０のしきい値Ｖ_ｔｈを超える確率Ｐ（ｘ）を考えることができる。P(x)は入力信号値xによって変化し、その変化は図５の下段に、ノイズのＰＤＦと併せて示されている。確率Ｐ（ｘ）は式（２）で表される。

【数2】

【0045】

ノイズのＰＤＦが連続的な一様分布であることから、絶対値がΔ/2以下では、ｘの増加に伴いＰ（ｘ）が直線的に増加する。ｘがΔ／２よりも大きい場合は、最大のノイズが負の方向に印加されても必ずノイズを加えた入力信号は閾値を超えるため、Ｐ（ｘ）は１となる。同様にｘが－Δ／２よりも小さい場合はＰ（ｘ）は必ず０となる。また、このＰ（ｘ）はノイズのＰＤＦの累積分布関数(Cumulative Distribution Function; CDF)にもなっている。実施形態に係るＳＲ－ＡＤＣは比較をＮ_ｃｏｍｐ回繰り返すため、最終的なカウンタの出力の期待値^ｙ_{ｃｏｕｎｔ}は式（３）で表される。

【数3】

【0046】

ここで入力信号Ｖ_ｉｎとして周期Ｔ＝２π／ω_ｓｉｇ＝１／ｆ_ｓｉｇをもつ正弦波Ａｓｉｎ（ω_ｓｉｇｔ）を考える。ＳＲ－ＡＤＣの性能評価にはＳＮＤＲ（Signal to Noise and Distortion Ratio）を用いる。ＳＮＤＲは、式（４）で表される。

【数4】

【0047】

Ｐ_ｏｕｔおよびＰ_ＨＤは、＾ｙ_{ｃｏｕｎｔ}をフーリエ変換することにより得ることができる。Ｐ_{ｎｏｉｓｅ}は式（５）から計算できる。

【数5】

【0048】

式（５）について、提案するＳＲ－ＡＤＣで用いられる電圧コンパレータ１３０の出力は０または１であるため、入力信号Ｖ_ｉｎに依存せずランダムにそれが出力されたときの平均的なパワーは１／２となり、これが電圧コンパレータ１３０の出力のパワーとなる。そこから、コンパレータ出力の期待値のパワーを引いたものは、比較一回当たりのノイズのパワーとなる。よって全体のノイズのパワーは、１回当たりのパワーに比較回数Ｎ_ｃｏｍｐをかけたものとなる。

【0049】

ノイズのＰＤＦが連続的な一様分布であるとき、出力は次の二つの場合に分けられる。

【0050】

３．１ 線形出力の場合
図６は、入力信号とノイズの関係を示す図である。図６の上段には、入力信号Ｖ_ｉｎの振幅ＡがＣＤＡＣ１５０から加わるノイズの幅の半分Δ／２よりも小さいとき(Ａ＜Δ／２)場合が示されており、このとき入力と出力の関係は線形となる。このときの＾ｙ_{ｃｏｕｎｔ}は式（６）で表される。

【数6】

【0051】

このように線形の場合は、高調波歪みは生じないのでＳＮＤＲを求める際のＰＨＤは計算する必要がない。入力信号としてＡｓｉｎ（ω_ｓｉｇｔ）を考えるとき、残りのＰ_ｏｕｔとＰ_{ｎｏｉｓｅ}はそれぞれ式（７ａ）、（７ｂ）のように計算できる。

【数7】

【0052】

以上より、入力振幅Ａに対するノイズ強度Δ／２の比としてｒ＝Δ／（２Ａ）を定義することによって、ＳＮ（Ｄ）Ｒは式（８）のように表される。

【数8】

【0053】

式（８）はΔ／２＝Ａ（ｒ＝１）のとき、最大値としてＮ_ｃｏｍｐをとる。

【0054】

３．２ 非線形出力の場合
図６の下段（ｂ）には、入力振幅ＡがＣＤＡＣ１５０からのノイズの強度Δ／２以上の場合（Ａ＞Δ／２）が示されており、この場合、入力と出力の関係は非線形となる。したがってＰ_ｏｕｔとＰ_ＨＤを求めるためには、＾ｙ_{ｃｏｕｎｔ}のフーリエ級数を考える必要がある。これについては簡単のためにＮ_ｃｏｍｐとオフセットの影響を取り除いたｆ（ｔ）＝＾ｙ_{ｃｏｕｎｔ}／Ｎ_ｃｏｍｐ－１／２のフーリエ級数を考えればよい。このときｆ（ｔ）は式（９）で表される。

【数9】

【0055】

ｆ（ｔ）は奇関数であるので、ｆ（ｔ）のフーリエ級数は奇数項のみを計算すればよい。そしてＡがΔ／２よりも大きいがその差は非常に小さいと考えられるとき、ｆ（ｔ）の非線形も同様に非常に小さいと考えることができる。よって、このような条件のときのフーリエ級数の奇数項は３次までを計算すればよい。フーリエ級数の係数は１次と３次でそれぞれ式（１０ａ）、（１０ａ）となる。

【数10】

【0056】

ここからＰ_ｏｕｔとＰ_ＨＤが式（１１ａ）、（１１ｂ）で表される。

【数11】

【0057】

Ｐ_{ｎｏｉｓｅ}は式（５）から計算できて、式（１２）で表される。

【数12】

【0058】

ここまでの計算から出力が非線形のときのＳＮＤＲは式（１３）のように表される。

【数13】

【0059】

高調波歪みに関しては３次までしか考慮していなかったため、上記のＳＮＤＲの式は、ｒ＜１のとき、具体的には、ｒが１よりわずかに下回っている範囲において有効である。式（１３）の最大値はｒ＝Δ／（２Ａ）＝１のときＮ_ｃｏｍｐである。これは線形出力の場合の最大値と一致する。このことからＳＲ－ＡＤＣの性能を最も高めるためには、ＣＤＡＣ１５０からのノイズの強度を入力信号の振幅と同等にする必要があるということがわかる。

【0060】

ここまでの議論では解析の簡単化のために、連続的な分布をもったノイズのＰＤＦを考えてきたが、図４のＳＲ－ＡＤＣ１００Ａでは、ノイズは離散的な数値を持つ。このときノイズのＰＤＦは、図５の右に示したようになる。そしてこのようなＰＤＦに対してＰ（ｘ）は同図に示したように階段状の形状となる。ＣＤＡＣ１５０から加えられるノイズの強度は上述したように、ＣＤＡＣ１５０の境界１５６の位置にもとづくＮ_{ｎｏｉｓｅ}によって制御されるので、このときのＰ（ｘ）は式（１４）のように表される。

【数14】

【0061】

ここでｋ（ｘ）は式（１５）を満たす整数値である。

【数15】

【0062】

ノイズが離散的な場合でも出力の期待値は連続的な場合と同様に＾ｙ_{ｃｏｕｎｔ}＝Ｎ_ｃｏｍｐＰ（ｘ）であるので、ＳＮＤＲを計算する際も同様にＰ_ｏｕｔとＰＨＤを＾ｙ_{ｃｏｕｎｔ}のフーリエ変換から求め、Ｐ_{ｎｏｉｓｅ}を式（１５）から求めることによってＳＮＤＲが得られる。しかしこの離散的な場合のＳＮＤＲの解析結果は連続的な場合に比べて複雑になるため、数値計算によって離散的な場合のＳＮＤＲを計算する。

【0063】

図７は、ＳＲ－ＡＤＣ１００Ａにおいて想定されるノイズのＰＤＦを示す図である。ＳＲ－ＡＤＣ１００Ａの実装においては電圧コンパレータ１３０のような回路要素からのノイズが必ず生じる。そしてこのノイズはトランジスタの熱ノイズに起因し、そのノイズは白色ガウスノイズだと仮定することができる。この電圧コンパレータ１３０からのノイズが存在するとき、ＣＤＡＣ１５０から加えられる離散的なノイズを含めた総合的なノイズのＰＤＦは、図７のようになる。図では電圧コンパレータ１３０からのノイズの強度が大きくなるにつれて総合的なノイズのＰＤＦが連続的になり、それに対応するＰ（ｘ）も階段状からなめらかな形状に変化していく様子が示されている。この変化によって、適切な強度のコンパレータノイズが存在すればノイズのＰＤＦは連続的なノイズのＰＤＦに近づくので、離散的なノイズを印加する実装したＳＲ－ＡＤＣも、連続的なノイズを印加する性能解析したＳＲ－ＡＤＣに近い動作をすることが予想できる。

【0064】

・解析とシミュレーション結果
ノイズの確率密度分布が連続と離散の両方の場合で実施例に係るＳＲ－ＡＤＣ１００Ａの性能をシミュレーションによって検証した。

【0065】

図８は、ＳＲ－ＡＤＣ１００Ａの性能のシミュレーション結果を示す図である。ここではＮ_ｂｉｔ＝１０、Ｎ_ｃｏｍｐ＝１０２４としており、電圧コンパレータからのノイズは考慮していない。実線は連続的なノイズ分布の場合で、解析的な結果を示している。シミュレーションにはランダムなノイズを用いているため、結果のプロットは２０回の試行の平均値を示している。丸で示したのは連続的なノイズの場合のシミュレーション結果であり、ｒ～０．１の領域を除いて解析結果と一致している。ｒが小さく、そして１から遠ざかると解析結果とのずれが生じる理由は、非線形性が弱いという仮定が不正確になっていき、３次よりも高次の高調波歪みが無視できなくなるためである。

【0066】

ＳＮＤＲは、ｒ＝１のときに最大値をとっており、解析の結果と一致している。離散的なノイズの場合のシミュレーション結果は、ｒ＝１の付近で連続的なノイズの場合に比べてＳＮＤＲが落ちている。特にこの領域においてコンパレータからのノイズが連続と離散の場合の差を埋め、実施例に係るＳＲ－ＡＤＣ１００ＡのＳＮＤＲを高めることが期待できる。

【0067】

次に一般的によく使用されているＳＡＲ－ＡＤＣ（１０ビット）と実施例に係るＳＲ－ＡＤＣ１００Ａをシミュレーションによって比較した。

【0068】

図９は、実施例に係るＳＲ－ＡＤＣ１００Ａと、従来のＳＡＲ－ＡＤＣの、ＳＮＤＲのシミュレーション結果を示す図である。前述したように、両者の回路は同じ構造をもっている。入力信号Ｖ_ｉｎをＡｓｉｎ（２πｆ_ｓｉｇｔ）としたとき、ＮｂｉｔのＳＡＲ－ＡＤＣのＳＮＲは、式（１６）で計算できる。

【数16】

【0069】

ここでＶｐｐとσ_ｃｏｍｐはそれぞれ、ＳＡＲ－ＡＤＣのピーク・ピーク値と電圧コンパレータのノイズの標準偏差である。ＳＲ－ＡＤＣとＳＡＲ－ＡＤＣのコンパレータが両者ともｆ_ｃｏｍｐのレートで動作すると仮定すると、ＮビットのＳＡＲ－ＡＤＣのサンプリングレートはｆ_{ｓ，ＳＡＲ} =ｆ_ｃｏｍｐ／Ｎ_ｂｉｔとなる。一方でＳＲ－ＡＤＣＳＲ－ＡＤＣのサンプリングレートはｆ_ｓ，ＳＲ＝ｆ_ｃｏｍｐ／Ｎ_ｃｏｍｐとなる。一般にＮ_ｃｏｍｐ≫Ｎ_ｂｉｔであるため、ＳＡＲ－ＡＤＣは、ＳＲ－ＡＤＣよりも広い帯域をサンプリングすることができ、オーバーサンプリングによってＳＮＲを上げることができる。２つの回路を対等に比較するために、図９ではＳＡＲ－ＡＤＣのＳＮＲはＮ_ｃｏｍｐ／Ｎ_ｂｉｔに従って改善したものを示しており、そこではＳＡＲ－ＡＤＣとＳＲ－ＡＤＣは等しいｆ_ｃｏｍｐで等しい帯域幅をサンプリングしている。

【0070】

図９では、電圧コンパレータのノイズを変化させたときのＳＮ（Ｄ）Ｒを比較していて、ここではｆ_ｓｉｇ＝４．３９ＭＨｚ、Ｖｐｐ＝２．０Ｖ、Ａ＝６．８０ｍＶ、ｆ_ｃｏｍｐ＝５ＧＨｚである。また、ｒ＝１としてＳＲ－ＡＤＣが最大のＳＮＤＲをとるようにしている。σ_ｃｏｍｐがＡと同等かそれ以上のとき、ＳＲ－ＡＤＣはＳＡＲ－ＡＤＣよりも高いＳＮＤＲをとっている。これはコンパレータのノイズ程度に微弱な入力信号を扱うときにはＳＲ－ＡＤＣの方が優位であることを示している。さらに入力信号が微弱な場合は回路内のノイズさえも有効に利用できることから、従来までそのノイズを抑えることに使われてきた電力を削減することができるような低消費電力なＡＤＣの実装にもつながるといえる。

【0071】

さらに詳しい比較として、図９においてＳＲ－ＡＤＣがＳＡＲ－ＡＤＣよりも優位な条件下において、コンパレータノイズ以外のパラメータを変えたとき、再度両者の回路をシミュレーションにより比較する。ここではσ_ｃｏｍｐ＝１３．６ｍＶを固定したときに、コンパレータの動作速度ｆ_ｃｏｍｐと入力信号Ｖ_ｉｎの振幅Ａを変化させた。なお、採用したσ_ｃｏｍｐは先ほど用いたＡの２倍となっている。

【0072】

図１０は、周波数ｆ_ｃｏｍｐを変化させたときのＳＮＤＲを示す図である。入力信号Ｖ_ｉｎの周波数ｆ_ｓｉｇなどの他のパラメータは変えておらず、変化するのはｆ_ｃｏｍｐに伴うｆ_{ｓ，ＳＡＲ}とＮ_ｃｏｍｐである。これらはそれぞれＳＡＲ－ＡＤＣとＳＲ－ＡＤＣの場合で変化したパラメータを示しており、ＳＡＲ－ＡＤＣの場合はコンパレータの速度が変わることによってｆ_{ｓ，ＳＡＲ}が変化し、オーバーサンプリングの度合いが変化する。図１０においてＳＡＲ－ＡＤＣの結果が線形なのは、ＳＮＤＲの変化がオーバーサンプリングの変化にのみ依存しているからである。

【0073】

ＳＲ－ＡＤＣではＮ_ｃｏｍｐが変化するため、それに伴いＳＮＤＲが変化する。図１０ではお互いにＳＮＤＲがｆ_ｃｏｍｐに対して直線的に変化しており、常にＳＲ－ＡＤＣの優位が保たれていることが確認できる。

【0074】

図１１は、入力信号の振幅Ａの変化させたときのＳＮＤＲを示す図である。ここでｒ＝１は常に保たれているが、それ以外のパラメータに関してはこれまでと同様に変化を加えていない。ＳＡＲ－ＡＤＣはＡの変化に伴い直線的に変化していくが、ＳＲ－ＡＤＣの方はある程度Ａが大きくなるとＳＮＤＲの変化が緩やかになる。これは図９の結果を用いて考えると、Ａが大きくなったことによって相対的なσ_ｃｏｍｐの値が小さくなり、コンパレータノイズがＳＮＤＲに寄与されにくくなったからだと考えることができる。ＳＲ－ＡＤＣが優位を保つにはＡに合わせてσ_ｃｏｍｐの大きさも変化させる必要がある。

【0075】

図９で用いたＡはＮ_{ｎｏｉｓｅ}＝３に対応しており、このときコンパレータノイズのσ_ｃｏｍｐが変化することによってＳＮＤＲの上下が見られたが、図７で考えたようなノイズのＰＤＦやそれに伴うＰ（ｘ）はこのときどうなっているのかを確認する。

【0076】

図１２は、σ_ｃｏｍｐ／Ａ＝０．０１，０．１，１のときの、ＣＤＡＣ１５０から加わるノイズとコンパレータノイズを合わせたノイズのＰＤＦとＰ（ｘ）を示す図である。図９でＳＲ－ＡＤＣのＳＮＤＲが上昇する前に対応するσ_ｃｏｍｐ／Ａ＝０．０１のときはコンパレータノイズが少なく、Ｐ（ｘ）が階段上になっているのがわかる。σ_ｃｏｍｐ／Ａ＝０．１のときはコンパレータノイズの影響により、連続的なノイズ分布に近い滑らかなＰ（ｘ）となっているのがわかる。σ_ｃｏｍｐ／Ａ＝１以上にコンパレータノイズが大きくなると、Ｐ（ｘ）に非線形性が出てきて再びＳＮＤＲが下降することが予想できる。図１２に示したＰ（ｘ）の形状は、図９におけるＳＲ－ＡＤＣのＳＮＤＲの上下の原因を直観的に表していると言える。

【0077】

ここで述べたような図９におけるＳＲ－ＡＤＣのＳＮＤＲの上下は、ｒ＝１を想定する場合、Ａの値、すなわちＮ_{ｎｏｉｓｅ}の値によってふるまいが変化する。図９ではＮ_{ｎｏｉｓｅ}＝３でｒ＝１となるようなＡであったが、次はＮ_{ｎｏｉｓｅ}＝６となるようなＡ＝６１．５ｍＶのときのＳＮＤＲの変化をシミュレーションによって確認する。

【0078】

図１３は、Ｎ_{ｎｏｉｓｅ}＝６のときのノイズのＰＤＦおよびそれに対応するＰ（ｘ）を示す図である。図１２のときと比べてＮ_{ｎｏｉｓｅ}が大きく、ノイズの離散値の目盛りの密度が増すため、σ_ｃｏｍｐ／Ａの値が低くても非常に線形に近いＰ（ｘ）となっていることがわかる。これはすなわちＮ_{ｎｏｉｓｅ}が大きいときにはノイズが離散的な場合と連続的な場合の差が小さいということを意味している。

【0079】

図１４は、ノイズ強度が大きいときのＳＮＤＲを示す図である。ｒ＝１において図８では生じていた不連続ノイズと連続ノイズの差が埋まっていることがわかる。このような場合は図９でみられたコンパレータノイズによって起こるＳＲ－ＡＤＣのＳＮＤＲの上下の挙動は見られなくなる。

【0080】

図１５は、ノイズ強度が大きいときの、ＳＲ－ＡＤＣおよびＳＡＲ－ＡＤＣそれぞれのＳＮＤＲを示す図である。ノイズ強度が大きい場合、コンパレータノイズが大きくなってもＳＮＤＲが上昇していないことがわかる。ＳＮＤＲの理論の最大値は１０ｌｏｇ_１０Ｎ_ｃｏｍｐであり、これはコンパレータノイズが存在せず、ＣＤＡＣ１５０からのノイズが連続的な場合でのＳＮＤＲに等しい。ここからＮ_{ｎｏｉｓｅ}が大きいとコンパレータノイズが存在せずとも、ノイズが離散的な場合と連続的な場合の差が生じづらいということがわかる。

【0081】

この解析から分かるように、微弱な入力信号Ｖ_ｉｎに対して、ＳＲ－ＡＤＣは、従来のＳＡＲ－ＡＤＣに比べて優位性を示す。さらに入力信号Ｖ_ｉｎが微弱な場合は電圧コンパレータからのノイズのような回路内のノイズさえも性能の改善に寄与することから、ノイズは大きいが消費電力は小さいというような回路要素の使用が可能になり、それが低消費電力なＡＤＣの実装につながることが期待できる。

【0082】

実施形態では、容量ＤＡＣを用いてデジタル制御される離散的なノイズを、入力信号に重畳したが、本開示はそれに限定されず、連続的なノイズを重畳してもよい。たとえば、アナログノイズ源によって、白色ノイズを生成し、サンプルホールド回路によってサブ周期Ｔｓごとに白色ノイズをサンプルホールドし、アナログ加算器によって、入力信号と、サンプルホールドされた白色ノイズを加算する処理を繰り返してもよい。

【符号の説明】

【0083】

１００ Ａ／Ｄコンバータ
１１０ サンプルホールド回路
１２０ ノイズ重畳回路
１２２ ノイズ発生源
１２４ 加算器
１３０ 電圧コンパレータ
１４０ カウンタ
１５０ ＣＤＡＣ
１６０ コントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】