特開 2024-7826 スイッチング電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024007826

(43)【公開日】2024-01-19

(54)【発明の名称】スイッチング電源装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240112BHJP

   H02M 3/155 20060101ALI20240112BHJP

【ＦＩ】

H02M1/08 A

H02M3/155 C

H02M3/155 S

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022109169

(22)【出願日】2022-07-06

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】弁理士法人栄光事務所

(72)【発明者】

【氏名】横田 猛昭

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA15

5H730AA20

5H730BB13

5H730BB57

5H730DD04

5H730EE59

5H730FD01

5H730FF01

5H730FG05

5H730XC01

5H740BA12

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM01

(57)【要約】

【課題】高耐圧素子の使用数を減らして、小型、低コスト化を図ったスイッチング電源装置を提供する。
【解決手段】制御部３１が、トランジスタＱ１をオンオフ制御する。イネーブルラッチ回路３２が、トランジスタＱ１がオフ制御されるオフ期間においてイネーブル信号の状態に応じたラッチ信号を出力し、トランジスタＱ１がオン制御されるオン期間においてオン期間直前のラッチ信号の状態を保持する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力電圧を降圧変換した出力電圧を出力する出力部にパルス状の前記入力電圧を供給するための第１スイッチ素子をオンオフ制御し、パルス状の前記入力電圧をブートコンデンサの両端電圧だけ高圧側にシフトした電源電圧を生成するブートストラップ部から電源供給を受けて動作するスイッチング電源装置であって、
前記第１スイッチ素子をオンオフ制御する制御部と、
外部から制御信号が入力されるラッチ部とを備え、
前記ラッチ部は、前記制御部が前記第１スイッチ素子をオフ制御するオフ期間において前記制御信号の状態に応じたラッチ信号を出力し、前記制御部が前記第１スイッチ素子をオン制御するオン期間において前記オン期間直前の前記ラッチ信号の状態を保持する、
スイッチング電源装置。

【請求項2】

請求項１に記載のスイッチング電源装置において、
前記制御信号は、イネーブル信号であり、
前記制御部は、前記ラッチ信号の状態に応じて前記第１スイッチ素子のオンオフ制御の実行及び停止を行う、
スイッチング電源装置。

【請求項3】

請求項１に記載のスイッチング電源装置において、
前記ラッチ部には、逆流防止素子を介して前記制御信号が入力される、
スイッチング電源装置。

【請求項4】

請求項３に記載のスイッチング電源装置において、
前記逆流防止素子は、前記オン期間中にオフされ、前記オフ期間中にオンされるトランジスタから構成されている、
スイッチング電源装置。

【請求項5】

請求項２に記載のスイッチング電源装置において、
前記ブートストラップ部は、起動時には起動電源により前記ブートコンデンサが充電され、起動後は前記出力部により前記ブートコンデンサが充電され、
前記起動電源と前記ブートコンデンサとの間に設けた第２スイッチ素子を備え、
前記第２スイッチ素子は、前記制御部が前記第１スイッチ素子のオンオフ制御を実行中にオンされ、前記制御部が前記第１スイッチ素子のオンオフ制御を停止中にオフされる、
スイッチング電源装置。

【請求項6】

請求項１～５の何れか１項に記載のスイッチング電源装置において、
前記ラッチ部の前記制御信号の入力と前記ブートストラップ部から供給される電源電圧の負側との間に設けられたノード固定素子を備え、
前記ノード固定素子は、前記オフ期間中であって前記制御信号がＬレベルの間に前記ラッチ部の入力を前記電源電圧の負電位に固定する、
スイッチング電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング電源装置に関する。

【背景技術】

【0002】

トランジスタをオンオフ制御することにより、パルス状の入力電圧をコイル、コンデンサから構成される出力部に供給して、所望の出力電圧を生成するスイッチング電源装置が知られている。スイッチング電源装置において、ブートストラップ回路からの電源供給を受けるものも提案されている（特許文献１）。ブートストラップ回路は、パルス状の入力電圧をブートコンデンサの両端電圧だけ高圧側にシフトした電源電圧を生成する。

【0003】

ブートストラップ回路から電源を供給することにより、入力電圧が高電圧であったとしても、スイッチング電源装置としては、ブートコンデンサの両端電圧が耐えられる低耐圧部品から構成することができる。

【0004】

このようなスイッチング電源装置において、外部から入力されたイネーブル信号のような制御信号を入力ためには、イネーブル信号をレベルシフトするレベルシフト回路が必要となる。ブートストラップ回路が生成した電源電圧の負電位は、０Ｖと入力電圧（例えば１００Ｖ）との間で変動する。このため、レベルシフト回路としては、入力電圧とブートコンデンサの両端電圧とを加算した電圧が耐えられる高耐圧部品が必要となるため、大型化するとともに、コスト的に問題があった。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第５５８５２４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上述した事情に鑑みてなされたものであり、その目的は、高耐圧素子の使用数を減らして、小型、低コスト化を図ったスイッチング電源装置を提供することにある。

【課題を解決するための手段】

【0007】

前述した目的を達成するために、本発明に係るスイッチング電源装置は、下記［１］～［６］を特徴としている。
［１］
入力電圧を降圧変換した出力電圧を出力する出力部にパルス状の前記入力電圧を供給するための第１スイッチ素子をオンオフ制御し、パルス状の前記入力電圧をブートコンデンサの両端電圧だけ高圧側にシフトした電源電圧を生成するブートストラップ部から電源供給を受けて動作するスイッチング電源装置であって、
前記第１スイッチ素子をオンオフ制御する制御部と、
外部から制御信号が入力されるラッチ部とを備え、
前記ラッチ部は、前記制御部が前記第１スイッチ素子をオフ制御するオフ期間において前記制御信号の状態に応じたラッチ信号を出力し、前記制御部が前記第１スイッチ素子をオン制御するオン期間において前記オン期間直前の前記ラッチ信号の状態を保持する、
スイッチング電源装置であること。
［２］
［１］に記載のスイッチング電源装置において、
前記制御信号は、イネーブル信号であり、
前記制御部は、前記ラッチ信号の状態に応じて前記第１スイッチ素子のオンオフ制御の実行及び停止を行う、
スイッチング電源装置であること。
［３］
［１］に記載のスイッチング電源装置において、
前記ラッチ部には、逆流防止素子を介して前記制御信号が入力される、
スイッチング電源装置であること。
［４］
［３］に記載のスイッチング電源装置において、
前記逆流防止素子は、前記オン期間中にオフされ、前記オフ期間中にオンされるトランジスタから構成されている、
スイッチング電源装置であること。
［５］
［２］に記載のスイッチング電源装置において、
前記ブートストラップ部は、起動時には起動電源により前記ブートコンデンサが充電され、起動後は前記出力部により前記ブートコンデンサが充電され、
前記起動電源と前記ブートコンデンサとの間に設けた第２スイッチ素子を備え、
前記第２スイッチ素子は、前記制御部が前記第１スイッチ素子のオンオフ制御を実行中にオンされ、前記制御部が前記第１スイッチ素子のオンオフ制御を停止中にオフされる、
スイッチング電源装置であること。
［６］
［１］～［５］の何れか１項に記載のスイッチング電源装置において、
前記ラッチ部の前記制御信号の入力と前記ブートストラップ部から供給される電源電圧の負側との間に設けられたノード固定素子を備え、
前記ノード固定素子は、前記オフ期間中であって前記制御信号がＬレベルの間に前記ラッチ部の入力を前記電源電圧の負電位に固定する、
スイッチング電源装置であること。

【発明の効果】

【0008】

本発明によれば、高耐圧素子の使用数を減らして、小型、低コスト化を図ったスイッチング電源装置を提供することができる。

【0009】

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

【図面の簡単な説明】

【0010】

【図1】図１は、第１実施形態における本発明のスイッチング電源装置を組み込んだＤＣ／ＤＣコンバータを示す回路図である。

【図2】図２は、図１に示す高電圧、イネーブル信号、トランジスタＱ１のゲート・ソース間電圧、トランジスタＱ１のオンオフ、グランド端子の電位、イネーブルラッチ回路の動作、ラッチ信号のタイムチャートである。

【図3】図３は、図１に示す高電圧、起動電圧、イネーブル信号、電源端子－グランド端子間の電圧、トランジスタＱ１のゲート・ソース間電圧、出力電圧のタイムチャートである。

【図4】図４は、第２実施形態における本発明のスイッチング電源装置を組み込んだＤＣ／ＤＣコンバータを示す回路図である。

【図5】図５は、第３実施形態における本発明のスイッチング電源装置を組み込んだＤＣ／ＤＣコンバータを示す回路図である。

【発明を実施するための形態】

【0011】

（第１実施形態）
本発明に関する第１実施形態について、各図を参照しながら以下に説明する。

【0012】

本実施形態のＤＣ／ＤＣコンバータ１は、入力電圧としての高電圧ＶＨを降圧した出力電圧ＶＯＵＴを負荷１０に供給する。高電圧ＶＨは、高圧電源１１から供給され、例えば、１００Ｖである。ＤＣ／ＤＣコンバータ１は、出力部２と、第１スイッチ素子としてのトランジスタＱ１及びダイオードＤ１と、スイッチング電源装置としての制御ＩＣ３と、ブートストラップ部４と、分圧抵抗Ｒ１、Ｒ２と、逆流防止素子としてのダイオードＤ２とを備えている。

【0013】

出力部２は、高電圧ＶＨを降圧変換して出力電圧ＶＯＵＴとして出力する。出力部２は、コイルＬ１と、出力コンデンサＣ１とを備えている。コイルＬ１は、グランド端子ＴＧＮＤ、トランジスタＱ１のソース及びダイオードＤ１のカソードと、負荷１０との間に接続されている。負荷１０は、一端がコイルＬ１に接続され、他端がグランドに接続されている。出力コンデンサＣ１は、一端が負荷１０に接続され、他端がグランドに接続されている。

【0014】

トランジスタＱ１及びダイオードＤ１は、出力部２にパルス状の高電圧ＶＨを供給する。トランジスタＱ１は、Ｎｃｈの電界効果トランジスタから構成されている。トランジスタＱ１は、ソースがグランド端子ＴＧＮＤ、ダイオードＤ１のカソード及びコイルＬ１に接続され、ドレインが高圧電源１１に接続され、ゲートが制御ＩＣ３のドライバ端子ＴＤＲＶに接続されている。ダイオードＤ１は、カソードがトランジスタＱ１のソースに接続され、アノードがグランドに接続されている。

【0015】

トランジスタＱ１がオンすると、トランジスタＱ１のソース電位が高電圧ＶＨとなり、出力部２には高電圧ＶＨが入力される。これに対して、トランジスタＱ１がオフすると、出力部２への高電圧ＶＨの入力が遮断され、ダイオードＤ１から出力部２への電流が供給され、出力部２には－ＶＦ１が入力される。なお、ＶＦ１はダイオードＤ１の順方向電圧である。即ち、トランジスタＱ１がオンオフを繰り返すことにより、出力部２にはＨレベルが高電圧ＶＨ、Ｌレベルが－ＶＦ１のパルス信号が入力される。出力部２は、このパルス信号をコイルＬ１と出力コンデンサＣ１とで平滑化することにより、パルス信号のデューティに応じた出力電圧ＶＯＵＴを負荷１０に供給することができる。

【0016】

制御ＩＣ３は、トランジスタＱ１をオンオフ制御するＩＣである。制御ＩＣ３は、電源端子ＴＶＤＤ及びグランド端子ＴＧＮＤ間に電源電圧が供給され、この電源電圧の供給を受けて動作する。制御ＩＣ３は、フィードバック端子ＴＦＢに入力されるフィードバック電圧に応じたデューティのパルス信号をドライバ端子ＴＤＲＶから出力する。このドライバ端子ＴＤＲＶは、トランジスタＱ１のゲートに接続され、ドライバ端子ＴＤＲＶから出力されるパルス信号により、トランジスタＱ１をオンオフ制御することができる。制御ＩＣ３の詳細な構成については後述する。

【0017】

ブートストラップ部４は、トランジスタＱ１のソースに入力されるパルス状の高電圧ＶＨをブートコンデンサＣＩＮの両端電圧だけ高圧側にシフトした電源電圧ＶＤＤを生成し、制御ＩＣ３に供給する回路である。

【0018】

ブートストラップ部４は、起動電源４１と、ブートコンデンサＣＩＮと、逆流防止用のダイオードＤ３、Ｄ４とを有している。起動電源４１は、高電圧ＶＨから所定の起動電圧ＶＳ（例えば５Ｖ）を生成する定電圧回路から構成されている。本実施形態では、起動電圧ＶＳは出力電圧ＶＯＵＴの目標電圧（例えば１０Ｖ）よりも低い値に設定されている。起動電源４１は、トランジスタＱ２と、抵抗Ｒ３と、ツェナーダイオードＤＺとを有している。

【0019】

トランジスタＱ２は、Ｎｃｈの電界効果トランジスタから構成されている。トランジスタＱ２は、ドレインが高圧電源１１に接続されている。抵抗Ｒ３は、高圧電源１１とトランジスタＱ２のゲートとの間に接続されている。ツェナーダイオードＤＺは、カソードがトランジスタＱ２のゲート及び抵抗Ｒ３に接続され、アノードがグランドに接続されている。起動電源４１は、下記の式（１）で表される起動電圧ＶＳを出力する。

【0020】

ＶＳ＝ＶＺ－ＶＧＳ …（１）
ＶＺ：ツェナーダイオードＤＺのツェナー電圧、ＶＧＳ：トランジスタＱ２のゲート・ソース間電圧

【0021】

ブートコンデンサＣＩＮは、一端が後述するダイオードＤ３を介して起動電源４１に接続されると共に後述するダイオードＤ４を介して出力部２の出力（出力コンデンサＣ１と負荷１０との接続点）に接続されている。ブートコンデンサＣＩＮは、他端がグランド端子ＴＧＮＤ、トランジスタＱ１のソース及びダイオードＤ１のカソードに接続されている。ダイオードＤ３は、カソードがブートコンデンサＣＩＮに接続され、アノードが起動電源４１に接続され、ブートコンデンサＣＩＮから起動電源４１に電流が逆流するのを防止する。ダイオードＤ４は、カソードがブートコンデンサＣＩＮに接続され、アノードが出力部２の出力に接続され、ブートコンデンサＣＩＮから出力部２の出力に電流が逆流するのを防止する。

【0022】

制御ＩＣ３が、グランド端子ＴＧＮＤに入力された電位をトランジスタＱ１のゲートに出力すると、トランジスタＱ１がオフとなる。トランジスタＱ１がオフのとき、トランジスタＱ１のソース、グランド端子ＴＧＮＤの電位は起動時にはグランド電位０Ｖ、起動後には－ＶＦ１となる。グランド端子ＴＧＮＤの電位がグランド電位０Ｖ又は－ＶＦ１となると、起動時には起動電源４１から、起動後には出力部２からの電流が、ダイオードＤ３、Ｄ４を介してブートコンデンサＣＩＮに供給され、ブートコンデンサＣＩＮが充電される。詳しく説明すると、出力電圧ＶＯＵＴが低い起動時にはブートコンデンサＣＩＮは起動電源４１によりに充電され、起動後、即ち出力電圧ＶＯＵＴが目標電圧に向かって上昇し起動電圧ＶＳを超えると、ブートコンデンサＣＩＮは出力部２により充電される。

【0023】

これにより、ブートコンデンサＣＩＮの両端電圧が起動時にはＶＳ－ＶＦ３に、起動後にはＶＯＵＴ－ＶＦ４＋ＶＦ１に向かって上昇する。なお、ＶＦ３は、ダイオードＤ３の順方向電圧、ＶＦ４は、ダイオードＤ４の順方向電圧を示す。

【0024】

次に、制御ＩＣ３が、電源端子ＴＶＤＤに入力された電位をトランジスタＱ１のゲートに出力すると、トランジスタＱ１がオンとなる。トランジスタＱ１がオンのとき、トランジスタＱ１のソース、グランド端子ＴＧＮＤがグランド電位０Ｖ又は－ＶＦ１から高電圧ＶＨまで上昇する。しかしながら、ブートコンデンサＣＩＮはゆっくりと放電するものの、その両端電圧はほぼ（ＶＳ－ＶＦ３）または（ＶＯＵＴ－ＶＦ４＋ＶＦ１）を保ったままである。このため、電源端子ＴＶＤＤに入力される電位は、トランジスタＱ１のソース電位＋（ＶＳ－ＶＦ３）または（ＶＯＵＴ－ＶＦ４＋ＶＦ１）となり、トランジスタＱ１のオンが継続する。

【0025】

制御ＩＣ３のグランド端子ＴＧＮＤ－電源端子ＴＶＤＤ間には、ブートコンデンサＣＩＮの両端電圧が電源電圧として印加される。よって、制御ＩＣ３は、高電圧ＶＨに耐えられる高耐圧部品を用いる必要はなく、ブートコンデンサＣＩＮの両端電圧である（ＶＳ－ＶＦ３）または（ＶＯＵＴ－ＶＦ４＋ＶＦ１）が耐えられる低耐圧部品を用いることができる。

【0026】

分圧抵抗Ｒ１、Ｒ２は、ブートコンデンサＣＩＮの両端電圧、即ち（ＶＯＵＴ－ＶＦ４＋ＶＦ１）を分圧してフィードバック端子ＴＦＢに供給する。

【0027】

次に、制御ＩＣ３の詳細について説明する。制御ＩＣ３は、トランジスタＱ１をオンオフ制御する制御部３１と、ラッチ部としてのイネーブルラッチ回路３２と、ノード固定素子、抵抗としてのプルダウン抵抗ＲＰＤとを有している。制御部３１は、誤差検出部３１１と、基準電圧生成部ＶＲＥＦと、発振器３１２と、ＰＷＭ制御部３１３と、ドライバ３１４とを有している。誤差検出部３１１は、フィードバック端子ＴＦＢに入力される電圧と基準電圧ＶＲＥＦとの差分である誤差信号をＰＷＭ制御部３１３に出力する。基準電圧ＶＲＥＦは、出力電圧ＶＯＵＴが目標電圧になったときにフィードバック端子ＴＦＢに入力される電圧と等しく設定される。

【0028】

発振器３１２は、所定周波数で発振するパルス信号をＰＷＭ制御部３１３に出力する。ＰＷＭ制御部３１３は、誤差信号に応じたデューティとなるように発振器３１２からのパルス信号を変調して、ドライバ３１４に出力する。ドライバ３１４は、パルス信号に応じてパルス状の駆動信号をトランジスタＱ１のゲートに出力する。パルス状の駆動信号はＨレベルが電源端子ＴＶＤＤに供給される電位、Ｌレベルがグランド端子ＴＧＮＤに供給される電位となる。そして、トランジスタＱ１のオンオフによって、出力電圧ＶＯＵＴが下記の式（２）のようになる。

【0029】

ＶＯＵＴ＝ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２＋ＶＦ４－ＶＦ１
≒ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２ …（２）

【0030】

プルダウン抵抗ＲＰＤは、イネーブル端子ＴＥＮとグランド端子ＴＧＮＤとの間に接続されている。イネーブル端子ＴＥＮにはダイオードＤ２が接続されている。ダイオードＤ２は、外部からイネーブル端子ＴＥＮに向かって順方向となるように接続されている。

【0031】

イネーブルラッチ回路３２は、外部から出力されたイネーブル信号ＳＥＮが、イネーブル端子ＴＥＮを介して入力される。外部から出力されたイネーブル信号ＳＥＮは、例えばＨレベルが５Ｖ、Ｌレベルが０Ｖのパルス信号である。イネーブルラッチ回路３２は、ＰＷＭ制御部３１３から出力されるパルス信号がＬレベル、即ちトランジスタＱ１がオフ期間においてイネーブル信号ＳＥＮを読み取り、イネーブル信号ＳＥＮの状態に応じたラッチ信号を出力する。

【0032】

トランジスタＱ１がオフ期間中は、グランド端子ＴＧＮＤの電位がグランド電位（０Ｖ）又は－ＶＦ１となり、イネーブルラッチ回路３２はダイオードＤ２を介してイネーブル信号ＳＥＮを取り込むことができる。イネーブルラッチ回路３２は、読み取ったイネーブル信号ＳＥＮがＨレベルならば、Ｈレベルのラッチ信号を出力し、ＬレベルならばＬレベルのラッチ信号を出力する。このとき、後述するように、イネーブル信号ＳＥＮがＬレベルの場合にはダイオードＤ２はオフとなるが、プルダウン抵抗ＲＰＤによりイネーブルラッチ回路３２の入力はグランド端子ＴＧＮＤと同電位レベル（Ｌレベル）となり、イネーブルラッチ回路３２はＬレベルのイネーブル信号ＳＥＮを取り込むことができる。

【0033】

トランジスタＱ１のオン期間中は、グランド端子ＴＧＮＤの電位が高電圧ＶＨとなり、イネーブルラッチ回路３２はイネーブル信号ＳＥＮを取り込むことができない。そこで、イネーブルラッチ回路３２は、ＰＷＭ制御部３１３から出力されるパルス信号がＨレベル、即ちトランジスタＱ１がオン期間において、オン期間直前のラッチ信号を保持する。イネーブルラッチ回路３２は、オン直前のオフ期間中のイネーブル信号ＳＥＮがＨレベルならば、Ｈレベルのラッチ信号の出力を保持し、ＬレベルならばＬレベルのラッチ信号の出力を保持する。

【0034】

次に、制御ＩＣ３の動作について図２を参照して説明する。起動前において、高圧電源１１から高電圧ＶＨが出力されると、起動電源４１によりブートコンデンサＣＩＮが充電され、制御ＩＣ３に電源が供給される。電源が投入されるとイネーブルラッチ回路３２は、トランジスタＱ１がオフ期間中であるため、イネーブル信号ＳＥＮの読み取りを行う。イネーブル信号ＳＥＮがＬレベルの場合、ダイオードＤ２はオフとなるが、プルダウン抵抗ＲＰＤによりイネーブル端子ＴＥＮはグランド端子ＴＧＮＤと同電位レベル（Ｌレベル）となる。このため、イネーブルラッチ回路３２はＬレベルのイネーブル信号ＳＥＮを取り込むことができる。このようにプルダウン抵抗ＲＰＤは、イネーブル信号ＳＥＮがＬレベルのとき、イネーブル端子ＴＥＮをグランド端子ＴＧＮＤと同電位レベル（Ｌレベル）にすると共に、イネーブル端子ＴＥＮのノードインピーダンスを下げ、電位を安定化させることでノイズ等による誤検出を防止することができる。

【0035】

その後、イネーブル信号ＳＥＮがＨレベルになると、ダイオードＤ２が導通してイネーブル端子ＴＥＮの電位もイネーブル信号ＳＥＮのＨレベルとなる。このため、イネーブルラッチ回路３２はＨレベルのイネーブル信号ＳＥＮを取り込むことができ、ラッチ信号がＨレベルとなる。ラッチ信号がＨレベルとなると、制御ＩＣ３はトランジスタＱ１のオンオフ制御の実行を開始する。

【0036】

オンオフ制御実行中は、トランジスタＱ１のオンオフが繰り返されるため、イネーブルラッチ回路３２も取り込みと保持を交互に繰り返す。例えば、トランジスタＱ１のオン期間中にイネーブル信号ＳＥＮがＬレベルになると、このときはイネーブルラッチ回路３２のラッチ信号はＨレベルが保持されているため、制御ＩＣ３はオンオフ制御の実行を継続する。その後、トランジスタＱ１がオフ期間となると、イネーブルラッチ回路３２がイネーブル信号ＳＥＮを取り込むため、ラッチ信号がＬレベルとなる。これに応じて制御ＩＣ３は、オンオフ制御を停止する。

【0037】

次に、制御ＩＣ３の動作について図３を参照して説明する。高電圧ＶＨ起動後、起動電源４１の起動電圧ＶＳが起動し、制御ＩＣ３がイネーブル信号ＳＥＮを取り込める状態となる。イネーブル信号ＳＥＮがＬレベルからＨレベルに切り替わると、イネーブルラッチ回路３２はＨレベルのラッチ信号を出力する。これにより、制御ＩＣ３は、トランジスタＱ１のオンオフ制御を開始する。このとき、起動電圧ＶＳにより制御ＩＣ３が駆動されており、トランジスタＱ１のゲート・ソース間電圧も起動電圧ＶＳに準じた電圧振幅レベルとなる。その後、トランジスタＱ１のオンオフ制御とともに出力電圧ＶＯＵＴは徐々に上昇し、目標電圧に到達すると制御ＩＣ３のフィードバック制御により、出力電圧ＶＯＵＴは目標電圧を保つように動作する。

【0038】

なお、起動電圧ＶＳ＜出力電圧ＶＯＵＴの目標電圧の関係となるようにツェナーダイオードＤＺのツェナー電圧ＶＺを設定しておけば、出力電圧ＶＯＵＴの起動後、起動電源４１の出力電流を減らすことができる。また、イネーブル信号ＳＥＮを制御ＩＣ３のみではなく負荷１０の起動制御信号としても印加し、負荷１０の接続オンオフを制御することで、起動前やスタンバイ時に起動電源４１からダイオードＤ３、分圧抵抗Ｒ１、Ｒ２、コイルＬ１を介して負荷１０に流れる暗電流を減らすことができる。

【0039】

上述した第１実施形態によれば、イネーブルラッチ回路３２は、イネーブル信号ＳＥＮをレベルシフトしなくても読み取ることができるオフ期間においてイネーブル信号ＳＥＮの状態に応じたラッチ信号を出力する。イネーブルラッチ回路３２は、イネーブル信号ＳＥＮをレベルシフトしなければ読み取ることができないオン期間においてはイネーブル信号ＳＥＮを読み取らずオン期間直前のラッチ信号の状態を保持する。これにより、制御ＩＣ３は、レベルシフト回路を用意する必要がなく、ブートコンデンサＣＩＮの両端電圧（ＶＳ－ＶＦ３）または（ＶＯＵＴ－ＶＦ４＋ＶＦ１）が耐えられる低耐圧部品から構成することができる。このため、高耐圧素子の使用数を減らして、小型、低コスト化を図ることができる。

【0040】

なお、上述した第１実施形態では、イネーブルラッチ回路３２は、イネーブル信号ＳＥＮの一度の取り込みにより、ラッチ信号のＨレベル、Ｌレベルを切り替えていたが、これに限ったものではない。イネーブルラッチ回路３２は、イネーブル信号ＳＥＮを複数取り込んで、複数取り込んだイネーブル信号ＳＥＮに基づいてラッチ信号のＨ、Ｌを切り替えてもよい。

【0041】

また、上述した実施形態では、イネーブル端子ＴＥＮをイネーブルラッチ回路３２に直接接続していたが、これに限ったものではない。イネーブル端子ＴＥＮとイネーブルラッチ回路３２との間に抵抗、容量などによるローパスフィルタを設け、イネーブル信号ＳＥＮを平滑化、ノイズ除去を行う構成としてもよい。

【0042】

（第２実施形態）
次に、第２実施形態のＤＣ／ＤＣコンバータ１Ｂについて図４を参照して説明する。なお、図４において、図１について上述した第１実施形態のＤＣ／ＤＣコンバータ１と同等の部分には同一符号を付してその詳細を説明する。

【0043】

第１実施形態のＤＣ／ＤＣコンバータ１と第２実施形態のＤＣ／ＤＣコンバータ１Ｂとで大きく異なる点は、ダイオードＤ２に代えて逆流防止素子としてのトランジスタＱ３が設けられている点と、制御ＩＣ３Ｂにパルス出力端子ＴＰを設けた点である。トランジスタＱ３は、Ｐｃｈの電界効果トランジスタから構成されている。トランジスタＱ３は、ソースがイネーブル端子ＴＥＮに接続され、ドレインに外部からのイネーブル信号ＳＥＮが入力される。制御ＩＣ３Ｂの起動時には、トランジスタＱ３の寄生ダイオードを介してイネーブル信号ＳＥＮがイネーブル端子ＴＥＮへ伝達される。

【0044】

また、制御ＩＣ３Ｂには、ＰＷＭ制御部３１３からドライバ３１４に出力するパルス信号を外部に出力するパルス出力端子ＴＰが設けられている。このパルス出力端子ＴＰにトランジスタＱ３のゲートが接続されている。

【0045】

以上の構成によれば、パルス出力端子ＴＰから出力されるパルス信号がＨレベル、即ちトランジスタＱ１がオンされているとき、トランジスタＱ３がオフする。また、パルス出力端子ＴＰから出力されるパルス信号がＬレベル、即ちトランジスタＱ１がオフされているとき、トランジスタＱ３がオンする。

【0046】

第２実施形態のＤＣ／ＤＣコンバータ１Ｂによれば、イネーブル信号ＳＥＮを取り込むトランジスタＱ１がオフ期間において、イネーブル信号ＳＥＮがトランジスタＱ３の寄生ダイオードを介さずに制御ＩＣ３Ｂのイネーブル端子ＴＥＮへ伝達されることとなり、イネーブル信号ＳＥＮの電圧を精度よく制御ＩＣ３Ｂに伝えることができる。

【0047】

（第３実施形態）
次に、第３実施形態のＤＣ／ＤＣコンバータ１Ｃについて図５を参照して説明する。なお、図５において、図１について上述した第１実施形態のＤＣ／ＤＣコンバータ１と同等の部分には同一符号を付してその詳細を説明する。

【0048】

第１実施形態のＤＣ／ＤＣコンバータ１と第３実施形態のＤＣ／ＤＣコンバータ１Ｃとで大きく異なる点は、制御ＩＣ３Ｃの構成である。制御ＩＣ３Ｃは、制御部３１と、イネーブルラッチ回路３２と、プルダウン抵抗ＲＰＤとに加えて、第２スイッチ素子としてのトランジスタＱ４と、インバータ３３とを備えている。トランジスタＱ４は、Ｐｃｈの電界効果トランジスタから構成されている。

【0049】

また、制御ＩＣ３Ｃは、第１実施形態では１つの電源端子ＴＶＤＤが設けられ、この電源端子ＴＶＤＤにダイオードＤ３、Ｄ４双方のカソードが接続されていた。第３実施形態では、制御ＩＣ３Ｃは、２つの第１電源端子ＴＶＤＤ１及び第２電源端子ＴＶＤＤ２が設けられている。第１電源端子ＴＶＤＤ１はダイオードＤ３のカソードに接続され、第２電源端子ＴＶＤＤ２はダイオードＤ４のカソードに接続されている。

【0050】

第１電源端子ＴＶＤＤ１及び第２電源端子ＴＶＤＤ２は、トランジスタＱ４を介して互いに接続されている。トランジスタＱ４は、ソースが第１電源端子ＴＶＤＤ１に接続され、ドレインが第２電源端子ＴＶＤＤ２に接続されている。制御ＩＣ３Ｃは、トランジスタＱ４のドレイン及び第２電源端子ＴＶＤＤ２の接続点と、グランド端子ＴＧＮＤとの間の電源電圧により動作する。インバータ３３は、イネーブルラッチ回路３２から出力されるラッチ信号を反転してトランジスタＱ４のゲートに供給する。

【0051】

以上の構成によれば、ラッチ信号がＨレベルで制御ＩＣ３ＣがトランジスタＱ１のオンオフ制御を実行している間、トランジスタＱ４がオンされて、起動電源４１が制御ＩＣ３に接続される。一方、ラッチ信号がＬレベルで制御ＩＣ３ＣがトランジスタＱ１のオンオフ制御を停止している間、トランジスタＱ４がオフされ、起動電源４１と制御ＩＣ３Ｃとの接続が遮断される。

【0052】

第３実施形態によれば、トランジスタＱ１のオンオフ制御を停止しているときに起動電源４１と制御ＩＣ３Ｃとの接続が遮断されるため、消費電力を低減することができる。

【0053】

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

【0054】

上述した実施形態では、ノード固定素子としてプルダウン抵抗ＲＰＤを用いていたが、これに限ったものではない。ノード固定素子としては、トランジスタＱ１がオフ期間であってイネーブル信号ＳＥＮがＬレベルの場合にイネーブル端子ＴＥＮをグランド端子ＴＧＮＤ（電源電圧の負電位）と同電位にできるものであればよく、接合型ＦＥＴや定電流ダイオードから構成されていてもよい。

【0055】

上述した実施形態では、制御信号としてイネーブル信号を一例に説明していたが、これに限ったものではない。制御信号としては、ラッチ回路等でその状態を保持できる信号であればよく、イネーブル信号に限定されるものではない。

【0056】

上述した実施形態では、トランジスタＱ１にダイオードＤ１を接続されていたが、これに限ったものではない。ダイオードＤ１に代えてトランジスタＱ１がオン期間にオフされ、オフ期間にオンされるトランジスタを用いてもよい。

【符号の説明】

【0057】

２ 出力部
３ 制御ＩＣ（スイッチング電源装置）
４ ブートストラップ部
３１ 制御部
３２ イネーブルラッチ回路（ラッチ部）
４１ 起動電源
Ｃ１ 出力コンデンサ
ＣＩＮ ブートコンデンサ
Ｄ１ ダイオード
Ｄ２ ダイオード（逆流防止素子）
Ｄ３ ダイオード
Ｄ４ ダイオード
ＤＺ ツェナーダイオード
Ｌ１ コイル
Ｑ１ トランジスタ（第１スイッチ素子）
Ｑ２ トランジスタ
Ｑ３ トランジスタ（逆流防止素子）
Ｑ４ トランジスタ（第２スイッチ素子）
ＲＰＤ プルダウン抵抗（ノード固定素子、抵抗）
ＶＨ 高電圧（入力電圧）
ＶＯＵＴ 出力電圧

【図1】

【図2】

【図3】

【図4】

【図5】