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特開2024-80639半導体装置および半導体装置の動作方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024080639

(43)【公開日】2024-06-13

(54)【発明の名称】半導体装置および半導体装置の動作方法

(51)【国際特許分類】

G11C 16/08 20060101AFI20240606BHJP

G11C 16/04 20060101ALI20240606BHJP

H10B 43/27 20230101ALI20240606BHJP

H10B 43/40 20230101ALI20240606BHJP

H01L 21/336 20060101ALI20240606BHJP

H01L 27/088 20060101ALI20240606BHJP

H10B 41/27 20230101ALI20240606BHJP

H10B 41/40 20230101ALI20240606BHJP

G11C 16/26 20060101ALI20240606BHJP

G11C 16/34 20060101ALI20240606BHJP

G11C 16/14 20060101ALI20240606BHJP

【ＦＩ】

G11C16/08 110

G11C16/04 170

H10B43/27

H10B43/40

H01L29/78 371

H01L27/088 331G

H10B41/27

H10B41/40

G11C16/26

G11C16/34 140

G11C16/14 100

【審査請求】未請求

【請求項の数】36

【出願形態】ＯＬ

(21)【出願番号】P 2023198506

(22)【出願日】2023-11-22

(31)【優先権主張番号】10-2022-0165604

(32)【優先日】2022-12-01

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫｈｙｎｉｘＩｎｃ．

【住所又は居所原語表記】２０９１，Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】ハンチャンヒョン

(72)【発明者】

【氏名】ソンムンス

【テーマコード（参考）】

5B225

5F048

5F083

5F101

【Ｆターム（参考）】

5B225BA01

5B225CA27

5B225EA05

5B225EB09

5B225EB10

5B225EC02

5B225EC04

5B225EC06

5B225FA01

5B225FA02

5F048AA01

5F048AA07

5F048AB01

5F048AC01

5F048BA01

5F048BC03

5F048BD07

5F048BE02

5F048BE03

5F048BE05

5F048BE09

5F048BF15

5F048BF16

5F048BF18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083ER23

5F083GA10

5F083GA11

5F083KA01

5F083LA05

5F083LA16

5F083ZA21

5F083ZA28

5F101BB02

5F101BD16

5F101BD22

5F101BD27

5F101BD30

5F101BD34

5F101BE02

5F101BE05

5F101BE07

5F101BF05

(57)【要約】（修正有）

【課題】プログラム動作、リード動作、または消去動作時、期間に応じてウェルバイアスＶｗｅｌｌを調整することにより、パストランジスタの異常ターンオンを防止または緩和する方法を提供する。
【解決手段】半導体装置２００は、ローカルワードラインＷＬ０～ＷＬｎに連結されたメモリセルを含むメモリセルアレイ２１０と、ブロック選択信号に応答してグローバルワードラインＧＷＬ０～ＧＷＬｎとローカルワードラインとを連結するパストランジスタ２２４と、グローバルワードラインにリード電圧又はパス電圧を印加する動作電圧印加回路２３２と、リード動作時、非選択のローカルワードラインをディスチャージする期間において、選択されたローカルワードラインに連結されたパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するウェルバイアス印加回路２３４と、を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

ローカルワードラインに連結されたメモリセルを含むセルアレイと、
ブロック選択信号に応答してグローバルワードラインとローカルワードラインとを連結するパストランジスタと、
前記グローバルワードラインにリード電圧またはパス電圧を印加する動作電圧印加回路と、
リード動作時、非選択のローカルワードラインをディスチャージする期間において、前記選択されたローカルワードラインに連結されたパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するウェルバイアス印加回路と
を含む半導体装置。

【請求項2】

前記パストランジスタは、トリプルウェルを含む基板上に位置し、前記トリプルウェルは、ｐタイプの基板内に位置したｎタイプの第１ウェル領域と、前記第１ウェル領域内に位置したｐタイプの第２ウェル領域とを含む、
請求項１に記載の半導体装置。

【請求項3】

前記パストランジスタは、前記第２ウェル領域内に位置したｎタイプの第１ジャンクションおよびｎタイプの第２ジャンクションを含み、前記第１ジャンクションは、グローバルワードラインに連結され、前記第２ジャンクションは、ローカルワードラインに連結されている、
請求項２に記載の半導体装置。

【請求項4】

前記基板は、前記第２ウェル領域内に位置したｐタイプの第３ジャンクションを含み、前記ウェルバイアス印加回路は、前記第３ジャンクションを介して前記第２ウェル領域に前記ウェルバイアスを印加する、
請求項２に記載の半導体装置。

【請求項5】

前記動作電圧印加回路は、
前記ディスチャージ期間の前に、前記選択されたローカルワードラインに連結されたグローバルワードラインにリード電圧を印加し、前記非選択のローカルワードラインに連結されたグローバルワードラインにパス電圧を印加する、
請求項１に記載の半導体装置。

【請求項6】

前記ウェルバイアス印加回路は、
前記選択されたローカルワードラインの電圧レベルと、前記非選択のローカルワードラインの電圧レベルとをイコライジングする期間において、前記ウェル領域にネガティブレベルのウェルバイアスを印加する、
請求項５に記載の半導体装置。

【請求項7】

前記リード電圧は、ネガティブレベルを有し、前記パス電圧は、ポジティブレベルを有する、
請求項１に記載の半導体装置。

【請求項8】

前記ウェルバイアス印加回路は、
前記選択されたローカルワードラインにリード電圧を印加するリード期間において前記ウェル領域に第１ネガティブレベルの第１ウェルバイアスを印加し、
前記選択されたローカルワードラインの電圧レベルと、前記非選択のローカルワードラインの電圧レベルとをイコライジングする期間において、前記ウェル領域に前記第１ネガティブレベルより高い第２ネガティブレベルの第２ウェルバイアスを印加する、
請求項７に記載の半導体装置。

【請求項9】

前記リード電圧および前記パス電圧は、ポジティブレベルを有する、
請求項１に記載の半導体装置。

【請求項10】

前記ウェルバイアス印加回路は、
前記選択されたローカルワードラインにリード電圧を印加するリード期間において、前記ウェル領域に接地レベルの第１ウェルバイアスを印加し、
前記選択されたローカルワードラインの電圧レベルと、前記非選択のローカルワードラインの電圧レベルとをイコライジングする期間において、前記ウェル領域にネガティブレベルの第２ウェルバイアスを印加する、
請求項９に記載の半導体装置。

【請求項11】

ローカルワードラインに連結されたメモリセルを含むセルアレイと、
ブロック選択信号に応答してグローバルワードラインとローカルワードラインとを連結するパストランジスタと、
前記グローバルワードラインにリード電圧またはパス電圧を印加する動作電圧印加回路と、
リード動作時、非選択のローカルワードラインをディスチャージする期間において、選択されたローカルワードラインに連結されたパストランジスタのウェル領域をフローティングさせるウェルバイアス印加回路と
を含む半導体装置。

【請求項12】

前記動作電圧印加回路は、
前記ディスチャージ期間の前に、前記選択されたローカルワードラインに連結されたグローバルワードラインにリード電圧を印加し、前記非選択のローカルワードラインに連結されたグローバルワードラインにパス電圧を印加する、
請求項１１に記載の半導体装置。

【請求項13】

前記リード電圧は、ネガティブレベルを有し、前記パス電圧は、ポジティブレベルを有する、
請求項１１に記載の半導体装置。

【請求項14】

前記ウェルバイアス印加回路は、
前記選択されたローカルワードラインにリード電圧を印加するリード期間において前記ウェル領域にネガティブレベルの第１ウェルバイアスを印加し、
前記選択されたワードラインの電圧レベルと、前記非選択のワードラインの電圧レベルとをイコライジングする期間において、接地レベルの第２ウェルバイアスを印加する、
請求項１３に記載の半導体装置。

【請求項15】

前記リード電圧および前記パス電圧は、ポジティブレベルを有する、
請求項１１に記載の半導体装置。

【請求項16】

前記ウェルバイアス印加回路は、
前記選択されたローカルワードラインにリード電圧を印加するリード期間において、前記ウェル領域に接地レベルの第１ウェルバイアスを印加する、
請求項１５に記載の半導体装置。

【請求項17】

ローカルワードラインに連結されたメモリセル、およびローカル選択ラインに連結された選択ラインを含むセルアレイと、
ブロック選択信号に応答してグローバル選択ラインとローカル選択ラインとを連結するパストランジスタと、
ビットラインおよびソースラインの少なくとも１つに消去電圧を印加する動作電圧印加回路と、
消去動作時、前記ローカル選択ラインをディスチャージする期間において、前記ローカル選択ラインとグローバル選択ラインとを連結するパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するか、前記ウェル領域をフローティングさせるウェルバイアス印加回路と
を含む半導体装置。

【請求項18】

前記動作電圧印加回路は、
前記ディスチャージ期間の前に、前記グローバル選択ラインに前記消去電圧に比べて低いレベルの電圧を印加し、前記ローカルワードラインに連結されたグローバルワードラインに接地電圧を印加する、
請求項１７に記載の半導体装置。

【請求項19】

前記ウェルバイアス印加回路は、
前記ビットラインおよび前記ソースラインの少なくとも１つに消去電圧を印加する消去期間において前記ウェル領域に接地レベルの第１ウェルバイアスを印加し、前記ディスチャージ期間において前記ウェル領域にネガティブレベルの第２ウェルバイアスを印加する、
請求項１７に記載の半導体装置。

【請求項20】

前記ウェルバイアス印加回路は、
前記ビットラインおよび前記ソースラインの少なくとも１つに消去電圧を印加する消去期間において前記ウェル領域に接地レベルの第１ウェルバイアスを印加し、前記ディスチャージ期間において前記ウェル領域をフローティングさせる、
請求項１７に記載の半導体装置。

【請求項21】

選択されたローカルワードラインにリード電圧を印加するステップと、
非選択のローカルワードラインにパス電圧を印加するステップと、
前記非選択のローカルワードラインをディスチャージするステップとを含み、
前記ディスチャージするステップにおいて、前記選択されたローカルワードラインとグローバルワードラインとを連結させるパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加する、
半導体装置の動作方法。

【請求項22】

前記選択されたローカルワードラインの電圧レベルと、前記非選択のローカルワードラインの電圧レベルとをイコライジングするステップをさらに含み、
前記イコライジングするステップにおいて、前記ウェル領域にネガティブレベルのウェルバイアスを印加する、
請求項２１に記載の半導体装置の動作方法。

【請求項23】

前記ディスチャージするステップにおいて、前記選択されたローカルワードラインの電圧レベルがネガティブレベルに下降した後に、接地レベルに上昇する、
請求項２１に記載の半導体装置の動作方法。

【請求項24】

前記リード電圧は、ネガティブレベルを有する、
請求項２１に記載の半導体装置の動作方法。

【請求項25】

前記リード電圧を印加するステップにおいて、前記ウェル領域に第１ネガティブレベルの第１ウェルバイアスを印加し、
前記ディスチャージするステップにおいて、前記ウェル領域に前記第１ネガティブレベルより大きい第２ネガティブレベルの第２ウェルバイアスを印加する、
請求項２４に記載の半導体装置の動作方法。

【請求項26】

前記リード電圧および前記パス電圧は、ポジティブレベルを有する、
請求項２１に記載の半導体装置の動作方法。

【請求項27】

前記リード電圧を印加するステップにおいて、前記ウェル領域に接地レベルの第１ウェルバイアスを印加し、
前記ディスチャージするステップにおいて、前記ウェル領域にネガティブレベルの第２ウェルバイアスを印加する、
請求項２６に記載の半導体装置の動作方法。

【請求項28】

選択されたローカルワードラインにリード電圧を印加するステップと、
非選択のローカルワードラインにパス電圧を印加するステップと、
前記非選択のローカルワードラインをディスチャージするステップとを含み、
前記ディスチャージするステップにおいて、前記選択されたローカルワードラインとグローバルワードラインとを連結させるパストランジスタのウェル領域をフローティングさせる、
半導体装置の動作方法。

【請求項29】

前記選択されたローカルワードラインの電圧レベルと、前記非選択のローカルワードラインの電圧レベルとをイコライジングするステップ
をさらに含む、請求項２８に記載の半導体装置の動作方法。

【請求項30】

前記リード電圧は、ネガティブレベルを有し、
リード電圧を印加するステップにおいて、前記ウェル領域にネガティブレベルの第１ウェルバイアスを印加し、
前記イコライジングするステップにおいて、前記ウェル領域に接地レベルの第２ウェルバイアスを印加する、
請求項２９に記載の半導体装置の動作方法。

【請求項31】

前記リード電圧は、ポジティブレベルを有し、
前記リード電圧を印加するステップおよび前記イコライジングするステップにおいて、前記ウェル領域に接地レベルのウェルバイアスを印加する、
請求項２９に記載の半導体装置の動作方法。

【請求項32】

前記ディスチャージするステップにおいて、前記選択されたローカルワードラインの電圧レベルがネガティブレベルに下降した後に、接地レベルに上昇する、
請求項２８に記載の半導体装置の動作方法。

【請求項33】

ビットラインおよびソースラインの少なくとも１つに消去電圧を印加するステップと、
ローカル選択ラインの電圧レベルが前記消去電圧に比べて低いレベルに上昇するステップと、
ローカルワードラインに接地電圧を印加するステップと、
前記ローカル選択ラインの電圧レベルをディスチャージするステップとを含み、
前記ディスチャージするステップにおいて、前記ローカル選択ラインとグローバル選択ラインとを連結するパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するか、前記ウェル領域をフローティングさせる、
半導体装置の動作方法。

【請求項34】

前記消去電圧を印加するステップにおいて、前記ウェル領域に接地レベルの第１ウェルバイアスを印加し、前記ディスチャージするステップにおいて、前記ウェル領域にネガティブレベルの第２ウェルバイアスを印加する、
請求項３３に記載の半導体装置の動作方法。

【請求項35】

前記消去電圧を印加するステップにおいて、前記ウェル領域に接地レベルのウェルバイアスを印加し、前記ディスチャージするステップにおいて、前記ウェル領域をフローティングさせる、
請求項３３に記載の半導体装置の動作方法。

【請求項36】

前記ディスチャージするステップにおいて、前記ローカルワードラインの電圧レベルがネガティブレベルに下降した後に、接地レベルに上昇する、
請求項３３に記載の半導体装置の動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置に関し、より詳しくは、半導体装置および半導体装置の動作方法に関する。

【背景技術】

【0002】

半導体装置の集積度は、単位メモリセルの占める面積によって主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達していることから、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性を向上させるために、多様な構造および製造方法が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の実施例は、動作信頼性が改善された半導体装置および半導体装置の動作方法を提供する。

【課題を解決するための手段】

【0004】

本発明の実施例による半導体装置は、ローカルワードラインに連結されたメモリセルを含むセルアレイと、ブロック選択信号に応答してグローバルワードラインとローカルワードラインとを連結するパストランジスタと、前記グローバルワードラインにリード電圧またはパス電圧を印加する動作電圧印加回路と、リード動作時、非選択のローカルワードラインをディスチャージする期間において、前記選択されたローカルワードラインに連結されたパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するウェルバイアス印加回路とを含むことができる。

【0005】

本発明の一実施例による半導体装置は、ローカルワードラインに連結されたメモリセルを含むセルアレイと、ブロック選択信号に応答してグローバルワードラインとローカルワードラインとを連結するパストランジスタと、前記グローバルワードラインにリード電圧またはパス電圧を印加する動作電圧印加回路と、リード動作時、非選択のローカルワードラインをディスチャージする期間において、選択されたローカルワードラインに連結されたパストランジスタのウェル領域をフローティングさせるウェルバイアス印加回路とを含むことができる。

【0006】

本発明の一実施例による半導体装置は、ローカルワードラインに連結されたメモリセル、およびローカル選択ラインに連結された選択ラインを含むセルアレイと、ブロック選択信号に応答してグローバル選択ラインとローカル選択ラインとを連結するパストランジスタと、ビットラインおよびソースラインの少なくとも１つに消去電圧を印加する動作電圧印加回路と、消去動作時、前記ローカル選択ラインをディスチャージする期間において、前記ローカル選択ラインとグローバル選択ラインとを連結するパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するか、前記ウェル領域をフローティングさせるウェルバイアス印加回路とを含むことができる。

【0007】

本発明の一実施例による半導体装置の動作方法は、選択されたローカルワードラインにリード電圧を印加するステップと、非選択のローカルワードラインにパス電圧を印加するステップと、前記非選択のローカルワードラインをディスチャージするステップとを含むことができ、前記ディスチャージするステップにおいて、前記選択されたローカルワードラインとグローバルワードラインとを連結させるパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加することができる。

【0008】

本発明の一実施例による半導体装置の動作方法は、選択されたローカルワードラインにリード電圧を印加するステップと、非選択のローカルワードラインにパス電圧を印加するステップと、前記非選択のローカルワードラインをディスチャージするステップとを含むことができ、前記ディスチャージするステップにおいて、前記選択されたローカルワードラインとグローバルワードラインとを連結させるパストランジスタのウェル領域をフローティングさせることができる。

【0009】

本発明の一実施例による半導体装置の動作方法は、ビットラインおよびソースラインの少なくとも１つに消去電圧を印加するステップと、ローカル選択ラインの電圧レベルが前記消去電圧に比べて低いレベルに上昇するステップと、ローカルワードラインに接地電圧を印加するステップと、前記ローカル選択ラインの電圧レベルをディスチャージするステップとを含むことができ、前記ディスチャージするステップにおいて、前記ローカル選択ラインとグローバル選択ラインとを連結するパストランジスタのウェル領域にネガティブレベルのウェルバイアスを印加するか、前記ウェル領域をフローティングさせることができる。

【発明の効果】

【0010】

メモリセルを３次元に積層することにより、半導体装置の集積度を向上させることができる。安定した構造を有し、信頼性が向上した半導体装置を提供することができる。半導体装置のリード動作を改善することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施例による半導体装置の構成を示すブロック図である。

【図2】本発明の一実施例による半導体装置の構成を示すブロック図である。

【図3A】本発明の一実施例による半導体装置の構造を示す図である。

【図3B】本発明の一実施例による半導体装置の構造を示す図である。

【図4】本発明の一実施例による半導体装置の動作を説明するためのフローチャートである。

【図5】本発明の一実施例による半導体装置の動作を説明するためのフローチャートである。

【図6】本発明の一実施例による半導体装置の動作方法を説明するためのフローチャートである。

【図7】本発明の一実施例による半導体装置の動作方法を説明するためのフローチャートである。

【図8】本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。

【図9】本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。

【図10】本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。

【図11】本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。

【図12】本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。

【発明を実施するための形態】

【0012】

以下、添付した図面を参照して、本発明の技術的思想による実施例を説明する。

【0013】

図１は、本発明の一実施例による半導体装置の構成を示すブロック図である。

【0014】

図１を参照すれば、半導体装置１００は、メモリセルアレイ１１０と、アドレスデコーダ１２０と、電圧生成回路１３０と、読み出しおよび書き込み回路１４０と、制御回路とを含むことができる。

【0015】

メモリセルアレイ１１０は、メモリセルを含むことができる。実施例として、メモリセルアレイ１１０は、メモリブロックを含むことができ、メモリブロックのそれぞれは、ページを含むことができる。ここで、メモリブロックは、消去動作の単位であってもよく、ページは、リード動作の単位であってもよい。メモリセルアレイ１１０は、ソース選択ラインＳＳＬ、ワードラインＷＬ、ドレイン選択ラインＤＳＬなどのようなロウラインを介してアドレスデコーダ１２０に連結される。メモリセルアレイ１１０は、ビットラインＢＬなどのようなカラムラインを介して読み出しおよび書き込み回路１４０に連結される。

【0016】

制御回路１５０は、コントローラからコマンドＣＭＤおよびアドレスＡＤＤを受信することができる。制御回路１５０は、受信されたコマンドＣＭＤによるプログラム動作、リード動作、消去動作などの内部動作を行うように制御信号を生成することができる。制御回路１５０は、電圧生成回路１３０、アドレスデコーダ１２０、および読み出しおよび書き込み回路１４０に制御信号を出力することができる。

【0017】

電圧生成回路１３０は、内部動作を行うための多様な電圧レベルの内部電圧を生成することができ、生成された内部電圧をアドレスデコーダ１２０に提供することができる。内部電圧は、プログラム動作、リード動作、または消去動作などを行うための動作電圧であってもよい。内部電圧は、アドレスデコーダ１２０に含まれているパストランジスタのウェル領域に供給するためのウェルバイアスであってもよい。内部電圧は、ポジティブレベルまたはネガティブレベルを有することができる。

【0018】

実施例として、電圧生成回路１３０は、プログラム動作を行うためのプログラム電圧、パス電圧などを生成することができる。電圧生成回路１３０は、リード動作を行うためのリード電圧、パス電圧などを生成することができる。ここで、リード電圧は、選択されたメモリセルのプログラム状態に応じてメモリセルをターンオンまたはターンオフさせる電圧レベルを有することができる。パス電圧は、メモリセルのプログラム状態に関係なくメモリセルをターンオンさせる電圧レベルを有することができる。リード電圧は、プログラム動作または消去動作を検証するための検証電圧であってもよい。電圧生成回路１３０は、消去動作を行うための消去電圧などを生成することができる。電圧生成回路１３０は、プログラム動作、リード動作、または消去動作の実行時、アドレスデコーダ１２０に含まれているパストランジスタのウェル領域の電圧レベルを制御するためのウェルバイアスを生成することができる。

【0019】

アドレスデコーダ１２０は、アドレスに応じてソース選択ライン、ワードライン、またはドレイン選択ラインを活性化することができる。グローバルラインの電圧レベルをローカルラインに伝達することができる。

【0020】

読み出しおよび書き込み回路１４０は、ビットラインＢＬを介してメモリセルアレイ１１０に連結される。プログラム動作時、読み出しおよび書き込み回路１４０は、書き込みドライバ（ｗｒｉｔｅｒｄｒｉｖｅｒ）として動作することができ、メモリセルアレイ１１０に格納しようとするデータＤＡＴＡを入力することができる。リードまたは検証動作時、読み出しおよび書き込み回路１４０は、センス増幅器（ｓｅｎｓｅａｍｐｌｉｆｉｅｒ）として動作することができ、メモリセルアレイ１１０に格納されたデータＤＡＴＡを出力することができる。

【0021】

図２は、本発明の一実施例による半導体装置の構成を示すブロック図である。以下、先に説明された内容と重複した内容は省略して説明することができる。

【0022】

図２を参照すれば、半導体装置２００は、メモリセルアレイ２１０と、アドレスデコーダ２２０と、電圧生成回路２３０とを含むことができる。

【0023】

メモリセルアレイ２１０は、ビットラインＢＬ０～ＢＬｋとソースラインＳＬとの間に連結されたメモリストリングＳＴ０～ＳＴｋを含むことができる。ここで、ｋは、１以上の整数であってもよい。メモリストリングＳＴ０～ＳＴｋのそれぞれは、少なくとも１つのドレイン選択トランジスタＤＳＴと、複数のメモリセルＭＣ０～ＭＣｎと、少なくとも１つのソース選択トランジスタＳＳＴとを含むことができる。ここで、ｎは、１以上の整数であってもよい。メモリセルＭＣ０～ＭＣｎは、ローカルワードラインＷＬ０～ＷＬｎに連結される。ソース選択トランジスタＳＳＴが、メモリストリングＳＴ０～ＳＴｋとソースラインＳＬとの連結を制御することができ、ドレイン選択トランジスタＤＳＴが、メモリストリングＳＴ０～ＳＴｋとビットラインＢＬ０～ＢＬｋとの連結を制御することができる。

【0024】

アドレスデコーダ２２０は、ブロック選択回路２２２と、パストランジスタ２２４とを含むことができる。パストランジスタ２２４は、グローバルラインとローカルラインとの連結を制御するためのものである。実施例として、パストランジスタ２２４は、グローバルドレイン選択ラインＧＤＳＬとローカルドレイン選択ラインＤＳＬとの連結を制御することができる。パストランジスタ２２４は、グローバルワードラインＧＷＬ０～ＧＷＬｎとローカルワードラインＷＬ０～ＷＬｎとの連結を制御することができる。パストランジスタ２２４は、グローバルソース選択ラインＧＳＳＬとローカルソース選択ラインＳＳＬとの連結を制御することができる。

【0025】

ブロック選択回路２２２は、アドレスに応答してブロック選択信号Ｖｓｅｌを生成することができ、生成されたブロック選択信号Ｖｓｅｌをパストランジスタ２２４に伝達することができる。ディスチャージトランジスタＴｒ＿Ｄは、ディスチャージ信号ＤＩＳＣＨに応答してブロック選択信号Ｖｓｅｌが伝達されるラインをディスチャージすることができる。

【0026】

パストランジスタ２２４は、ブロック選択回路２２２のブロック選択信号Ｖｓｅｌに応答して動作することができる。パストランジスタ２２４のゲートにブロック選択信号Ｖｓｅｌが印加され、ブロック選択信号Ｖｓｅｌによってパストランジスタ２２４がターンオンされると、グローバルラインとローカルラインとが電気的に連結可能である。パストランジスタ２２４は、トリプルウェル構造に形成された高電圧トランジスタであってもよい。パストランジスタ２２４は、ウェル領域２２６を共有することができ、ウェル領域２２６に印加されるウェルバイアスＶｗｅｌｌによってパストランジスタ２２４の動作を制御することができる。

【0027】

電圧生成回路２３０は、動作電圧印加回路２３２と、ウェルバイアス印加回路２３４とを含むことができる。動作電圧印加回路２３２は、メモリセルのプログラム動作、リード動作、および消去動作に必要な動作電圧を生成することができ、生成された動作電圧をグローバルラインに伝達することができる。実施例として、プログラム動作時、動作電圧印加回路２３２は、グローバルワードラインにプログラム電圧またはパス電圧を伝達することができる。リード動作時、動作電圧印加回路２３２は、グローバルワードラインにリード電圧またはパス電圧を伝達することができる。消去動作時、動作電圧印加回路２３２は、グローバルドレイン選択ラインおよびグローバルソース選択ラインの少なくとも１つに消去電圧を伝達することができ、グローバルワードラインに接地電圧を伝達することができる。

【0028】

ウェルバイアス印加回路２３４は、ウェルバイアスＶｗｅｌｌを生成することができ、生成されたウェルバイアスＶｗｅｌｌをパストランジスタ２２４のウェル領域２２６に印加することができる。動作期間に応じて、ウェルバイアス印加回路２３４は、ウェル領域２２６に多様なレベルのウェルバイアスＶｗｅｌｌを印加することができる。ウェルバイアスＶｗｅｌｌは、ポジティブレベルを有するか、ネガティブレベルを有するか、接地レベルを有することができる。

【0029】

実施例として、リード動作は、選択されたローカルワードラインＷＬ０～ＷＬｎにネガティブレベルのリード電圧を印加するリード期間を含むことができ、イコライジング期間およびディスチャージ期間をさらに含むことができる。リード期間において、ウェルバイアス印加回路２３４は、第１ネガティブレベルの第１ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。イコライジング期間およびディスチャージ期間において、ウェルバイアス印加回路２３４は、第１ネガティブレベルより高い第２ネガティブレベルの第２ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。

【0030】

実施例として、リード動作は、選択されたローカルワードラインＷＬ０～ＷＬｎにポジティブレベルのリード電圧を印加するリード期間を含むことができ、イコライジング期間およびディスチャージ期間をさらに含むことができる。リード期間において、ウェルバイアス印加回路２３４は、接地レベルの第１ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。イコライジング期間およびディスチャージ期間において、ウェルバイアス印加回路２３４は、ネガティブレベルの第２ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。

【0031】

実施例として、リード動作は、選択されたローカルワードラインＷＬ０～ＷＬｎにネガティブレベルのリード電圧を印加するリード期間を含むことができ、イコライジング期間およびディスチャージ期間をさらに含むことができる。リード期間において、ウェルバイアス印加回路２３４は、第１ネガティブレベルの第１ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。イコライジング期間において、ウェルバイアス印加回路２３４は、接地レベルの第２ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。ディスチャージ期間において、ウェルバイアス印加回路２３４は、ウェル領域２２６をフローティングさせることができる。

【0032】

実施例として、リード動作は、選択されたローカルワードラインＷＬ０～ＷＬｎにポジティブレベルのリード電圧を印加するリード期間を含むことができ、イコライジング期間およびディスチャージ期間をさらに含むことができる。リード期間において、ウェルバイアス印加回路２３４は、接地レベルの第１ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。イコライジング期間において、ウェルバイアス印加回路２３４は、接地レベルの第２ウェルバイアスＶｗｅｌｌをウェル領域２２６に印加することができる。ディスチャージ期間において、ウェルバイアス印加回路２３４は、ウェル領域２２６をフローティングさせることができる。

【0033】

実施例として、消去動作は、ローカルドレイン選択ラインＤＳＬ、ローカルソース選択ラインＳＳＬ、ビットラインＢＬ１～ＢＬｋ、およびソースラインＳＬの少なくとも１つに消去電圧を印加する消去期間を含むことができ、ディスチャージ期間をさらに含むことができる。ウェルバイアス印加回路２３４は、消去期間においてウェル領域２２６に接地レベルの第１ウェルバイアスＶｗｅｌｌを印加することができる。ウェルバイアス印加回路２３４は、ディスチャージ期間においてウェル領域２２６にネガティブレベルの第２ウェルバイアスＶｗｅｌｌを印加するか、ウェル領域２２６をフローティングさせることができる。

【0034】

図３Ａおよび図３Ｂは、本発明の一実施例による半導体装置の構造を示す図である。以下、先に説明された内容と重複した内容は省略して説明することができる。

【0035】

図３Ａを参照すれば、半導体装置は、ゲート構造ＧＳＴを含むことができる。ゲート構造ＧＳＴは、基板、周辺回路などの下部構造上に位置してもよい。ゲート構造ＧＳＴは、積層されたローカルラインを含むことができる。ローカルラインは、ソース選択ラインＳＳＬ、ワードラインＷＬ、またはドレイン選択ラインＤＳＬであってもよい。ローカルラインＤＳＬ、ＷＬ、ＳＳＬは、絶縁膜ＩＬによって電気的に分離される。

【0036】

実施例として、ゲート構造ＧＳＴは、少なくとも１つのソース選択ラインＳＳＬ、複数のワードラインＷＬ、および少なくとも１つのドレイン選択ラインＤＳＬが積層された構造を有することができる。ワードラインＷＬのうちソース選択ラインＳＳＬに隣接した少なくとも１つのワードラインＷＬは、ソースサイドダミーワードラインであってもよい。ワードラインＷＬのうちドレイン選択ラインＤＳＬに隣接した少なくとも１つのワードラインＷＬは、ドレインサイドダミーワードラインであってもよい。

【0037】

半導体装置は、貫通構造ＰＳを含むことができる。貫通構造ＰＳは、ゲート構造ＧＳＴ内に位置してもよく、積層方向にローカルラインＤＳＬ、ＷＬ、ＳＳＬを貫通できる。実施例として、貫通構造ＰＳは、チャネル膜を含むチャネル構造であるか、電極膜を含む電極構造であってもよい。ローカルラインＤＳＬ、ＷＬ、ＳＳＬと貫通構造ＰＳとの交差した領域にドレイン選択トランジスタ、メモリセル、またはソース選択トランジスタが位置してもよい。貫通構造ＰＳを共有するドレイン選択トランジスタ、メモリセル、およびソース選択トランジスタが１つのメモリストリングを構成することができる。

【0038】

プログラム、リード、または消去動作を行うために、ローカルラインＤＳＬ、ＷＬ、ＳＳＬに動作電圧が印加される。このとき、ローカルラインＤＳＬ、ＷＬ、ＳＳＬに互いに異なるレベルの電圧が印加され、積層されたローカルラインＤＳＬ、ＷＬ、ＳＳＬ間のカップリングまたはキャパシタンスＣによって、隣接ローカルラインの電圧レベルが変動可能である。

【0039】

実施例として、選択されたワードラインＷＬの電圧レベルに比べて非選択のワードラインＷＬの電圧レベルが高い場合、非選択のワードラインＷＬをディスチャージする過程で選択されたワードラインＷＬの電圧レベルがネガティブレベルに下降する。ソース選択ラインＳＳＬの電圧レベルに比べてワードラインＷＬの電圧が高い場合、ソース選択ラインＳＳＬをディスチャージする過程でソース選択ラインＳＳＬに隣接したワードラインＷＬの電圧レベルがネガティブレベルに下降する。同じく、ドレイン選択ラインＤＳＬの電圧レベルに比べてワードラインＷＬの電圧が高い場合、ドレイン選択ラインＤＳＬをディスチャージする過程でドレイン選択ラインＤＳＬに隣接したワードラインＷＬの電圧レベルがネガティブレベルに下降する。ここで、隣接したワードラインＷＬは、リアルワードラインであるか、ダミーワードラインであってもよい。集積度向上のために絶縁膜ＩＬの高さが減少するほど、積層されたローカルラインＤＳＬ、ＷＬ、ＳＳＬ間の間隔が減少するため、ローカルラインＤＳＬ、ＷＬ、ＳＳＬ間のキャパシタンスＣによる電圧の下降が激しくなる。

【0040】

図３Ｂを参照すれば、半導体装置は、パストランジスタＴｒ＿ｐａｓｓを含むことができる。パストランジスタＴｒ＿ｐａｓｓは、トリプルウェルを含む基板１０上に位置してもよい。トリプルウェルは、基板１０内に位置してもよく、互いに異なるタイプの不純物を含む第１ウェル領域１０Ａおよび第２ウェル領域１０Ｂを含むことができる。基板１０は、ｐタイプまたはｎタイプの不純物を含む半導体基板であってもよい。第１ウェル領域１０Ａは、基板１０内に位置してもよく、基板１０と異なるタイプの不純物を含むことができる。第２ウェル領域１０Ｂは、第１ウェル領域１０Ａ内に位置してもよく、第１ウェル領域１０Ａと異なるタイプの不純物を含むことができる。実施例として、基板１０は、ｐタイプの不純物を含むことができ、第１ウェル領域１０Ａは、ｎタイプの不純物を含むことができ、第２ウェル領域１０Ｂは、ｐタイプの不純物を含むことができる。第１ウェル領域１０Ａは、デープｎ－ウェル（ｄｅｅｐｎ－ｗｅｌｌ）であってもよく、第２ウェル領域１０Ｂは、ｐ－ウェル（ｐ－ｗｅｌｌ）であってもよい。

【0041】

パストランジスタＴｒ＿ｐａｓｓは、ゲート電極１５と、ゲート絶縁膜１６と、第１ジャンクション１１と、第２ジャンクション１２とを含むことができる。基板１０上にゲート電極１５が位置してもよく、ゲート電極１５と基板１０との間にゲート絶縁膜１６が位置してもよい。第１ジャンクション１１および第２ジャンクション１２は、第２ウェル領域１０Ｂ内に位置してもよい。第１ジャンクション１１および第２ジャンクション１２は、第２ウェル領域１０Ｂと異なるタイプの不純物を含むことができる。実施例として、第１ジャンクション１１および第２ジャンクション１２は、ｎタイプの不純物を高濃度に含むことができる。

【0042】

第１ジャンクション１１は、ソース領域であってもよく、第２ジャンクション１２は、ドレイン領域であってもよい。第１ジャンクション１１がグローバルラインに連結され、第２ジャンクション１２がローカルラインＤＳＬ、ＷＬ、ＳＳＬに連結されるか、第１ジャンクション１１がローカルラインＤＳＬ、ＷＬ、ＳＳＬに連結され、第２ジャンクション１２がグローバルラインに連結される。

【0043】

半導体装置は、第３ジャンクション１３と、第４ジャンクション１４とをさらに含むことができる。第３ジャンクション１３は、第２ウェル領域１０Ｂと同じタイプの不純物を高濃度に含むことができる。第３ジャンクション１３は、ｐタイプの不純物を高濃度に含むことができる。第３ジャンクション１３は、ウェルバイアス印加回路２３４に連結され、第３ジャンクション１３を介して第２ウェル領域１０ＢにウェルバイアスＶｗｅｌｌが印加される。

【0044】

第４ジャンクション１４は、第１ウェル領域１０Ａ内に位置してもよく、第１ウェル領域１０Ａと同じタイプの不純物を高濃度に含むことができる。第４ジャンクション１４は、ｎタイプの不純物を高濃度に含むことができる。第４ジャンクション１４には電源電圧ＶＣＣＩが印加される。

【0045】

図３ＡのローカルラインＤＳＬ、ＷＬ、ＳＳＬは、図３ＢのパストランジスタＴｒ＿ｐａｓｓを介してグローバルラインに連結される。プログラム動作、リード動作、または消去動作時、ローカルラインＤＳＬ、ＷＬ、ＳＳＬをディスチャージする過程でカップリングによって隣接したローカルラインの電圧レベルが下降する。実施例として、リード動作のディスチャージ期間において非選択のワードラインをディスチャージする場合、カップリングによって選択ワードラインの電圧レベルがネガティブレベルに下降し、第２ジャンクション１２の電圧レベルがネガティブレベルに下降する。このとき、第２ジャンクション１２がネガティブレベルを有し、第３ジャンクション１３が接地レベルを有する場合、ボディの電圧レベルがソース／ドレイン領域の電圧レベルに比べて高いため、ＰＮターンオンが誘発される。したがって、プログラム動作、リード動作、または消去動作時、期間に応じてウェルバイアスＶｗｅｌｌを調整することにより、パストランジスタの異常ターンオンを防止または緩和することができる。

【0046】

図４は、本発明の一実施例による半導体装置の動作を説明するためのフローチャートである。先に説明された内容と重複した内容は省略して説明することができる。以下、図２の回路図を参照して、半導体装置の動作について説明する。

【0047】

まず、動作期間において、パストランジスタ２２４のウェル領域２２６に第１ウェルバイアスＶｗ１を印加することができる（Ｓ４１０）。実施例として、動作期間は、リード動作のリード期間であるか、検証動作の検証期間であってもよい。動作期間において、動作電圧印加回路２３２が選択されたワードラインにリード電圧または検証電圧を印加することができ、非選択のワードラインにパス電圧を印加することができる。ウェルバイアス印加回路２３４がウェル領域２２６に第１ウェルバイアスＶｗ１を印加することができる。

【0048】

イコライジング期間において、選択されたワードラインの電圧レベルと、非選択のワードラインの電圧レベルとがイコライジングされる（Ｓ４２０）。非選択のワードラインの電圧レベルは保持され、選択されたワードラインの電圧レベルは上昇する。ウェルバイアス印加回路２３４は、ウェル領域２２６に第２ウェルバイアスＶｗ２を印加することができる。

【0049】

ディスチャージ期間において、非選択のワードラインがディスチャージされる（Ｓ４３０）。非選択のワードラインの電圧レベルおよび選択されたワードラインの電圧レベルが下降する。このとき、カップリングによって選択されたワードラインの電圧が一時的にネガティブレベルまで下降する。ウェルバイアス印加回路２３４は、ウェル領域２２６に第２ウェルバイアスＶｗ２を印加するか、ウェル領域２２６をフローティングさせることができる。

【0050】

実施例として、リード電圧または検証電圧がネガティブレベルの場合、ウェルバイアス印加回路２３４は、動作期間においてウェル領域２２６に第１ネガティブレベルの第１ウェルバイアスＶｗ１を印加することができる。次に、ウェルバイアス印加回路２３４は、イコライジング期間およびディスチャージ期間においてウェル領域２２６に第１ネガティブレベルより高い第２ネガティブレベルの第２ウェルバイアスＶｗ２を印加することができる。

【0051】

実施例として、リード電圧または検証電圧がポジティブレベルの場合、ウェルバイアス印加回路２３４は、動作期間においてウェル領域２２６に接地レベルの第１ウェルバイアスＶｗ１を印加することができる。次に、ウェルバイアス印加回路２３４は、イコライジング期間およびディスチャージ期間においてウェル領域２２６にネガティブレベルの第２ウェルバイアスＶｗ２を印加することができる。

【0052】

実施例として、リード電圧または検証電圧がネガティブレベルの場合、ウェルバイアス印加回路２３４は、動作期間においてウェル領域２２６にネガティブレベルの第１ウェルバイアスＶｗ１を印加することができる。次に、ウェルバイアス印加回路２３４は、イコライジング期間においてウェル領域２２６に接地レベルの第２ウェルバイアスＶｗ２を印加することができ、ディスチャージ期間においてウェル領域２２６をフローティングさせることができる。

【0053】

実施例として、リード電圧または検証電圧がポジティブレベルの場合、ウェルバイアス印加回路２３４は、動作期間およびイコライジング期間においてウェル領域２２６に接地レベルのウェルバイアスＶｗｅｌｌを印加することができ、ディスチャージ期間においてウェル領域２２６をフローティングさせることができる。

【0054】

前述のような方法によれば、ウェルバイアス印加回路２３４によってウェル領域２２６の電圧レベルを調整することができる。したがって、ディスチャージ期間において選択されたワードラインの電圧レベルがネガティブレベルに下降しても、パストランジスタ２２４がＰＮターンオンされるのを防止または緩和することができる。

【0055】

図５は、本発明の一実施例による半導体装置の動作を説明するためのフローチャートである。先に説明された内容と重複した内容は省略して説明することができる。以下、図２の回路図を参照して、半導体装置の動作について説明する。

【0056】

まず、動作期間において、パストランジスタ２２４のウェル領域２２６に第１ウェルバイアスＶｗ１を印加することができる（Ｓ５１０）。実施例として、動作期間は、消去動作の消去期間であってもよい。消去動作は、ＧＩＤＬ方式で行われ、ドレイン選択トランジスタまたはソース選択トランジスタで生成される正孔（ｈｏｌｅ）をメモリセルに供給することにより、消去動作を行うことができる。動作期間において、動作電圧印加回路２３２がビットラインＢＬおよびソースラインＳＬの少なくとも１つに消去電圧を印加することができる。このとき、ドレイン選択ラインＤＳＬがビットラインＢＬにカップリングされるか、動作電圧印加回路２３２から印加される電圧によって電圧レベルが上昇する。ソース選択ラインＳＳＬがソースラインＳＬにカップリングされるか、動作電圧印加回路２３２から印加される電圧によって電圧レベルが上昇する。これにより、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬの少なくとも１つの電圧レベルが消去電圧と同じか、消去電圧より低いレベルＶｅｒｓ－△Ｖに上昇する。ここで、△Ｖは、ＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ）電流を生成するためのＧＩＤＬ電圧Ｖｇｉｄｌであってもよい。動作電圧印加回路２３２がワードラインＷＬ０～ＷＬｎに接地電圧を印加することができる。ウェルバイアス印加回路２３４がウェル領域２２６に接地レベルの第１ウェルバイアスＶｗ１を印加することができる。

【0057】

ディスチャージ期間において、消去電圧が印加された選択ラインがディスチャージされる（Ｓ５２０）。選択ラインの電圧レベルが接地レベルに下降する。このとき、カップリングによって選択ラインに隣接したワードラインの電圧レベルが一時的にネガティブレベルまで下降する。ウェルバイアス印加回路２３４は、ウェル領域２２６にネガティブレベルの第２ウェルバイアスＶｗ２を印加するか、ウェル領域２２６をフローティングさせることができる。

【0058】

前述のような方法によれば、ディスチャージ期間において選択ラインに隣接したワードラインの電圧レベルがネガティブレベルに下降しても、パストランジスタ２２４がＰＮターンオンされるのを防止または緩和することができる。

【0059】

図６は、本発明の一実施例による半導体装置の動作方法を説明するためのフローチャートである。以下、先に説明された内容と重複した内容は省略して説明することができる。
まず、半導体装置がプログラムコマンドを受信することができる（Ｓ６１０）。実施例として、コントローラからコマンドＣＭＤおよびアドレスＡＤＤを受信することができる。次に、アドレスＡＤＤを介して選択されたページに対してプログラム動作を行うことができる。選択されたページに含まれているメモリセルそれぞれのターゲットプログラム状態は、第１～第ｘプログラム状態ＰＶ１～ＰＶｘの１つであってもよい。ここで、ｘは、２以上の整数であってもよい。プログラム動作は、複数のプログラムループを含むＩＳＰＰ方式で行われ、各ループは、プログラムパルスおよび検証パルスを含むことができる。実施例として、第１プログラム状態ＰＶ１に対する第１プログラムループを行った後に、第２プログラム状態ＰＶ２に対する第２プログラムループを行うことができる。第１プログラムループによってターゲットレベルにプログラムされたメモリセルは、第２プログラムループでプログラムされないようにインヒビット（ｉｎｈｉｂｉｔ）される。

【0060】

プログラム動作を行う時、現段階でプログラムするＰＧＭ状態が基準値Ｒ以下なのかを確認することができる（Ｓ６２０）。ここで、基準値Ｒは、選択されたワードラインと非選択のワードラインとの電圧レベルの差、カップリングによって電圧の下降する程度を考慮して決定されたものであってもよい。

【0061】

メモリセルをマルチレベルのプログラム状態にプログラムする場合、プログラム状態に応じて検証動作に用いられるリード電圧およびパス電圧のレベルが異なっていてもよい。実施例として、相対的に低い閾値電圧を有するプログラム状態の場合、選択されたワードラインに印加される検証電圧が相対的に低い電圧レベルを有することができる。選択されたワードラインの電圧レベルが低いため、非選択のワードラインをディスチャージするとき、カップリングによって選択されたワードラインの電圧がネガティブレベルに下降し、パストランジスタが異常ターンオンされる。逆に、相対的に高い閾値電圧を有するＰＧＭ状態の場合、選択されたワードラインに印加される検証電圧が相対的に高いので、カップリングによって選択されたワードラインの電圧が下降しても、ネガティブレベルまで下降しない。したがって、パストランジスタが異常ターンオンされる可能性のあるプログラム状態のうち閾値電圧が最も高いプログラム状態を基準値Ｒに設定することができる。実施例として、基準値Ｒは、ＰＶｙであってもよく、ｙは、１より大きくｘより小さい整数であってもよい。

【0062】

現段階でプログラムするＰＧＭ状態が基準値Ｒ以下の場合、第１オプションによるプログラムおよび検証動作を行うことができる（Ｓ６３０）。第１オプションによれば、ディスチャージ期間においてウェル領域にネガティブレベルのウェルバイアスを印加するか、ウェル領域をフローティングさせることができる。したがって、選択されたワードラインの電圧レベルがネガティブレベルに下降しても、パストランジスタが異常ターンオンされるのを防止または緩和することができる。

【0063】

現段階でプログラムするＰＧＭ状態が基準値Ｒを超える場合、第２オプションによるプログラムおよび検証動作を行うことができる（Ｓ６４０）。第２オプションによれば、ディスチャージ期間においてウェル領域に接地レベルのウェルバイアスを印加することができる。ディスチャージ期間において選択されたワードラインの電圧レベルがネガティブレベルまで下降しないので、ウェル領域２２６が接地レベルを有しても、パストランジスタが異常ターンオンされない。

【0064】

次に、最後のプログラム状態が完了したかを確認することができる（Ｓ６５０）。最後のプログラム状態がプログラム完了した場合、プログラム動作が終了できる。最後のプログラム状態がプログラム完了しない場合、次にプログラムするプログラム状態が基準値Ｒ以下なのかを確認することができる（Ｓ６２０）。

【0065】

前述のような動作方法によれば、プログラム状態に応じてウェルバイアスの制御方式を選択することができる。したがって、プログラムループに応じてウェルバイアスの制御方式を変更することができる。実施例として、ＴＬＣプログラム方式において、基準値Ｒが第３プログラム状態ＰＶ３であってもよい。プログラムするＰＧＭ状態がＰＶ３以下であれば、第１オプションでプログラムおよび検証動作を行うことができる。プログラムするＰＧＭ状態がＰＶ４以上であれば、第２オプションでプログラムおよび検証動作を行うことができる。

【0066】

参照として、完了したプログラム状態を基準としてオプションを選択することも可能である。完了したプログラム状態が基準値Ｒ以下であれば、第１オプションでプログラムおよび検証動作を行うことができ、完了したプログラム状態が基準値Ｒを超えると、第２オプションでプログラムおよび検証動作を行うことができる。また、最後のプログラム状態が完了しない場合、完了したプログラム状態が基準値Ｒ以下なのかを確認することができる。

【0067】

図７は、本発明の一実施例による半導体装置の動作方法を説明するためのフローチャートである。以下、先に説明された内容と重複した内容は省略して説明することができる。

【0068】

まず、半導体装置がリードコマンドを受信することができる（Ｓ７１０）。実施例として、コントローラからコマンドＣＭＤおよびアドレスＡＤＤを受信することができる。次に、アドレスＡＤＤを介して選択されたページが基準グループＧに属するかを確認することができる（Ｓ７２０）。ここで、基準グループＧは、ディスチャージ期間においてワードラインのカップリングによる電圧の下降を考慮して決定されたものであってもよい。ディスチャージ期間において選択されたワードラインの電圧レベルがネガティブレベルに下降する可能性のあるページが基準グループＧに属することができる。

【0069】

リードするページが基準グループＧに属する場合、第１オプションによるリード動作を行うことができる（Ｓ７３０）。第１オプションによれば、ディスチャージ期間においてウェル領域にネガティブレベルのウェルバイアスを印加するか、ウェル領域をフローティングさせることができる。したがって、選択されたワードラインの電圧レベルがネガティブレベルに下降しても、パストランジスタが異常ターンオンされるのを防止または緩和することができる。

【0070】

リードするページが基準グループＧに属しない場合、第２オプションによるリード動作を行うことができる（Ｓ７４０）。第２オプションによれば、ディスチャージ期間においてウェル領域に接地レベルのウェルバイアスを印加することができる。ディスチャージ期間において選択されたワードラインの電圧レベルがネガティブレベルまで下降しないので、ウェル領域２２６が接地レベルを有しても、パストランジスタが異常ターンオンされない。

【0071】

前述のような動作方法によれば、リードするページに応じてウェルバイアスの制御方式を選択することができる。したがって、リードするページごとにウェルバイアスの制御方式を変更することができる。

【0072】

図８は、本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。先に説明された内容と重複した内容は省略して説明することができる。以下、図３Ｂを参照して説明したパストランジスタＴｒ＿ｐａｓｓの構造に基づいて動作方法を説明する。

【0073】

図８を参照すれば、リード動作は、リード期間ＲＥＡＤ、イコライジング期間ＥＱ、およびディスチャージ期間ＤＩＳを含むことができ、終了期間ＥＮＤをさらに含むことができる。ここで、リード動作は、検証動作であってもよく、リード期間ＲＥＡＤは、検証期間であってもよい。

【0074】

リード期間ＲＥＡＤにおいて、選択されたワードラインＳＥＬ＿ＷＬにリード電圧Ｖｒｅａｄが印加される。リード電圧Ｖｒｅａｄは、プログラム状態に応じてメモリセルをターンオンまたはターンオフさせるレベルに設定される。ネガティブレベルの閾値電圧を有するプログラム状態に対してリードする場合、動作電圧印加回路は、選択されたワードラインＳＥＬ＿ＷＬに連結されたグローバルワードラインにネガティブレベルのリード電圧Ｖｒｅａｄを印加することができる。

【0075】

非選択のワードラインＵＮＳＥＬ＿ＷＬにパス電圧Ｖｐａｓｓが印加される。パス電圧Ｖｐａｓｓは、プログラム状態に関係なくメモリセルをターンオンさせるレベルに設定される。動作電圧印加回路は、非選択のワードラインＵＮＳＥＬ＿ＷＬに連結されたグローバルワードラインにポジティブレベルのパス電圧Ｖｐａｓｓを印加することができる。

【0076】

パストランジスタＴｒ＿ｐａｓｓのゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加してパストランジスタＴｒ＿ｐａｓｓをターンオンさせることにより、グローバルワードラインからローカルワードラインに動作電圧を伝達することができる。ここで、ポンプ電圧Ｖｐｍｐの電圧レベルは、グローバルワードラインの電圧レベルをローカルワードラインにそのまま伝達可能なレベルに設定される。これにより、選択されたワードラインＳＥＬ＿ＷＬにネガティブレベルのリード電圧Ｖｒｅａｄを伝達することができ、非選択のワードラインＵＮＳＥＬ＿ＷＬにパス電圧Ｖｐａｓｓを伝達することができる。

【0077】

ウェルバイアス印加回路は、第３ジャンクション１３にウェルバイアスＶｗｅｌｌを印加することができ、第３ジャンクション１３を介して第２ウェル領域１０ＢにウェルバイアスＶｗｅｌｌが伝達される。リード電圧Ｖｒｅａｄがネガティブレベルを有する場合、第２ウェル領域１０Ｂに第１ネガティブレベルの第１ウェルバイアスＶｗ１を印加することができる。ウェルバイアス印加回路は、第４ジャンクション１４に電源電圧ＶＣＣＩを印加することができる。第４ジャンクション１４を介して第１ウェル領域１０Ａに電源電圧ＶＣＣＩが伝達される。

【0078】

選択されたメモリセルがリード電圧Ｖｒｅａｄに比べて大きい閾値電圧を有する場合、選択されたメモリセルはターンオフされる。選択されたメモリセルがリード電圧Ｖｒｅａｄに比べて小さい閾値電圧を有する場合、選択されたメモリセルはターンオンされる。非選択のメモリセルはすべてターンオンされる。これにより、選択されたメモリセルに格納されたデータをリードすることができる。

【0079】

イコライジング期間ＥＱにおいて、非選択のワードラインＵＮＳＥＬ＿ＷＬの電圧レベルと、選択されたワードラインＳＥＬ＿ＷＬの電圧レベルとがイコライジングされる。実施例として、非選択のワードラインＵＮＳＥＬ＿ＷＬは、パス電圧Ｖｐａｓｓの電圧レベルを保持可能であり、選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが上昇する。

【0080】

ウェルバイアス印加回路は、第３ジャンクション１３に第１ネガティブレベルより大きい第２ネガティブレベルの第２ウェルバイアスＶｗ２を印加することができる。第３ジャンクション１３を介して第２ウェル領域１０Ｂに第２ウェルバイアスＶｗ２が伝達される。第２ネガティブレベルは、第１ネガティブレベルに比べて小さい絶対値を有することができる。

【0081】

ディスチャージ期間ＤＩＳにおいて、非選択のワードラインＵＮＳＥＬ＿ＷＬをディスチャージすることができる。非選択のワードラインＵＮＳＥＬ＿ＷＬの電圧レベルが接地レベルＧＮＤに下降する。選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが接地レベルＧＮＤに下降する。このとき、非選択のワードラインＵＮＳＥＬ＿ＷＬとのカップリングによって選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが一時的にネガティブレベルに下降した後に、接地レベルＧＮＤに上昇する。

【0082】

終了期間ＥＮＤにおいて、非選択のワードラインＵＮＳＥＬ＿ＷＬおよび選択されたワードラインＳＥＬ＿ＷＬの電圧レベルは、接地レベルＧＮＤであってもよい。第２ウェル領域１０Ｂの電圧レベルは、接地レベルＧＮＤに変更可能である。リード動作が終了した場合、ゲート電極Ｇａｔｅに接地電圧ＧＮＤが印加される。他の動作が続く場合、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐが印加される。例えば、複数のプログラムループを含むＩＳＰＰ（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）方式でプログラム動作が行われる場合、検証期間の後に次のプログラムパルスが印加され、この場合、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加することができる。

【0083】

前述のような動作方法によれば、ディスチャージ期間ＤＩＳにおいて選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが一時的にネガティブレベルに下降することにより、パストランジスタＴｒ＿ｐａｓｓの第２ジャンクション１２が一時的にネガティブレベルを有することができる。このとき、第２ウェル領域１０Ｂが第２ネガティブレベルを有するので、ボディの電圧レベルがソース／ドレイン領域の電圧レベルに比べて低い。したがって、パストランジスタＴｒ＿ｐａｓｓが異常ターンオンされるのを防止または緩和することができる。

【0084】

一方、ウェルバイアス印加回路は、イコライジング期間ＥＱおよびディスチャージ期間ＤＩＳの少なくとも一部の期間において第２ネガティブレベルの第２ウェルバイアスＶｗ２を印加することができ、第２ウェルバイアスＶｗ２の印加を開始する時点と終了する時点は変更可能である。イコライジング期間ＥＱが開始される第１時点Ｔ１から第２ウェルバイアスＶｗ２を印加するか、第１時点Ｔ１後の任意の時点から第２ウェルバイアスＶｗ２を印加することができる。ディスチャージ期間ＤＩＳが終了する第２時点Ｔ２で第２ウェルバイアスＶｗ２の印加が終了できる。あるいは、第２時点Ｔ２後の任意の時点で第２ウェルバイアスＶｗ２の印加が終了してもよい。

【0085】

図９は、本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。先に説明された内容と重複した内容は省略して説明することができる。以下、図３Ｂを参照して説明したパストランジスタＴｒ＿ｐａｓｓの構造に基づいて動作方法を説明する。

【0086】

図９を参照すれば、リード動作は、リード期間ＲＥＡＤ、イコライジング期間ＥＱ、およびディスチャージ期間ＤＩＳを含むことができ、終了期間ＥＮＤをさらに含むことができる。

【0087】

リード期間ＲＥＡＤにおいて、選択されたワードラインＳＥＬ＿ＷＬにリード電圧Ｖｒｅａｄが印加される。ポジティブレベルの閾値電圧を有するプログラム状態に対してリードする場合、動作電圧印加回路は、選択されたワードラインＳＥＬ＿ＷＬに連結されたグローバルワードラインにポジティブレベルのリード電圧Ｖｒｅａｄを印加することができる。

【0088】

非選択のワードラインＵＮＳＥＬ＿ＷＬにパス電圧Ｖｐａｓｓが印加される。動作電圧印加回路は、非選択のワードラインＵＮＳＥＬ＿ＷＬに連結されたグローバルワードラインにポジティブレベルのパス電圧Ｖｐａｓｓを印加することができる。

【0089】

パストランジスタＴｒ＿ｐａｓｓのゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加してパストランジスタＴｒ＿ｐａｓｓをターンオンさせることにより、グローバルワードラインからローカルワードラインに動作電圧を伝達することができる。選択されたワードラインＳＥＬ＿ＷＬにポジティブレベルのリード電圧Ｖｒｅａｄを伝達することができ、非選択のワードラインＵＮＳＥＬ＿ＷＬにポジティブレベルのパス電圧Ｖｐａｓｓを伝達することができる。

【0090】

ウェルバイアス印加回路は、第３ジャンクション１３にウェルバイアスＶｗｅｌｌを印加することができる。リード電圧Ｖｒｅａｄがポジティブレベルを有する場合、第３ジャンクション１３を介して第２ウェル領域１０Ｂに接地レベルＧＮＤの第１ウェルバイアスＶｗ１を印加することができる。ウェルバイアス印加回路は、第４ジャンクション１４に電源電圧ＶＣＣＩを印加することができる。

【0091】

【0092】

ウェルバイアス印加回路は、第３ジャンクション１３にネガティブレベルの第２ウェルバイアスＶｗ２を印加することができる。

【0093】

【0094】

終了期間ＥＮＤにおいて、非選択のワードラインＵＮＳＥＬ＿ＷＬおよび選択されたワードラインＳＥＬ＿ＷＬの電圧レベルは、接地レベルＧＮＤであってもよい。第２ウェル領域１０Ｂの電圧レベルは、接地レベルＧＮＤに変更可能である。リード動作が終了した場合、ゲート電極Ｇａｔｅに接地電圧ＧＮＤが印加され、他の動作が続く場合、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐが印加される。例えば、ＩＳＰＰ方式でプログラム動作が行われる場合、検証期間の後に次のプログラムパルスが印加され、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加することができる。

【0095】

前述のような動作方法によれば、ディスチャージ期間ＤＩＳにおいて選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが一時的にネガティブレベルに下降することにより、パストランジスタＴｒ＿ｐａｓｓの第２ジャンクション１２が一時的にネガティブレベルを有することができる。このとき、第２ウェル領域１０Ｂにネガティブレベルの第２ウェルバイアスＶｗ２が印加されるので、パストランジスタＴｒ＿ｐａｓｓが異常ターンオンされるのを防止または緩和することができる。ウェルバイアス印加回路は、イコライジング期間ＥＱおよびディスチャージ期間ＤＩＳにおいて第３ジャンクション１３にネガティブレベルの第２ウェルバイアスＶｗ２を印加することができ、第２ウェルバイアスＶｗ２の印加を開始する時点と終了する時点は変更可能である。

【0096】

図１０は、本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。先に説明された内容と重複した内容は省略して説明することができる。以下、図３Ｂを参照して説明したパストランジスタＴｒ＿ｐａｓｓの構造に基づいて動作方法を説明する。

【0097】

図１０を参照すれば、リード動作は、リード期間ＲＥＡＤ、イコライジング期間ＥＱ、およびディスチャージ期間ＤＩＳを含むことができ、終了期間ＥＮＤをさらに含むことができる。

【0098】

リード期間ＲＥＡＤにおいて、選択されたワードラインＳＥＬ＿ＷＬにリード電圧Ｖｒｅａｄが印加される。ネガティブレベルの閾値電圧を有するプログラム状態に対してリードする場合、動作電圧印加回路は、選択されたワードラインＳＥＬ＿ＷＬに連結されたグローバルワードラインにネガティブレベルのリード電圧Ｖｒｅａｄを印加することができる。

【0099】

【0100】

パストランジスタＴｒ＿ｐａｓｓのゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加してパストランジスタＴｒ＿ｐａｓｓをターンオンさせることにより、グローバルワードラインからローカルワードラインに動作電圧を伝達することができる。選択されたワードラインＳＥＬ＿ＷＬにネガティブレベルのリード電圧Ｖｒｅａｄを伝達することができ、非選択のワードラインＵＮＳＥＬ＿ＷＬにポジティブレベルのパス電圧Ｖｐａｓｓを伝達することができる。

【0101】

ウェルバイアス印加回路は、第３ジャンクション１３にウェルバイアスＶｗｅｌｌを印加することができる。リード電圧Ｖｒｅａｄがネガティブレベルを有する場合、第３ジャンクション１３を介して第２ウェル領域１０Ｂにネガティブレベルの第１ウェルバイアスＶｗ１を印加することができる。ウェルバイアス印加回路は、第４ジャンクション１４に電源電圧ＶＣＣＩを印加することができる。

【0102】

【0103】

ウェルバイアス印加回路は、第３ジャンクション１３に接地レベルＧＮＤの第２ウェルバイアスＶｗ２を印加することができる。

【0104】

【0105】

ウェルバイアス印加回路は、第３ジャンクション１３をフローティングさせることができる。これにより、第２ウェル領域１０Ｂをフローティングさせることができる。フローティングされた第２ウェル領域１０Ｂの電圧レベルは、ネガティブレベルに下降する。

【0106】

【0107】

前述のような動作方法によれば、ディスチャージ期間ＤＩＳにおいて選択されたワードラインＳＥＬ＿ＷＬの電圧レベルが一時的にネガティブレベルに下降することにより、パストランジスタＴｒ＿ｐａｓｓの第２ジャンクション１２が一時的にネガティブレベルを有することができる。このとき、フローティング状態を有する第２ウェル領域１０Ｂの電圧レベルがネガティブレベルに下降し、パストランジスタＴｒ＿ｐａｓｓが異常ターンオンされるのを防止または緩和することができる。ウェルバイアス印加回路は、ディスチャージ期間ＤＩＳにおいて第２ウェル領域１０Ｂをフローティングさせることができ、フローティングを開始する時点と終了する時点は変更可能である。

【0108】

図１１は、本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。先に説明された内容と重複した内容は省略して説明することができる。以下、図３Ｂを参照して説明したパストランジスタＴｒ＿ｐａｓｓの構造に基づいて動作方法を説明する。

【0109】

図１１を参照すれば、リード動作は、リード期間ＲＥＡＤ、イコライジング期間ＥＱ、およびディスチャージ期間ＤＩＳを含むことができ、終了期間ＥＮＤをさらに含むことができる。

【0110】

リード期間ＲＥＡＤにおいて、選択されたワードラインＳＥＬ＿ＷＬにリード電圧Ｖｒｅａｄが印加される。ポジティブレベルの閾値電圧を有するプログラム状態に対してリードする場合、動作電圧印加回路２３２は、選択されたワードラインＳＥＬ＿ＷＬに連結されたグローバルワードラインにポジティブレベルのリード電圧Ｖｒｅａｄを印加することができる。

【0111】

【0112】

【0113】

【0114】

【0115】

【0116】

【0117】

終了期間ＥＮＤにおいて、非選択のワードラインＵＮＳＥＬ＿ＷＬおよび選択されたワードラインＳＥＬ＿ＷＬの電圧レベルは、接地レベルＧＮＤを有することができる。第２ウェル領域１０Ｂの電圧レベルは、接地レベルＧＮＤに変更可能である。リード動作が終了した場合、ゲート電極Ｇａｔｅに接地電圧ＧＮＤが印加される。他の動作が続く場合、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐが印加される。例えば、ＩＳＰＰ方式でプログラム動作が行われる場合、検証期間の後に次のプログラムパルスが印加され、ゲート電極Ｇａｔｅにポンプ電圧Ｖｐｍｐを印加することができる。

【0118】

【0119】

図１２は、本発明の一実施例による半導体装置の動作方法を説明するためのタイミング図である。先に説明された内容と重複した内容は省略して説明することができる。以下、図３Ｂを参照して説明したパストランジスタＴｒ＿ｐａｓｓの構造に基づいて動作方法を説明する。

【0120】

図１２を参照すれば、消去動作は、消去期間ＥＲＳおよびディスチャージ期間ＤＩＳを含むことができ、終了期間ＥＮＤをさらに含むことができる。

【0121】

消去期間ＥＲＳにおいて、ビットラインＢＬおよびソースラインＳＬの少なくとも１つに消去電圧Ｖｅｒｓが印加される。このとき、ドレイン選択ラインＤＳＬがビットラインＢＬにカップリングされるか、ソース選択ラインＳＳＬがソースラインＳＬにカップリングされて電圧レベルが上昇する。あるいは、動作電圧印加回路が選択されたメモリブロックのドレイン選択ラインＤＳＬに連結されたグローバルドレイン選択ライン、およびソース選択ラインＳＳＬに連結されたグローバルソース選択ラインの少なくとも１つのグローバル選択ラインに消去電圧Ｖｅｒｓより低いレベルの電圧を印加することができる。これにより、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬの少なくとも１つの電圧レベルが消去電圧より低いレベルＶｅｒｓ－△Ｖに上昇する。ここで、△Ｖは、ＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ）電流を生成するためのＧＩＤＬ電圧Ｖｇｉｄｌであってもよい。

【0122】

ワードラインに接地電圧が印加される。動作電圧印加回路は、選択されたメモリブロックのワードラインに連結されたグローバルワードラインに接地電圧を印加することができる。消去期間ＥＲＳの一部の期間においてワードラインにポジティブレベルの電圧を印加することができ、これにより、メモリセルの消去される程度を調整することができる。

【0123】

パストランジスタＴｒ＿ｐａｓｓのゲート電極Ｇａｔｅにターンオン電圧Ｖｏｎを印加してパストランジスタＴｒ＿ｐａｓｓをターンオンさせることにより、グローバルワードラインからローカルワードラインに動作電圧を伝達することができる。ここで、ターンオン電圧Ｖｏｎの電圧レベルは、グローバルワードラインの電圧レベルを少なくとも一部のローカルワードラインに伝達可能なレベルに設定され、ポンプ電圧Ｖｐｍｐと同じか、ポンプ電圧Ｖｐｍｐより小さいレベルを有することができる。これにより、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに電圧Ｖｅｒｓ－△Ｖを伝達することができ、ワードラインＷＬに接地電圧を伝達することができる。

【0124】

ウェルバイアス印加回路は、第３ジャンクション１３にウェルバイアスＶｗｅｌｌを印加することができる。ウェルバイアス印加回路は、第３ジャンクション１３を介して第２ウェル領域１０Ｂに接地レベルＧＮＤの第１ウェルバイアスＶｗ１を印加することができる。ウェルバイアス印加回路は、第４ジャンクション１４に電源電圧ＶＣＣＩを印加することができる。

【0125】

ディスチャージ期間ＤＩＳにおいて、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬをディスチャージすることができる。ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬの電圧レベルが接地レベルＧＮＤに下降する。ワードラインＷＬの電圧レベルが接地レベルＧＮＤに下降する。このとき、ワードラインＷＬのうちドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに隣接したワードラインＷＬの場合、カップリングによって電圧レベルが一時的にネガティブレベルに下降した後に、接地レベルＧＮＤに上昇する。

【0126】

ウェルバイアス印加回路は、第３ジャンクション１３にネガティブレベルの第２ウェルバイアスＶｗ２を印加するか、第３ジャンクション１３をフローティングさせることができる。これにより、第２ウェル領域１０Ｂの電圧レベルをネガティブに下降させるか、第２ウェル領域１０Ｂをフローティングさせることができる。フローティングされた第２ウェル領域１０Ｂの電圧レベルは、ネガティブレベルに下降する。

【0127】

終了期間ＥＮＤにおいて、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬの電圧レベルが接地レベルＧＮＤであってもよい。第２ウェル領域１０Ｂの電圧レベルが接地レベルＧＮＤに変更可能である。消去動作が終了する場合、ゲート電極Ｇａｔｅに接地電圧が印加される。他の動作が続く場合、ゲート電極Ｇａｔｅにターンオン電圧Ｖｏｎが印加される。例えば、消去期間ＥＲＳが終了した後に、検証動作が続く。

【0128】

前述のような動作方法によれば、ディスチャージ期間ＤＩＳにおいてワードラインＷＬの電圧レベルが一時的にネガティブレベルに下降することにより、パストランジスタＴｒ＿ｐａｓｓの第２ジャンクション１２が一時的にネガティブレベルを有することができる。このとき、第２ウェル領域１０Ｂにネガティブレベルの第２ウェルバイアスＶｗ２が印加されるか、第２ウェル領域１０Ｂがフローティング状態を有するので、パストランジスタＴｒ＿ｐａｓｓが異常ターンオンされるのを防止または緩和することができる。第２ウェルバイアスＶｗ２の印加を開始する時点と終了する時点、およびフローティングを開始する時点と終了する時点は変更可能である。

【0129】

以上、添付した図面を参照して、本発明の技術的思想による実施例を説明したが、これは本発明の概念による実施例を説明するためのものに過ぎず、本発明は上記の実施例に限定されない。特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、本発明の属する技術分野における通常の知識を有する者によって実施例に対する多様な形態の置換、変形および変更が可能であり、これも本発明の範囲に属する。

【符号の説明】

【0130】

１０：基板
１０Ａ：第１ウェル領域
１０Ｂ：第２ウェル領域
１１：第１ジャンクション
１２：第２ジャンクション
１３：第３ジャンクション
１４：第４ジャンクション
１５：ゲート電極
１６：ゲート絶縁膜
１００：半導体装置
１１０：メモリセルアレイ
１２０：アドレスデコーダ
１３０：電圧生成回路
１４０：読み出しおよび書き込み回路
１５０：制御回路
２００：半導体装置
２１０：メモリセルアレイ
２２０：アドレスデコーダ
２２２：ブロック選択回路
２２４：パストランジスタ
２２６：ウェル領域
２３０：電圧生成回路
２３２：動作電圧印加回路
２３４：ウェルバイアス印加回路

【図1】