ホーム > 特許ランキング > 国立大学法人九州大学
知財求人 - 知財ポータルサイト「IP Force」
▶ 国立大学法人九州大学の特許一覧 ▶ 国立大学法人大阪大学の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024081348
(43)【公開日】2024-06-18
(54)【発明の名称】スピンＭＯＳＦＥＴ
(51)【国際特許分類】
H01L 29/82 20060101AFI20240611BHJP
H01L 21/336 20060101ALI20240611BHJP
【ＦＩ】
H01L29/82 Z
H01L29/78 301G
H01L29/78 301S
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022194902
(22)【出願日】2022-12-06
(71)【出願人】
【識別番号】504145342
【氏名又は名称】国立大学法人九州大学
(71)【出願人】
【識別番号】504176911
【氏名又は名称】国立大学法人大阪大学
(74)【代理人】
【識別番号】100153224
【弁理士】
【氏名又は名称】中原 正樹
(72)【発明者】
【氏名】山本 圭介
(72)【発明者】
【氏名】浜屋 宏平
【テーマコード（参考）】
5F092
5F140
【Ｆターム（参考）】
5F092AA15
5F092AC24
5F092BD04
5F092BD20
5F092BD21
5F092CA03
5F140AA24
5F140AA29
5F140AA39
5F140AC31
5F140BA03
5F140BC12
5F140BD05
5F140BD18
5F140BE03
5F140BE10
5F140BF05
5F140BF10
5F140BH05
5F140BH47
5F140BJ06
5F140BJ11
5F140BJ15
5F140BJ20
5F140BJ25
5F140BK17
5F140BK29
5F140BK30
(57)【要約】
【課題】オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを提供する。
【解決手段】スピンＭＯＳＦＥＴ１は、トップゲート型のスピンＭＯＳＦＥＴであって、第１導電型を有する半導体層（例えば、ｐ型半導体層１０）と、半導体層上に設けられるゲート絶縁膜８０と、半導体層上にゲート絶縁膜８０を介して設けられるゲート電極７０と、半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極５０及びドレイン電極６０と、ソース電極５０と半導体層との間に設けられ、第１導電型と異なる第２導電型を有する第１半導体層（例えば、ｎ型半導体層２０ａ）と、ドレイン電極６０と半導体層との間に設けられ、第２導電型を有する第２半導体層（例えば、ｎ型半導体層２０ｂ）とを備え、ゲート絶縁膜８０は、ソース電極５０及びドレイン電極６０の間において、ゲート電極７０と、第１半導体層及び第２半導体層より下方の位置との間に渡って設けられる。
【選択図】図１
【解決手段】スピンＭＯＳＦＥＴ１は、トップゲート型のスピンＭＯＳＦＥＴであって、第１導電型を有する半導体層（例えば、ｐ型半導体層１０）と、半導体層上に設けられるゲート絶縁膜８０と、半導体層上にゲート絶縁膜８０を介して設けられるゲート電極７０と、半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極５０及びドレイン電極６０と、ソース電極５０と半導体層との間に設けられ、第１導電型と異なる第２導電型を有する第１半導体層（例えば、ｎ型半導体層２０ａ）と、ドレイン電極６０と半導体層との間に設けられ、第２導電型を有する第２半導体層（例えば、ｎ型半導体層２０ｂ）とを備え、ゲート絶縁膜８０は、ソース電極５０及びドレイン電極６０の間において、ゲート電極７０と、第１半導体層及び第２半導体層より下方の位置との間に渡って設けられる。
【選択図】図１
【特許請求の範囲】
【請求項1】
トップゲート型のスピンＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、
第１導電型を有する半導体層と、
前記半導体層上に設けられるゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、
前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、
前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる
スピンＭＯＳＦＥＴ。
第１導電型を有する半導体層と、
前記半導体層上に設けられるゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、
前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、
前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる
スピンＭＯＳＦＥＴ。
【請求項2】
前記第１半導体層及び前記第２半導体層の厚みは、１０ｎｍ以上３０ｎｍ以下である
請求項１に記載のスピンＭＯＳＦＥＴ。
請求項１に記載のスピンＭＯＳＦＥＴ。
【請求項3】
前記ゲート電極に印加される電圧が１０Ｖ以下の範囲におけるキャリア移動度のピーク値は、２００ｃｍ２／Ｖｓ以上である
請求項１又は２に記載のスピンＭＯＳＦＥＴ。
請求項１又は２に記載のスピンＭＯＳＦＥＴ。
【請求項4】
前記キャリア移動度のピーク値は、３００ｃｍ２／Ｖｓ以上である
請求項３に記載のスピンＭＯＳＦＥＴ。
請求項３に記載のスピンＭＯＳＦＥＴ。
【請求項5】
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である
請求項１又は２に記載のスピンＭＯＳＦＥＴ。
前記第２導電型は、ｎ型である
請求項１又は２に記載のスピンＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スピンＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）に関する。
【背景技術】
【0002】
近年、ソース電極及びドレイン電極が磁性体を含んで構成されるスピンＭＯＳＦＥＴの研究開発が行われている。スピンＭＯＳＦＥＴは、電荷及びスピンの両方の自由度を利用したデバイスであり、メモリ及びトランジスタの機能を１つの素子で実現することができ、新たな付加価値を提供できるデバイスとして期待されている。例えば、特許文献１には、バックゲート型のスピンＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１５／０７６２９８号
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、スピンＭＯＳＦＥＴにおいて、オン時及びオフ時の性能が向上されることが望まれる。しかしながら、特許文献１の技術では、オン時及びオフ時の性能の向上が困難である。
【0005】
そこで、本開示は、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを提供する。
【課題を解決するための手段】
【0006】
本開示の一態様に係るスピンＭＯＳＦＥＴは、トップゲート型のスピンＭＯＳＦＥＴであって、第１導電型を有する半導体層と、前記半導体層上に設けられるゲート絶縁膜と、前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる。
【発明の効果】
【0007】
本開示の一態様によれば、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを実現することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
（本開示に至った経緯）
本開示の説明に先立ち、本開示に至った経緯について説明する。
本開示の説明に先立ち、本開示に至った経緯について説明する。
【0010】
上記の「背景技術」で記載した特許文献１には、半導体層としてｎ型半導体層のみを備えるスピンＭＯＳＦＥＴが開示されている。このようなスピンＭＯＳＦＥＴでは、ソースドレイン間（強磁性体間）がｎ型半導体層で構成されるので、ゲート電極の印加電圧をしきい値電圧以下（例えば、０Ｖ又はマイナス）にするオフ時であっても、依然として存在する多数キャリア（電子）によりソースドレイン間に電流が流れてしまうので、ノーマリーオフを実現することが困難である。また、特許文献１のスピンＭＯＳＦＥＴは、磁性体と半導体との間にトンネル絶縁膜を挿入している構造であるため、オン時の電流を増やすことが困難である。つまり、特許文献１のスピンＭＯＳＦＥＴは、オン時及びオフ時の性能に改善の余地がある。
【0011】
そこで、本願発明者らは、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴについて鋭意検討を行い、以下に示すスピンＭＯＳＦＥＴを創案した。
【0012】
また、さらに、特許文献１のスピンＭＯＳＦＥＴは、バックゲート構造であり、集積化して動作させることができず、かつ、オン時にゲート電極に大きな電圧を印加させる必要があるので、コンピュータ等に用いることが困難である。本開示では、これらの課題も解決可能なスピンＭＯＳＦＥＴについて説明する。
【0013】
本開示の一態様に係るスピンＭＯＳＦＥＴは、トップゲート型のスピンＭＯＳＦＥＴであって、第１導電型を有する半導体層と、前記半導体層上に設けられるゲート絶縁膜と、前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる。
【0014】
これにより、ゲート絶縁膜が第１半導体層及び第２半導体層より下方の位置まで設けられるので、反転層と第１半導体層及び第２半導体層とを面接触させることができ、反転層と第１半導体層及び第２半導体層との界面の抵抗を下げることができる。つまり、オン時に流れる電流量を増やすことができる。また、ソース電極及びドレイン電極と半導体層との間に当該半導体層と導電型が異なる半導体層が設けられるのでこの部分がＰＮ接合として働き、オフ時に、ソース電極及びドレイン電極と半導体層との間に電流が流れることを抑制することができる。よって、本開示の一態様によれば、オン時及びオフ時の性能が向上されたスピンＭＯＳＦＥＴを実現することができる。
【0015】
また、例えば、前記第１半導体層及び前記第２半導体層の厚みは、１０ｎｍ以上３０ｎｍ以下であってもよい。
【0016】
これにより、第１半導体層及び第２半導体層の厚みが１０ｎｍ以上であるので、オフ時に電流が流れることを効果的に抑制することができる。また、第１半導体層及び第２半導体層の厚みが３０ｎｍ以下であるので、スピンの伝導距離が長くなりメモリ機能が低下することを抑制することができる。
【0017】
また、例えば、前記ゲート電極に印加される電圧が１０Ｖ以下の範囲におけるキャリア移動度のピーク値は、２００ｃｍ２／Ｖｓ以上であってもよい。
【0018】
これにより、キャリア移動度のピーク値が２００ｃｍ２／Ｖｓ以上であるので、オン時の性能がより向上されたスピンＭＯＳＦＥＴを実現することができる。
【0019】
また、例えば、前記キャリア移動度のピーク値は、３００ｃｍ２／Ｖｓ以上であってもよい。
【0020】
これにより、キャリア移動度のピーク値が３００ｃｍ２／Ｖｓ以上であるので、オン時の性能がさらに向上されたスピンＭＯＳＦＥＴを実現することができる。
【0021】
また、例えば、前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型であってもよい。
【0022】
これにより、ｐ型半導体層及びｎ型半導体層を備えるスピンＭＯＳＦＥＴにおいて、オン時及びオフ時の性能を向上することができる。
【0023】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【0024】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、ステップ（工程）、ステップ（工程）の順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0025】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
【0026】
また、本明細書および図面において、Ｘ軸、Ｙ軸及びＺ軸は、右手系の三次元直交座標系の三軸を示している。実施の形態では、Ｚ軸方向をスピンＭＯＳＦＥＴの各層の積層方向（厚み方向）としている。また、本明細書において、「平面視」とは、スピンＭＯＳＦＥＴの厚み方向に沿ってスピンＭＯＳＦＥＴを見ることを意味する。
【0027】
また、本明細書において、平行、等しい等の要素間の関係性を示す用語、及び、六角形、矩形などの要素の形状を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、１０％程度）の差異をも含むことを意味する表現である。
【0028】
また、本明細書において、「〇〇上（例えば、基板上）」、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「〇〇上（例えば、基板上）」、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。
【0029】
また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
【0030】
【0031】
［１．スピンＭＯＳＦＥＴの構成］
まず、本実施の形態に係るスピンＭＯＳＦＥＴの構成について、図１及び図２を参照しながら説明する。図１は、本実施の形態に係るスピンＭＯＳＦＥＴ１の構成を示す断面図である。図２は、本実施の形態に係るスピンＭＯＳＦＥＴ１の構成を示す平面図である。図２では、スピンＭＯＳＦＥＴ１が備える各構成要素のうち、ｐ型半導体層１０と強磁性金属層３０ａ及び３０ｂとを実線で示し、ゲート電極７０を破線で示している。また、図２に示す矢印は、磁化の向きを示す。
まず、本実施の形態に係るスピンＭＯＳＦＥＴの構成について、図１及び図２を参照しながら説明する。図１は、本実施の形態に係るスピンＭＯＳＦＥＴ１の構成を示す断面図である。図２は、本実施の形態に係るスピンＭＯＳＦＥＴ１の構成を示す平面図である。図２では、スピンＭＯＳＦＥＴ１が備える各構成要素のうち、ｐ型半導体層１０と強磁性金属層３０ａ及び３０ｂとを実線で示し、ゲート電極７０を破線で示している。また、図２に示す矢印は、磁化の向きを示す。
【0032】
図１に示すように、スピンＭＯＳＦＥＴ１は、ｐ型半導体層１０と、ｎ型半導体層２０ａ及び２０ｂと、ソース電極５０と、ドレイン電極６０と、ゲート電極７０と、ゲート絶縁膜８０とを有する。各層は、基板（図示しない）の同一面上に形成されており、スピンＭＯＳＦＥＴ１は、トップゲート型のスピンＭＯＳＦＥＴである。スピンＭＯＳＦＥＴ１がトップゲート型であることで、スピンＭＯＳＦＥＴ１の高集積化が容易となる。
【0033】
スピンＭＯＳＦＥＴ１は、さらに、ゲート絶縁膜８０がｎ型半導体層２０ａ及び２０ｂよりＺ軸マイナス側の位置まで掘り下げられて設けられる掘り下げ部９０を有する。スピンＭＯＳＦＥＴ１は、電流を伝導するチャネルがｎ型半導体層２０ａ及び２０ｂに対して、掘り下げられるように形成される。掘り下げ部９０は、リセスチャネル構造、ゲートリセス構造等とも称される。
【0034】
ｐ型半導体層１０は、基板（例えば、シリコン基板）上に形成され、チャネルとしての反転層が形成される半導体層である。ｐ型半導体層１０は、ｐ型不純物を含む半導体層である。本実施の形態では、ｐ型半導体層１０は、ｐ型のゲルマニウム（Ｇｅ）である。ゲルマニウムは、強磁性金属層３０ａ及び３０ｂを構成する材料をエピタキシャル成長させやすく、かつ、抵抗が低いことから好適である。
【0035】
なお、ｐ型半導体層１０は、ゲルマニウム以外又はゲルマニウムとともに他の材料を含んでいてもよい。また、ｐ型半導体層１０は、強磁性金属層３０ａ及び３０ｂをエピタキシャル成長可能な材料を含んで構成されてもよい。なお、ｐ型不純物の例としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が挙げられる。また、ｐ型不純物を添加せず、結晶欠陥に由来する性質を用いてｐ型半導体層を構成してもよい。ｐ型は、第１導電型の一例である。
【0036】
ｐ型半導体層１０の上面（Ｚ軸プラス側の面）は、掘り下げ部９０（凹部）及び凸部１１を交互に配置された凹凸構造を有する。一の凸部１１上にｎ型半導体層２０ａと、ソース電極５０とがこの順に積層されており、他の一の凸部１１上にｎ型半導体層２０ｂと、ドレイン電極６０とがこの順に積層されている。また、隣り合う凸部１１の間には、ゲート絶縁膜８０が設けられる。
【0037】
なお、基板は、各半導体層等の基台となる絶縁性の板状部材であり、例えば、シリコン基板である。また、本実施の形態では、基板とｐ型半導体層１０とにより、ゲルマニウムを含む半導体層が形成される。
【0038】
ｎ型半導体層２０ａ及び２０ｂは、ｐ型半導体層１０の凸部１１上に設けられる、ｎ型不純物を含む半導体層である。本実施の形態では、ｎ型半導体層２０ａ及び２０ｂは、ｎ型のゲルマニウム（Ｇｅ）である。なお、ｎ型不純物の例としては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられる。ｎ型は、第２導電型の一例である。第２導電型は、第１導電型と反対の導電型である。
【0039】
ｎ型半導体層２０ａは、ソース電極５０とｐ型半導体層１０との間に設けられるｎ型を有する半導体層である。ｎ型半導体層２０ｂは、ドレイン電極６０と、ｐ型半導体層１０との間に設けられるｎ型を有する半導体層である。ｎ型半導体層２０ａ及び２０ｂは、ｐ型半導体層１０と直接接触して設けられる。つまり、ｎ型半導体層２０ａとｐ型半導体層１０との境界面、及び、ｎ型半導体層２０ｂとｐ型半導体層１０との境界面のそれぞれは、ｐｎ接合面（界面）でｐｎ接合されている。ｎ型半導体層２０ａは、第１半導体層の一例であり、ｎ型半導体層２０ｂは、第２半導体層の一例である。
【0040】
例えば、ｎ型半導体層２０ａ及び２０ｂを備えていないスピンＭＯＳＦＥＴでは、強磁性金属層３０ａ及び３０ｂとｐ型半導体層１０とが直接接触しており、スピンＭＯＳＦＥＴがオフとなり、かつ、ドレイン電極にプラスの電圧が印加されていると、ｐ型半導体層の多数キャリアである正孔が電流の運ぶ担い手となりソースドレイン間に電流が流れてしまう。つまり、スピンＭＯＳＦＥＴのオフ時にソースドレイン間に電流の流れを遮断することができない。
【0041】
一方、本実施の形態に係るスピンＭＯＳＦＥＴ１では、強磁性金属層３０ａ及び３０ｂとｐ型半導体層１０との間にｎ型半導体層２０ａ及び２０ｂが設けられ、ｎ型半導体層２０ａ及び２０ｂとｐ型半導体層１０とがｐｎ接合されるので、スピンＭＯＳＦＥＴ１がオフとなり、かつ、ドレイン電極６０にプラスの電圧が印加されている場合であっても、キャリア（正孔）により電流が流れることを抑制することができる。つまり、スピンＭＯＳＦＥＴ１は、スピンＭＯＳＦＥＴ１のオフ時にソースドレイン間に電流の流れを遮断することができるので、ノーマリーオフを実現できる。なお、オフ時とは、ゲート電極７０に０Ｖ又はマイナスの電圧が印加されている状態を意味する。
【0042】
ｎ型半導体層２０ａの厚みＴ１は、スピンＭＯＳＦＥＴ１のオフ時に電流が流れることを効果的に抑制する観点から、１０ｎｍ以上であるとよい。また、厚みＴ１は、スピンがｎ型半導体層２０ａを伝導する長さを短くする観点から薄いとよく、例えば、３０ｎｍ以下であるとよい。このことから、ｎ型半導体層２０ａの厚みＴ１は、１０ｎｍ以上３０ｎｍ以下であるとよい。また、ｎ型半導体層２０ｂの厚みＴ１も同様である。
【0043】
ソース電極５０は、基板上に設けられる、強磁性金属層３０ａを有する電極である。ソース電極５０は、強磁性金属層３０ａと、保護金属層４０ａと、配線層５０ａとを有する。なお、ソース電極５０は、少なくとも強磁性金属層３０ａを有していればよい。また、ソース電極５０は、さらにｎ型半導体層２０ａを有していてもよい。
【0044】
強磁性金属層３０ａは、ｎ型半導体層２０ａと保護金属層４０ａとの間に設けられる、強磁性体により形成される金属層である。強磁性金属層３０ａは、コバルト、マンガン及びシリコンの合金により形成され、さらに鉄を含んで形成されてもよい。強磁性金属層３０ａは、永久磁石である。
【0045】
図２に示すように、平面視において、強磁性金属層３０ａは六角形状であるが、強磁性金属層３０ａの形状はこれに限定されない。また、本実施の形態では、強磁性金属層３０ａの平面視における磁化の向きは、Ｘ軸プラス側からＸ軸マイナス側に向かう向きに固定される。なお、磁化の向きは、Ｓ極からＮ極に向かう向きである。
【0046】
なお、長さＬ１は、数十ｎｍ程度である。長さＬ１は、凸部１１の高さ、ｎ型半導体層２０ａ（又はｎ型半導体層２０ｂ）の厚みＴ１、並びに、強磁性金属層３０ａ（又は強磁性金属層３０ｂ）の厚みを合計した厚みである。
【0047】
保護金属層４０ａは、製造時及び使用時において、強磁性金属層３０ａを保護するための金属層であり、強磁性金属層３０ａの上方（Ｚ軸プラス側）に設けられる。例えば、保護金属層４０ａは、酸化等の経年劣化から強磁性金属層３０ａを保護する。保護金属層４０ａは、平面視において、強磁性金属層３０ａを覆う。保護金属層４０ａの形状は、平面視において、強磁性金属層３０ａと同じであってもよい。
【0048】
保護金属層４０ａは、Ｔｉ（チタン）膜及びＡｕ（金）膜からなる積層膜により形成されるが、これに限定されない。保護金属層４０ａは、Ｔｉ（チタン）膜又はＡｕ（金）膜により形成されてもよいし、他の金属の積層膜で形成されてもよい。
【0049】
配線層５０ａは、保護金属層４０ａと接続される導電性を有する積層膜である。配線層５０ａは、金属材料を含んで構成されてもよく、例えば金を含んで構成されるが、アルミニウム、銅、銀、ニッケル、チタン、タングステン、パラジウム等のいずれか又は２以上の金属材料により構成されてもよい。また、配線層５０ａは、非金属材料を含んで構成されてもよく、例えば酸化物導電材料又はカーボンナノチューブにより構成されてもよい。
【0050】
ドレイン電極６０は、基板上に設けられる、強磁性金属層３０ｂを有する電極である。ドレイン電極６０は、強磁性金属層３０ｂと保護金属層４０ｂと配線層６０ａを有する。なお、ドレイン電極６０は、少なくとも強磁性金属層３０ｂを有していればよい。また、ドレイン電極６０は、さらにｎ型半導体層２０ｂを有していてもよい。
【0051】
強磁性金属層３０ｂは、ｎ型半導体層２０ｂと保護金属層４０ｂとの間に設けられる、強磁性体により形成される金属層である。強磁性金属層３０ｂは、コバルト、マンガン及びシリコンの合金により形成され、さらに鉄を含んで形成されてもよい。強磁性金属層３０ｂは、永久磁石である。
【0052】
図２に示すように、平面視において、強磁性金属層３０ｂの形状は、強磁性金属層３０ａと異なる。本実施の形態では、平面視において、強磁性金属層３０ｂは矩形状であるが、強磁性金属層３０ｂの形状はこれに限定されない。また、本実施の形態では、強磁性金属層３０ｂの平面視における磁化の向きは、外部からの電流により、Ｘ軸マイナス側からＸ軸プラス側に向かう向きと、Ｘ軸プラス側からＸ軸マイナス側に向かう向き（図２に示す向き）とに切り替え可能である。
【0053】
なお、磁化の向きを切り替える方法は特に限定されない。本実施の形態では、強磁性金属層３０ｂの下方（Ｚ軸マイナス側）にｎ型半導体層２０ｂが設けられるので、例えば、スピン注入（スピン注入電流）により反転させる方法が例示される。
【0054】
保護金属層４０ｂは、製造時及び使用時において、強磁性金属層３０ｂを保護するための金属層であり、強磁性金属層３０ｂの上方（Ｚ軸プラス側）に設けられる。例えば、保護金属層４０ｂは、酸化等の経年劣化から強磁性金属層３０ｂを保護する。保護金属層４０ｂは、平面視において、強磁性金属層３０ｂを覆う。保護金属層４０ｂの形状は、平面視において、強磁性金属層３０ｂと同じであってもよい。
【0055】
配線層６０ａは、保護金属層４０ｂと接続される導電性を有する積層膜である。配線層６０ａは、金属材料を含んで構成されてもよく、例えば金を含んで構成されるが、アルミニウム、銅、銀、ニッケル、チタン、タングステン、パラジウム等のいずれか又は２以上の金属材料により構成されてもよい。また、配線層５０ｂは、非金属材料を含んで構成されてもよく、例えば酸化物導電材料又はカーボンナノチューブにより構成されてもよい。
【0056】
ゲート電極７０は、基板上にゲート絶縁膜８０を介して設けられる電極である。ゲート電極７０によりスピンＭＯＳＦＥＴ１のオン及びオフが切り替えられる。ゲート電極７０は、導電性を有する材料により構成される。ゲート電極７０は、金属材料を含んで構成されてもよく、例えば金を含んで構成されるが、アルミニウム、銅、銀、ニッケル、チタン、タングステン、パラジウム等のいずれか又は２以上の金属材料により構成されてもよいし、金属化合物により構成されてもよい。また、ゲート電極７０は、非金属材料を含んで構成されてもよく、例えば多結晶シリコンにより構成されてもよい。
【0057】
ゲート電極７０は、平面視において、ｎ型半導体層２０ａ及び２０ｂのそれぞれと面状に重なるように設けられる。ゲート電極７０は、平面視において、掘り下げ部９０に設けられるゲート絶縁膜８０と重なり、かつ、掘り下げ部９０より平面視における面積が広い。
【0058】
ゲート絶縁膜８０は、基板上であってゲート電極７０の下方に設けられる絶縁膜である。ゲート絶縁膜８０は、ゲート電極７０と、ｎ型半導体層２０ａ及び２０ｂより下方の位置（Ｚ軸マイナス側の位置）との間に渡って設けられる。具体的には、ゲート絶縁膜８０は、ゲート電極７０と、ｎ型半導体層２０ａ及び２０ｂの下面（Ｚ軸マイナス側の面）より下方の位置との間に渡って設けられる。ゲート絶縁膜８０は、保護金属層４０ａ及び４０ｂ、強磁性金属層３０ａ及び３０ｂ、ｎ型半導体層２０ａ及び２０ｂ、並びに、凸部１１の側面（Ｙ軸方向側の面）を覆うように設けられる。ゲート絶縁膜８０は、例えば、酸化物層である。ゲート絶縁膜８０としては、例えば、ＳｉＯｘ膜（例えば、ＳｉＯ２膜）を用いることができる。
【0059】
上記のように構成されるスピンＭＯＳＦＥＴ１は、ｎチャネル型のスピンＭＯＳＦＥＴであるが、ｐチャネル型のスピンＭＯＳＦＥＴとして実現されてもよい。ｐチャネル型のスピンＭＯＳＦＥＴである場合、スピンＭＯＳＦＥＴ１は、ｎ型半導体層２０ａ及び２０ｂに替えてｐ型半導体層を備える。
【0060】
また、上記のように構成されるスピンＭＯＳＦＥＴ１の強磁性金属層３０ａ及び３０ｂ中の電子は、アップスピン及びダウンスピンの占める割合が異なっており、強磁性金属層３０ａから電子を流すとスピンの向きが偏った電子（スピン偏極電子）がｐ型半導体層１０に注入される。強磁性金属層３０ｂのスピン偏極方向と、スピンの向きが一致する電子は流れやすく、スピンの向きが逆向きの電子は流れにくくなる。例えば、スピンＭＯＳＦＥＴ１のゲート電極７０にプラスの電圧を印加してソース電極５０とドレイン電極６０との間が導通状態である場合、強磁性金属層３０ａ及び３０ｂの磁化の方向が平行であるときには（図２の場合）低抵抗状態となり、強磁性金属層３０ａ及び３０ｂの磁化の方向が反対である場合には高抵抗状態となる。スピンＭＯＳＦＥＴ１は、強磁性金属層３０ａ及び３０ｂ間の抵抗の変化をトランジスタの部分で実現する構成を有する。なお、低抵抗状態と高抵抗状態とは、例えば、２０％以上抵抗が異なる状態であればよい。
【0061】
この原理を利用すると、強磁性金属層３０ａ及び３０ｂの磁化の方向をビット情報として蓄えるメモリとして利用することができるとともに、ＭＯＳＦＥＴのゲート電圧によってソースドレイン間の電流量を制御するスイッチ（トランジスタ）としても機能させることができる。
【0062】
［２．掘り下げ深さの検証結果］
続いて、掘り下げ部９０の掘り下げ深さの検証結果について、図３～図８を参照しながら説明する。掘り下げ深さの検証は、作製が容易である通常のＭＯＳＦＥＴを用いて行っているが、スピンＭＯＳＦＥＴ１においても、以下で説明することと同様のことが言える。
続いて、掘り下げ部９０の掘り下げ深さの検証結果について、図３～図８を参照しながら説明する。掘り下げ深さの検証は、作製が容易である通常のＭＯＳＦＥＴを用いて行っているが、スピンＭＯＳＦＥＴ１においても、以下で説明することと同様のことが言える。
【0063】
図３は、検証に用いたＭＯＳＦＥＴ１００ａの構成の第１例を示す断面図である。図４は、検証に用いたＭＯＳＦＥＴ１００ｂの構成の第２例を示す断面図である。ＭＯＳＦＥＴ１００ａ及び１００ｂは、スピンＭＯＳＦＥＴではなく、通常のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００ａは、従来例に係るＭＯＳＦＥＴであり、掘り下げ部を有していない。ＭＯＳＦＥＴ１００ｂは、比較例に係るＭＯＳＦＥＴであり、掘り下げ部１９０を有している。
【0064】
図３及び図４に示すように、ＭＯＳＦＥＴ１００ａ及び１００ｂは、トップゲート型のＭＯＳＦＥＴであり、ｐ型半導体層１１０と、金属層１３０と、配線層１５０と、ゲート電極１７０と、ゲート絶縁膜１８０とを有する。ＭＯＳＦＥＴ１００ａ及び１００ｂの相違点は、掘り下げ部１９０を有するか否か、つまり、ゲート絶縁膜１８０がゲート電極１７０と、金属層１３０より下方の位置との間に渡って設けられるか否かである。
【0065】
ｐ型半導体層１１０は、図１のｐ型半導体層１０に相当し、金属層１３０及び配線層１５０は、図１のソース電極５０又はドレイン電極６０に相当し、ゲート電極１７０は、図１のゲート電極７０に相当し、ゲート絶縁膜１８０は、図１のゲート絶縁膜８０に相当する。金属層１３０は、窒化チタン（ＴｉＮ）により構成される。
【0066】
また、図３及び図４では、ゲート電極１７０にプラスの電圧が印加されている（ＭＯＳＦＥＴ１００ａ及び１００ｂがオンである）状態を図示しており、図３では反転層１９０ａが形成され、図４では反転層１９０ｂが形成される。
【0067】
反転層１９０ａは、金属層１３０同士を一直線上につなぐように形成される。反転層１９０ａの長さ（キャリアの伝導距離）は、金属層１３０の間の距離とほぼ等しい。反転層１９０ａは、Ｙ軸に平行に形成される。反転層１９０ａは、金属層１３０と点接触するように形成される。
【0068】
反転層１９０ｂは、金属層１３０同士を掘り下げ部１９０を下方から覆うように形成される。反転層１９０ｂの長さ（キャリアの伝導距離）は、金属層１３０の間の距離より長い。反転層１９０ｂは、凹状に形成される。反転層１９０ｂは、金属層１３０と面接触するように形成される。反転層１９０ｂは、平面視において、金属層１３０と面状に重なる。
【0069】
上記のＭＯＳＦＥＴ１００ａ及び１００ｂの各層の厚みの条件について、図５を参照しながら説明する。図５は、検証に用いたＭＯＳＦＥＴ１００ａ及び１００ｂのサンプル条件を示す図である。図５に示す「Ｓａｍｐｌｅ１」は、図３に示すＭＯＳＦＥＴ１００ａのサンプル条件を示しており、「Ｓａｍｐｌｅ２～５」は、図４に示すＭＯＳＦＥＴ１００ｂのサンプル条件を示している。ＭＯＳＦＥＴ１００ｂのサンプル条件は、主に掘り下げ深さＤが異なる。
【0070】
図５に示すＥＯＴ（ｎｍ）は、ゲート絶縁膜１８０の厚みＴ２を示しており、ＴｉＮ厚さ（ｎｍ）は、金属層１３０の厚みＴ３を示しており、掘り下げ深さ（ｎｍ）は、掘り下げ部１９０の掘り下げ深さＤを示す。
【0071】
ゲート絶縁膜１８０の厚みＴ２は、Ｓａｍｐｌｅ１～５において、およそ４５ｎｍであり、ほぼ一定である。
【0072】
金属層１３０の厚みＴ３は、Ｓａｍｐｌｅ１及び２においては６０．７ｎｍであり、Ｓａｍｐｌｅ３～５においては６５．０ｎｍである。
【0073】
掘り下げ部１９０の掘り下げ深さＤは、Ｓａｍｐｌｅ１が０ｎｍであり、Ｓａｍｐｌｅ２が９．３ｎｍであり、Ｓａｍｐｌｅ３が１３．７ｎｍであり、Ｓａｍｐｌｅ４が１４．８ｎｍであり、Ｓａｍｐｌｅ５が２５．１ｎｍである。
【0074】
図５に示すサンプルを用いた場合の抵抗（寄生抵抗）の測定結果について、図６を参照しながら説明する。図６は、ＭＯＳＦＥＴ１００ａ及び１００ｂにおける掘り下げ深さＤと抵抗との関係を示す図である。抵抗は、ソース電極として機能する金属層１３０からドレイン電極として機能する金属層１３０までの伝導経路上の抵抗を意味する。
【0075】
図６に示すように、掘り下げ部１９０を設けることで、抵抗が大幅に減少していることがわかる。抵抗は、掘り下げ深さＤが９．３ｎｍ（およそ１０ｎｍ付近）で最小となっており、１０ｎｍを超えると徐々に抵抗が増加する傾向がある。今回の検証で用いた掘り下げ深さＤの最大値は２５．１ｎｍであるが、掘り下げ深さ２５．１ｎｍの場合でも、掘り下げ深さＤが０ｎｍ（掘り下げなし）の場合に比べて、抵抗が大幅に減少している。このことから、掘り下げ深さＤは、０ｎｍより大きく２５．１ｎｍ以下の範囲であれば、抵抗を減少させることができると考えられる。つまり、掘り下げ深さＤが、０ｎｍより大きく２５．１ｎｍ以下の範囲であれば、ソースドレイン間に流れる電流量を増やすことができる。
【0076】
【0077】
図７に示すように、金属層１３０と反転層１９０ｂとの間の接触抵抗を、Ｒｃｏｎｔａｃｔとし、反転層１９０ｂのうち積層方向（Ｚ軸方向）に延在する部分の直列抵抗をＲｐ、Ｒｅｓｅｓｓとすると、反転層１９０ｂのうち積層方向に延在する部分の合計の抵抗Ｒｐ（寄生抵抗）は、以下の式１で表される。
【0078】
Ｒｐ＝Ｒｃｏｎｔａｃｔ＋Ｒｐ、Ｒｅｓｅｓｓ ・・・（式１）
【0079】
抵抗Ｒｐは、反転層１９０ｂのうち図４に示す掘り下げ深さＤを構成する部分の抵抗に相当する。抵抗Ｒｐ、接触抵抗Ｒｃｏｎｔａｃｔ及び直列抵抗Ｒｐ、Ｒｅｓｅｓｓは、ＭＯＳＦＥＴ１００ｂがオン時の抵抗である。
【0080】
図８に示すように、接触抵抗Ｒｃｏｎｔａｃｔは、掘り下げ深さＤが０ｎｍ（掘り下げなし）である場合に大きくなり、掘り下げ深さＤが浅い場合及び深い場合には小さくなる。掘り下げ部１９０が形成されることで反転層１９０ｂと金属層１３０とが面接触するようになるので、接触抵抗Ｒｃｏｎｔａｃｔを大幅に減少させることができる。また、接触抵抗Ｒｃｏｎｔａｃｔは、掘り下げ深さＤの影響を受けにくく、面接触の面積が同等であれば掘り下げ深さＤに寄らずほぼ一定である。
【0081】
直列抵抗Ｒｐ、Ｒｅｓｅｓｓは、掘り下げ深さＤが０ｎｍである場合にゼロ（なし）となり、掘り下げ深さＤが深くなるにつれて増加する。直列抵抗Ｒｐ、Ｒｅｓｅｓｓは、掘り下げることで直列抵抗Ｒｐ、Ｒｅｓｅｓｓを構成する部分の長さ（掘り下げ深さＤ）が長くなるので、抵抗が徐々に増加する。
【0082】
このような関係が成り立つと推測されるので、図６において、掘り下げ深さＤが１０ｎｍ付近で急激に抵抗が減少し、その後、徐々に抵抗が上昇するようになると考えられる。例えば、抵抗Ｒｐを低い値に抑える観点から、堀り下げ深さＤは、１ｎｍ以上９．３ｎｍ以下であってもよい。また、抵抗Ｒｐの製品バラつきを抑制する観点から、掘り下げ深さＤは、９．３ｎｍ以上２５．１ｎｍ以下であってもよい。製品バラつきとは、掘り下げ深さＤが製造上のバラつきで所定の範囲の値を取り得る場合の抵抗Ｒｐのバラつきを意味する。
【0083】
［３．スピンＭＯＳＦＥＴの性能］
続いて、上記のように構成されるスピンＭＯＳＦＥＴ１の性能について、図９及び図１０を参照しながら説明する。図９及び図１０では、ｎ型半導体層２０ａ及び２０ｂの厚みが１０ｎｍである場合のスピンＭＯＳＦＥＴ１の性能を示す。
続いて、上記のように構成されるスピンＭＯＳＦＥＴ１の性能について、図９及び図１０を参照しながら説明する。図９及び図１０では、ｎ型半導体層２０ａ及び２０ｂの厚みが１０ｎｍである場合のスピンＭＯＳＦＥＴ１の性能を示す。
【0084】
図９は、本実施の形態に係るスピンＭＯＳＦＥＴ１の出力特性を示す図である。図９は、強磁性金属層３０ａ及び３０ｂの間の電流ＩＤ（μＡ／μｍ）（縦軸）と、強磁性金属層３０ａ及び３０ｂの間の電圧ＶＤ（Ｖ）（横軸）との関係について、ゲート電圧ＶＧを０Ｖから１０Ｖまで２Ｖステップで印加したときの測定結果を示す。
【0085】
図９に示すように、スピンＭＯＳＦＥＴ１は、掘り下げ部９０を備えておりソースドレイン間の抵抗が低いので、少しの電圧ＶＤを印加するだけで電流ＩＤが流れている。
【0086】
一方、特許文献１のスピンＭＯＳＦＥＴは、特許文献１の図６に示すように、ゲート電圧ＶＧを上げても電圧ＶＤが０Ｖ付近ではほとんど電流が流れていない。つまり、特許文献１のスピンＭＯＳＦＥＴは、ソースドレイン間の抵抗が高い。
【0087】
このことから、本実施の形態に係るスピンＭＯＳＦＥＴ１は、特許文献１のスピンＭＯＳＦＥＴに比べてオン時の性能が向上している。
【0088】
また、本実施の形態に係るスピンＭＯＳＦＥＴ１は、ゲート電圧ＶＧが０Ｖである場合、電圧ＶＤを上げても電流ＩＤが低い状態を維持できている。
【0089】
一方、特許文献１のスピンＭＯＳＦＥＴは、引用文献１の図６に示すように、ゲート電圧ＶＧが０Ｖである場合であっても、電圧ＶＤを上げると電流ＩＤが流れていることがわかる。つまり、特許文献１のスピンＭＯＳＦＥＴは、オフ時であっても電流を遮断することが困難である。
【0090】
このことから、本実施の形態に係るスピンＭＯＳＦＥＴ１は、特許文献１のスピンＭＯＳＦＥＴに比べてオフ時の性能が向上している。
【0091】
図１０は、本実施の形態に係るスピンＭＯＳＦＥＴ１のキャリア移動度μＦＥを示す図である。キャリア移動度μＦＥは、電流の流れ易さを示す指標である。また、本明細書におけるスピンＭＯＳＦＥＴ１のキャリア移動度μＦＥは、スピンＭＯＳＦＥＴ１のチャネルのキャリア移動度を示しており、具体的にはスピンＭＯＳＦＥＴ１のチャネルに電界を印加した際のキャリア移動度を示す。
【0092】
図１０に示すように、本実施の形態に係るスピンＭＯＳＦＥＴ１は、ゲート電圧ＶＧが１０Ｖ以下の低電圧であっても、ピーク値のキャリア移動度μＦＥが３５０ｃｍ２／Ｖｓ程度と高いキャリア移動度μＦＥを実現することができている。なお、ゲート電極７０に印加されるゲート電圧ＶＧが１０Ｖ以下の範囲におけるキャリア移動度μＦＥのピーク値は、２００ｃｍ２／Ｖｓ以上であればよく、好ましくは２５０ｃｍ２／Ｖｓ以上であり、より好ましくは３００ｃｍ２／Ｖｓ以上であればよい。
【0093】
強磁性金属層３０ａ及び３０ｂは、成膜後に２５０～３００度を超える温度を加えない方がよい。一方、トランジスタの性能としては、２５０～３００度を超える高い温度をかける方がよい。本実施の形態では、スピンＭＯＳＦＥＴ１は、強磁性金属層３０ａ及び３０ｂの耐久性を優先し、２５０～３００度を超えないような低い温度で作製されている。それにも関わらず、スピンＭＯＳＦＥＴ１は、ピーク値のキャリア移動度μＦＥが３５０ｃｍ２／Ｖｓ程度と高いキャリア移動度μＦＥを実現することができている。これは、主に、反転層と、ｎ型半導体層２０ａ及び２０ｂとが面接触すること、及び、ｐ型半導体層１０がゲルマニウムを含むことによる効果であると考えられる。また、スピンＭＯＳＦＥＴ１は、強磁性金属層３０ａ及び３０ｂと、ｐ型半導体層１０との間にトンネル絶縁膜を備えておらず、トンネル絶縁膜を備えていないことも高いキャリア移動度μＦＥの実現に寄与しているものと考えられる。
【0094】
このようなスピンＭＯＳＦＥＴ１は、低電圧で高いキャリア移動度μＦＥを実現することができ、またトップゲート型であり高集積化が可能であるので、コンピュータ等の情報処理装置への利用が大いに期待される。
【0095】
［４．スピンＭＯＳＦＥＴの製造方法］
続いて、上記のように構成されるスピンＭＯＳＦＥＴ１の製造方法について、図１１を参照しながら説明する。図１１は、本実施の形態に係るスピンＭＯＳＦＥＴ１の製造方法を示すフローチャートである。
続いて、上記のように構成されるスピンＭＯＳＦＥＴ１の製造方法について、図１１を参照しながら説明する。図１１は、本実施の形態に係るスピンＭＯＳＦＥＴ１の製造方法を示すフローチャートである。
【0096】
図１１に示すように、まず絶縁性の基板（例えば、シリコン基板）を準備する（Ｓ１０）。
【0097】
次に、基板上にｐ型半導体層、ｎ型半導体層、強磁性金属層、保護金属層をこの順に、例えば、物理蒸着法の一つである分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔｘｙ）法を用いて形成する（Ｓ２０～Ｓ５０）。例えば、ステップＳ１０で準備した基板をＭＢＥチャンバーに入れて、ｐ型のゲルマニウムをエピタキシャル成長させることでｐ型半導体層を成膜し（Ｓ２０）、ｐ型半導体層上にｎ型のゲルマニウムをエピタキシャル成長させることでｎ型半導体層を成膜し（Ｓ３０）、ｎ型半導体層上にコバルト、マンガン及びシリコン等を順次エピタキシャル成長させることで強磁性金属層を成膜する（Ｓ４０）。そして、さらに、強磁性金属層上に保護金属層をスパッタ法などにより成膜する（Ｓ５０）。
【0098】
なお、この時点で、ｐ型半導体層、ｎ型半導体層、強磁性金属層及び保護金属層は、パターニングされておらず、実質的に基板上の全面に形成される。また、さらに、ｎ型半導体層及び強磁性金属層の間に、高濃度のドーピング層を形成してもよい。材料の組み合わせによっては金属層と半導体層との接合は電流が流れにくい場合があるので、ドーピング層を設けることで、電流を流れやすくしてもよい。ドーピング層は、金属層と半導体層とをオーミック接合させるための高濃度のｎ型の半導体層である。
【0099】
次に、フォトリソグラフィでパターニングしてチャネル部分をドライエッチングで掘り下げる（Ｓ６０）。フォトリソグラフィ法及びドライエッチングにより、ｐ型半導体層、ｎ型半導体層、強磁性金属層及び保護金属層を所定の形状にパターニングする。これにより、ｐ型半導体層１０、ｎ型半導体層２０ａ及び２０ｂ、強磁性金属層３０ａ及び３０ｂ、並びに、保護金属層４０ａ及び４０ｂが形成される。
【0100】
ステップＳ６０において、図１に示す掘り下げ部９０が形成される。つまり、ステップＳ６０において、ｐ型半導体層１０の一部がｎ型半導体層２０ａ及び２０ｂの下面より下方の位置まで削られる。ステップＳ６０において、ｐ型半導体層１０の上面に凹凸構造が形成される。
【0101】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相蒸着）法等により、ゲート絶縁膜８０を形成する（Ｓ７０）。また、ゲート絶縁膜８０は、配線層５０ａ及び６０ａを形成するために、フォトリソグラフィ法及びドライエッチングにより所定の形状にパターニングされてもよい。
【0102】
次に、スパッタ法等により各電極層（ソース電極５０、ドレイン電極６０及びゲート電極７０）を形成する（Ｓ８０）。
【0103】
これにより、本実施の形態に係るスピンＭＯＳＦＥＴ１が作製される。
【0104】
（その他の実施の形態）
以上、一つまたは複数の態様に係るスピンＭＯＳＦＥＴについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。
以上、一つまたは複数の態様に係るスピンＭＯＳＦＥＴについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。
【0105】
例えば、フローチャートにおける各ステップ（工程）が実行される順序は、本開示を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が他のステップと同時（並列）に実行されてもよいし、上記ステップの一部は実行されなくてもよい。
【0106】
また、上記実施の形態では、ｐ型半導体層、ｎ型半導体層、強磁性金属層及び保護金属層を分子線エピタキシー法を用いて形成する例について説明したが、製造方法はこれに限定されず、例えば、ＣＶＤ法を用いて形成されてもよいし、他の方法で形成されてもよい。
【0107】
また、上記実施の形態で説明したスピンＭＯＳＦＥＴの製造方法における各工程の順序は、入れ替えられてもよい。また、上記実施の形態で説明したスピンＭＯＳＦＥＴの製造方法における各工程は、１つの工程で実施されてもよいし、別々の工程で実施されてもよい。なお、１つの工程で実施されるとは、各工程が１つの装置を用いて実施される、各工程が連続して実施される、又は、各工程が同じ場所で実施されることを含む意図である。また、別々の工程とは、各工程が別々の装置を用いて実施される、各工程が異なる時間（例えば、異なる日）に実施される、又は、各工程が異なる場所で実施されることを含む意図である。
【0108】
（付記）
以上の実施の形態の記載により、下記の技術が開示される。
以上の実施の形態の記載により、下記の技術が開示される。
【0109】
（技術１）
トップゲート型のスピンＭＯＳＦＥＴであって、
第１導電型を有する半導体層と、
前記半導体層上に設けられるゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、
前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、
前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる
スピンＭＯＳＦＥＴ。
トップゲート型のスピンＭＯＳＦＥＴであって、
第１導電型を有する半導体層と、
前記半導体層上に設けられるゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられるゲート電極と、
前記半導体層上に設けられ、それぞれが強磁性金属層を有するソース電極及びドレイン電極と、
前記ソース電極と、前記半導体層との間に設けられ、前記第１導電型と異なる第２導電型を有する第１半導体層と、
前記ドレイン電極と、前記半導体層との間に設けられ、前記第２導電型を有する第２半導体層とを備え、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極の間において、前記ゲート電極と、前記第１半導体層及び前記第２半導体層より下方の位置との間に渡って設けられる
スピンＭＯＳＦＥＴ。
【0110】
（技術２）
前記第１半導体層及び前記第２半導体層の厚みは、１０ｎｍ以上３０ｎｍ以下である
技術１に記載のスピンＭＯＳＦＥＴ。
前記第１半導体層及び前記第２半導体層の厚みは、１０ｎｍ以上３０ｎｍ以下である
技術１に記載のスピンＭＯＳＦＥＴ。
【0111】
（技術３）
前記ゲート電極に印加される電圧が１０Ｖ以下の範囲におけるキャリア移動度のピーク値は、２００ｃｍ２／Ｖｓ以上である
技術１又は２に記載のスピンＭＯＳＦＥＴ。
前記ゲート電極に印加される電圧が１０Ｖ以下の範囲におけるキャリア移動度のピーク値は、２００ｃｍ２／Ｖｓ以上である
技術１又は２に記載のスピンＭＯＳＦＥＴ。
【0112】
（技術４）
前記キャリア移動度のピーク値は、３００ｃｍ２／Ｖｓ以上である
技術３に記載のスピンＭＯＳＦＥＴ。
前記キャリア移動度のピーク値は、３００ｃｍ２／Ｖｓ以上である
技術３に記載のスピンＭＯＳＦＥＴ。
【0113】
（技術５）
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である
技術１～４のいずれかに記載のスピンＭＯＳＦＥＴ。
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である
技術１～４のいずれかに記載のスピンＭＯＳＦＥＴ。
【産業上の利用可能性】
【0114】
本開示は、トップゲート型のスピンＭＯＳＦＥＴに有用である。
【符号の説明】
【0115】
１ スピンＭＯＳＦＥＴ
１０、１１０ ｐ型半導体層
１１ 凸部
２０ａ ｎ型半導体層（第１半導体層）
２０ｂ ｎ型半導体層（第２半導体層）
３０ａ、３０ｂ 強磁性金属層
４０ａ、４０ｂ 保護金属層
５０ ソース電極
５０ａ、６０ａ、１５０ 配線層
６０ ドレイン電極
７０、１７０ ゲート電極
８０、１８０ ゲート絶縁膜
９０、１９０ 掘り下げ部
１００ａ、１００ｂ ＭＯＳＦＥＴ
１３０ 金属層
１９０ａ、１９０ｂ 反転層
Ｄ 掘り下げ深さ
Ｌ１ 長さ
ＩＤ 電流
Ｒｃｏｎｔａｃｔ 接触抵抗
Ｒｐ 抵抗
Ｒｐ、Ｒｅｓｅｓｓ 直列抵抗
Ｔ１、Ｔ２、Ｔ３ 厚み
ＶＤ 電圧
ＶＧ ゲート電圧
μＦＥ 移動度
１０、１１０ ｐ型半導体層
１１ 凸部
２０ａ ｎ型半導体層（第１半導体層）
２０ｂ ｎ型半導体層（第２半導体層）
３０ａ、３０ｂ 強磁性金属層
４０ａ、４０ｂ 保護金属層
５０ ソース電極
５０ａ、６０ａ、１５０ 配線層
６０ ドレイン電極
７０、１７０ ゲート電極
８０、１８０ ゲート絶縁膜
９０、１９０ 掘り下げ部
１００ａ、１００ｂ ＭＯＳＦＥＴ
１３０ 金属層
１９０ａ、１９０ｂ 反転層
Ｄ 掘り下げ深さ
Ｌ１ 長さ
ＩＤ 電流
Ｒｃｏｎｔａｃｔ 接触抵抗
Ｒｐ 抵抗
Ｒｐ、Ｒｅｓｅｓｓ 直列抵抗
Ｔ１、Ｔ２、Ｔ３ 厚み
ＶＤ 電圧
ＶＧ ゲート電圧
μＦＥ 移動度
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】