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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024081991
(43)【公開日】2024-06-19
(54)【発明の名称】変調器
(51)【国際特許分類】
   H03M 3/02 20060101AFI20240612BHJP
【FI】
H03M3/02
【審査請求】未請求
【請求項の数】11
【出願形態】OL
(21)【出願番号】P 2022195643
(22)【出願日】2022-12-07
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】504137912
【氏名又は名称】国立大学法人 東京大学
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】飯塚 哲也
(72)【発明者】
【氏名】松岡 英
(72)【発明者】
【氏名】中村 邦彦
(72)【発明者】
【氏名】根塚 智裕
【テーマコード(参考)】
5J064
【Fターム(参考)】
5J064BA03
5J064BB07
5J064BC07
5J064BC08
5J064BC10
5J064BC15
5J064BC16
(57)【要約】
【課題】パッシブ型積分器を用いる際に、inter-stage loading effectの発生を防止できる変調器を提供する。
【解決手段】変調器1において、パッシブ型の積分器2は、サンプリング容量Cと、積分容量Cと、入力端子、各容量C、C及び出力端子間の接続状態を変更するために用いられる複数のスイッチφ、φ、φ21及びφ22とを備える。そして、入力電圧のサンプリングを行うサンプリングフェーズ、サンプリング容量Cの電荷を積分容量Cと分配する積分フェーズ、及び積分容量Cを出力端子より切り離した状態で、サンプリング容量Cの端子電圧を出力端子より出力させる出力フェーズとを実行する。
【選択図】図1
【特許請求の範囲】
【請求項1】
パッシブ型積分器(2、11,12、15,16、21)を備えて構成される変調器であって、
前記パッシブ型積分器は、
1つ以上のサンプリング容量(C、CSa、CSb、CSa1、CSa2、CSb1、CSb2)と、
1つ以上の積分容量(C、CI1、CI2)と、
入力端子(VIN)、前記各容量及び出力端子(VOUT)間の接続状態を変更するために用いられる複数のスイッチ(φ、φ1d、φ1ad、φ1bd、φ、φ21、φ22、φ21a、φ22a、φ21b、φ22b、φ23、φ23a、φ23b、φ)と、を備え、
前記複数のスイッチのON/OFFを制御することで、
前記サンプリング容量により入力電圧のサンプリングを行うサンプリングフェーズと、
前記サンプリング容量の電荷を前記積分容量と分配する積分フェーズと、
前記積分容量を前記出力端子より切り離した状態で、前記サンプリング容量の端子電圧を前記出力端子より出力させる出力フェーズとを実行する変調器。
【請求項2】
1つのサンプリング容量(C)と、
第1及び第2積分容量(CI1、CI2)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記第1積分フェーズは、前記サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズは、前記サンプリング容量の電荷を、前記第1積分容量を分配経路より切り離した状態で前記第2積分容量と分配する請求項1記載の変調器。
【請求項3】
第1及び第2サンプリング容量(CS1、CS2)と、
1つの積分容量(C)と、を備え、
第1制御周期の前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと共に、前記第2サンプリング容量の電荷保持を行い、
前記積分フェーズ及び前記出力フェーズで前記第1サンプリング容量の電荷を前記積分容量と分配すると同時に、前記第2サンプリング容量の端子電圧を出力する処理を行い、
続く第2制御周期の前記サンプリング、前記積分及び前記出力の各フェーズでは、前記第1サンプリング容量と前記第2サンプリング容量とを入れ替えてそれぞれ同じ行程を行うことを繰り返し実行する請求項1記載の変調器。
【請求項4】
第1及び第2サンプリング容量(CSa、CSb)と、
第1及び第2積分容量(CI1、CI2)と、を備え、
第1制御周期では、前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと同時に、前記積分フェーズで、前記第1積分容量を分配経路より切り離した状態で前記第2サンプリング容量の電荷を前記第2積分容量と分配し、
続く第2制御周期では、前記積分フェーズで前記第1サンプリング容量の電荷を前記第1積分容量と分配すると同時に、前記出力フェーズで前記第2サンプリング容量による出力を行い、
次の第1及び第2制御周期では、前記第1サンプリング容量と前記第2サンプリング容量とをそれぞれ入れ替えて、それぞれ同じ行程を行うことを繰り返し実行する請求項1記載の変調器。
【請求項5】
前記第1及び第2サンプリング容量が、それぞれ2つの容量素子(CSa1、CSa2、CSb1、CSb2)で構成され、
第1及び第2出力端子(VOUT1、VOUT2)を備え、
前記出力フェーズでは、前記第1及び第2出力端子より、前記2つの容量素子の端子電圧を個別に出力する請求項4記載の変調器。
【請求項6】
第1及び第2サンプリング容量(CS1、CS2)と、
第1及び第2積分容量(CI1、CI2)と、
第1及び第2出力端子(VOUT1、VOUT2)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記サンプリングフェーズで前記第1及び第2サンプリング容量によりサンプリングを行い、
前記第1積分フェーズで、前記第1及び第2サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズで、前記第1サンプリング容量の電荷を前記第2積分容量と分配し、
前記出力フェーズでは、前記第1及び第2出力端子より、前記第1及び第2サンプリング容量の端子電圧を個別に出力する請求項1記載の変調器。
【請求項7】
前段より入力される電圧と前記出力端子の電圧とを加算する加算器(7)と、
前記出力端子の後段に接続される量子化器(3,18)とを備える請求項1から6の何れか一項に記載の変調器。
【請求項8】
前記積分器(16)は、差動構成のものが2つ(16(+)、16(-)、21(+)、21(-))あり、
差動構成の量子化器(18)を備え、
前記2つの積分器の出力端子は、出力信号の符号が異なるものが互い直結された状態で、前記量子化器の各入力端子に接続されている請求項1から6の何れか一項に記載の変調器。
【請求項9】
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える請求項1から6の何れか一項に記載の変調器。
【請求項10】
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える請求項7記載の変調器。
【請求項11】
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える請求項8記載の変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パッシブ型積分器を備えた変調器に関する。
【背景技術】
【0002】
パッシブ型積分器はオペアンプを使用しないため、アクティブ型積分器に比べて消費電力が少ないという特徴がある。非特許文献1には、パッシブ型積分器を備えた変調器の一例が開示されている。
パッシブ型積分器では、サンプリング容量Csと積分容量Ciとの電荷分配によって加算が行われる。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS,VOL.61,NO.2,FEBRUARY 2014,Low-Power Delta sigma Modulators Using SC PassiveFilters in 65nm CMOS Ali Fazli Yeknami, Fahad Qazi, and Atila Alvandpour
【非特許文献2】IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS,VOL.67,NO.2,FEBRUARY 2020 Passive SCModulator Based on PipelinedCharge-Sharing Rotation in 28nm CMOS Hongying Wang,Filippo Schembari,,and Robert Bogdan Staszewski
【発明の概要】
【発明が解決しようとする課題】
【0004】
非特許文献1に示すように、パッシブ型積分器を2段直列に繋げた構成では、初段の出力を2段目の入力に伝えるタイミングで、2段目のサンプリング容量Csに溜まっていた電荷が初段の積分容量Ci移動してしまうため、2段目から1段目へのフィードバックパスが形成される。このフィードバックパスにより、ノイズシェイピングの性能が劣化する課題がある。これはinter-stage loading effectと呼ばれている。尚、以降では、inter-stage loading effectをILEと称する場合がある。
【0005】
また、非特許文献2に開示されている構成では、charge-sharing rotationという技術によって2段目の積分が行われる際に、1段目の積分容量CH1が切り離されているため、ILEが生じることなく2次積分器が実現できる。ただし、後段にパッシブ回路が接続された場合には、積分容量と直接接続されるため、ILEが生じるという課題がある。
【0006】
本発明は上記事情に鑑みてなされたものであり、その目的は、パッシブ型積分器を用いる際に、inter-stage loading effectの発生を防止できる変調器を提供することにある。
【課題を解決するための手段】
【0007】
請求項1記載の変調器によれば、パッシブ型積分器は、1つ以上のサンプリング容量(C、CSa、CSb、CSa1、CSa2、CSb1、CSb2)と、1つ以上の積分容量(C、CI1、CI2)と、入力端子、前記各容量及び出力端子間の接続状態を変更するために用いられる複数のスイッチ(φ、φ1d、φ1ad、φ1bd、φ、φ21、φ22、φ21a、φ22a、φ21b、φ22b、φ23、φ23a、φ23b、φ)とを備える。そして、複数のスイッチのON/OFFを制御して、入力電圧のサンプリングを行うサンプリングフェーズ、サンプリング容量の電荷を積分容量と分配する積分フェーズ、及び積分容量を出力端子より切り離した状態で、サンプリング容量の端子電圧を出力端子より出力させる出力フェーズとを実行する。
【0008】
出力フェーズを実行する際に、積分容量が出力端子より切り離されることで、積分容量の充電電荷が、変調器の出力端子に接続されている次段の回路等に移動することがない。したがって、ILEを防止できる。
【図面の簡単な説明】
【0009】
図1】第1実施形態であり、積分器を示す回路図
図2】積分器の伝達関数を示す図
図3】積分器の動作タイミングチャート
図4】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図5】サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図6】積分フェーズにおける各スイッチのON/OFF状態を示す図
図7】出力フェーズにおける各スイッチのON/OFF状態を示す図
図8】変調器の構成を示す機能ブロック図
図9】第2実施形態であり、変調器の構成を示す回路図
図10】第3実施形態であり、変調器の構成を示す回路図
図11】第4実施形態であり、積分器を示す回路図
図12】積分器の伝達関数を示す図
図13】積分器の動作タイミングチャート
図14】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図15】サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図16】積分フェーズ(1)における各スイッチのON/OFF状態を示す図
図17】積分フェーズ(2)における各スイッチのON/OFF状態を示す図
図18】出力フェーズにおける各スイッチのON/OFF状態を示す図
図19】第5実施形態であり、積分器を示す回路図
図20】積分器の伝達関数を示す図
図21】積分器の動作タイミングチャート
図22】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図23】A側:サンプリングフェーズ/B側:電荷保持フェーズにおける各スイッチのON/OFF状態を示す図
図24】A側:積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
図25】A側:電荷保持フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図26】A側:出力フェーズ/B側:積分フェーズにおける各スイッチのON/OFF状態を示す図
図27】第6実施形態であり、変調器の構成を示す回路図
図28】積分器の動作タイミングチャート
図29】第7実施形態であり、変調器の構成を示す回路図
図30】第8実施形態であり、積分器を示す回路図
図31】積分器の伝達関数を示す図
図32】積分器の動作タイミングチャート
図33】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図34】A側:サンプリングフェーズ/B側:2次積分フェーズにおける各スイッチのON/OFF状態を示す図
図35】A側:1次積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
図36】A側:2次積分フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図37】A側:出力フェーズ/B側:1次積分フェーズにおける各スイッチのON/OFF状態を示す図
図38】第9実施形態であり、積分器を示す回路図
図39】積分器の動作タイミングチャート
図40】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図41】サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図42】1次積分フェーズにおける各スイッチのON/OFF状態を示す図
図43】2次積分フェーズにおける各スイッチのON/OFF状態を示す図
図44】出力フェーズにおける各スイッチのON/OFF状態を示す図
図45】第10実施形態であり、変調器を示す回路図
図46】第11実施形態であり、変調器を示す回路図
図47】第12実施形態であり、積分器を示す回路図
図48】積分器の動作タイミングチャート
図49】リセットフェーズにおける各スイッチのON/OFF状態を示す図
図50】A側:サンプリングフェーズ/B側:2次積分フェーズにおける各スイッチのON/OFF状態を示す図
図51】A側:1次積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
図52】A側:2次積分フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
図53】A側:出力フェーズ/B側:1次積分フェーズにおける各スイッチのON/OFF状態を示す図
図54】第13実施形態であり、変調器を示す回路図
図55】第14実施形態であり、変調器を示す回路図
【発明を実施するための形態】
【0010】
(第1実施形態)
図8に示すように、本実施形態のΔΣ型変調器1は、パッシブ型の積分器2及び量子化器3を備え、量子化器3の出力をD/Aコンバータ;DAC4を介して積分器2の入力側にフィードバックさせている。減算器5により、入力電圧をDAC4が出力する電圧より減じ、積分器2で積分した値を量子化器3に入力する。本実施形態では、積分器2の構成に特徴があり、以下その構成について説明する。
【0011】
図1に示すように、積分器2は、入力端子と出力端子との間に接続されるスイッチφ1d、サンプリング容量C及びスイッチφ22の直列回路、スイッチφ1d及びサンプリング容量Cの共通接続点とコモン電圧端子との間に接続されるスイッチφ、サンプリング容量C及びスイッチφ22の共通接続点とコモン電圧端子との間に接続されるスイッチφ、このスイッチφに並列に接続されるスイッチφ21及び積分容量Cの直列回路を備えている。各スイッチのON/OFF制御は、図示しない制御回路により行われる。積分器2の伝達関数を、図2に示す。
【0012】
以下、積分器2の動作の遷移を、各スイッチをONにして導通する経路を図中に太線で示す。動作フェーズとしては、図3に示すように、リセットの後、(1)サンプリング、(2)積分及び(3)出力の3つを繰り返し実行する。尚、各スイッチの名称と各スイッチのON/OFFを制御する信号の名称とには、同じものを付与している。また、スイッチφ1dとスイッチφとについては、通常φ1dはφよりも僅かに遅延を付与するため名称を分けているが、便宜上図3ではφのみで示している。
<リセットフェーズ>
図4に示すように、全てのスイッチをONにして、容量C及びCの両端の電位を、コモン電圧VCMにする。
<サンプリングフェーズ>
図5に示すように、スイッチφ1d及びφをONして、サンプリング容量Cを入力電圧VINで充電する。
<積分フェーズ>
図6に示すように、スイッチφ及びφ21をONして、電荷をサンプリング容量Cと積分容量Cとに分配する。
<出力フェーズ>
図7に示すように、スイッチφ及びφ22をONして、サンプリング容量Cの端子電圧を出力端子よりVOUTとして出力する。
【0013】
以上のように本実施形態によれば、変調器1において、パッシブ型の積分器2は、サンプリング容量Cと、積分容量Cと、入力端子、各容量C、C及び出力端子間の接続状態を変更するために用いられる複数のスイッチφ、φ、φ21及びφ22とを備える。そして、各スイッチφ~φ22のON/OFFを制御して、入力電圧のサンプリングを行うサンプリングフェーズ、サンプリング容量Cの電荷を積分容量Cと分配する積分フェーズ、及び積分容量Cを出力端子より切り離した状態で、サンプリング容量Cの端子電圧を出力端子より出力させる出力フェーズとを実行する。すなわち、出力フェーズでは積分容量Cが出力端子より切り離されるため、後段に接続されるものがパッシブ回路であるとしても、ILEの発生を防止できる。
【0014】
(第2実施形態)
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図9に示すように、第2実施形態の変調器6は、第1実施形態の構成に加算器7を追加したものである。尚、加算器7を構成するスイッチで積分器2を構成するスイッチと同じ信号でON/OFFされるものは、同じ名称にしている。また、DAC4等の図示は省略している。
【0015】
加算器7は、積分器2の入力端子と出力端子との間に接続され、スイッチφ、容量C及びスイッチφ22の直列回路、スイッチφ及び容量Cの共通接続点とコモン電圧端子との間に接続されるスイッチφ22、容量C及びスイッチφ22の共通接続点とコモン電圧端子との間に接続されるスイッチφを備えている。これらのスイッチのON/OFF制御も前述の制御回路により行われ、動作タイミングチャートは第1実施形態の図3と同様になる。尚、サンプリング容量Cは、加算器7の加算動作にも使用される。
【0016】
(第3実施形態)
図10に示すように、第3実施形態の変調器8は、第2実施形態の構成において、積分器2の前段にアクティブ型積分器9を加えたものである。アクティブ型積分器9は、アンプ10を備え、アンプ10の非反転入力端子にはコモン電圧VCMが与えられている。アンプ10の反転入力端子には、入力電圧VINが、スイッチφ2d及び容量CS1の直列回路を介して与えられている。また、反転入力端子には、参照電圧Vrefp、Vcm、Vrefmが、それぞれスイッチφ2t、φ2m、φ2bを介して与えられている。
【0017】
反転入力端子とアンプ10の出力端子との間には、スイッチφ及び容量CI1の直列回路が接続されている。アンプ10の出力端子は、スイッチφを介して積分器2の入力端子に接続されている。尚、アクティブ型積分器9の詳細動作については、実施形態の要旨ではないので説明を省略する。同様の構成についての説明は、例えば特許第6753330号公報等に開示されている。このように構成すれば、アンプ10のゲインによりノイズ成分を抑圧してS/N比を向上させることができる。
【0018】
(第4実施形態)
図11に示すように、第4実施形態の積分器11は、積分器2の積分容量CをCI1として、スイッチφ21及び積分容量CI1の直列回路に、スイッチφ22及び積分容量CI2の直列回路を並列に接続したものである。積分器11の伝達関数を図12に示し、動作タイミングチャートを図13に示す。
【0019】
次に、第4実施形態の作用について説明する。
<リセットフェーズ>
図14に示すように、全てのスイッチをONにする。
<サンプリングフェーズ>
図15に示すように、スイッチφ1d及びφをONして、サンプリング容量Cを入力電圧VINで充電する。
<積分フェーズ(1)>
図16に示すように、スイッチφ及びφ21をONして、電荷をサンプリング容量Cと積分容量CI1とに分配する。
<積分フェーズ(2)>
図17に示すように、スイッチφ及びφ22をONして、電荷をサンプリング容量Cと積分容量CI2とに分配する。
<出力フェーズ>
図18に示すように、スイッチφ及びφ23をONして、サンプリング容量Cの端子電圧を出力端子よりVOUTとして出力する。
以上の4フェーズを1制御周期として繰り返し実行する。積分フェーズ(1)、(2)は、それぞれ第1積分フェーズ、第2積分フェーズに相当する。第2積分フェーズは、積分容量CI1を分配経路より切り離した状態で実施できるので、ILEの発生を防止できる。
【0020】
(第5実施形態)
図19に示すように、第5実施形態の積分器12は、積分器2のサンプリング容量Cを、容量CSaと容量CSbとに並列化したものである。入力端子と出力端子との間には、スイッチφ1ad、サンプリング容量CSa及びスイッチφ22aの直列回路と、スイッチφ1bd、サンプリング容量CSb及びスイッチφ22bの直列回路とが並列に接続されている。スイッチφ1ad及びサンプリング容量CSaの共通接続点とコモン電圧端子との間、スイッチφ1bd及びサンプリング容量CSbの共通接続点とコモン電圧端子との間には、それぞれ名称は同一だが別個のスイッチφ、φが接続されている。
【0021】
サンプリング容量CSa及びスイッチφ22aの共通接続点とコモン電圧端子との間、サンプリング容量CSb及びスイッチφ22bの共通接続点とコモン電圧端子との間には、それぞれスイッチφ1a、φ1bが接続されている。また、サンプリング容量CSa及びスイッチφ22aの共通接続点とコモン電圧端子との間には、スイッチφ21a及び積分容量Cの直列回路が接続されている。スイッチφ21a及び積分容量Cの共通接続点と、サンプリング容量CSb及びスイッチφ22bの共通接続点との間には、スイッチφ21bが接続されている。積分器12の伝達関数を図20に示す。
【0022】
次に、第5実施形態の作用について説明する。図21には全体のタイミングチャートを示す。尚、サンプリング容量CSa側をA側、サンプリング容量CSb側をB側とする。
<リセットフェーズ>
図22に示すように、全てのスイッチをONにする。
<A側:サンプリングフェーズ/B側:電荷保持フェーズ>
図23に示すように、スイッチφ1ad及びφ1aをONして、サンプリング容量CSaを入力電圧VINで充電する。この時、サンプリング容量CSbは回路より切り離されるので、充電電荷は保持状態となる。
<A側:積分フェーズ/B側:出力フェーズ>
図24に示すように、スイッチφ及びφ21aをONして、電荷をサンプリング容量CSaと積分容量Cとに分配する。同時に、スイッチφ22bをONして、サンプリング容量CSbの端子電圧を、出力端子にVOUTとして出力する。
【0023】
<A側:電荷保持フェーズ/B側:サンプリングフェーズ>
図25に示すように、スイッチφ1bd及びφ1bをONして、サンプリング容量CSbを入力電圧VINで充電する。この時、サンプリング容量CSaは回路より切り離されるので、充電電荷は保持状態となる。
<A側:出力フェーズ/B側:積分フェーズ>
図26に示すように、スイッチφ及びφ21bをONして、電荷をサンプリング容量CSbと積分容量Cとに分配する。同時に、スイッチφ22aをONして、サンプリング容量CSaの端子電圧を、出力端子にVOUTとして出力する。
以上のように、A側、B側について積分・出力フェーズを並行して行うインターリーブ動作となる。これにより、2サイクル周期で積分結果を出力することが可能になり、第1実施形態よりも制御周期を短縮できる。
【0024】
(第6実施形態)
図27に示すように、第6実施形態の変調器13は、第5実施形態の構成に加算器7を追加したものである。尚、加算器7を構成するスイッチφ22は、スイッチφに置換えられている。図28に動作タイミングチャートを示す。
【0025】
(第7実施形態)
図29に示すように、第7実施形態の変調器14は、第6実施形態の構成において、積分器2の前段にアクティブ型積分器9を加えたものである。
【0026】
(第8実施形態)
図30に示すように、第8実施形態の積分器15は、第5実施形態の積分器12における積分容量CをCI1として、積分容量CI2を、スイッチφ22a及びφ22bを介して並列に接続したものである。尚、これに伴い、積分器12を構成していたスイッチφ22a及びφ22bは、スイッチφ23a及びφ23bに置き換わっている。図31に、積分器15の伝達関数を示す。
【0027】
次に、第8実施形態の作用について説明する。図32は全体の動作タイミングチャートである。
<リセットフェーズ>
図33に示すように、全てのスイッチをONにする。
<A側:サンプリングフェーズ/B側:2次積分フェーズ>
図34に示すように、スイッチφ1ad及びφ1aをONして、サンプリング容量CSaを入力電圧VINで充電する。同時に、スイッチφ2b及びφ22bをONして、電荷をサンプリング容量CSbと積分容量CI2とに分配する。
【0028】
<A側:1次積分フェーズ/B側:出力フェーズ>
図35に示すように、スイッチφ2a及びφ21aをONして、電荷をサンプリング容量CSaと積分容量CI1とに分配する。同時に、スイッチφ2b及びφ23bをONして、サンプリング容量CSbの端子電圧を、出力端子にVOUTとして出力する。
<A側:2次積分フェーズ/B側:サンプリングフェーズ>
図36に示すように、スイッチφ2a及びφ22aをONして、電荷をサンプリング容量CSaと積分容量CI2とに分配する。同時に、スイッチφ1bd及びφ1bをONして、サンプリング容量CSbを入力電圧VINで充電する。
【0029】
<A側:出力フェーズ/B側:1次積分フェーズ>
図37に示すように、スイッチφ2a及びφ23aをONして、サンプリング容量CSaの端子電圧を、出力端子にVOUTとして出力する。同時に、スイッチφ2b及びφ21bをONして、電荷をサンプリング容量CSbと積分容量CI1とに分配する。
以上のように、A側、B側について積分・出力フェーズを並行して行うインターリーブ動作となる。これにより、2サイクル周期で積分結果を出力することが可能になり、第4実施形態よりも制御周期を短縮できる。また、2次積分フェーズを、積分容量CI1を分配経路より切り離した状態で実施できるので、ILEの発生を防止できる。
【0030】
(第9実施形態)
図38に示すように、第9実施形態の積分器16は、2つのサンプリング容量CS1、CS2と、2つの積分容量CI1、CI2と、2つの出力端子VOUT1、VOUT2を備えている。サンプリング容量CS1及びCS2の一端は、スイッチφ1dを介して入力端子に接続されている。サンプリング容量CS1及びCS2の他端は、それぞれ名称は同一だが別個のスイッチφ及びφを介してコモン電圧端子に接続されている。
【0031】
また、サンプリング容量CS1の他端は、スイッチφ21及び積分容量CI1の直列回路を介してコモン電圧端子に接続され、サンプリング容量CS2の他端は、スイッチφ22及び積分容量CI2の直列回路を介してコモン電圧端子に接続されている。更に、サンプリング容量CS1及びCS2の他端は、それぞれ名称は同一だが別個のスイッチφ23及びφ23を介して出力端子VOUT1、VOUT2に接続されている。また、サンプリング容量CS2の他端は、スイッチφ21を介して積分容量CI1の上端に接続されている。
【0032】
次に、第9実施形態の作用について説明する。図39は全体の動作タイミングチャートである。
<リセットフェーズ>
図40に示すように、全てのスイッチをONにする。
<サンプリングフェーズ>
図41に示すように、スイッチφ1d及びφをONして、サンプリング容量CS1、CS2を入力電圧VINで充電する。
【0033】
<1次積分フェーズ>
図42に示すように、スイッチφ及びφ21をONして、電荷をサンプリング容量CS1及びCS2と積分容量CI1とに分配する。
<2次積分フェーズ>
図43に示すように、スイッチφ及びφ22をONして、電荷をサンプリング容量CS2と積分容量CI2とに分配する。この時、サンプリング容量CS1の充電電荷は保持される。1次、2次積分フェーズは、それぞれ第1、第2積分フェーズに相当する。
<出力フェーズ>
図44に示すように、スイッチφ及びφ23をONして、サンプリング容量CS1、CS2の端子電圧を、各出力端子にそれぞれVOUT1、VOUT2として出力する。
【0034】
(第10実施形態)
図45に示すように、第10実施形態の変調器17は、第9実施形態の積分器16を差動で2つ備え、一方を図示している積分器16(+)とし、他方を、図示を省略している積分器16(-)としている。積分器16(+)と積分器16(-)とでは、出力電圧の符号が反転しており、積分器16(+)の出力電圧はVOUT1+、VOUT2+であり、積分器16(-)の出力電圧はVOUT1-、VOUT2-である。
【0035】
そして、出力端子VOUT1+と出力端子VOUT2-とは短絡されて、つまり両者の出力電圧が加算されて差動入力の量子化器18の一方の入力端子に入力され、出力端子VOUT2+と出力端子VOUT1-も同様に短絡されて、量子化器18の他方の入力端子に入力されている。この時、サンプリング容量CS1、CS2の定数は、フィードフォワードのゲイン係数を考慮して適宜設定すれば良い。また、量子化器18の入力端子を、積分器16(+)と積分器16(-)とで共通化しているが、これらを分けて、量子化器18の入力を構成するトランジスタの相互コンダクタンスGmの重み付けをすることで、入力ゲインを調整することも可能である。
【0036】
(第11実施形態)
図46に示すように、第11実施形態の変調器17は、第10実施形態の積分器16の入力側に、第3実施形態の変調器8と同様のアクティブ型積分器9を加えたものである。
【0037】
(第12実施形態)
図47に示すように、第12実施形態の積分器21は、第9実施形態の積分器16のサンプリング容量CS1及びCS2を容量CSb1及びCSb2として、これらにサンプリング容量CSa1及びCSa2を追加した構成である。入力端子と容量CSa1及びCSa2の一端との間には、スイッチφ1adが接続されている。図中上方のコモン電圧端子と容量CSa1及びCSa2の一端との間には、スイッチφ2aが接続されている。前記コモン電圧端子と容量CSa1及びCSa2の他端との間には、それぞれスイッチφ1a、φ1aが接続されている。
【0038】
容量CSa1、CSa2の他端と積分容量CI1の上端との間には、それぞれスイッチφ21a、φ21aが接続されている。容量CSa2の他端と積分容量CI2の上端との間には、スイッチφ22aが接続されている。容量CSa1、CSa2の他端と出力端子VOUT1、VOUT2との間には、それぞれスイッチφ23a、φ23aが接続されている。第9実施形態の積分器16におけるスイッチφ21~φ23に相当するものは、スイッチφ21b~φ23bとして示している。
【0039】
次に、第12実施形態の作用について説明する。図48は全体の動作タイミングチャートである。
<リセットフェーズ>
図49に示すように、全てのスイッチをONにする。
<A側:サンプリングフェーズ/B側:2次積分フェーズ>
図50に示すように、スイッチφ1ad及びφ1aをONして、サンプリング容量CSa1及びCSa2を入力電圧VINで充電する。同時に、スイッチφ2b及びφ22bをONして、電荷をサンプリング容量CSb2と積分容量CI2とに分配する。
【0040】
<A側:1次積分フェーズ/B側:出力フェーズ>
図51に示すように、スイッチφ2a及びφ21aをONして、電荷をサンプリング容量CSa1及びCSa2と積分容量CI1とに分配する。同時に、スイッチφ2b及びφ23bをONして、サンプリング容量CSb1及びCSb2の端子電圧を、それぞれ出力端子にVOUT1、VOUT2として出力する。
【0041】
<A側:2次積分フェーズ/B側:サンプリングフェーズ>
図52に示すように、スイッチφ2a及びφ22aをONして、電荷をサンプリング容量CSa2と積分容量CI2とに分配する。同時に、スイッチφ1bdをONして、サンプリング容量CSb1及びCSb2を入力電圧VINで充電する。
【0042】
<A側:出力フェーズ/B側:1次積分フェーズ>
図53に示すように、スイッチφ2a及びφ23aをONして、サンプリング容量CSa1及びCSa2の端子電圧を、それぞれ出力端子にVOUT1、VOUT2として出力する。同時に、スイッチφ2b及びφ21bをONして、電荷をサンプリング容量CSb1及びCSb2と積分容量CI1とに分配する。
以上のように、A側、B側について積分・出力フェーズを並行して行うインターリーブ動作となる。
【0043】
(第13実施形態)
図54に示すように、第13実施形態の変調器22は、第10実施形態と同様に、第12実施形態の積分器21を差動で2つ備え、一方を図示している積分器21(+)とし、他方を、図示を省略している積分器21(-)としている。積分器21(+)の出力電圧はVOUT1+、VOUT2+であり、積分器21(-)の出力電圧はVOUT1-、VOUT2-である。出力端子VOUT1+と出力端子VOUT2-とは短絡されて、差動入力の量子化器18の一方の入力端子に入力され、出力端子VOUT2+と出力端子VOUT1-も同様に短絡されて、量子化器18の他方の入力端子に入力されている。
【0044】
(第14実施形態)
図55に示すように、第14実施形態の変調器23は、第13実施形態の積分器21の入力側に、第3実施形態の変調器8と同様のアクティブ型積分器9を加えたものである。
【0045】
(その他の実施形態)
図8に示す変調器1において、積分器2と量子化器3との間に2次側の積分器を追加し、DAC4の出力を2次側の積分器の入力側にフィードバックさせる経路を追加しても良い。
また、上記の構成に対し、図10に示すように、1次側となる積分器2の前段にアクティブ型の積分器を追加することを想定すると、アクティブ型の積分器が1次となり、積分器2が2次、上記2次側の積分器が3次となる。この場合には、2次、3次側の積分器の入力側に、上記と同様のフィードバックさせる経路を追加しても良い。
【0046】
本件は、特許請求の範囲に記載の発明に加え、以下のような発明を含む。
[1]
パッシブ型積分器(2、11,12、15,16、21)を備えて構成される変調器であって、
前記パッシブ型積分器は、
1つ以上のサンプリング容量(C、CSa、CSb、CSa1、CSa2、CSb1、CSb2)と、
1つ以上の積分容量(C、CI1、CI2)と、
入力端子(VIN)、前記各容量及び出力端子(VOUT)間の接続状態を変更するために用いられる複数のスイッチ(φ、φ1d、φ1ad、φ1bd、φ、φ21、φ22、φ21a、φ22a、φ21b、φ22b、φ23、φ23a、φ23b、φ)と、を備え、
前記複数のスイッチのON/OFFを制御することで、
前記サンプリング容量により入力電圧のサンプリングを行うサンプリングフェーズと、
前記サンプリング容量の電荷を前記積分容量と分配する積分フェーズと、
前記積分容量を前記出力端子より切り離した状態で、前記サンプリング容量の端子電圧を前記出力端子より出力させる出力フェーズとを実行する変調器。
[2]
1つのサンプリング容量(C)と、
第1及び第2積分容量(CI1、CI2)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記第1積分フェーズは、前記サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズは、前記サンプリング容量の電荷を、前記第1積分容量を分配経路より切り離した状態で前記第2積分容量と分配する[1]記載の変調器。
[3]
第1及び第2サンプリング容量(CS1、CS2)と、
1つの積分容量(C)と、を備え、
第1制御周期の前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと共に、前記第2サンプリング容量の電荷保持を行い、
前記積分フェーズ及び前記出力フェーズで前記第1サンプリング容量の電荷を前記積分容量と分配すると同時に、前記第2サンプリング容量の端子電圧を出力する処理を行い、
続く第2制御周期の前記サンプリング、前記積分及び前記出力の各フェーズでは、前記第1サンプリング容量と前記第2サンプリング容量とを入れ替えてそれぞれ同じ行程を行うことを繰り返し実行する[1]記載の変調器。
[4]
第1及び第2サンプリング容量(CSa、CSb)と、
第1及び第2積分容量(CI1、CI2)と、を備え、
第1制御周期では、前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと同時に、前記積分フェーズで、前記第1積分容量を分配経路より切り離した状態で前記第2サンプリング容量の電荷を前記第2積分容量と分配し、
続く第2制御周期では、前記積分フェーズで前記第1サンプリング容量の電荷を前記第1積分容量と分配すると同時に、前記出力フェーズで前記第2サンプリング容量による出力を行い、
次の第1及び第2制御周期では、前記第1サンプリング容量と前記第2サンプリング容量とをそれぞれ入れ替えて、それぞれ同じ行程を行うことを繰り返し実行する[1]記載の変調器。
[5]
前記第1及び第2サンプリング容量が、それぞれ2つの容量素子(CSa1、CSa2、CSb1、CSb2)で構成され、
第1及び第2出力端子(VOUT1、VOUT2)を備え、
前記出力フェーズでは、前記第1及び第2出力端子より、前記2つの容量素子の端子電圧を個別に出力する[4]記載の変調器。
[6]
第1及び第2サンプリング容量(CS1、CS2)と、
第1及び第2積分容量(CI1、CI2)と、
第1及び第2出力端子(VOUT1、VOUT2)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記サンプリングフェーズで前記第1及び第2サンプリング容量によりサンプリングを行い、
前記第1積分フェーズで、前記第1及び第2サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズで、前記第1サンプリング容量の電荷を前記第2積分容量と分配し、
前記出力フェーズでは、前記第1及び第2出力端子より、前記第1及び第2サンプリング容量の端子電圧を個別に出力する[1]記載の変調器。
[7]
前段より入力される電圧と前記出力端子の電圧とを加算する加算器(7)と、
前記出力端子の後段に接続される量子化器(3,18)とを備える[1]から[6]の何れか一に記載の変調器。
[8]
前記積分器(16)は、差動構成のものが2つ(16(+)、16(-)、21(+)、21(-))あり、
差動構成の量子化器(18)を備え、
前記2つの積分器の出力端子は、出力信号の符号が異なるものが互い直結された状態で、前記量子化器の各入力端子に接続されている[1]から[7]の何れか一に記載の変調器。
[9]
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える[1]から[8]の何れか一に記載の変調器。
【0047】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0048】
図面中、1はΔΣ型変調器、2は積分器、3は量子化器、4はD/Aコンバータ、5は減算器、Cはサンプリング容量、Cは積分容量、φ、φ1d、φ、φ22はスイッチを示す。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
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図22
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図55