特開 2024-82241 分割された選択ラインを含む半導体集積回路装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024082241

(43)【公開日】2024-06-19

(54)【発明の名称】分割された選択ラインを含む半導体集積回路装置及びその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240612BHJP

   H01L 21/336 20060101ALI20240612BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2023193125

(22)【出願日】2023-11-13

(31)【優先権主張番号】10-2022-0169938

(32)【優先日】2022-12-07

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】パク ジン ス

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER23

5F083GA06

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA11

5F083LA12

5F083LA16

5F083LA21

5F083MA06

5F083MA20

5F083PR05

5F083PR06

5F083PR36

5F083ZA28

5F101BA45

5F101BB02

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BH09

5F101BH15

(57)【要約】

【課題】分割された選択ラインを含む半導体集積回路装置を提供する。
【解決手段】本発明の一実施例に係る半導体集積回路装置は、第１の方向に沿って交互に積層される複数の絶縁膜及び複数の導電層を含む積層構造体と、前記複数の導電層の少なくとも一つの選択導電層、及び前記選択導電層と隣接している前記複数の絶縁膜を分割するように構成される分離構造体と、前記分離構造体と離隔して配置され、前記積層構造体内に形成される複数のチャンネル構造体と、前記分離構造体と一部が接し、前記積層構造体内に形成される少なくとも一つの境界チャンネル構造体と、を含むことができる。前記分離構造体により分割された前記選択導電層の切断面は、前記分離構造体により分割された前記複数の絶縁膜の切断面よりも、前記分離構造体の中心からさらに遠く位置し得る。
【選択図】図８

【特許請求の範囲】

【請求項1】

第１の方向に沿って交互に積層される複数の絶縁膜及び複数の導電層を含む積層構造体と、
前記複数の導電層の少なくとも一つの選択導電層、及び前記選択導電層と隣接している前記複数の絶縁膜を分割するように構成される分離構造体と
前記分離構造体と離隔して配置され、前記積層構造体内に形成される複数のチャンネル構造体と、
前記分離構造体と一部が接し、前記積層構造体内に形成される少なくとも一つの境界チャンネル構造体と、を含み、
前記分離構造体により分割された前記選択導電層の切断面は、前記分離構造体により分割された前記複数の絶縁膜の切断面よりも、前記分離構造体の中心からさらに遠く位置する、半導体集積回路装置。

【請求項2】

前記複数のチャンネル構造体及び前記境界チャンネル構造体の各々は、第１の方向に沿って延長される第１の導電型チャンネル層を含む、請求項１に記載の半導体集積回路装置。

【請求項3】

前記境界チャンネル構造体の前記チャンネル層の濃度は、前記複数のチャンネル構造体の前記チャンネル層の濃度と異なる、請求項２に記載の半導体集積回路装置。

【請求項4】

前記複数の導電層は、少なくとも一つのワードライン及び前記ワードラインの上部に位置する少なくとも一つのドレイン選択ラインを含み、
前記選択導電層は、前記少なくとも一つのドレイン選択ラインを含む、請求項１に記載の半導体集積回路装置。

【請求項5】

前記複数のチャンネル構造体の各々は、
前記複数の絶縁膜及び前記複数の導電層を貫通するように形成される円筒状のチャンネル層と、
前記チャンネル層の外周に形成されるメモリ膜と、
前記チャンネル層の上部に、前記チャンネル層と電気的に連結するように形成されるキャッピングパターンと、を含む、請求項１に記載の半導体集積回路装置。

【請求項6】

前記境界チャンネル構造体は、
前記複数の絶縁膜及び前記複数の導電層を貫通するように形成されるチャンネル層と、
前記チャンネル層の上部に形成されるメモリ膜と、
前記チャンネル層の外周に形成されるキャッピングパターンと、を含み、
前記境界チャンネル構造体の前記チャンネル層、前記メモリ膜及び前記キャッピングパターンの所定部分等は、前記分離構造体と直接接触される、請求項５に記載の半導体集積回路装置。

【請求項7】

前記複数のチャンネル構造体及び前記境界チャンネル構造体の前記キャッピングパターン等の各々は、第１の導電型の前記チャンネル層と反対である第２の導電型不純物を有する半導体層を含む、請求項６に記載の半導体集積回路装置。

【請求項8】

少なくとも一つのソース選択ライン、複数のワードライン、及び少なくとも一つのドレイン選択ラインの各々が、絶縁膜を挟んで第１の方向に積層されて構成される積層構造体と、
前記ソース選択ライン、前記複数のワードライン、及び前記ドレイン選択ラインと対向するように、前記積層構造体内に前記第１の方向に沿って延長される円筒状のチャンネル層を各々含む複数のチャンネル構造体と、
前記積層構造体内に形成され、前記ドレイン選択ラインを複数個に分離するように、前記複数のチャンネル構造体の少なくとも一つと接するように形成される分離構造体と、を含み、
前記分離構造体と直接的に接する前記ドレイン選択ラインの切断面、前記ドレイン選択ラインと隣接している前記絶縁膜の切断面、及び前記チャンネル構造体の切断面が提供され、
前記ドレイン選択ラインの切断面は、前記チャンネル構造体の切断面よりも、前記分離構造体の中心線を基準としてさらに遠く位置し、
前記分離構造体と接する前記チャンネル構造体の前記チャンネル層の不純物の濃度は、前記分離構造体と離隔した前記複数のチャンネル構造体の前記チャンネル層の不純物の濃度と異なる、半導体集積回路装置。

【請求項9】

前記分離構造体と接する前記チャンネル構造体の前記チャンネル層の不純物の濃度は、前記分離構造体と離隔した前記複数のチャンネル構造体の前記チャンネル層の不純物の濃度よりも相対的に高い、請求項８に記載の半導体集積回路装置。

【請求項10】

前記絶縁膜の切断面は、前記ドレイン選択ラインの切断面よりも、前記分離構造体の中心線を基準としてさらに近く位置する、請求項８に記載の半導体集積回路装置。

【請求項11】

前記ドレイン選択ラインは、前記第１の方向と交差する第２の方向に延長され、
前記分離構造体の平面構造は、前記第２の方向と交差する第３の方向に沿って延長され、前記第２の方向に延長される前記ドレイン選択ラインを分割し、
前記分離構造体の深さは、前記積層構造体の上部表面から、前記ドレイン選択ラインの底面までの長さを有する、請求項８に記載の半導体集積回路装置。

【請求項12】

前記複数のチャンネル構造体の各々は、
前記円筒状のチャンネル層の外周に形成されるメモリ膜と、
前記円筒状のチャンネル層内の下部空間に形成されるコア絶縁膜と、
前記円筒状のチャンネル内の上部空間に相当する前記コア絶縁膜の上部に形成されるキャッピングパターンと、を含む、請求項８に記載の半導体集積回路装置。

【請求項13】

前記チャンネル層は、前記コア絶縁膜の外周に位置する第１のチャンネル領域と、前記キャッピングパターンの外周に位置する第２のチャンネル領域と、を含み、
第１のチャンネル領域は、第１の導電型不純物を含む、請求項１２に記載の半導体集積回路装置。

【請求項14】

前記キャッピングパターン及び前記第２のチャンネル領域は、第１の導電型と反対である第２の導電型不純物を含む半導体層を含む、請求項１３に記載の半導体集積回路装置。

【請求項15】

複数の絶縁膜及び複数の導電層を交互に積層して、少なくとも一つのソース選択ライン、複数のワードライン及び少なくとも一つのドレイン選択ラインを含む積層構造体を形成するステップと、
前記積層構造体内に、円筒状のチャンネル層を各々含む複数のチャンネル構造体を形成するステップと、
前記積層構造体の前記ドレイン選択ライン及び前記複数のチャンネル構造体の少なくとも一つの一部を除去して、前記積層構造体内に分離ホールを形成するステップと、
前記分離ホールの側壁から露出された前記ドレイン選択ラインの切断面を所定の長さだけリセスするステップと、
前記分離ホールの側壁から露出された前記チャンネル構造体のチャンネル層に、第１の導電型不純物を選択的に注入するステップと、
前記分離ホール内に埋め込み絶縁膜を充填して、分離ホールを形成するステップと、を含む、半導体集積回路装置の製造方法。

【請求項16】

前記チャンネル構造体を形成するステップは、
前記積層構造体を貫通するチャンネルホールを形成するステップと、
前記チャンネルホールの側壁に沿ってメモリ膜を形成するステップと、
前記メモリ膜の側壁に沿って第１の濃度の第１の導電型不純物を含むチャンネル層を形成するステップと、
前記チャンネル層で取り囲まれた前記チャンネルホール内にコア絶縁膜を充填するステップと、
前記チャンネルホール内の前記コア絶縁膜の上部に、第１の導電型と反対である第２の導電型不純物を含む半導体層を埋め込み、キャッピングパターンを形成するステップと、を含む、請求項１５に記載の半導体集積回路装置の製造方法。

【請求項17】

第１の導電型はｐ型であり、第２の導電型はｎ型である、請求項１５に記載の半導体集積回路装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路装置及びその製造方法に関し、より詳しくは、分割された選択ラインを含む半導体集積回路装置及びその製造方法に関する。

【背景技術】

【0002】

半導体メモリ装置の集積度を向上させるための方案として、３次元半導体メモリ装置が導入された。３次元半導体メモリ装置は、複数のメモリセルを３次元的に配列して、基板の単位面積当たりメモリセルが占有する面積を減少させることにより、集積度を向上させるための努力を持続している。

【0003】

代表的な３次元メモリ装置である３Ｄナンド（ＮＡＮＤ）メモリ装置は、限定された空間、例えば、メモリブロック内により多くの数のメモリセルストリング（memory cell string）が配置されることが要求されている。さらに、当該メモリブロック内に集積されたメモリセルストリングの選択的な駆動のために、メモリブロックの構成要素の一つである選択ライン等の分割が要求されている。

【0004】

最近、選択ラインの分割のために、積層構造体内に所定の深さの分離構造体を形成している。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施例等は、動作信頼性及び集積度を改善できる半導体集積回路装置及びその製造方法を提供するものである。

【課題を解決するための手段】

【0006】

本発明の一実施例に係る半導体集積回路装置は、第１の方向に沿って交互に積層される複数の絶縁膜及び複数の導電層を含む積層構造体と、前記複数の導電層の少なくとも一つの選択導電層、及び前記選択導電層と隣接している前記複数の絶縁膜を分割するように構成される分離構造体と、前記分離構造体と離隔して配置され、前記積層構造体内に形成される複数のチャンネル構造体と、前記分離構造体と一部が接し、前記積層構造体内に形成される少なくとも一つの境界チャンネル構造体と、を含むことができる。前記分離構造体により分割された前記選択導電層の切断面は、前記分離構造体により分割された前記複数の絶縁膜の切断面よりも、前記分離構造体の中心からさらに遠く位置し得る。

【0007】

前記複数のチャンネル構造体及び前記境界チャンネル構造体の各々は、前記第１の方向に沿って延長される第１の導電型チャンネル層を含むことができる。

【0008】

例示的な実施例として、前記境界チャンネル構造体の前記チャンネル層の濃度は、前記複数のチャンネル構造体の前記チャンネル層の濃度と異なることができる。

【0009】

本発明の一実施例に係る半導体集積回路装置は、少なくとも一つのソース選択ライン、複数のワードライン、及び少なくとも一つのドレイン選択ラインの各々が、絶縁膜を挟んで第１の方向に積層されて構成される積層構造体と、前記ソース選択ライン、前記複数のワードライン、及び前記ドレイン選択ラインと対向するように、前記積層構造体内に、前記第１の方向に沿って延長される円筒状のチャンネル層を各々含む複数のチャンネル構造体と、第１の方向と垂直をなす第２の方向に延長される前記ドレイン選択ライン、及び前記複数のチャンネル構造体の少なくとも一つの一部を切断するように構成される分離構造体と、を含むことができる。前記ドレイン選択ラインの切断面は、前記分離構造体により切断された前記チャンネル構造体の切断面よりも、前記分離構造体の中心線を基準として外側に位置し得る。前記分離構造体により一部が切断された前記チャンネル構造体の前記チャンネル層の不純物の濃度は、前記分離構造体と離隔した前記複数のチャンネル構造体の前記チャンネル層の不純物の濃度よりも、相対的に高いことができる。このとき、前記分離構造体により切断される前記絶縁膜の切断面は、前記ドレイン選択ラインの切断面よりも、前記分離構造体の中心線を基準としてさらに内側に位置し得る。

【0010】

前記分離構造体の平面は、前記第２の方向と交差する第３の方向に沿って延長され、前記分離構造体の深さは、前記メモリブロックの上部表面から前記ドレイン選択ラインの底面までの長さを有することができる。

【0011】

前記複数のチャンネル構造体の各々は、前記円筒状のチャンネル層の外周を取り囲むように構成されるメモリ膜と、前記円筒状のチャンネル層内の下部空間に充填されるコア絶縁膜と、前記円筒状のチャンネル層内の前記コア絶縁膜の上部に位置し、前記円筒状のチャンネル層とコンタクトされるキャッピングパターン（capping pattern）と、を含むことができる。

【0012】

前記チャンネル層は、第１の導電型不純物を含む半導体層を含み、前記キャッピングパターンは、前記第１の導電型と反対である第２の導電型不純物を含むことができる。

【0013】

本発明の一実施例に係る半導体集積回路装置の製造方法は、次の通りである。まず、複数の絶縁膜及び複数の導電層を交互に積層し、少なくとも一つのソース選択ライン、複数のワードライン及び少なくとも一つのドレイン選択ラインを含む積層構造体を形成できる。前記積層構造体内に、円筒状のチャンネル層を各々含む複数のチャンネル構造体を形成できる。前記積層構造体の前記ドレイン選択ライン及び前記複数のチャンネル構造体の少なくとも一つの一部が切断されるように、前記積層構造体内に分離ホールを形成できる。前記分離ホールの側壁から露出された前記ドレイン選択ラインを所定の長さだけリセス（recess）できる。前記分離ホールの側壁から露出された前記切断されたチャンネル構造体のチャンネル層に、第１の導電型不純物を選択的に注入できる。前記分離ホール内に埋め込み絶縁膜を充填して分離構造体を形成できる。

【発明の効果】

【0014】

本実施例等によれば、分離構造体を形成する際に、導電層及び絶縁膜間のエッチング不均一により、分離構造体の側壁面から露出された導電層等（例えば、ドレイン選択ライン用導電層等）を所定の長さだけリセスさせることができる。これにより、分離構造体の側壁面に発生し得るダメージを減少させることができる。

【0015】

また、分離構造体により切断された境界チャンネル構造体のチャンネル層にホウ素イオン（boron ion）を注入して、境界チャンネル構造体と連結される選択トランジスタの特性を補償できる。

【図面の簡単な説明】

【0016】

【図1】本発明の一実施例に係る３次元半導体メモリ装置のメモリブロックの一例を示す概略回路図である。

【図2】本発明の一実施例に係るメモリブロックを示す概略平面図である。

【図3】図２のＩ－Ｉ'線に沿った断面図である。

【図4】本発明の一実施例に係るチャンネル構造体を示す平面図である。

【図5】本発明の一実施例に係る分離構造体を備える境界チャンネル構造体を示す平面図である。

【図6】本発明の一実施例に係る分離ホールの形成直後の分離ホールを示す概略断面図である。

【図7】本発明の一実施例に係るリセス工程の遂行後の分離ホールを示す概略断面図である。

【図8】本発明の一実施例に係る分離構造体を備える境界チャンネル構造体を示す平面図である。

【図9】本発明の一実施例に係る境界チャンネル構造体を示す概略斜視図である。

【図10a】本発明の一実施例に係る半導体集積回路装置の製造方法を説明するための各工程別断面図である。

【図10b】本発明の一実施例に係る半導体集積回路装置の製造方法を説明するための各工程別断面図である。

【図10c】本発明の一実施例に係る半導体集積回路装置の製造方法を説明するための各工程別断面図である。

【図10d】本発明の一実施例に係る半導体集積回路装置の製造方法を説明するための各工程別断面図である。

【発明を実施するための形態】

【0017】

本発明の利点や特徴、そしてそれらを達成する方法は、添付図面と共に詳細に後述する実施例等を参照すれば明確になる。しかしながら、本発明は、以下で開示している実施例等に限定されず、互い異なる多様な形態で具現化できる。ただし、本実施例は、本発明の開示が完全になるようにし、本発明が属する技術の分野における通常の知識を有する者に発明のカテゴリを正確に認識させるために提供されるものであり、本発明は請求の範囲のカテゴリにより定義されるだけである。図において、層及び領域の大きさ及び相対的な大きさは、説明の明瞭性のために誇張されたものであり得る。明細書の全般に渡り、同じ参照符号は同じ構成要素を称する。

【0018】

図１は、本発明の一実施例に係る３次元半導体メモリ装置のメモリブロックの一例を示す概略回路図である。

【0019】

図１を参照すれば、３次元半導体メモリ装置は、メモリセルアレイ及びメモリセルアレイを駆動させるための制御回路ブロックを含むことができる。メモリセルアレイ及び制御回路ブロックは、水平的に配置されてもよく、垂直的に配置されてもよい。

【0020】

一実施例に係るメモリセルアレイは、少なくとも一つのメモリブロックＢＬＫを含むことができる。例えば、メモリブロックＢＬＫは、複数のメモリセルＭＣ０～ＭＣｎを含むことができる。メモリブロックを構成する複数のメモリセルＭＣ０～ＭＣｎは、単一の動作によりデータの削除（erase）を同時に遂行できる。

【0021】

メモリブロックＢＬＫは、複数のワードラインＷＬ０～ＷＬｎ及び複数のビットラインＢＬ０～ＢＬｍを含むことができ、複数のワードラインＷＬ０～ＷＬｎ及び複数のビットラインＢＬ０～ＢＬｍ間で複数のメモリセルが生成され得る。

【0022】

一実施例として、メモリブロックＢＬＫは、複数のメモリセルストリングＣＳを含むことができる。各々のメモリセルストリングＣＳは、直列に連結された少なくとも一つのソース選択トランジスタＳＳＴ１～ＳＳＴ３、複数のメモリセルＭＣ０～ＭＣｎ、及び少なくとも一つのドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３、ＤＳＴ２１～ＤＳＴ２３を含むことができる。例示的な実施例として、少なくとも一つのソース選択トランジスタＳＳＴ１～ＳＳＴ３、複数のメモリセルＭＣ０～ＭＣｎ、及び少なくとも一つのドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３、ＤＳＴ２１～ＤＳＴ２３は、共通ソースラインＣＳＬ及びビットラインＢＬ間に直列に連結され得る。一例として、メモリセルストリングＣＳを構成するソース選択トランジスタＳＳＴ１～ＳＳＴ３、複数のメモリセルＭＣ、及びドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３は、一つのチャンネル層を共有できる。

【0023】

ソース選択トランジスタＳＳＴ１～ＳＳＴ３のゲートは、ソース選択ラインＳＳＬと連結されて駆動できる。複数のメモリセルＭＣ０～ＭＣｎは、複数のワードラインＷＬ０～ＷＬｎと各々連結されてデータを格納できる。ドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３、ＤＳＴ２１～ＤＳＴ２３のゲートは、ドレイン選択ラインＤＳＬと各々連結され得る。図１において、ソース選択ライン及びドレイン選択ラインの個数は、デバイスの仕様によって変更し得る。

【0024】

一実施例として、ビットラインＢＬ０及び共通ソースラインＣＳＬ間に、第１のメモリセルストリングＣＳ１及び第２のメモリセルストリングＣＳ２が連結され得る。第１のメモリセルストリングＣＳ１のメモリセルＭＣ０～ＭＣｎ及び第２のメモリセルストリングＣＳ２のメモリセルＭＣ０～ＭＣｎは、同じワードラインＷＬ０～ＷＬｎにより制御されるため、第１のメモリセルストリングＣＳ１及び第２のメモリセルストリングＣＳ２は、互いに並列に連結され得る。

【0025】

同じビットライン（ＢＬ０～ＢＬｍの一つ）に連結された第１のメモリセルストリングＣＳ１及び第２のメモリセルストリングＣＳ２の同時駆動を防止するために、ドレイン選択ラインＤＳＬは、第１のドレイン選択ライングループＤＳＬ１及び第２のドレイン選択ライングループＤＳＬ２に分割され得る。これにより、第１のメモリセルストリングＣＳ１は、第１のドレイン選択ライングループＤＳＬ１により制御され、第２のメモリセルストリングＣＳ２は、第１のドレイン選択ライングループＤＳＬ１と分離された第２のドレイン選択ラインＤＳＬ２により制御される。

【0026】

例示的な実施例として、第１のメモリセルストリングＣＳ１及び第２のメモリセルストリングＣＳ２の各々が、第１乃至第３のドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３を含む場合、分割された第１及び第２のドレイン選択ライングループＤＳＬ１、ＤＳＬ２は、第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃを各々含むことができる。

【0027】

一方、ビットラインＢＬは、それと連結されたメモリセルストリングＣＳのメモリ動作を遂行するための多様な電圧を受信できる。共通ソースラインＣＳＬは、選択されたメモリセルストリングＣＳに格納されたデータをディスチャージするための電圧が提供され得る。例示的な実施例として、共通ソースラインＣＳＬは、半導体基板に形成される導電ラインであるか、或いは、別の導電層を含むことができる。

【0028】

図２は、本発明の一実施例に係るメモリブロックを示す概略平面図である。図３は、図２のＩ－Ｉ'線に沿った断面図である。

【0029】

図２及び図３を参照すれば、メモリブロックＢＬＫは、積層構造体ＳＴ、複数のチャンネル構造体ＣＨＰ及び複数のビットラインＢＬを含むことができる。

【0030】

積層構造体ＳＴは、ソース選択ラインＳＳＬ、複数のワードラインＷＬ０～ＷＬｎ及びドレイン選択ラインＤＳＬを、図面の第１の方向Ｄ１に沿って順次積層できる。ソース選択ラインＳＳＬ、複数のワードラインＷＬ０～ＷＬｎ及びドレイン選択ラインＤＳＬは、絶縁膜を挟んで各々オーバーラップできる。

【0031】

例示的な実施例として、図面の第１の方向Ｄ１は、基板（図示せず）の上部表面に対して垂直方向又は積層方向として定義できる。第２の方向Ｄ２は、第１の方向Ｄ１に対して垂直をなす基板の上部表面と平行な方向の一つとして、例えば、ロー（row）方向に相当し得る。第３の方向Ｄ３は、基板の上部表面と平行な方向の一つとして、第１の方向Ｄ１及び第２の方向Ｄ２に対して垂直をなすコラム（column）方向に相当し得る。以下の実施例において、「平面」とは、第２の方向Ｄ２及び第３の方向Ｄ３に各々延長される面を指すことができる。また、第１乃至第３の方向Ｄ１～Ｄ３に各々延長される平面等により、メモリ装置の３次元的構造が限定される。

【0032】

例示的な実施例として、ソース選択ラインＳＳＬは、例えば、第１乃至第３のサブソース選択ラインＳＳＬａ、ＳＳＬｂ、ＳＳＬｃを含むことができ、ドレイン選択ラインＤＳＬは、例えば、第１乃至第３のサブドレイン選択ラインＤＳＬａ、ＤＳＬｂ、ＤＳＬｃを含むことができる。第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃ、複数のワードラインＷＬ０～ＷＬｎ、第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃは、各々第１の絶縁膜１１０を挟んで交互に順次積層できる。第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃ、複数のワードラインＷＬ０～ＷＬｎ、第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃは、例えば、第２及び第３の方向Ｄ２、Ｄ３に各々延長され得る。

【0033】

例示的な実施例として、メモリセルＭＣ０～ＭＣｎを選択する複数のワードラインＷＬ０～ＷＬｎは、第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃ、及び第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃよりも、高い電圧を伝達できる。これにより、複数のワードラインＷＬ０～ＷＬｎの厚さは、第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃの厚さ、及び第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃの厚さよりも、大きいことができる。

【0034】

第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃ、複数のワードラインＷＬ０～ＷＬｎ、及び第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃの各々は、少なくとも一つの導電薄膜を含むことができる。他の一例として、第１乃至第３のサブソース選択ラインＳＳＬａ～ＳＳＬｃ、複数のワードラインＷＬ０～ＷＬｎ、及び第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃの各々は、バリア膜及び導電薄膜の積層膜を含むことができる。導電薄膜は、タングステン（Ｗ）のような金属膜であり得るが、タングステンの以外に多様な金属膜を使用してもよい。

【0035】

積層構造体ＳＴは、スリット構造体ＳＩにより区画され、メモリブロックＢＬＫを限定できる。スリット構造体ＳＩは、例えば、絶縁プラグ形状を有することのできるが、これに限定されるものではない。

【0036】

また、本実施例の積層構造体ＳＴは、ドレイン選択ラインＤＳＬ及びビットライン間を絶縁させるための少なくとも一つの層間絶縁膜をさらに含むことができる。

【0037】

一実施例として、積層構造体ＳＴは、第１及び第２の層間絶縁膜１２０、１６５を含むことができ、第１及び第２の層間絶縁膜１２０、１６５は、第１の絶縁膜１１０の厚さよりも大きい厚さを有することができる。

【0038】

例えば、第１の層間絶縁膜１２０は、複数のチャンネル構造体ＣＨＰの上部領域を取り囲むように構成できる。第２の層間絶縁膜１６５は、チャンネル構造体ＣＨＰの上部表面及びビットラインＢＬを連結させるためのコンタクトプラグＣＴを含むことができる。

【0039】

ビットラインＢＬは、例えば、第２の方向Ｄ２に沿って複数個が一定の間隔を置いて平行に配列され得る。例えば、一つのチャンネル構造体ＣＨＰ上に複数のビットラインＢＬａ、ＢＬｂ、ＢＬｃをオーバーラップできるが、オーバーラップされる複数のビットラインＢＬａ、ＢＬｂ、ＢＬｃの一つとコンタクトプラグＣＴにより電気的に連結され得る。

【0040】

複数のチャンネル構造体ＣＨＰは、積層構造体ＳＴ内に形成できる。例示的な実施例として、複数のチャンネル構造体ＣＨＰは、互いに最小線幅を保持しながら、できるだけ多くの数で積層構造体ＳＴ内に集積できる。本実施例のチャンネル構造体ＣＨＰは、図２に示すように、最大個数が集積されるように、第２の方向Ｄ２及び第３の方向Ｄ３の各々に対して多様な規則により配列できる。各々のチャンネル構造体ＣＨＰは、積層構造体ＳＴを垂直に貫通するように形成できる。

【0041】

図４は、本発明の一実施例に係るチャンネル構造体を示す平面図である。参考として、図４は、ビットラインを省略した図２のＡ部分の平面構造である。

【0042】

チャンネル構造体ＣＨＰの各々は、積層構造体ＳＴ内に円筒状で形成できる。チャンネル構造体ＣＨＰは、積層構造体ＳＴ内を貫通するように形成された円筒状のチャンネルホールＨ１内に具備できる。各々のチャンネル構造体ＣＨＰ及びその外周に位置した積層構造体ＳＴの導電層等（例えば、ソース選択ライン、ワードライン及びドレイン選択ライン）が、図１のメモリセルストリングを構成できる。

【0043】

各々のチャンネル構造体ＣＨＰは、図３及び図４に示すように、メモリ層１３０、チャンネル層１４０、コア絶縁膜１４５及びキャッピングパターン１５０を含むことができる。

【0044】

メモリ層１３０は、チャンネル構造体ＣＨＰが形成されるチャンネルホールＨ１の側壁面に沿って形成できる。メモリ層１３０は、ブロッキング絶縁膜１３２、データ格納膜１３４及びトンネル絶縁膜１３６を含むことができる。ブロッキング絶縁膜１３２は、チャンネルホールＨ１の内側壁に沿って形成できる。データ格納膜１３４は、ブロッキング絶縁膜１３２の内側表面に沿って形成できる。データ格納膜１３４は、ファウラーノルドハイム（Fowler-Nordheim）方式により電荷を格納できる物質膜、例えば、電荷トラップ膜（charge trap film）を含むことができる。或いは、データ格納膜１３４は、対応する導電層（例えば、ソース選択ライン、ワードライン又はドレイン選択ライン）及びチャンネル層１４０の電界により抵抗特性が可変する物質であり得る。一実施例として、データ格納膜１３４は、シリコン窒化膜、相変化物質膜又はナノドット（nanodot）物質を含むことができる。トンネル絶縁膜１３６は、データ格納膜１３４の内側壁に沿って形成できる。トンネル絶縁膜１３６は、対応する導電層に電圧が印加される際に、電荷がトンネルリングできる厚さで形成できる。例示的な実施例として、ブロッキング絶縁膜１３２及びトンネル絶縁膜１３６は、シリコン酸化膜で形成できる。

【0045】

チャンネル層１４０は、メモリ層１３０の内側壁に沿って形成できる。これにより、チャンネル層１４０もチャンネルホールＨ１のような円筒状で構成できる。チャンネル層１４０は、半導体層を含むことができる。例示的な実施例として、チャンネル層は、導電型不純物を含む半導体層を含むことができる。半導体層は、シリコン、ポリシリコン又はシリコンゲルマニウムを含むことができる。チャンネル層１４０は、第１の濃度を有する第１の導電型不純物、例えば、ｐ型不純物を含むことができる。第１の導電型不純物は、例えば、ホウ素（Ｂ）を含むことができる。チャンネル層１４０の第１の導電型不純物の濃度は、メモリセルストリングを構成するトランジスタの閾値電圧の濃度を考慮して設定できる。

【0046】

コア絶縁膜１４５及びキャッピングパターン１５０により、チャンネルホールＨ１を埋め込むことができる。例示的な実施例として、コア絶縁膜１４５は、チャンネルホールＨ１の大部分の空間を埋め込むことができる。キャッピングパターン１５０は、コア絶縁膜１４５の上部のチャンネルホールＨ１の空間を埋め込むことができる。コア絶縁膜１４５は、キャッピングパターン１５０の下部に相当するチャンネルホールＨ１の下部空間を埋め込むことができる。コア絶縁膜１４５は、例えば、空間の埋め込み性に優れた低誘電率絶縁膜を含むことができる。

【0047】

例示的な実施例として、キャッピングパターン１５０は、第１の層間絶縁膜１２０内に位置し得る。例えば、キャッピングパターン１５０は、層間絶縁膜間に限定されたチャンネルホールＨ１の上部空間に形成できる。例えば、キャッピングパターン１５０の底面は、第１のサブドレイン選択ラインＤＳＬａの上部表面よりも上方に位置し得る。キャッピングパターン１５０は、第１の導電型と反対である第２の導電型不純物を含む半導体層を含むことができる。例示的な実施例として、キャッピングパターン１５０は、高農度のｎ型不純物、例えば、リン（Ｐ）イオンを含むことができる。キャッピングパターン１５０は、実質的にビットライン及びメモリセルストリングを電気的に連結させるドレインコンタクト部に相当し得る。

【0048】

また、チャンネル層１４０は、コア絶縁膜１４５の側壁と接する第１のチャンネル領域１４０ａと、キャッピングパターン１５０の側壁と接する第２のチャンネル領域１４０ｂとを含むことができる。第１のチャンネル領域１４０ａは、メモリセルストリングを構成するトランジスタ等の実質的なチャンネルとして動作するため、第１の導電型不純物を含むことができる。反面、第２のチャンネル領域１４０ｂは、蒸着当時には第１の導電型を有するが、キャッピングパターン１５０と接するため、キャッピングパターン１５０から拡散した高農度の第２の導電型不純物の流入により、第２の導電型を有することができる。

【0049】

一方、メモリブロックＢＬＫは、ドレイン選択ラインＤＳＬを複数のドレイン選択ライングループに分割する少なくとも一つの分離構造体１７０を含むことができる。

【0050】

図５は、本発明の一実施例に係る分離構造体を備える境界チャンネル構造体を示す平面図である。図６は、本発明の一実施例に係る分離ホールの形成直後の分離ホールを示す概略断面図である。図７は、本発明の一実施例に係るリセス工程の遂行後の分離ホールを示す概略断面図である。参考として、図５乃至図７では、説明の便宜のために、ビットラインの構造を省略した。

【0051】

図２乃至図４を参照すれば、分離構造体１７０の平面構造は、ドレイン選択ラインＤＳＬを第２の方向Ｄ２に対して分離できるように、第２の方向Ｄ２に対して実質的に垂直な第３の方向Ｄ３に沿って延長できる。また、分離構造体１７０の断面構造は、図３に示すように、ドレイン選択ラインＤＳＬのみが分離されるように、積層構造体ＳＴの上部から所定の深さで形成できる。

【0052】

例示的な実施例として、分離構造体１７０は、ドレイン選択ラインＤＳＬを、第１のドレイン選択ライングループＤＳＬ１及び第２のドレイン選択ライングループＤＳＬ２に分割できる。第１のドレイン選択ライングループＤＳＬ１及び第２のドレイン選択ライングループＤＬＳ２が同等の機能を遂行できるように、分離構造体１７０は、メモリブロックＢＬＫ、すなわち、メモリブロックＢＬＫの形態に限定された積層構造体ＳＴの中心部に位置し得る。

【0053】

例えば、ドレイン選択ラインＤＳＬが第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃからなる場合、第１のドレイン選択ライングループＤＳＬ１及び第２のドレイン選択ライングループＤＬＳ２も、第１乃至第３のサブドレイン選択ラインＤＳＬａ～ＤＳＬｃからなる。

【0054】

従来の分離構造体は、チャンネル構造体の未形成領域に形成されたが、メモリ装置の集積度を減少させる要因になった。

【0055】

一方、他の方案として、分離構造体がチャンネル構造体の一部を占有するように構成することにより、集積度を高める方案が提案された。しかし、分離構造体が具備されたチャンネル構造体（以下、境界チャンネル構造体）の場合、一部の面積が分離構造体によりロスされるため、定常的な構造を有するノーマル（normal）チャンネル構造体と異なる機能を持つので、ダミーチャンネル構造体として分類された。しかし、高い集積度の要求により、ダミーチャンネル構造体を構成するトランジスタ等の特性を調節することで、境界チャンネル構造体も、メモリセルストリングの一部として使用するための努力を持続している。

【0056】

本実施例に係る半導体集積回路装置は、分離構造体により一部が切断された境界チャンネル構造体ＣＨＰＢの電気的な特性をさらに補償することで、集積度を改善させる技術を提供する。

【0057】

一実施例に係る分離構造体１７０は、積層構造体ＳＴ内に所定の深さで形成される分離ホールＨ２と、分離ホールＨ２内に形成される埋め込み絶縁膜１７１とを含むことができる。分離ホールＨ２の底面は、最下部のドレイン選択ライン及び最上部のワードライン間に位置し得る。例えば、分離ホールＨ２の底面の第３のサブドレイン選択ラインＤＳＬｃ及び第ｎのワードラインＷＬｎ間の第１の絶縁膜１１０内に位置し得る。

【0058】

埋め込み絶縁膜１７１は、コア絶縁膜１４５と同じ物質を含んだり、埋め込み性に優れた絶縁膜で形成したりできる。

【0059】

また、図５を参照すれば、本実施例の分離構造体１７０の側壁面１７０Ｓから露出されたサブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１は、分離構造体の側壁面１７０Ｓから露出された第１の絶縁膜１１０の切断面Ｅ２よりも後退（pull-back）させることができる。換言すれば、分離構造体１７０の中心部１７０Ｃを基準として、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１が、第１の絶縁膜１１０の切断面Ｅ２よりもさらに遠く位置し得る。

【0060】

サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１が、第１の絶縁膜１１０の切断面Ｅ２よりも後退しているので、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１及び第１の絶縁膜１１０の切断面Ｅ２間にギャップｇが発生し得る。ギャップｇは、後続に進行される埋め込み絶縁膜１７１により充填され得る。

【0061】

こうした分離構造体１７０の側壁面の構造変更により、分離構造体の形成による寄生電界パス、及びこれによる漏れ電流の発生に従うダメージを低減できる。

【0062】

より具体的に説明すれば、分離構造体１７０を形成するための分離ホールＨ２は、図６に示すように、積層構造体ＳＴの上部領域、すなわち、第２の層間絶縁膜１６５、第１の層間絶縁膜１２０、導電層を含むサブドレイン選択ラインＤＳＬａ～ＤＳＬｃ及び導電層間の第１の絶縁膜１１０を順次エッチングして形成できる。

【0063】

第２の層間絶縁膜１６５、第１の層間絶縁膜１２０、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃ及び第１の絶縁膜１１０の物性が異なるため、各々の物質に対して優れたエッチング特性を持つエッチング媒体を利用して、分離ホールＨ２を形成するためのエッチング工程を進行しても、図６に示すように、分離ホールＨ２の側壁はデコボコした形状を有することになる。特に、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃを構成する導電層がタングステンのような金属膜からなるので、絶縁膜１１０、１２０、１６５に比べて、エッチング速度が遅いことがある。特に、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃと隣接している第１の絶縁膜１１０は、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃに比べて薄膜で形成され得る。このような理由により、分離ホールＨ２を形成するためのエッチング直後、図６に示すように、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１が、絶縁膜１１０、１２０、１６５の切断面Ｅ２よりも、分離ホールＨ２内にさらに突出され得る。

【0064】

分離ホールＨ２の側壁面において、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１の不均一な突出は、第１の絶縁膜１１０内に残存するエッチング残存物等と共に寄生電界を誘発させ、これにより、以後、分離構造体１７０内にヒューム（hume）によるダメージを誘発させる。

【0065】

本実施例によれば、図７に示すように、分離ホールＨ２の側壁面１７０Ｓにより不均一に突出されたサブドレイン選択ラインＤＳＬａ～ＤＳＬｃを一定の長さだけリセスできる。これにより、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１が、第１の絶縁膜１１０の切断面Ｅ２よりも、分離ホールＨ２の中心線（１７０Ｃ、又は分離構造体の中心）を基準として外側に位置し得る。すなわち、分離ホールＨ２の中心線１７０Ｃ及びサブドレイン選択ラインの切断面Ｅ１間の距離ｄ１が、分離ホールＨ２の中心線１７０Ｃ及び第１の絶縁膜１１０の切断面Ｅ２間の距離ｄ２よりも大きいことができる。

【0066】

これにより、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１が、第１の絶縁膜１１０の介在なしに直接的に露出されることにより発生する寄生電界の発生を防止することで、分離構造体１７０内のダメージを防止できる。さらには、突出されたサブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１間のショット（short）問題も防止できる。

【0067】

また、本実施例において、分離ホールＨ２の中心線１７０Ｃ及び分離構造体１７０の中心線１７０Ｃは、同じ線であることが分かる。

【0068】

図８は、本発明の一実施例に係る境界チャンネル構造体を示す平面図である。図９は、本発明の一実施例に係る境界チャンネル構造体を示す概略斜視図である。

【0069】

前述したように、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの切断面Ｅ１のリセスにより、分離構造体１７０の側壁面で発生する電気的な問題は解決できた。

【0070】

しかし、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃの面積（又は大きさ）の変化により、境界チャンネル構造体ＣＨＰＢのドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３のゲートの有効面積を減少させることができる。

【0071】

一般に、ゲートの有効面積、すなわち、ゲートの大きさが減少する場合、トランジスタの閾値電圧（threshold voltage）が変化することにより、トランジスタの誤動作を誘発させる。すなわち、分離構造体１７０内の電気的な問題を低減するためのサブドレイン選択ラインＤＳＬａ～ＤＳＬｃのリセス工程により、境界チャンネル構造体ＣＨＰＢの動作条件が変化し得る。

【0072】

これにより、本実施例では、境界チャンネル構造体ＣＨＰＢの動作条件を補償するために、図８及び図９に示すように、分離ホールＨ２により露出されたチャンネル層１４０の濃度を調節できる。

【0073】

例示的な実施例として、分離ホールＨ２により露出されたチャンネル層１４０に、第２の濃度を有する第１の導電型不純物をさらに注入できる。第２の濃度は、ノーマルチャンネル構造体ＣＨＰの第１のチャンネル領域１４０ａの濃度に対して、同一又は異なることができる。例えば、第２の濃度は、サブドレイン選択ラインＤＳＬａ～ＤＳＬｃのリセス程度（又は、ギャップｇの体積）、及び境界チャンネル構造体ＣＨＰＢを構成するドレイン選択トランジスタ等の動作特性を全部考慮して設定できる。しかし、第１の濃度及び第２の濃度は、一般に低濃度として分類されたものであり得る。また、さらに注入される第１の導電型不純物は、例えば、ホウ素（Ｂ）であり得る。

【0074】

また、第１の導電型不純物の追加イオン注入は、露出されたチャンネル層１４０の全体に実施されるが、実質的にドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３のチャンネル層１４０ｃに相当する第１のチャンネル領域１４０ａの濃度のみを変化させることができる。例えば、境界チャンネル構造体ＣＨＰＢのチャンネル層１４０ｃの不純物の濃度を上昇させることで、ドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３の動作特性を改善させることができる。

【0075】

前述したように、キャッピングパターン１５０周辺の第２のチャンネル領域１４０ｂは、第１のチャンネル領域１４０ａと反対である高農度の第２の導電型不純物を含むので、第２の濃度を有する第１の導電型不純物がさらにイオン注入されても、第２のチャンネル領域１４０ｂの不純物の濃度は変化しない。

【0076】

このように、境界チャンネル構造体ＣＨＰＢにおいて、分離構造体１７０と対向する部分のチャンネル層１４０の濃度を調節して、境界チャンネル構造体ＣＨＰＢのドレイン選択トランジスタＤＳＴ１１～ＤＳＴ１３の動作特性を補償できる。

【0077】

図１０ａ乃至図１０ｄは、本発明の一実施例に係る半導体集積回路装置の製造方法を説明するための各工程別断面図である。

【0078】

図１０ａを参照すれば、下部構造物（図示せず）の上部に予備積層構造体ＰＳＴを形成できる。下部構造は、基板、周辺回路層又は共通ソース層を形成するための半導体層を含むことができる。

【0079】

予備積層構造体ＰＳＴは、第１の絶縁膜３１０及び犠牲膜３１２を交互に数回繰り返し積層して形成できる。犠牲膜３１２は、第１の絶縁膜３１０に対してエッチング選択比を有することができる。例えば、第１の絶縁膜３１０は、シリコン酸化膜を含むことができ、犠牲膜３１２は、第１の絶縁膜３１０とエッチング選択比が異なる第２の絶縁膜、例えば、シリコン窒化膜を含むことのできるが、ここに限定されるものである。このとき、予備積層構造体ＰＳＴの最上部に第１の絶縁膜３１０が位置し得る。

【0080】

予備積層構造体ＰＳＴの上部にハードマスクパターンＨＭを形成した後、エッチング工程を実施して、ハードマスクパターンＨＭ及び予備積層構造体ＰＳＴを貫通するチャンネルホールＨ１を形成できる。

【0081】

チャンネルホールＨ１の側壁に沿って、ブロッキング絶縁膜３３２、データ格納膜３３４及びトンネル絶縁膜３３６を順次形成して、メモリ層３３０を形成できる。続いて、メモリ層３３０の表面、例えば、トンネル絶縁膜３３６の表面に沿ってチャンネル層３４０を形成できる。チャンネル層３４０は、例えば、第１の濃度を有する第１の導電型不純物を含むことができる。第１の導電型は、例えばｐ型不純物、例えばホウ素イオンであり得る。また、前述したように、第１の濃度は、半導体製造工程において低濃度帯域として分類された不純物の濃度の一つであり得る。

【0082】

メモリ層３３０及びチャンネル層３４０で取り囲まれたチャンネルホールＨ１内にコア絶縁膜３４５を埋め込むことができる。例示的な実施例として、コア絶縁膜３４５は、チャンネルホールＨ１の全体に埋め込まれた後、上部表面から一定の深さだけエッチングされ、チャンネルホールＨ１の上部にグルーブ（図示せず）が提供され得る。グルーブ内にキャッピングパターン３５０が形成され、チャンネル構造体ＣＨＰを形成できる。キャッピングパターン３５０は、第２の導電型不純物を含む半導体パターンであり得る。キャッピングパターン３５０は、以後、ビットラインと実質的なコンタクトがなされる部分として、高濃度の不純物を含むことができる。例示的な実施例として、キャッピングパターン３５０は、ポリシリコン膜をグルーブ内に埋め込んだ後、第２の導電型不純物、すなわち高濃度のｎ型不純物を注入して形成できる。高農度のｎ型不純物を注入する過程において、キャッピングパターン３５０を取り囲むチャンネル層３４０の周辺に、ｎ型不純物が拡散され得る。

【0083】

これにより、チャンネル層３４０は、メモリセルストリングを構成するトランジスタのチャンネルとして用いられる部分である第１のチャンネル領域３４０ａと、キャッピングパターン３５０とコンタクトされる第２のチャンネル領域３４０ｂとに区分でき、第１のチャンネル領域３４０ａは、第１の濃度の第１の導電型を有し、第２のチャンネル領域３４０ｂは、第２の濃度の第２の導電型を有することができる。

【0084】

図１０ｂを参照すれば、ハードマスクパターンＨＭを公知の方式により除去できる。ハードマスクパターンＨＭの除去時、ハードマスクパターンＨＭと隣接しているメモリ層３３０が除去され得る。ハードマスクパターンＨＭの除去により、キャッピングパターン３５０及びキャッピングパターン３５０を取り囲む第２のチャンネル領域３４０ｂが外部に露出され得る。

【0085】

キャッピングパターン３５０を取り囲むように、第１の絶縁膜３１０の上部に第１の層間絶縁膜３６０を形成できる。その後、第１の層間絶縁膜３６０の上部に第２の層間絶縁膜３６５を形成できる。

【0086】

次に、予備積層構造体ＰＳＴの予定された領域の第２の層間絶縁膜３６５、第１の層間絶縁膜３６０、第１の絶縁膜３１０及び犠牲膜３１２をエッチングして、スリットＳを形成できる。スリットＳの側壁を通して、犠牲膜３１２を選択的に除去した後、犠牲膜３１２が除去された第１の絶縁膜３１０間の空間に導電層３８０を取り替える（replace）ことができる。一実施例として、導電層３８０は、導電特性及び埋め込み性に優れたタングステン（Ｗ）金属膜が用いられる。

【0087】

これにより、導電層３８０は、図３の少なくとも一つのサブソース選択ラインＳＳＬａ、ＳＳＬｂ、ＳＳＬｃ、複数のワードラインＷＬ０～ＷＬｎ、及び少なくとも一つのサブドレイン選択ラインＤＳＬａ、ＤＳＬｂ、ＤＳＬｃとして動作するようになる。

【0088】

本実施例は、犠牲膜３１２を選択的に除去した後、導電層３８０を取り替える工程に対して例示したが、犠牲膜３１２の代わりに、導電層を直接蒸着することもできる。

【0089】

予備積層構造体ＰＳＴは、スリットＳの形成により、メモリブロックの大きさに限定できる。また、導電層３８０の取り替え工程により、メモリブロックを形成するための積層構造体ＳＴを限定できる。

【0090】

図１０ｃを参照すれば、スリットＳ内に少なくとも一つの物質膜で埋め込んでスリット構造体３７０を形成できる。一実施例として、スリット構造体３７０は、隣接している積層構造体ＳＴ間の電気的な問題が発生しないように、少なくとも一つの絶縁物質を含むことができる。

【0091】

積層構造体ＳＴの上部に、ドレイン選択ラインを分離するためのマスクパターン（図示せず）を形成できる。マスクパターンを用いて、第２の層間絶縁膜３６５、第１の層間絶縁膜３６０、少なくとも一つの第１の絶縁膜３１０及びドレイン選択ラインとして用いられる導電層３８０をエッチングして、分離ホールＨ２を形成できる。分離ホールＨ２により、ドレイン選択ライン用導電層３８０は、第１のドレイン選択ライングループＤＳＬ１を構成する複数のサブドレイン選択ライン、及び、第２のドレイン選択ライングループＤＳＬ２を構成する複数のサブドレイン選択ラインに区分できる。

【0092】

分離ホールＨ２を形成するためのエッチング工程は、シリコン酸化膜を含む第２の層間絶縁膜３６５、第１の層間絶縁膜３６０、第１の絶縁膜３１０及びタングステン金属膜を含む導電層３８０をエッチングしなければならないため、例えば、プラズマ雰囲気下でＦ（フッ素）成分を含むエッチングガスを用いて進行できる。

【0093】

図６でも説明した通り、分離ホールＨ２を形成するためのエッチング工程の際に、エッチングガスに対するシリコン酸化膜及びタングステン金属膜のエッチング選択比の差により、サブドレイン選択ラインに相当する導電層３８０等の切断面３８０Ｅが、第１の絶縁膜３１０の切断面３１０Ｅよりも、分離ホールＨ２の内側に突出できる。さらに、プラズマエッチングの残存物が帯電された状態で分離ホールＨ２の側壁面に残存して、寄生電界及び漏れ電流源として動作し得る。

【0094】

図１０ｄに示すように、分離ホールＨ２の側壁面に露出された導電層３８０の切断面３８０Ｅ'を、所定の長さだけリセス又は後退させることができる。リセス工程は、第１の絶縁膜３１０よりも、導電層３８０のエッチング特性に優れたエッチング媒体を用いて進行できる。

【0095】

リセス工程により、導電層３８０の切断面３８０Ｅ'は、第１の絶縁膜３１０の切断面３１０Ｅよりも、分離ホールＨ２の中心線ＣＬから遠く離隔し得る。これにより、導電層３８０の切断面３８０Ｅ'が外部に露出されず、第１の絶縁膜３１０により遮断されることで、漏れ電流等による電気的な問題を防止できる。

【0096】

また、図９で説明した通り、サブドレイン選択ラインを構成する導電層３８０のリセス工程により、境界チャンネル構造体ＣＨＰＢを構成するドレイン選択トランジスタの動作特性の変形を補償するために、分離ホールＨ２により露出されたチャンネル層（図示せず）に、第１の導電型不純物、例えばホウ素イオンをさらに注入できる。図１０ｄの矢印は、ホウ素イオンを示すことができる。図１０ｄには示していないが、分離ホールＨ１内に埋め込み絶縁膜を形成して、分離構造体（図３の１７０）を形成する。続いて、公知の方式により、第２の層間絶縁膜３６５内にビットラインコンタクトプラグ（図示せず）を形成した後、ビットラインコンタクトプラグと電気的に連結するように、ビットラインを形成できる。

【0097】

本実施例等によれば、分離構造体を形成する際に、導電層及び絶縁膜間のエッチング不均一により、分離構造体の側壁面から露出された導電層等（例えば、ドレイン選択ライン用導電層等）を所定の長さだけリセスさせることができる。これにより、分離構造体の側壁面に発生し得るダメージを減少させることができる。

【0098】

また、分離構造体により切断された境界チャンネル構造体のチャンネル層にホウ素イオンを注入して、境界チャンネル構造体と連結される選択トランジスタの特性を補償できる。

【0099】

本実施例では、一つのメモリスタックを一例として説明したが、これは例示に過ぎず、複数のメモリスタックに全部適用できることは勿論である。

【0100】

また、本実施例では、ドレイン選択ラインを分離する分離構造体を一例として説明したが、導電層及び絶縁膜を貫通して形成される全ての種類のホール構造に適用できることは自明である。

【0101】

以上、本発明を好適の実施例により詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想の範囲内で当該分野における通常の知識を有する者によって多様な変形が可能である。

【符号の説明】

【0102】

１１０、３１０ 第１の絶縁膜
１２０ 第１の層間絶縁膜
１３０、３３０ メモリ層
１４０、３４０ チャンネル層
１４５、３４５ コア絶縁膜
１５０、３５０ キャッピングパターン
１７０ 分離構造体
１７１ 埋め込み絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10a】

【図10b】

【図10c】

【図10d】