特開 2024-83806 スイッチング素子駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024083806

(43)【公開日】2024-06-24

(54)【発明の名称】スイッチング素子駆動回路

(51)【国際特許分類】

   H03K 17/00 20060101AFI20240617BHJP

   H03K 17/08 20060101ALI20240617BHJP

   H03K 17/082 20060101ALI20240617BHJP

【ＦＩ】

H03K17/00 B

H03K17/08 B

H03K17/082

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022197837

(22)【出願日】2022-12-12

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110000785

【氏名又は名称】ＳＳＩＰ弁理士法人

(72)【発明者】

【氏名】▲高▼田 将伍

(72)【発明者】

【氏名】宮島 一之

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX03

5J055AX21

5J055AX53

5J055AX54

5J055AX55

5J055AX64

5J055BX16

5J055CX07

5J055DX09

5J055DX55

5J055EX01

5J055EX21

5J055EY01

5J055EY10

5J055EY21

5J055EZ10

5J055EZ32

5J055FX05

5J055FX13

5J055FX19

5J055FX20

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】ノイズの影響による負荷短絡の誤検知を防止することにより、信頼性に優れた保護動作を実施する。
【解決手段】スイッチング素子駆動回路は、制御端子に入力される制御信号に応じて、スイッチング素子の第１端子及び第２端子間の導通状態を切替可能な回路である。
本回路は、第１端子にカソードが接続されたダイオードのアノードに接続される監視用端子と、監視用端子とダイオードのアノードとの間に設けられた接続点と第２端子との間に接続された容量素子とを備える。また本回路は、監視用端子の電圧が第１基準電圧以上となる第１条件が成立した場合に、導通状態を非導通状態に切り替える保護動作を行うための保護回路を備える。また本回路は、制御端子に制御信号が入力された後、監視用端子の電圧が第２基準電圧以下になる第２条件が成立した場合に、保護回路による前記第１条件の成否判定を許可する第１成否判定許可部を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチング素子の制御端子に入力される制御信号に応じて、前記スイッチング素子の第１端子及び第２端子間の導通状態を切替可能なスイッチング素子駆動回路であって、
前記第１端子にカソードが接続されたダイオードのアノードに接続される監視用端子と、
前記監視用端子と前記アノードとの間に設けられた接続点と前記第２端子との間に接続された容量素子と、
前記監視用端子の電圧が第１基準電圧以上となる第１条件が成立した場合に、前記導通状態を非導通状態に切り替える保護動作を行うための保護回路と、
前記制御端子に前記制御信号が入力された後、前記電圧が第２基準電圧以下になる第２条件が成立した場合に、前記保護回路による前記第１条件の成否判定を許可する第１成否判定許可部と、
を備える、スイッチング素子駆動回路。

【請求項2】

前記第２基準電圧は、前記第１基準電圧より小さく設定される、請求項１に記載のスイッチング素子駆動回路。

【請求項3】

前記制御端子に入力される前記制御信号がＬｏｗからＨｉｇｈに切り替わった後、前記制御端子に電圧を印加するための第３トランジスタのドレイン端子電圧が第３基準電圧以上になる第３条件が成立した場合に、前記保護回路による前記第１条件の成否判定を許可する第２成否判定許可部を更に備える、請求項１又は２に記載のスイッチング素子駆動回路。

【請求項4】

前記制御信号がＬｏｗである間に前記監視用端子の電圧をプルダウンするための第１トランジスタのソース端子及び接地電位間に設けられた抵抗と、
前記抵抗に対してソース端子及びドレイン端子が並列に接続され、前記制御端子にゲート端子が接続された第２トランジスタと、
を備える、請求項１又は２に記載のスイッチング素子駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のようなスイッチング素子を駆動するためのスイッチング素子駆動回路に関する。

【背景技術】

【0002】

第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子が知られている。この種のスイッチング素子として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。絶縁ゲート型バイポーラトランジスタ（以下、適宜「ＩＧＢＴ」と称する）は、第１端子、第２端子及び制御端子として、それぞれコレクタ端子、エミッタ端子及びゲート端子を備え、ゲート端子に与えられる制御信号（ゲート駆動信号）に応じて、コレクタ端子及びエミッタ端子間の導通状態を切替可能である。

【0003】

ＩＧＢＴのようなスイッチング素子は、例えば、インバータのような電力変換装置に用いられる。このような電力変換装置では、ＩＧＢＴが導通状態（オン状態）にある場合に、出力負荷が接続されるコレクタ端子（出力端子）に天絡等の故障が生じると、コレクタ端子とエミッタ端子との間に過大な電流が流れ、場合によっては、スイッチング素子の破損等の不具合を招くおそれがある。

【0004】

スイッチング素子の駆動回路には、このような不具合を防止するための保護回路を含むものがある。例えば特許文献１には、出力端子の天絡や地絡等の故障からスイッチング素子を保護するための回路を備えるスイッチング素子の駆動回路の一例が開示されている。この文献では、ＩＧＢＴが導通状態（オン状態）にある場合に、コレクタ－エミッタ間の電位差を検出し、当該電位差が一定値以上であるか否かに基づいて、ＩＧＢＴの過電流状態を検出する、いわゆるＤＥＳＡＴ回路を含む駆動回路が提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００２－２０８８４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ここで前述のＤＥＳＡＴ回路を含むスイッチング素子駆動回路に関する参考技術について説明する。図５は参考技術に係るスイッチング素子駆動回路１´を示す回路図である。

【0007】

スイッチング素子駆動回路１´は、コレクタ端子及びエミッタ端子の導通状態を、ゲート端子に入力されるゲート駆動信号（制御信号）に応じて切り替えることにより、ＩＧＢＴ（スイッチング素子）を駆動可能な回路である。コレクタ端子には負荷Ｌの一端が接続される。負荷Ｌの他端は負荷電源ＶＬＯＡＤに接続される。

【0008】

スイッチング素子駆動回路１´は、ＩＮ端子、ＶＤＤ端子、ＤＥＳＡＴ端子（監視用端子）、ＰＧ端子、ＮＧ端子、及び、ＧＮＤ端子を備える。ＩＮ端子には、ゲート駆動信号が入力される。ＶＤＤ端子には電源ＶＳＵＰが接続される。ＤＥＳＡＴ端子は、負荷Ｌの短絡（破線を参照）を監視するための端子であり、監視用電圧として電圧ＶＤＥＳＡＴが入力される。ＰＧ端子及びＮＧ端子は、それぞれ抵抗Ｒ１及びＲ２を介して、ＩＧＢＴのゲート端子に接続される。ＤＥＳＡＴ端子にはダイオードＤ１を介して、負荷Ｌ、及び、ＩＧＢＴのコレクタ端子に接続される（ＤＥＳＡＴ端子にはダイオードＤ１のアノード側が接続される）。ＧＮＤ端子にはＩＧＢＴのエミッタ端子が接続される。

【0009】

ＩＮ端子から入力されるゲート駆動信号は、論理回路ＡＮＤ１及び論理回路ＩＮＶ１を介して、トランジスタＭＰ１及びＭＮ１に入力される。ゲート駆動信号がＨｉｇｈである場合、トランジスタＭＰ１はオフ状態からオン状態に切り替えられるとともに、トランジスタＭＮ１がオン状態からオフ状態に切り替えられる。これにより、ＩＧＢＴはオン状態となり、コレクタ端子及びエミッタ端子間が導通状態となる。一方、ゲート駆動信号がＬｏｗである場合、トランジスタＭＰ１はオン状態からオフ状態に切り替えられるとともに、トランジスタＭＮ１がオフ状態からオン状態に切り替えられる。これにより、ＩＧＢＴはオフ状態となり、コレクタ端子及びエミッタ端子間が非導通状態となる。

【0010】

このようにスイッチング素子駆動回路１´では、ゲート駆動信号に応じてコレクタ端子及びエミッタ端子間の導通状態が切替可能であるが、負荷Ｌが短絡する等の不具合が生じた場合、ＩＧＢＴに過大な電流が流れて損傷するおそれがある。そこで、スイッチング素子駆動回路１´は、このようなＩＧＢＴの過電流状態を検出するための保護回路２´としてＤＥＳＡＴ回路を含む。保護回路２´は、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１以上になった場合に、ゲート制御信号がＨｉｇｈであるかＬｏｗであるかに関わらず、ＩＧＢＴの導通状態を非導通状態に切り替える保護動作を実施することで、ＩＧＢＴを過電流状態から保護するように構成される。

【0011】

保護回路２´は、第１コンパレータＣＯＭＰ１を有する。第１コンパレータＣＯＭＰ１は、ＤＥＳＡＴ端子に接続される正入力端子と、第１基準電圧ＶＲＥＦ１に接続される負入力端子とを有する。第１コンパレータＣＯＭＰ１の出力は、正入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、負入力端子に入力される第１基準電圧ＶＲＥＦ１以上である場合にＨｉｇｈとなり、正入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、負入力端子に入力される第１基準電圧ＶＲＥＦ１未満である場合にＬｏｗとなる。第１コンパレータＣＯＭＰ１の出力は、ＲＳフリップフロップ回路ＲＳ－ＦＦ１のＳ端子に入力される。ＲＳフリップフロップ回路ＲＳ－ＦＦ１のＲ端子には、論理回路ＩＮＶ３を介してＩＮ端子が接続され、Ｑ端子は論理回路ＩＮＶ２を介して前述の論理回路ＡＮＤ１に接続される。

【0012】

このような回路構成において、ゲート駆動信号がＨｉｇｈであることでＩＧＢＴがオン状態（コレクタ端子及びエミッタ端子間が導通状態）にあるときに負荷Ｌの両端に短絡が生じると、ＩＧＢＴのコレクタ端子及びエミッタ端子間の電圧Ｖｃｅが上昇する。ここでＤＥＳＡＴ端子とダイオードＤ１との間に設けられた接続点と、ＩＧＢＴのエミッタ端子との間には容量素子Ｃ１が設けられているため、電圧ＶＤＥＳＡＴは、所定の遅延時間ｄｔを伴って上昇する。電圧ＶＤＥＳＡＴが上昇するに従って容量素子Ｃ１は電流源Ｉ１によって充電され、電圧ＶＤＥＳＡＴは、やがて第１基準電圧ＶＲＥＦ１に達する。すると第１コンパレータＣＯＭＰ１の出力がＬｏｗからＨｉｇｈに切り替わり、負荷Ｌの短絡発生が検出される。また第１コンパレータＣＯＭＰ１の出力がＨｉｇｈになると、ＲＳフリップフロップ回路ＲＳ－ＦＦ１がセット状態になり、トランジスタＭＰ１がオフ状態、トランジスタＭＮ１及びＭＮ３がオン状態になることにより、ＩＧＢＴのゲート端子の電圧Ｖｇｅが引き下げられ、ＩＧＢＴは保護動作によってオフ状態にラッチされる。

【0013】

このような保護動作において、電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１に到達するまでの遅延時間ｄｔは、ゲート駆動信号がＬｏｗからＨｉｇｈに切り替わることで、トランジスタＭＮ３がオン状態からオフ状態に切り替わるタイミング（すなわちトランジスタＭＰ１がオフ状態からオン状態に、トランジスタＭＮ１がオン状態からオフ状態に切り替わるタイミング）から、電流源Ｉ１、容量素子Ｃ１及び第１基準電圧ＶＲＥＦ１に基づいて決定される。この期間では、ＩＧＢＴが有するゲート容量によって、トランジスタＭＰ１がオフ状態からオン状態に切り替わってから、実際にＩＧＢＴが導通状態になって、そのコレクタ端子の電圧Ｖｃｅが下がるまでに少なからず時間を要する。そのため保護回路２´の誤検出を防ぐためには、ＩＧＢＴのゲート容量等に基づいて、容量素子Ｃ１や電流源Ｉ１を適切に設定する必要がある。

【0014】

このように誤検出を防ぐ観点から理想的には、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴは、ＩＮ端子に入力されるゲート駆動信号がＨｉｇｈになってトランジスタＭＰ１がオフ状態からオン状態、トランジスタＭＮ１がオン状態からオフ状態にそれぞれ切り替わるタイミングにおいて、「０Ｖ」であることが望ましい。ここで図６はＩＧＢＴを用いたモータ駆動回路の構成例を示す概略構成図である。この構成例では、３相のＩＧＢＴを用いたインバータの出力は互いにインダクタを介して接続されており、これらのインダクタの寄生容量や、各インバータの出力端子と接地電位間の寄生容量等によって、ＩＧＢＴのコレクタ電圧にノイズ電圧が発生し、ＩＧＢＴのコレクタ端子及びエミッタ端子間の電圧Ｖｃｅが変動する。この電圧Ｖｃｅの変動により、ダイオードＤ１の寄生容量を介して、ＤＥＳＡＴ端子に電流が流れ、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが接地電位に対して数Ｖ程度、一時的に上昇する場合がある。

【0015】

図７は図５のスイッチング素子駆動回路１´の各部における電圧又は電流の波形を示すタイムチャートである。具体的には図７では、ＩＧＢＴのゲート端子及びエミッタ端子の間の電圧Ｖｇｅ、ＩＧＢＴのコレクタ端子及びエミッタ端子間の電圧Ｖｃｅ、ＩＧＢＴのコレクタ電流Ｉｃ、並びに、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴの時間変化がそれぞれ示されている。

【0016】

ゲート駆動信号がＬｏｗであることによりＩＧＢＴがオフ状態で、前述のようなノイズ発生によって電圧Ｖｃｅが変動したタイミングｔ１でゲート駆動信号がＨｉｇｈに切り替わると、すでに容量素子Ｃ１が数Ｖ充電されている。そのため、電圧ＶＤＥＳＡＴは、理想的な「０Ｖ」ではなく上昇してしまっているため、遅延時間ｄｔもまた理想的な場合に比べて短くなる。このように遅延時間ｄｔが短くなると、ゲート駆動信号のＬｏｗからＨｉｇｈへの切替に対してＩＧＢＴが完全にオン状態になる前に（図７の時間ｔ２を参照）、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが早いタイミングで第１基準電圧ＶＲＥＦ１に到達してしまい、負荷Ｌが正常であったとしても短絡が生じたと誤検知して保護動作を実施してしまうおそれがある。このような誤検知は、意図しない保護動作によってＩＧＢＴをオフ状態に切り替えてしまうため、例えば負荷Ｌがモータである場合には、モータの回転に異常をもたらす要因となる。

【0017】

このような誤検知を解消するためには、例えば容量素子Ｃ１の値を大きくすることが考えられる。しかしながら、容量素子Ｃ１の値を大きくすると、同等の遅延時間ｄｔを設定するためには、電流源Ｉ１の電流値を大きくする必要がある。これはスイッチング素子駆動回路１´の消費電力量の増加を伴うため限界がある。

【0018】

本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、ノイズの影響による負荷短絡の誤検知を防止することにより、信頼性に優れた保護動作の実施が可能なスイッチング素子駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0019】

本開示の少なくとも一実施形態に係るスイッチング素子駆動回路は、上記課題を解決するために、
第１端子及び第２端子の導通状態を制御端子に入力される制御信号に応じて切り替えることによりスイッチング素子を駆動可能なスイッチング素子駆動回路であって、
前記第１端子にダイオードのカソードが接続され、前記ダイオードのアノードが接続される監視用端子と、
前記監視用端子と前記アノードとの間に設けられた接続点と前記第２端子との間に接続された容量素子と、
前記監視用端子の電圧が第１基準電圧以上となる第１条件が成立した場合に、前記導通状態を非導通状態に切り替える保護動作を行うための保護回路と、
前記制御端子に前記制御信号が入力された後、前記電圧が第２基準電圧以下になる第２条件が成立した場合に、前記保護回路による前記第１条件の成否判定を許可する第１成否判定許可部と、
を備える。

【発明の効果】

【0020】

本開示の少なくとも一実施形態によれば、ノイズの影響による負荷短絡の誤検知を防止することにより、信頼性に優れた保護動作の実施が可能なスイッチング素子駆動回路を提供できる。

【図面の簡単な説明】

【0021】

【図1】一実施形態に係るスイッチング素子駆動回路を示す回路図である。

【図2】図１のスイッチング素子駆動回路の各部における電圧又は電流の波形を示すタイムチャートである。

【図3】他の実施形態に係るスイッチング素子駆動回路を示す回路図である。

【図4】他の実施形態に係るスイッチング素子駆動回路を示す回路図である。

【図5】参考技術に係るスイッチング素子駆動回路を示す回路図である。

【図6】ＩＧＢＴを用いたモータ駆動回路の構成例を示す概略構成図である。

【図7】図５のスイッチング素子駆動回路の各部における電圧又は電流の波形を示すタイムチャートである。

【発明を実施するための形態】

【0022】

以下、添付図面を参照して本開示の幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成要素の寸法、材質、形状、その相対的配置等は、本開示の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。

【0023】

図１は一実施形態に係るスイッチング素子駆動回路１Ａを示す回路図である。尚、以下の説明では、前述の参考技術に対応する構成については共通の符号で示しており、特段の記載がない限りにおいて、重複する記載は適宜省略する。

【0024】

スイッチング素子駆動回路１Ａは、ＩＧＢＴの過電流状態を検出するためのＤＥＳＡＴ回路を含む保護回路２を備える。保護回路２は、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１以上になった場合に、ゲート制御信号に関わらず、ＩＧＢＴの導通状態を非導通状態に切り替える保護動作を実施することで、ＩＧＢＴを過電流状態から保護するように構成される。

【0025】

保護回路２は、第１コンパレータＣＯＭＰ１を有する。第１コンパレータＣＯＭＰ１は、ＤＥＳＡＴ端子に接続される正入力端子と、第１基準電圧ＶＲＥＦ１が入力される負入力端子とを有する。第１コンパレータＣＯＭＰ１の出力は、正入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、負入力端子に入力される第１基準電圧ＶＲＥＦ１以上である場合にＨｉｇｈとなり、正入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、負入力端子に入力される第１基準電圧ＶＲＥＦ１未満である場合にＬｏｗとなる。

【0026】

また保護回路２は、第２コンパレータＣＯＭＰ２を有する。第２コンパレータＣＯＭＰ２は、第２基準電圧ＶＲＥＦ２が入力される正入力端子と、ＤＥＳＡＴ端子に接続される負入力端子とを有する。第２コンパレータＣＯＭＰ２の出力は、負入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、正入力端子に入力される第２基準電圧ＶＲＥＦ２未満である場合にＨｉｇｈとなり、負入力端子に入力されるＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが、正入力端子に入力される第２基準電圧ＶＲＥＦ２以上である場合にＬｏｗとなる。

【0027】

第２コンパレータＣＯＭＰ２の出力は、ＲＳフリップフロップ回路ＲＳ－ＦＦ２のＳ端子に入力される。ＲＳフリップフロップ回路ＲＳ－ＦＦ２のＲ端子には、トランジスタＭＰ１のゲートが接続され、Ｑ端子は論理回路ＩＮＶ４を介して前述のトランジスタＭＮ３（第１トランジスタ）のゲートに接続されるとともに、論理回路ＡＮＤ２の一方の入力に入力される。論理回路ＡＮＤ２の他方の入力には第１コンパレータＣＯＭＰ１の出力が入力される。論理回路ＡＮＤ２の出力は、ＲＳフリップフロップ回路ＲＳ－ＦＦ１のＳ端子に入力される。ＲＳフリップフロップ回路ＲＳ－ＦＦ１のＲ端子には、論理回路ＩＮＶ３を介してＩＮ端子が接続され、Ｑ端子は論理回路ＩＮＶ２を介して前述の論理回路ＡＮＤ１に接続される。

【0028】

上記構成を有するスイッチング素子駆動回路１Ａにおいて、第１コンパレータＣＯＭＰ１を含む周辺回路は、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１以上となる第１条件が成立した場合に、ＩＧＢＴの導通状態を非導通状態に切り替える保護動作を行うための保護回路２として機能する。また第２コンパレータＣＯＭＰ２を含む周辺回路は、ＩＮ端子にゲート駆動信号が入力された後、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下になる第２条件が成立した場合に、保護回路２による第１条件の成否判定を許可する第１成否判定許可部４として機能する。

【0029】

これにより本実施形態に係るスイッチング素子駆動回路１Ａでは、保護回路２によって保護動作が実施されるための第１条件（ＶＤＥＳＡＴ≧ＶＲＥＦ１）の成否判定は、第１成否判定許可部４において、第２条件（ＶＤＥＳＡＴ＜ＶＲＥＦ２）が成立した場合に行われる。つまり、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２未満になった後に、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１以上になったか否かに基づいて保護動作が実施される。

【0030】

より具体的に説明すると、スイッチング素子駆動回路１Ａは、前述の参考技術に係るスイッチング素子駆動回路１´に対して、第２コンパレータＣＯＭＰ２及びＲＳフリップフロップ回路ＲＳ－ＦＦ２を追加した構成を有する。ＲＳフリップフロップ回路ＲＳ－ＦＦ２のＱ端子からの出力は第１コンパレータＣＯＭＰ１とともに論理回路ＡＮＤ２に入力され、論理回路ＡＮＤ２の出力は、ＩＧＢＴを停止させるためのＲＳフリップフロップ回路ＲＳ－ＦＦ１のＳ端子に接続される。一方で、ＲＳフリップフロップ回路ＲＳ－ＦＦ２のＱ端子からの出力は、論理回路ＩＮＶ４で反転され、トランジスタＭＮ３のゲートに入力される。またＲＳフリップフロップ回路ＲＳ－ＦＦ２のＲ端子は、トランジスタＭＮ１（第３トランジスタ）及びＭＰ１のゲートに接続されており、この端子の電圧がＨｉｇｈであればリセットされ、Ｌｏｗであればリセット解除される。

【0031】

尚、ＲＳフリップフロップ回路ＲＳ－ＦＦ１及びＲＳ－ＦＦ２はＲ端子及びＳ端子に同時にＨｉｇｈが入力された場合はリセット状態になるリセット優先のＲＳフリップフロップ回路である。

【0032】

ゲート駆動信号がＬｏｗである場合、ＲＳフリップフロップ回路ＲＳ－ＦＦ２はＯＦＦリセット状態であり、Ｑ端子からの出力はＬｏｗとなる。その結果、トランジスタＭＮ３のゲート端子はＨｉｇｈ状態となり、トランジスタＭＮ３はオン状態となる。このとき論理回路ＡＮＤ２の出力はＬｏｗであり、保護回路２による保護動作は実施されない。この状態で、参考技術と同様に、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴがノイズの影響によって引き上げられた直後に、ゲート駆動信号がＬｏｗからＨｉｇｈに切り替えられたとしても、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２コンパレータＣＯＭＰ２の閾値電圧である第２基準電圧ＶＲＥＦ２以下まで低下していなければ、ＲＳフリップフロップ回路ＲＳ－ＦＦ２がセット状態にならず、容量素子Ｃ１の充電が開始されない。つまり、電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下にならなければ、保護動作を実施するための電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１以上であるか否かの判定が行われない。

【0033】

図２は図１のスイッチング素子駆動回路１Ａの各部における電圧又は電流の波形を示すタイムチャートである。スイッチング素子駆動回路１Ａでは、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴは、一旦、第２基準電圧ＶＲＥＦ２未満まで減少してから上昇に転じる。そのため、第２基準電圧ＶＲＥＦ２を十分に低く（例えば０Ｖに）設定することで、ノイズの影響を受ける場合においても遅延時間ｄｔが短くなることで誤検知を生じることがない（図２では、遅延時間ｄｔが十分確保されることで、電圧ＶＤＥＳＡＴが第１基準電圧ＶＲＥＦ１に到達せず、誤検知が生じていない）。

【0034】

このように上記実施形態に係るスイッチング素子駆動回路１Ａによれば、第１成否判定許可部４によってＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下になる第２条件が成立した場合に、保護回路２による第２条件の成否判定が許可される。これにより、ノイズの影響によってＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが引き上げられた場合においても、一旦、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下に低下してから保護動作の実施条件である第１条件の成否判定を開始することで、遅延時間ｄｔが短くなることが効果的に防止される。

【0035】

続いて他の実施形態に係るスイッチング素子駆動回路１Ｂについて説明する。図３は他の実施形態に係るスイッチング素子駆動回路１Ｂを示す回路図である。スイッチング素子駆動回路１Ｂは、前述のスイッチング素子駆動回路１Ａに比べて、第２成否判定許可部６を更に備える。

【0036】

第２成否判定許可部６は、ＩＮ端子に入力されるゲート駆動信号がＬｏｗからＨｉｇｈに切り替わった後、ＩＧＢＴのゲートに駆動電圧を印加するためのトランジスタＭＮ１のドレイン端子電圧が第３基準電圧ＶＲＥＦ３以上になる第３条件が成立した場合に、保護回路２による第１条件の成否判定を許可するように構成される。

【0037】

具体的には、第２成否判定許可部６は、第３コンパレータＣＯＭＰ３を更に備えて構成される。ＲＳフリップフロップ回路ＲＳ－ＦＦ２のＲ端子は、トランジスタＭＮ１及びＭＰ１のゲート端子電圧と、第３コンパレータＣＯＭＰ３の出力とがそれぞれ入力される論理回路ＯＲ１の出力に接続される。そのため、トランジスタＭＮ１のドレイン電圧が第３基準電圧ＶＲＥＦ３以上にならなければ、ＲＳフリップフロップ回路ＲＳ－ＦＦ２のリセットは解除されない。

【0038】

前述の実施形態に係るスイッチング素子駆動回路１Ａの場合、ＲＳフリップフロップ回路ＲＳ－ＦＦ２がリセット解除（Ｒ端子入力がＬｏｗ）となるのは、トランジスタＭＰ１及びＭＮ１のゲート電圧がＨｉｇｈからＬｏｗに切り替わるタイミングである。駆動対象であるＩＧＢＴのゲート容量が大きい場合、トランジスタＭＰ１がオン状態になったとしても、ＩＧＢＴのゲート端子電圧がＩＧＢＴの閾値に達してＩＧＢＴがオン状態になるまで少なからず時間を要する。つまりＲＳフリップフロップ回路ＲＳ－ＦＦ２のリセット解除から実際にＩＧＢＴがオン状態になるまでの間に、ＩＧＢＴのコレクタ端子にノイズが重畳した場合、ＲＳフリップフロップ回路ＲＳ－ＦＦ２はリセット解除で第２コンパレータＣＯＭＰ２の出力でセット状態になっているため、このタイミングでＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴがノイズにより引き上げられると遅延時間ｄｔが想定より短くなるおそれがある。

【0039】

これに対してスイッチング素子駆動回路１Ｂでは、ＲＳフリップフロップ回路ＲＳ－ＦＦ２のリセット解除は、ＩＧＢＴのゲート電圧をトランジスタＭＮ１のドレイン端子電圧を第３コンパレータＣＯＭＰ３に入力し、この電圧が第３基準電圧ＶＲＥＦ３以上になったタイミングでＲＳフリップフロップ回路ＲＳ－ＦＦ２のリセット解除を行う。これによりＩＧＢＴがオン状態になるまでの間に、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが引き上げられて遅延時間ｄｔが短くなることを効果的に防ぐことができる。

【0040】

このように本実施形態に係るスイッチング素子駆動回路１Ｂによれば、ＩＧＢＴのゲート端子に駆動用電圧を印加するためのトランジスタＭＮ１のドレイン電圧が第３基準電圧ＶＲＥＦ３以上となる第３条件が成立した場合に、保護動作を行うための第１条件の判定が開始される。これにより、ＩＧＢＴが非導通状態から導通状態に切り替わるまでの間に、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが引き上げられて遅延時間ｄｔが短くなることを効果的に防ぐことができる。

【0041】

続いて他の実施形態に係るスイッチング素子駆動回路１Ｃについて説明する。図４は他の実施形態に係るスイッチング素子駆動回路１Ｃを示す回路図である。

【0042】

スイッチング素子駆動回路１Ｃは、前述のスイッチング素子駆動回路１Ａに比べて、ゲート駆動信号がＬｏｗである間にＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴをプルダウンするためのトランジスタＭＮ３のソース端子及び接地電位間に設けられた抵抗Ｒ３を備える。前述のスイッチング素子駆動回路１Ａでは、トランジスタＭＮ３のソース端子が接地されているため、トランジスタＭＮ３のドレイン端子が電源電圧ＶＤＤに短絡すると、過電流によってトランジスタＭＮ３が破損するおそれがある。そのためトランジスタＭＮ３のソース端子及び接地電位間に抵抗Ｒ３を設けてトランジスタＭＮ３の電流を制限することで、過電流によるトランジスタＭＮ３の破損を防止できる。

【0043】

その一方で、この抵抗Ｒ３を設けると、ダイオードＤ１の寄生容量を介して一時的に電流が流れ、容量素子Ｃ１が充電された場合、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴは、容量素子Ｃ１、抵抗Ｒ３、及び、トランジスタＭＮ３のオン抵抗で決定される時定数で低下していくため、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下になるまで時間がかかる。この遅れ時間は、実際にＩＧＢＴの負荷Ｌに短絡が発生していた場合に保護回路２が検出するまでの時間の遅れとなる。つまり、抵抗Ｒ３を設けることによって、前述の遅延時間ｄｔが影響を受けるおそれがある。

【0044】

そこでスイッチング素子駆動回路１Ｃでは、この抵抗Ｒ３に対してソース端子及びドレイン端子が並列に接続され、ＩＮ端子にゲート端子が接続されたトランジスタＭＮ４（第２トランジスタ）を更に備える。トランジスタＭＮ４のゲート端子は、ＩＮ端子に接続され、ＩＮ端子の電圧がＨｉｇｈになるとオン状態になり、抵抗Ｒ３の端子間を短絡状態にするように動作する。

【0045】

これにより、ＩＧＢＴの導通状態をオフ状態からオン状態に切り替えるためにＩＮ端子に入力されるゲート駆動信号がＬｏｗからＨｉｇｈになると、トランジスタＭＮ４がオン状態になって抵抗Ｒ３を短絡することで、この間だけＤＥＳＡＴ端子からシンクできる電流を増加できる。その結果、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下に低下することで、トランジスタＭＮ３がオフとなることで、抵抗Ｒ３を設けない場合と同様の遅延時間ｄｔで保護回路２による第１条件の成否判定を開始できる。

【0046】

つまりスイッチング素子駆動回路１Ｃでは、ＩＧＢＴを非導通状態から導通状態に切り替えるためにＩＮ端子に入力されるゲート駆動信号がＬｏｗからＨｉｇｈになると、トランジスタＭＮ４がオン状態になり、抵抗Ｒ３の両端を短絡することにより、この期間だけＤＥＳＡＴ端子からシンクできる電流値を増加させる。これにより、ＤＥＳＡＴ端子の電圧ＶＤＥＳＡＴが第２基準電圧ＶＲＥＦ２以下に低下するとトランジスタＭＮ３がオフ状態になるため、その後は前述のスイッチング素子駆動回路１Ａと同様の動作をする。

【0047】

尚、図６のようにＩＧＢＴ及びスイッチング素子駆動回路１でインバータを構成する場合、上下のＩＧＢＴが同時にオン状態になることを防ぐために、一般的にスイッチング素子駆動回路１Ａ～１ＣにはＩＮ端子からトランジスタＭＮ１及びＭＰ１のゲート間に遅延回路８が挿入される。

【0048】

その他、本開示の趣旨を逸脱しない範囲で、上記した実施形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上記した実施形態を適宜組み合わせてもよい。

【0049】

上記各実施形態に記載の内容は、例えば以下のように把握される。

【0050】

（１）一態様に係るスイッチング素子駆動回路は、
スイッチング素子の制御端子に入力される制御信号に応じて、前記スイッチング素子の第１端子及び第２端子間の導通状態を切替可能なスイッチング素子駆動回路であって、
前記第１端子にカソードが接続されたダイオードのアノードに接続される監視用端子と、
前記監視用端子と前記アノードとの間に設けられた接続点と前記第２端子との間に接続された容量素子と、
前記監視用端子の電圧が第１基準電圧以上となる第１条件が成立した場合に、前記導通状態を非導通状態に切り替える保護動作を行うための保護回路と、
前記制御端子に前記制御信号が入力された後、前記電圧が第２基準電圧以下になる第２条件が成立した場合に、前記保護回路による前記第１条件の成否判定を許可する第１成否判定許可部と、
を備える。

【0051】

上記（１）の態様によれば、第１成否判定許可部によって監視用端子の電圧が第２基準電圧以下になる第２条件が成立した場合に、保護回路による第１条件の成否判定が許可される。これにより、ノイズの影響によって監視用端子の電圧が引き上げられた場合においても、一旦、監視用端子の電圧が第２基準電圧以下に低下してから保護動作の実施条件である第１条件の成否判定を開始することで、遅延時間が短くなることが効果的に防止される。

【0052】

（２）他の態様では、上記（１）の態様において、
前記第２基準電圧は、前記第１基準電圧より小さく設定される。

【0053】

上記（２）の態様によれば、第２条件の判定閾値である第２基準電圧は、第１条件の判定閾値である第１基準電圧より小さく設定される。これにより、監視用端子の電圧がノイズによって引き上げられている場合においても、一旦、監視用端子の電圧が第２基準電圧以下に十分に低下してから保護動作の実施条件である第１条件の成否判定を開始することで、遅延時間が短くなることが効果的に防止される。

【0054】

（３）他の態様では、上記（１）又は（２）の態様において、
前記制御端子に入力される前記制御信号がＬｏｗからＨｉｇｈに切り替わった後、前記制御端子に電圧を印加するための第３トランジスタのドレイン端子電圧が第３基準電圧以上になる第３条件が成立した場合に、前記保護回路による前記第１条件の成否判定を許可する第２成否判定許可部を更に備える。

【0055】

制御信号をＬｏｗからＨｉｇｈに切り替えた際に第３トランジスタによってスイッチング素子のゲート端子に駆動用電圧を印加する際、スイッチング素子が非導通状態から導通状態に切り替わるまでに、スイッチング素子のゲート容量に起因する遅れが少なからず生じる。このとき監視用端子の電圧が前述のようにノイズによって引き上げられると、遅延時間が想定より短くなるおそれがある。
これに対して上記（３）の態様によれば、スイッチング素子の制御端子に駆動用電圧を印加するための第３トランジスタのドレイン電圧が第３基準電圧以上となる第３条件が成立した場合に、保護動作を行うための第１条件の判定が開始される。これにより、スイッチング素子が非導通状態から導通状態に切り替わるまでの間に、監視用端子の電圧が引き上げられて遅延時間が短くなることを効果的に防ぐことができる。

【0056】

（４）他の態様では、上記（１）から（３）のいずれか一態様において、
前記制御信号がＬｏｗである間に前記監視用端子の電圧をプルダウンするための第１トランジスタのソース端子及び接地電位間に設けられた抵抗と、
前記第抵抗に対してソース端子及びドレイン端子が並列に接続され、前記制御端子にゲート端子が接続された第２トランジスタと、
を備える。

【0057】

スイッチング素子の制御端子に入力される制御信号がＬｏｗである間、監視用端子の電圧をプルダウンするための第１トランジスタを設けた場合、第１トランジスタが電源電圧に短絡して過電流によって第１トランジスタが破損するおそれがある。そのため第１トランジスタのソース端子及び接地電位間に抵抗を設けることで第１トランジスタの過電流状態を防止できるが、この抵抗を設けることによって、前述の遅延時間が影響を受けてしまう。
上記（４）の態様によれば、この抵抗に対してソース端子及びドレイン端子が並列に接続され、制御端子にゲート端子が接続された第２トランジスタを設けられる。これにより、スイッチング素子の導通状態をオフ状態からオン状態に切り替えるために制御端子に入力される制御信号がＬｏｗからＨｉｇｈになると、第２トランジスタがオン状態になることで抵抗を短絡することで、この間だけ監視用端子からシンクできる電流を増加できる。その結果、監視用端子の電圧が第２基準電圧以下に低下することで、第１トランジスタがオフとなることで、抵抗を設けない場合と同様の遅延時間で保護回路による第１条件の成否判定を開始できる。

【符号の説明】

【0058】

１Ａ～１Ｃ スイッチング素子駆動回路
２ 保護回路
４ 第１成否判定許可部
６ 第２成否判定許可部
８ 遅延回路
Ｃ１ 容量素子
ＣＯＭＰ１ 第１コンパレータ
ＣＯＭＰ２ 第２コンパレータ
ＣＯＭＰ３ 第３コンパレータ
Ｄ１ ダイオード
Ｉ１ 電流源
Ｉｃ コレクタ電流
Ｌ 負荷
ＭＮ１ 第３トランジスタ
ＭＮ３ 第１トランジスタ
ＭＮ４ 第２トランジスタ
ＶＲＥＦ１ 第１基準電圧
ＶＲＥＦ２ 第２基準電圧
ＶＲＥＦ３ 第３基準電圧
ｄｔ 遅延時間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】