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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024088464
(43)【公開日】2024-07-02
(54)【発明の名称】ＤＡ変換回路
(51)【国際特許分類】
H03M 1/76 20060101AFI20240625BHJP
【ＦＩ】
H03M1/76
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022203655
(22)【出願日】2022-12-20
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110001896
【氏名又は名称】弁理士法人朝日奈特許事務所
(72)【発明者】
【氏名】近野 暢
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AB05
5J022BA06
5J022CF07
5J022CG01
(57)【要約】
【課題】折り返されるラダー抵抗回路を含む小型のＤＡ変換回路の実現、又は、ラダー抵抗回路のレイアウトの自由度を高める。
【解決手段】実施形態のＤＡ変換回路１００は、入力信号Ｄｉｎのディジタル値に対応する電圧を各抵抗素子Ｒi,jの一端に生じさせるラダー抵抗回路３と、ラダー抵抗回路３の複数のノードＤi,jの一つを第１判定ビット列Ｂｊ１の値に基づいてそれぞれが選択する第１選択回路１と、第１選択回路１のうちの一つを第２判定ビット列Ｂｊ２の値に基づいて選択する第２選択回路２と、を備えている。ラダー抵抗回路３は所定の数の抵抗素子Ｒi,j毎に折り返されており、第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎの少なくとも最上位及び最下位ビットを含み、第２判定ビット列Ｂｊ２は、入力信号Ｄｉｎの最下位ビットを含まずに、入力信号Ｄｉｎのうちの第１判定ビット列Ｂｊ１の構成ビット以外の全ビットを少なくとも含んでいる。
【選択図】図１
【解決手段】実施形態のＤＡ変換回路１００は、入力信号Ｄｉｎのディジタル値に対応する電圧を各抵抗素子Ｒi,jの一端に生じさせるラダー抵抗回路３と、ラダー抵抗回路３の複数のノードＤi,jの一つを第１判定ビット列Ｂｊ１の値に基づいてそれぞれが選択する第１選択回路１と、第１選択回路１のうちの一つを第２判定ビット列Ｂｊ２の値に基づいて選択する第２選択回路２と、を備えている。ラダー抵抗回路３は所定の数の抵抗素子Ｒi,j毎に折り返されており、第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎの少なくとも最上位及び最下位ビットを含み、第２判定ビット列Ｂｊ２は、入力信号Ｄｉｎの最下位ビットを含まずに、入力信号Ｄｉｎのうちの第１判定ビット列Ｂｊ１の構成ビット以外の全ビットを少なくとも含んでいる。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号のディジタル値を変換してアナログ信号を出力するＤＡ変換回路であって、前記ＤＡ変換回路は、
直列接続されている複数の抵抗素子を含んでいて、前記ディジタル値に対応する電圧を前記複数の抵抗素子それぞれの一端に生じさせるラダー抵抗回路と、
前記複数の抵抗素子それぞれの前記一端に繋がる複数のノードの一つを、第１判定ビット列の値に基づいてそれぞれが選択する複数の第１選択回路と、
前記複数の第１選択回路のうちの一つを第２判定ビット列の値に基づいて選択することによって前記複数のノードの一つの電圧を出力する第２選択回路と、を備え、
前記ラダー抵抗回路は第１の所定の数の前記抵抗素子毎に第１方向において折り返されていて、前記第１方向と直交する第２方向において第２の所定の数で前記抵抗素子が並んでおり、
前記第１判定ビット列は、前記入力信号のうちの少なくとも最上位ビット及び最下位ビットを含み、
前記第２判定ビット列は、前記最下位ビットを含まず、且つ、前記入力信号のうちの前記第１判定ビット列を構成するビット群以外の全てのビットを少なくとも含んでいる、ＤＡ変換回路。
直列接続されている複数の抵抗素子を含んでいて、前記ディジタル値に対応する電圧を前記複数の抵抗素子それぞれの一端に生じさせるラダー抵抗回路と、
前記複数の抵抗素子それぞれの前記一端に繋がる複数のノードの一つを、第１判定ビット列の値に基づいてそれぞれが選択する複数の第１選択回路と、
前記複数の第１選択回路のうちの一つを第２判定ビット列の値に基づいて選択することによって前記複数のノードの一つの電圧を出力する第２選択回路と、を備え、
前記ラダー抵抗回路は第１の所定の数の前記抵抗素子毎に第１方向において折り返されていて、前記第１方向と直交する第２方向において第２の所定の数で前記抵抗素子が並んでおり、
前記第１判定ビット列は、前記入力信号のうちの少なくとも最上位ビット及び最下位ビットを含み、
前記第２判定ビット列は、前記最下位ビットを含まず、且つ、前記入力信号のうちの前記第１判定ビット列を構成するビット群以外の全てのビットを少なくとも含んでいる、ＤＡ変換回路。
【請求項2】
前記第１の所定の数は２n（ｎは１以上の整数）であり、
前記第２判定ビット列は、前記入力信号のうちの第２ビットから第（ｎ＋１）ビットまでの各ビットを含んでいる、請求項１記載のＤＡ変換回路。
前記第２判定ビット列は、前記入力信号のうちの第２ビットから第（ｎ＋１）ビットまでの各ビットを含んでいる、請求項１記載のＤＡ変換回路。
【請求項3】
前記複数の第１選択回路のそれぞれは、前記複数のノードのうちの、前記入力信号のディジタル値のうちの前記第２ビットから前記第（ｎ＋１）ビットまでの各ビット値が互いに同じか１の補数の関係にあるディジタル値に対応する電圧がそれぞれ生じている第３の所定の数のノードから、一つのノードを選択するように構成されている、請求項２記載のＤＡ変換回路。
【請求項4】
前記第３の所定の数は前記第２の所定の数と同じであり、
前記複数の第１選択回路のそれぞれは、前記複数のノードのうちの、前記第２ビットから前記第（ｎ＋１）ビットまでの各ビット値が互いに同じであるディジタル値に対応する電圧がそれぞれ生じているノードから、一つのノードを選択するように構成されている、請求項３記載のＤＡ変換回路。
前記複数の第１選択回路のそれぞれは、前記複数のノードのうちの、前記第２ビットから前記第（ｎ＋１）ビットまでの各ビット値が互いに同じであるディジタル値に対応する電圧がそれぞれ生じているノードから、一つのノードを選択するように構成されている、請求項３記載のＤＡ変換回路。
【請求項5】
前記第１判定ビット列は、前記入力信号のうちの第（ｎ＋２）ビットから前記最上位ビットまでの各ビット及び前記最下位ビットを含んでいる、請求項４記載のＤＡ変換回路。
【請求項6】
前記第２の所定の数は２m（ｍは１以上の整数）であり、
前記第３の所定の数は２(m+1)である、請求項３記載のＤＡ変換回路。
前記第３の所定の数は２(m+1)である、請求項３記載のＤＡ変換回路。
【請求項7】
前記第１判定ビット列は、前記第（ｎ＋１）ビットから前記最上位ビットまでの各ビット、及び前記最下位ビットを含んでいる、請求項６記載のＤＡ変換回路。
【請求項8】
前記第１判定ビット列は、前記入力信号のうちの第（ｎ＋２）ビットから前記最上位ビットまでの各ビット、前記第２ビット、及び前記最下位ビットを含んでいる、請求項６記載のＤＡ変換回路。
【請求項9】
前記第２選択回路は、前記第２ビットから前記第（ｎ＋１）ビットまでの隣り合うビット同士の排他的論理和で構成されるビット長ｎのビット列の値に基づいて、前記複数の第１選択回路のうちの一つを選択するように構成されている、請求項６記載のＤＡ変換回路。
【請求項10】
前記第１選択回路は、二者択一の１以上のスイッチング素子を各階層に備える階層構造を有していて、上位階層の前記スイッチング素子が下位階層の複数の前記スイッチング素子の一つを選択するように構成されており、
前記階層構造における最上位階層の前記スイッチング素子が前記第２選択回路に接続されると共に最下位階層の前記スイッチング素子が前記ラダー抵抗回路の前記ノードに接続されており、
前記階層構造における各階層の前記スイッチング素子が、前記第１判定ビット列の各ビットの値によって制御される、請求項６記載のＤＡ変換回路。
前記階層構造における最上位階層の前記スイッチング素子が前記第２選択回路に接続されると共に最下位階層の前記スイッチング素子が前記ラダー抵抗回路の前記ノードに接続されており、
前記階層構造における各階層の前記スイッチング素子が、前記第１判定ビット列の各ビットの値によって制御される、請求項６記載のＤＡ変換回路。
【請求項11】
前記第１方向に沿う各行に前記第１の所定の数の前記複数の抵抗素子が配置されており、
前記複数の第１選択回路のうちの半数の第１選択回路には、前記ラダー抵抗回路の低電位端側から奇数番目の行それぞれにおいて前記ラダー抵抗回路の前記第１方向における端部から（２×ｋ－１）番目（ｋは１から２(n-1)までの整数）に位置する前記抵抗素子の両端が接続されている、請求項１～３のいずれか１項に記載のＤＡ変換回路。
前記複数の第１選択回路のうちの半数の第１選択回路には、前記ラダー抵抗回路の低電位端側から奇数番目の行それぞれにおいて前記ラダー抵抗回路の前記第１方向における端部から（２×ｋ－１）番目（ｋは１から２(n-1)までの整数）に位置する前記抵抗素子の両端が接続されている、請求項１～３のいずれか１項に記載のＤＡ変換回路。
【請求項12】
前記複数の第１選択回路のそれぞれには、さらに、前記ラダー抵抗回路の前記低電位側から偶数番目の行それぞれにおいて前記端部から（２×ｋ）番目に位置する前記抵抗素子の両端が接続されている、請求項１１記載のＤＡ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＤＡ変換回路（ディジタル／アナログ変換回路）に関する。
【背景技術】
【0002】
所定のビット数のディジタル信号をアナログ信号に変換するＤＡ変換回路には、入力信号のビット数に応じた数の抵抗器が直列接続されたラダー抵抗回路が多く用いられている（例えば特許文献１参照）。図１１には、そのようなラダー抵抗回路を含むＮビットのＤＡ変換回路の基本的な回路が示されている。図１１のＤＡ変換回路１０００が含むラダー抵抗回路１００１は、直列接続された２N個の抵抗器Ｒ0～Ｒ2
N
―1によって構成されていて基準電圧ＶREFとＧＮＤとの間に接続されている。各抵抗器同士間の各ノードには、ラダー抵抗回路１００１内での分圧比に応じた大きさの電圧が生じる。ラダー抵抗回路１００１と出力端Ｖｏｕｔとの間には、階層的に接続されているスイッチを含む選択回路１００２が接続されている。
【0003】
選択回路１００２で最もラダー抵抗回路１００１側の階層に配置されている複数のスイッチ１００３は、入力信号Ｄｉｎの最下位ビット（ｂ１）の値によって制御される。スイッチ１００３よりも出力端Ｖｏｕｔ側の階層のスイッチは、順に、より上位ビット（≧ｂ２）の値によって制御され、最も出力端Ｖｏｕｔ側の階層のスイッチ１００４は最上位ビット（ｂN）の値によって制御される。各階層に並ぶスイッチには、各スイッチを制御する入力信号Ｄｉｎの各ビットの値（Ｓ１、Ｓ２、・・・ＳN）と、その反転値（Ｓ１ｒ、Ｓ２ｒ、・・・ＳNｒ）が交互に入力される。このような構成によって、入力信号Ｄｉｎのディジタル値に応じて、ラダー抵抗回路１００１の各抵抗器間のノードの一つが選択回路１００２で選択され、そのノードの電圧が出力端Ｖｏｕｔから出力される。このような構成のＤＡ変換回路では、各スイッチのための制御信号を生成するデコーダを備えずに、入力信号の各ビットの値及びその反転値で直接各スイッチを制御することができる。
【0004】
図１１のようなラダー抵抗回路１００１を含むＤＡ変換回路が配線基板上や半導体基板上で構成される場合、図１２に示すように、適当な数の抵抗器毎にラダー抵抗回路１００１が折り返されて配置されることがある。このような配置によって、長尺のラダー抵抗回路１００１を効率良く配置し得ることがある。しかし、このようにラダー抵抗回路１００１が折り返して配置されると、ラダー抵抗回路１００１と選択回路１００２とを接続する複数の配線１００５の多くを、ラダー抵抗回路１００１から出力端Ｖｏｕｔに向かう方向と交差する方向において互いにすれ違うように敷設することが必要となる。そのため、配線１００５のための大きな配線領域１００６が必要になることがある。
【0005】
この問題を軽減する一つの手段として、図１３に示されるような回路構成が存在する。図１３のＤＡ変換回路１１００は、Ｎビットの入力信号Ｄｉｎが入力されるＤＡ変換回路であり、そのラダー抵抗回路１１０１を構成する全部で２N個の抵抗素子Ｒｚは、２m行×２n列に配置されている。すなわち、ラダー抵抗回路１１０１は、２n個の抵抗素子Ｒｚ毎に行方向において折り返されている。
【0006】
ＤＡ変換回路１１００は、ラダー抵抗回路１１０１に加えて、複数の上位ビットスイッチＳｕ、下位ビットスイッチＳｄ、並びに、上位ビットデコーダ１１０７及び下位ビットデコーダ１１０８を含んでいる。ラダー抵抗回路１１０１の各抵抗素子Ｒｚの一端のノードＤｚは、破線で示されている配線束Ｗｂｚによって各上位ビットスイッチＳｕの一端に接続されている。配線束Ｗｂｚは、その多くが図１３では簡略化して１本の線で示されているが、実際には、代表して左端の配線束Ｗｂｚについて示されているように配線Ｗｉｚの束である。個々の配線束Ｗｂｚ内の各配線Ｗｉｚは、同一列に並ぶ抵抗Ｒｚのうちのいずれかの端部のノードＤｚと一つの上位ビットスイッチＳｕの一端とを独立して接続している。より詳細には、個々の配線束Ｗｂｚにおいて配線Ｗｉｚは、ラダー抵抗回路１１０１の偶数行のノードＤｚだけを上位ビットスイッチＳｕに接続するか、奇数行のノードＤｚだけを上位ビットスイッチＳｕの一端に接続している。そのため。個々の配線束Ｗｂｚは、（２m／２）本の配線Ｗｉｚを含んでいる。
【0007】
各上位ビットスイッチＳｕには、上位ビットデコーダ１１０７から、入力信号Ｄｉｎの上位（ｍ－１）ビット（すなわち第（ｎ＋２）ビットから最上位ビットまで）の値に基づく制御信号Ｓｇｕが供給される。各上位ビットスイッチＳｕは、制御信号Ｓｇｕに基づいて、自身に接続されている（２m／２）本の配線Ｗｉｚのいずれか一つ、すなわち、配線束Ｗｂｚによって接続されているラダー抵抗回路１１０１のノードＤｚのいずれか一つを選択する。
【0008】
各上位ビットスイッチＳｕの他端は、下位ビットスイッチＳｄの一端に接続され、下位ビットスイッチＳｄの他端は出力端Ｖｏｕｔに接続されている。下位ビットスイッチＳｄには、下位ビットデコーダ１１０８から、入力信号Ｄｉｎの下位（ｎ＋１）ビット（すなわち最下位ビットから第（ｎ＋１）ビットまで）の値に基づく制御信号Ｓｇｄが供給される。下位ビットスイッチＳｄは、制御信号Ｓｇｄに基づいて、複数の上位ビットスイッチＳｕのいずれか一つを選択する。その結果、選択された上位ビットスイッチＳｕを介して下位ビットスイッチＳｄに接続されているラダー抵抗回路１１０１のノードＤｚに生じている電圧が、出力端Ｖｏｕｔから出力される。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開昭５２－２８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
図１３のＤＡ変換回路１１００では、ラダー抵抗回路１１０１と上位ビットスイッチＳｕとの間で、上位ビットスイッチＳｕに向かう方向と交差する方向への敷設が必要となる配線が少ないため、整然と各配線をレイアウトすることができる。しかし、上位ビットスイッチＳｕと下位ビットスイッチＳｄとの間には、行方向に並ぶ抵抗素子Ｒｚの数に応じた本数の配線Ｗｃｚが必要なため、配線Ｗｃｚを配置するための配線領域１１０６が必要になる。具体的には、ラダー抵抗回路１１０１の一往復に含まれる抵抗素子Ｒｚの数の配線Ｗｃｚが必要になるため、１行に２n個の抵抗が配置されると２n+1本の配線Ｗｃｚの配置が必要になる。例えば８ビットＤＡ変換回路において、行方向の抵抗素子Ｒｚの配置数ｎ＝５の場合は、６４本の配線Ｗｃｚの配置が必要になる。そして配線本数が多いと、上位ビットスイッチＳｕの大きさと下位ビットスイッチＳｄの大きさとの相対関係などにより、行方向への配線Ｗｃｚの敷設が必要になって大きな配線領域１１０６が必要になることもあり得る。
【0011】
より少ない数の抵抗素子Ｒｚが行方向に並べられる場合の配線領域１１０６は小さいが、行方向に多くの抵抗素子を並べることが望まれることもある。例えば、抵抗素子Ｒｚの行方向と列方向との寸法比（アスペクト比）次第では、行方向に抵抗素子Ｒｚを多く並べる方が、ラダー抵抗回路１１０１を効率よく配置できることがある。例えば、半導体集積回路装置内のＤＡ変換回路のように抵抗素子が薄膜抵抗で構成される場合、求められる抵抗値とシート抵抗値との関係で必要なアスペクト比が決定され、その結果、行方向に多くの抵抗素子を並べる方が、レイアウトの効率上、好ましいことがある。そのような場合に、行方向に多くの抵抗素子を配置することによって大きな配線領域が必要になることは、配置効率の向上を阻害するため好ましくない。特に小型化が求められる半導体集積回路内に多ビットのＤＡ変換回路を実装する場合には問題となり易い。
【0012】
本発明は、このような問題に鑑み、図１３の例のように折り返して配置されるラダー抵抗回路を含むＤＡ変換回路において、１行に配置される抵抗素子の数が多くても、配線領域を小さくし、もって従来よりも小型のＤＡ変換回路を実現すること、或いは、配線領域の増大を回避しながら、１行に並べる抵抗素子の数の選択自由度を高めることを目的とする。
【課題を解決するための手段】
【0013】
本発明の一実施形態のＤＡ変換回路（ディジタル／アナログ変換回路）は、入力信号のディジタル値を変換してアナログ信号を出力するＤＡ変換回路である。前記ＤＡ変換回路は、直列接続されている複数の抵抗素子を含んでいて、前記ディジタル値に対応する電圧を前記複数の抵抗素子それぞれの一端に生じさせるラダー抵抗回路と、前記複数の抵抗素子それぞれの前記一端に繋がる複数のノードの一つを、第１判定ビット列の値に基づいてそれぞれが選択する複数の第１選択回路と、前記複数の第１選択回路のうちの一つを第２判定ビット列の値に基づいて選択することによって前記複数のノードの一つの電圧を出力する第２選択回路と、を備え、前記ラダー抵抗回路は第１の所定の数の前記抵抗素子毎に第１方向において折り返されていて、前記第１方向と直交する第２方向において第２の所定の数で前記抵抗素子が並んでおり、前記第１判定ビット列は、前記入力信号のうちの少なくとも最上位ビット及び最下位ビットを含み、前記第２判定ビット列は、前記最下位ビットを含まず、且つ、前記入力信号のうちの前記第１判定ビット列を構成するビット群以外の全てのビットを少なくとも含んでいる。
【発明の効果】
【0014】
本発明のＤＡ変換回路によれば、１行に配置される抵抗素子の数が多くても、配線領域を小さくし、もって従来よりも小型のＤＡ変換回路を実現すること、或いは、配線領域の増大を回避しながら１行に並べる抵抗素子の数の選択自由度を高めることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の第１実施形態のＤＡ変換回路の一例を模式的に示す回路図である。
【図3】第１実施形態のＤＡ変換回路の具体例を示す回路図である。
【図6】第２実施形態のＤＡ変換回路の第１の具体例を示す回路図である。
【図8】第２実施形態のＤＡ変換回路の第２の具体例を示す回路図である。
【図10】第２実施形態のＤＡ変換回路の変形例を示す回路図である。
【図11】従来のＤＡ変換回路の一例を示す回路図である。
【図13】従来のＤＡ変換回路の他の例を示す回路図である。
【発明を実施するための形態】
【0016】
図面を参照しながら本発明のＤＡ変換回路を説明する。しかし、本発明は、以下に説明される実施形態に限定されない。
【0017】
＜第１実施形態＞
図１には、第１実施形態のＤＡ変換回路の一例であるＤＡ変換回路１００の回路が模式的に示されている。本実施形態のＤＡ変換回路１００は、入力信号Ｄｉｎの所定のビット数のディジタル値をアナログ値に変換してアナログ信号を出力端Ｖｏｕｔから出力する。ＤＡ変換回路１００は、任意のビット数のディジタル値をアナログ値に変換し得るが、３以上のビット数のディジタル値が入力されるＤＡ変換器として特に有益性を有している。以下の説明では、各実施形態のＤＡ変換回路に入力されるディジタル値のビット数はＮ（Ｎは３以上の整数）で示される。
図１には、第１実施形態のＤＡ変換回路の一例であるＤＡ変換回路１００の回路が模式的に示されている。本実施形態のＤＡ変換回路１００は、入力信号Ｄｉｎの所定のビット数のディジタル値をアナログ値に変換してアナログ信号を出力端Ｖｏｕｔから出力する。ＤＡ変換回路１００は、任意のビット数のディジタル値をアナログ値に変換し得るが、３以上のビット数のディジタル値が入力されるＤＡ変換器として特に有益性を有している。以下の説明では、各実施形態のＤＡ変換回路に入力されるディジタル値のビット数はＮ（Ｎは３以上の整数）で示される。
【0018】
本実施形態のＤＡ変換回路１００は、ラダー抵抗回路３と、複数の第１選択回路１と、第２選択回路２と、を含んでいる。ラダー抵抗回路３は、直列接続されている複数の抵抗素子Ｒi,jを含んでいる。ラダー抵抗回路３は、複数の抵抗素子Ｒi,jのうちの所定の数（第１の所定の数）の抵抗素子Ｒi,j毎に第１方向において折り返されている。そして、第１方向と直交する第２方向において所定の数（第２の所定の数）で抵抗素子Ｒi,jが並べられている。ラダー抵抗回路３は、抵抗素子Ｒi,jの一端にそれぞれが繋がっている複数のノードＤi,jを有している。各ノードＤi,jは、複数の配線束Ｗｂそれぞれの中の各配線Ｗｉによって複数の第１選択回路１のいずれか一つに接続されている。
【0019】
図１の例において第１の方向は図１に矢印Ｘで示される方向（Ｘ方向）であり、以下の説明において「行方向」とも称される。また、第２の方向は図１に矢印Ｙで示される方向（Ｙ方向）であり、以下の説明において「列方向」とも称される。また、図１の例において、第１の所定の数は２nであり、第２の所定の数は２mである（ｎ、ｍは１以上の整数）。すなわち、複数の抵抗素子Ｒi,jは、行方向に２n個、及び列方向に２m個ずつ並べられていて、２m行×２n列に渡って配列されている。それぞれ１以上の整数ｎ、ｍは、Ｎ＝ｎ＋ｍを満たす整数である。従って、ラダー抵抗回路３は、２N個の抵抗素子Ｒi,jを含んでいる。なお、実施形態のＤＡ変換回路のラダー抵抗回路を構成する抵抗素子の計数においては、ラダー抵抗回路内のノードＤi,jのうち第１選択回路１と接続される二つの隣接ノード間の抵抗素子全体が一つの抵抗素子として数えられる。従って、例えば第１選択回路１と接続されるノードＤi,jのうちの隣接する二つのノード間に物理的に２以上の直列接続された抵抗素子が配置されていても、その２以上の抵抗素子は一つの抵抗素子Ｒi,jとして数えられる。
【0020】
ラダー抵抗回路３には、第１基準電位ＶREF１と、第１基準電位ＶREF１よりも低電位の第２基準電位ＶREF２との差電圧ＶREFが印加されている。図１の例において第２基準電位ＶREF２はＧＮＤである。すなわち、図１のラダー抵抗回路３の一端である低電位端３１はＧＮＤに接続されている。低電位端３１と反対側のラダー抵抗回路３の高電位端３２は、対ＧＮＤ電圧ＶREFを出力する定電圧源に接続されていてもよい。しかし、実施形態のＤＡ変換回路においてラダー抵抗回路３の低電位端３１は必ずしもＧＮＤに接続されていなくてもよく、任意の定電圧源に接続されていてもよい。
【0021】
複数の抵抗素子Ｒi,jは、全て、略同じ抵抗値を有する。従って、直列接続された２N個の抵抗素子Ｒi,jを含んでいて両端間に定電圧が印加されるラダー抵抗回路３は、入力信号Ｄｉｎのディジタル値に対応する電圧（第２基準電位ＶREF２との差電圧）を複数の抵抗素子Ｒi,jそれぞれの一端に生じさせる。例えば、第２基準電位ＶREF２（ＧＮＤ）が印加される低電位端３１からｈ番目の抵抗素子Ｒi,jにおける低電位端３１側の一端には、入力信号Ｄｉｎの２N通りのディジタル値のうちのｈ番目に小さいディジタル値に対応する（ｈ－１）×ＶREF／２Nの電圧（対ＧＮＤ電圧）が生じる。なお、以下では、第２基準電位ＶREF２がＧＮＤである場合を前提に、ラダー抵抗回路３の各抵抗素子Ｒi,jそれぞれの一端（各ノードＤi,j）に生じている第２基準電位ＶREF２との差電圧は、単に各ノードＤi,jの「電圧」とも称される。
【0022】
複数の第１選択回路１は、それぞれ、ラダー抵抗回路３において複数の抵抗素子Ｒi,jそれぞれの一端に繋がる複数のノードＤi,jの一つを、第１判定ビット列Ｂｊ１の値に基づいて選択するように構成されている。第１判定ビット列Ｂｊ１は、図１に示されるように、入力信号Ｄｉｎのうちの少なくとも最上位ビット（ＭＳＢ）ｂN及び最下位ビット（ＬＳＢ）ｂ１を含んでいる。図１の例では、第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎのうちの最下位ビットｂ１及び第（ｎ＋２）ビットｂn+2から最上位ビットｂNまでの各ビットを含んでいる。図１の例において第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎのうちの最下位ビットｂ１及び第（ｎ＋２）ビットｂn+2から最上位ビットｂNをまでの各ビットだけを含んでいてもよい。なお、ｎは、前述したように１以上の整数であって、行方向に並ぶ抵抗素子Ｒi,jの数の底２に対するべき指数である。
【0023】
第１判定ビット列Ｂｊ１は、各第１選択回路１に提供される。各第１選択回路１は、図１では簡略化して示されているが、後に参照される図３に示されるように複数の、例えばトランジスタなどのスイッチング素子１ｓを含み得る。この複数のスイッチング素子１ｓのいずれかが第１判定ビット列Ｂｊ１の値に応じて閉状態となることによって、第１選択回路１の第１端１ａに接続された複数の配線Ｗｉのうちの一つが第２端１ｂに接続される。その結果、第１選択回路１によって選択されたノードＤi,jの電圧が、第２端１ｂに接続された第２選択回路２の第１端２ａに提供される。
【0024】
第２選択回路２は、複数の第１選択回路１のうちの一つを、第２判定ビット列Ｂｊ２の値に基づいて選択するように構成されている。複数の第１選択回路１からは、各第１選択回路１が選択したノードＤi,jの電圧が提供されている。従って、第２選択回路２は、複数の第１選択回路１のうちの一つを選択することによって、複数のノードＤi,jの一つの電圧を選択して出力端Ｖｏｕｔから出力する。第２判定ビット列Ｂｊ２は、図１に示されるように、入力信号Ｄｉｎのうちの最下位ビットｂ１を含まず、且つ、入力信号Ｄｉｎのうちの第１判定ビット列Ｂｊ１を構成するビット群以外の全てのビットを少なくとも含んでいる。図１の例において第２判定ビット列Ｂｊ２は、具体的には、入力信号Ｄｉｎのうちの第２ビットｂ２から第（ｎ＋１）ビットｂn+1までの各ビットを含んでいる。
【0025】
第２選択回路２は、図１では簡略化して示されているが、後に参照される図３に示されるように複数の、例えばトランジスタなどのスイッチング素子２ｓを含み得る。この複数のスイッチング素子２ｓのいずれかが第２判定ビット列Ｂｊ２の値に応じて閉状態となることによって、第１端２ａに接続された複数の第１選択回路１のうちの一つが、第２端２ｂに接続される。その結果、選択された第１選択回路１に選択されているノードＤi,jの電圧が、第２端２ｂに接続された出力端Ｖｏｕｔから出力される。
【0026】
図１のＤＡ変換回路１００は、さらに、第１デコーダ４１及び第２デコーダ４２を含んでいる。第１デコーダ４１は、入力信号ＤｉｎのＮビットのディジタル信号から、第１判定ビット列Ｂｊ１の各ビットの値についての情報を示す第１制御信号Ｓｇ１を生成して、各第１選択回路１へと出力する。第１選択回路１は、第１制御信号Ｓｇ１によって示される第１判定ビット列Ｂｊ１の値に基づいて、複数のノードＤi,jの一つを選択する。例えば各第１選択回路１内のスイッチング素子１ｓがトランジスタである場合、第１デコーダ４１は、各第１選択回路１内の複数のトランジスタのいずれか一つをオン状態にする制御信号Ｓｇ１を、第１判定ビット列Ｂｊ１の値に基づいて生成する。
【0027】
第２デコーダ４２は、入力信号ＤｉｎのＮビットのディジタル信号から、第２判定ビット列Ｂｊ２の各ビットの値についての情報を示す第２制御信号Ｓｇ２を生成して、第２選択回路２へと出力する。第２選択回路２は、第２制御信号Ｓｇ２によって示される第２判定ビット列Ｂｊ２の値に基づいて、複数の第１選択回路１の一つを選択する。例えば各第２選択回路２内のスイッチング素子２ｓがトランジスタである場合、第２デコーダ４２は、第２選択回路２内の複数のトランジスタのいずれか一つをオン状態にする制御信号Ｓｇ２を、第２判定ビット列Ｂｊ２の値に基づいて生成する。
【0028】
本実施形態では、前述したように、複数の第１選択回路１は、それぞれ、入力信号ＤｉｎのＭＳＢ及びＬＳＢを含む第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３の複数のノードＤi,jの一つを選択する。そして第２選択回路２は、少なくとも、第１判定ビット列Ｂｊ１に含まれない入力信号Ｄｉｎの全てのビットを少なくとも含む第２判定ビット列Ｂｊ２に基づいて、複数の第１選択回路１の一つを選択する。そのため、図１３に示す従来のＤＡ変換回路１１００のように、単純に入力信号の特定ビット以上のビット列の値で上位ビットに関する選択を行って、その特定ビットよりも下位のビット列の値で下位ビットに関する選択を行う場合と比べて、第２選択回路２での選択肢を少なくすることができる。すなわち、特定ビットよりも上位のビットだけでなく最下位ビットの値にも基づいて第１選択回路１における複数のノードＤi,jの一つの選択が行われるので、第１選択回路１は、特定ビットよりも上位のビットに関する選択だけを行う場合と比べて２倍の選択肢から一つのノードＤi,jを選択することができる。そのため、第２選択回路２がその中から一つを選択すべき選択肢（具体的には複数の第１選択回路１）の数を少なく、基本的には半減することができる。
【0029】
第２選択回路２での選択肢の数が少ないので、第１選択回路１と第２選択回路２との間の配線Ｗｃを少なくすることができる。例えば、図１３のような従来のＤＡ変換回路の配線Ｗｃｚの数に比べて、配線Ｗｃの数を、例え抵抗素子Ｒi,jと抵抗素子Ｒｚ（図１３参照）の行方向に並ぶ数（＝２n）が同じであっても半分にすることができる。そのため、配線Ｗｃに必要な配線領域を小さくすることができる。従って、本実施形態によれば、従来よりも小型のＤＡ変換回路を実現し得ると考えられる。また、配線領域の増大を回避しながら、１行に並べる抵抗素子数の選択の自由度を高めることができると考えられる。
【0030】
基本的には、上記の通り、本実施形態におけるラダー抵抗回路と同じ配列で並ぶラダー抵抗回路を有する従来のＤＡ変換回路に比べて二つの選択回路間の配線が半減する。従って、より多ビットのディジタル信号が入力されるＤＡ変換回路であるほど、本実施形態によって、大きな効果が得られと考えられる。
【0031】
本実施形態では、換言すると、入力信号Ｄｉｎの特定ビットよりも下位側のビットに関する選択の一部を、上位ビットに関する選択を行う第１選択回路１が担うことによって第２選択回路２での選択肢を削減している。ここで、個々の第１選択回路１が、図１３に示される従来のＤＡ変換回路１１００の個々の上位ビットスイッチＳｕよりも多くの選択肢から一つのノードＤi,jを選択するので、ラダー抵抗回路３と個々の第１選択回路１との間の配線Ｗｉの数は増加する。しかし、配線Ｗｉの総数は、ラダー抵抗回路３の複数のノードＤi,jの数と同じであり、複数のノードＤi,jの数は、入力信号のビット数Ｎによって２Nで定まる。従って、本実施形態において、ラダー抵抗回路３と第１選択回路１との間の配線Ｗｉの総数は、従来に比べて変化せず、二つの選択回路間の配線Ｗｃの数だけを削減することができる。
【0032】
＜ラダー抵抗回路のノードと第１選択回路との接続＞
上記のような第１選択回路１による入力信号ＤｉｎのＬＳＢに関する選択は、以下に説明されるように、個々の第１選択回路１に接続するノードＤi,jの適切な選択によって可能となる。以下の説明では、ラダー抵抗回路３の行方向における低電位端３１が位置する側の端部（図１においてラダー抵抗回路３の左端、以下では「端部Ｅ１」とも称される）からｉ番目の列に並ぶ抵抗素子Ｒi,jは、第ｉ列の抵抗素子Ｒi,jとも称される。なお、ｉは１以上、２n以下の整数である。また、ラダー抵抗回路３において、電気的に低電位端３１側からｊ番目（ｊは１以上、２m以下の整数）の行に並ぶ抵抗素子Ｒi,jは、第ｊ行の抵抗素子Ｒi,jとも称される。なお「電気的に低電位端３１側」は、低電位端３１までの抵抗値が、反対側の比較対象よりも低い側、を意味する。さらに、第ｉ列の抵抗素子Ｒi,jの行方向における低電位端３１側の一端に繋がるノードＤi,jは、第ｉ列のノードとも称され、第ｊ行の抵抗素子Ｒi,jに繋がるノードＤi,jは、第ｊ行のノードＤi,jとも称される。そして（第ｉ列、第ｊ行）に位置する抵抗素子Ｒi,j及びノードＤi,jは、その配置位置を簡便に示すために、「Ｒi,j」又は「Ｄi,j」のｉ及びｊに具体的な数値を入れて示されることがある。例えば、抵抗素子Ｒ2,1は、（第２列、第１行）に位置する抵抗素子Ｒi,jを意味する。
上記のような第１選択回路１による入力信号ＤｉｎのＬＳＢに関する選択は、以下に説明されるように、個々の第１選択回路１に接続するノードＤi,jの適切な選択によって可能となる。以下の説明では、ラダー抵抗回路３の行方向における低電位端３１が位置する側の端部（図１においてラダー抵抗回路３の左端、以下では「端部Ｅ１」とも称される）からｉ番目の列に並ぶ抵抗素子Ｒi,jは、第ｉ列の抵抗素子Ｒi,jとも称される。なお、ｉは１以上、２n以下の整数である。また、ラダー抵抗回路３において、電気的に低電位端３１側からｊ番目（ｊは１以上、２m以下の整数）の行に並ぶ抵抗素子Ｒi,jは、第ｊ行の抵抗素子Ｒi,jとも称される。なお「電気的に低電位端３１側」は、低電位端３１までの抵抗値が、反対側の比較対象よりも低い側、を意味する。さらに、第ｉ列の抵抗素子Ｒi,jの行方向における低電位端３１側の一端に繋がるノードＤi,jは、第ｉ列のノードとも称され、第ｊ行の抵抗素子Ｒi,jに繋がるノードＤi,jは、第ｊ行のノードＤi,jとも称される。そして（第ｉ列、第ｊ行）に位置する抵抗素子Ｒi,j及びノードＤi,jは、その配置位置を簡便に示すために、「Ｒi,j」又は「Ｄi,j」のｉ及びｊに具体的な数値を入れて示されることがある。例えば、抵抗素子Ｒ2,1は、（第２列、第１行）に位置する抵抗素子Ｒi,jを意味する。
【0033】
図１に示されるように、複数の第１選択回路１は、それぞれ、二つの配線束Ｗｂによってラダー抵抗回路３の所定のノードＤi,jに接続されている。幾つかの配線束Ｗｂは図１では簡略化して１本の線で示されているが、実際には、先に参照した図１３と同様に配線Ｗｉの束である。代表して端部Ｅ１側の四つの配線束Ｗｂについて、個々の配線Ｗｉが示されている。個々の配線束Ｗｂ内の各配線Ｗｉは、同一列に並ぶノードＤi,jの一つと一つの第１選択回路１とを独立して接続している。
【0034】
より詳細には、端部Ｅ１の最も近くの配線束Ｗｂ内の各配線Ｗｉは、（第１列、第１行）、（第１列、第３行）、（第１列、第５行）、・・・、及び（第１列、第（２m－１）行）のノードＤi,jそれぞれを、行方向において端部Ｅ１側から１番目の第１選択回路１に接続している。そして、行方向において端部Ｅ１から２番目の配線束Ｗｂ内の各配線Ｗｉは、ノードＤ2,1、ノードＤ2,3、ノードＤ2,5、及びノードＤ2,2
m
-1それぞれを、行方向において端部Ｅ１から１番目の第１選択回路１に接続している。すなわち、端部Ｅ１から１番目及び２番目の配線束Ｗｂ内の各配線Ｗｉは、奇数行のノードＤi,jを端部Ｅ１から１番目の第１選択回路１に接続している。
【0035】
これに対して、行方向において端部Ｅ１から３番目の配線束Ｗｂ内の各配線Ｗｉは、ノードＤ2,2、ノードＤ2,4、ノードＤ2,6、及びノードＤ2,2
mそれぞれを、行方向において端部Ｅ１側から２番目の第１選択回路１に接続している。さらに、端部Ｅ１から４番目の配線束Ｗｂ内の各配線Ｗｉは、ノードＤ3,2、ノードＤ3,4、ノードＤ3,6、及びノードＤ3,2
mそれぞれを端部Ｅ１から２番目の第１選択回路１に接続している。すなわち、端部Ｅ１から３番目及び４番目の配線束Ｗｂ内の各配線Ｗｉは、偶数行のノードＤi,jを端部Ｅ１から２番目の第１選択回路１に接続している。
【0036】
図１では簡略化して示されている他の配線束Ｗｂ内の各配線も、端部Ｅ１側の四つの配線束Ｗｂ内の配線Ｗｉと同様に、各ノードＤi,jを複数の第１選択回路１のいずれか一つに接続している。従って、個々の第１選択回路１には、個々の配線束Ｗｂによって、列方向に並ぶ抵抗素子Ｒi,jの数２mの半分の数のノードＤi,jが接続され、一対の配線束Ｗｂによって、全部で２m個のノードＤi,jが個々の第１選択回路１に接続されている。
【0037】
＜入力信号のディジタル値とラダー抵抗回路内のノードとの対応＞
図１に加えて図２を参照して、入力信号Ｄｉｎのディジタル値と、個々の第１選択回路１に接続される一群のノードＤi,jとの関係を説明する。図２には、各ノードＤi,jに生じる電圧に対応する入力信号Ｄｉｎのディジタル値“0*0000*000”～“1*1111*111”が示されている。各ディジタル値の“*”には、任意のビット長のビット列が存在してもよく、ビット列が存在しなくてもよい。図２には、ディジタル値が、少なくとも８ビットのビット長を有するように示されているが、入力信号は任意のビット長を有し得る。図２に示されるディジタル値の二つの“*”のうちの右側の“*”の左隣のビットは、第ｎビットである。
図１に加えて図２を参照して、入力信号Ｄｉｎのディジタル値と、個々の第１選択回路１に接続される一群のノードＤi,jとの関係を説明する。図２には、各ノードＤi,jに生じる電圧に対応する入力信号Ｄｉｎのディジタル値“0*0000*000”～“1*1111*111”が示されている。各ディジタル値の“*”には、任意のビット長のビット列が存在してもよく、ビット列が存在しなくてもよい。図２には、ディジタル値が、少なくとも８ビットのビット長を有するように示されているが、入力信号は任意のビット長を有し得る。図２に示されるディジタル値の二つの“*”のうちの右側の“*”の左隣のビットは、第ｎビットである。
【0038】
図２では、横方向に、抵抗素子Ｒi,jの列番号ｉ＝１～２n、及びノードＤi,jの列番号ｉ＝１～（２n＋１）が割り振られ、縦方向に抵抗素子Ｒi,j及びノードＤi,jに共通の行番号ｊ＝１～２mが割り振られている。列番号ｉの列と行番号ｊの行とが交差するマス目に示されているディジタル値が、第ｉ列、第ｊ行のノードＤi,jに生じる電圧に対応するディジタル値である。換言すると、各ノードＤi,jには、そのノードＤi,jを示すマス目に示されているディジタル値に対応する電圧が生じる。入力信号Ｄｉｎの「ディジタル値に対応する電圧を出力するノード」は、単に「ディジタル値に対応するノード」とも称され、各「ノードに生じる電圧に対応するディジタル値」は、単に各「ノードに対応するディジタル値」とも称される。
【0039】
なお、抵抗素子Ｒi,jの「ａ端」は各抵抗素子Ｒi,jにおけるラダー抵抗回路３の端部Ｅ１側の一端を意味し、「ｂ端」はその反対側の一端を意味する。各抵抗素子Ｒi,jのｂ端は、隣接する抵抗素子Ｒi,jのａ端とノードＤi,jで繋がっているため、それらｂ端とａ端とに跨るマス目に一つのディジタル値が示されている。そしてそのように隣接する抵抗素子Ｒi,jに跨る各列のノードＤi,jに対応するディジタル値は、奇数行のノードＤi,jについて左寄りに、偶数行のノードＤi,jについて右寄りに記載されている。
【0040】
図２に示されるような入力信号Ｄｉｎのディジタル値に対応する電圧が生じる各ノードＤi,jを有するラダー抵抗回路３から、図１に示されるように配線Ｗｉが引き出されて各ノードＤi,jが各第１選択回路１に接続される。そのため、各第１選択回路１において、入力信号ＤｉｎのＬＳＢを含む第１判定ビット列Ｂｊ１に基づいて、適切なノードＤi,jを選択することができる。
【0041】
すなわち、例えば、ラダー抵抗回路３の端部Ｅ１から行方向において１番目の第１選択回路１には、図２において一点鎖線で囲まれるグループＧ１のディジタル値に対応する電圧が生じるノードＤi,jが接続される。グループＧ１内のディジタル値は、“0*0000*000”、“0*0000*001”、“0*0100*000”、“0*0100*001”、“0*1000*000”、“0*1000*001”、“1*1100*000”、“1*1100*001”である。これらのディジタル値の間では、第１判定ビット列Ｂｊ１が含むＬＳＢ及び第（ｎ＋２）ビット～ＭＳＢまでのビット列において全て同一のものは存在しない。従って、端部Ｅ１から１番目の第１選択回路１は、第１判定ビット列Ｂｊ１に基づいて、入力信号ＤｉｎのＬＳＢ及び第（ｎ＋２）ビット～ＭＳＢまでのビット列に関して、入力信号Ｄｉｎのディジタル値に対応しているノードＤi,jを適切に選択することができる。
【0042】
同様に、例えば、ラダー抵抗回路３の端部Ｅ１から行方向において２番目の第１選択回路１には、図２において一点鎖線で囲まれるグループＧ２のディジタル値に対応する電圧が生じるノードＤi,jが接続される。グループＧ２内のディジタル値は、“0*0011*111”、“0*0011*110”、“0*0111*111”、“0*0111*110”、“0*1011*111”、“0*1011*110”、“1*1111*111”、“1*1111*110”である。これらのディジタル値の間でも、ＬＳＢ及び第（ｎ＋２）ビット～ＭＳＢまでのビット列において全て同一のものは存在しない。従って、端部Ｅ１から２番目の第１選択回路１も、入力信号ＤｉｎのＬＳＢ及び第（ｎ＋２）ビット～ＭＳＢまでのビット列に関して、入力信号Ｄｉｎのディジタル値に対応しているノードＤi,jを適切に選択することができる。
【0043】
同様に、他の全ての第１選択回路１が、それぞれに接続されているノードＤi,jのうちから、入力信号ＤｉｎのＬＳＢ及び第（ｎ＋２）ビット～ＭＳＢまでのビット列に関して、入力信号Ｄｉｎのディジタル値に対応するノードＤi,jを選択することができる。すなわち、図１においてラダー抵抗回路３の端部Ｅ１から３番目及び４番目の第１選択回路１は、それぞれ、図２に示されるグループＧ３及びＧ４内のディジタル値に対応するノードＤi,jの一群から一つのノードＤi,jを選択する。また、図１においてラダー抵抗回路３の端部Ｅ１と反対側の端部から１番目、２番目、及び３番目の第１選択回路１は、それぞれ、図２に示されるグループＧ７、Ｇ６、及びＧ５内のディジタル値に対応するノードＤi,jの一群から一つのノードＤi,jを選択する。例えば、入力信号Ｄｉｎのディジタル値が“0*0011*101”であり、そのため第１判定ビット列Ｂｊ１が“0*001”であることを第１制御信号Ｓｇ１が示していると、グループＧ１～Ｇ７それぞれにおいて、第（ｎ＋２）ビット～ＭＳＢ及びＬＳＢについて“0*00-----1”を有するディジタル値に対応する、図２に符号Ｄｘで示されるノードが選択される。
【0044】
複数の第１選択回路１のそれぞれは、グループＧ１、Ｇ２内の上記のディジタル値のように、入力信号Ｄｉｎのディジタル値のうちの第２ビットから第（ｎ＋１）ビットまでの各ビットの値が互いに同じであるディジタル値に対応する一群のノードＤi,jと接続されている。各第１選択回路１は、このように第２判定ビット列Ｂｊ２に含まれる各ビットの値が互いに同じであるディジタル値に対応する一群のノードＤi,jから一つのノードＤi,jを選択する。
【0045】
個々の第１選択回路１に接続されるノードＤi,jの一群には、所定の数（第３の所定の数）のノードＤi,jが含まれる。前述したように、図１の例において個々の第１選択回路１には、全部で、列方向に並ぶ抵抗素子Ｒi,jの数２mと同じ数のノードＤi,jが接続されている。従って、個々の第１選択回路１は、ラダー抵抗回路３の行数であって、列方向に並ぶ抵抗素子Ｒi,jの数（第２の所定の数）と同じ数のノードＤi,jから一つのノードＤi,jを選択するように構成されている。
【0046】
一方、個々の第１選択回路１によってその中から一つのノードＤi,jが選択されるグループＧ１～Ｇ７内のディジタル値の第２ビットから第（ｎ＋１）ビットまでの各ビットの値は、グループＧ１～Ｇ７同士の間では互いに異なっている。従って、複数の第１選択回路１それぞれで選択されるノードＤi,jと対応するディジタル値は、第２ビットから第（ｎ＋１）ビットまでの各ビットの値について、互いに異なっている。
【0047】
なお、抵抗素子Ｒi,jとの接続に関して、個々の第１選択回路１には、ラダー抵抗回路３の同一列に並ぶ抵抗素子Ｒi,jのうちの、奇数行に位置する各抵抗素子Ｒi,jの両端、又は、偶数行に並ぶ各抵抗素子Ｒi,jの両端が接続されている。そのため、第１選択回路１において、入力信号Ｄｉｎのディジタル値の最下位ビットに関する選択を行うことができる。より詳細には、複数の第１選択回路１の半数の各第１選択回路１には、ラダー抵抗回路３の低電位端３１側から奇数番目の行それぞれにおいてラダー抵抗回路３の端部Ｅ１から行方向において奇数番目に位置する抵抗素子Ｒi,jの両端が接続されている。そして複数の第１選択回路１の残りの半数の各第１選択回路１には、低電位端３１側から偶数番目の行それぞれにおいて端部Ｅ１から行方向において偶数番目に位置する抵抗素子Ｒi,jの両端が接続されている。
【0048】
図１に例示されるような態様でラダー抵抗回路３から配線Ｗｉによって各ノードＤi,jが引き出されて第１選択回路１に接続されているので、個々の第１選択回路１において、入力信号ＤｉｎのＬＳＢについての選択も行うことができる。また、図１及び図２の例では、各ノードＤi,jは、それぞれが対応するディジタル値の第（ｎ＋１）ビットからＬＳＢまでのビット列に関して、ラダー抵抗回路３の端部Ｅ１側から、“00*000”、“00*001”、11*111”、11*110”、00*010”、00*011”、11*101”、11*100”、・・・、10*011”、10*010”、01*110”、01*111”、10*001”、10*000”という順番で引き出されている。このような、ラダー抵抗回路３の端部Ｅ１からの順番で各ノードＤi,jが引き出されているので、個々の第１選択回路１と、その第１選択回路１の選択肢となるべきノードＤi,jとを接続する配線Ｗｉを、配線束Ｗｂ間で行方向において交差させることなく整然と配置することができる。そのため、小さな配線領域に、配線Ｗｉ乃至配線束Ｗｂを配置し得ることがある。
【0049】
一方、第２選択回路２は、上記のようにそれぞれがラダー抵抗回路３内の一つのノードＤi,jを選択している複数の第１選択回路１の一つを第２判定ビット列Ｂｊ２の値に基づいて選択する。前述したように、複数の第１選択回路１は、それぞれ、第２ビットから第（ｎ＋１）ビットまでの各ビットの値について互いに異なるディジタル値に対応するノードＤi,jを選択する。例えば、図１においてラダー抵抗回路３の端部Ｅ１から１番目、２番目、３番目、及び４番目の第１選択回路１は、図２に示されるように、第２ビットから第（ｎ＋１）ビットまでの各ビットの値が“00*00”、“11*11”、“00*01”、又は“11*10”であるグループＧ１、Ｇ２、Ｇ３、及びＧ４内のディジタル値に対応するノードＤi,jの一つを選択する。同様に、図１において端部Ｅ１と反対側の端部から１番目、２番目、及び３番目の第１選択回路１は、第２ビットから第（ｎ＋１）ビットまでの各ビットの値が“10*00”、“01*11”、又は“10*01”であるグループＧ７、Ｇ６、及びＧ５内のディジタル値に対応するノードＤi,jの一つを選択する。
【0050】
このように複数の第１選択回路１それぞれが、第２判定ビット列Ｂｊ２に含まれる各ビットについて互いに異なる値を有するディジタル値に対応するノードＤi,jを選択するので、第２判定ビット列Ｂｊ２に基づく第２選択回路２による一つの第１選択回路１の選択が可能になる。そして、入力信号Ｄｉｎに対応する電圧が出力端Ｖｏｕｔから出力される。例えば、入力信号Ｄｉｎのディジタル値が“0*1000*010”であり、そのため第２判定ビット列Ｂｊ２が“00*01”であることを第２制御信号Ｓｇ２が示していると、第２選択回路２は、図１において端部Ｅ１から３番目の第１選択回路１を選択する。この場合、端部Ｅ１から３番目の第１選択回路１では、第（ｎ＋２）ビット～ＭＳＢ及びＬＳＢについて“0*10-----0”を有するディジタル値に対応する、図２に符号Ｄ3,5で示されるノードが選択されている。そのため、出力端Ｖｏｕｔからは、ディジタル値“0*1000*010”に対応するノードＤ3,5の電圧が出力される。このように、入力信号Ｄｉｎのディジタル値に対応する電圧が適切に出力される。
【0051】
＜第１実施形態の具体例＞
本実施形態のＤＡ変換回路をより具現化した例について、６ビットのＤＡ変換回路を例に、図３を参照しながら説明する。図３には、本実施形態のＤＡ変換回路の具体例であるＤＡ変換回路１０１が示されている。なお、ＤＡ変換回路１０１について、図１のＤＡ変換回路１００に関して既に説明した事項と同様の事項についての説明は省略される。また、図１のＤＡ変換回路１００の構成要素と同様の構成要素については、図１に付されている符号と同じ符号が図３に付されるか適宜省略され、当該構成要素についての繰り返しとなる説明は省略される。
本実施形態のＤＡ変換回路をより具現化した例について、６ビットのＤＡ変換回路を例に、図３を参照しながら説明する。図３には、本実施形態のＤＡ変換回路の具体例であるＤＡ変換回路１０１が示されている。なお、ＤＡ変換回路１０１について、図１のＤＡ変換回路１００に関して既に説明した事項と同様の事項についての説明は省略される。また、図１のＤＡ変換回路１００の構成要素と同様の構成要素については、図１に付されている符号と同じ符号が図３に付されるか適宜省略され、当該構成要素についての繰り返しとなる説明は省略される。
【0052】
図３のＤＡ変換回路１０１において、ラダー抵抗回路３を構成する抵抗素子Ｒ1,1～Ｒ8,8は、８行×８列に渡って配置されている。すなわち、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第１の所定の数）の底２に対するべき指数ｎは３であり、列方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第２の所定の数）の底２に対するべき指数ｍも３である。ＤＡ変換回路１０１は、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数と同じ８個の第１選択回路１１～１８を含んでいる。
【0053】
各第１選択回路には、ラダー抵抗回路３内の、列方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数と同じ８個の各ノードが、８本の配線Ｗｉによって接続されている。第１選択回路１１、１３、１５、１７は、それぞれ、ラダー抵抗回路３の低電位端３１側から奇数番目の行の各ノードに接続されている８個のスイッチング素子１ｓ１を備えている。第１選択回路１２、１４、１６、１８は、それぞれ、ラダー抵抗回路３の低電位端３１側から偶数番目の行の各ノードに接続されている８個のスイッチング素子１ｓ２を備えている。また、ＤＡ変換回路１０１に備えられている第２選択回路２は、第１選択回路１１～１８の数と同じ８個のスイッチング素子２ｓ１～２ｓ８を含んでいる。
【0054】
例えば、第１選択回路１１のスイッチング素子１ｓ１それぞれの一端は、ラダー抵抗回路３のノードＤ1,1、ノードＤ1,3、ノードＤ2,5、及びノードＤ2,7などに接続されている。また、第１選択回路１４のスイッチング素子１ｓ２それぞれの一端は、ラダー抵抗回路３のノードＤ4,2、ノードＤ4,4、ノードＤ5,6、及びノードＤ5,8などに接続されている。
【0055】
８個のスイッチング素子１ｓ１及び８個のスイッチング素子１ｓ２それぞれの他端は、それぞれが属する第１選択回路１１～１８の中で連結されて、第２選択回路２のスイッチング素子２ｓ１～２ｓ８のいずれかの一端に接続されている。スイッチング素子２ｓ１～２ｓ８の他端は、互いに連結されて出力端Ｖｏｕｔに接続されている。スイッチング素子１ｓ１、１ｓ２、並びにスイッチング素子２ｓ１～２ｓ８は、例えば、ＭＯＳＦＥＴやバイポーラトランジスタなどのトランジスタであり得る。第１選択回路１１～１８及び第２選択回路２は、スイッチング素子が集積されたマルチプレクサであってもよい。
【0056】
第１選択回路１１～１８それぞれには、第１デコーダ４１から第１制御信号Ｓｇ１が入力される。第１選択回路１１～１８それぞれのスイッチング素子１ｓ１、１ｓ２は、第１制御信号Ｓｇ１が示す第１判定ビット列Ｂｊ１の情報に基づいて閉状態へと制御される。図３の例において、第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎの第１ビット（ＬＳＢ）ｂ１、第５ビットｂ５、及び第６ビットｂ６からなる。なお、図３では、第１制御信号Ｓｇ１が、破線で示される８本の配線Ｌ１によって並列に第１選択回路１１～１８のスイッチング素子１ｓ１、１ｓ２それぞれに個別に入力されるように描かれているが、第１制御信号Ｓｇ１は、１本の配線によって第１選択回路１１～１８それぞれに供給されてもよい。
【0057】
第２選択回路２には、第２デコーダ４２から第２制御信号Ｓｇ２が入力される。第２選択回路２のスイッチング素子２ｓ１～２ｓ８は、それぞれ、第２制御信号Ｓｇ２が示す第２判定ビット列Ｂｊ２の情報に基づいて閉状態へと制御される。図３の例において第２判定ビット列Ｂｊ２は、入力信号Ｄｉｎの第２ビットｂ２、第３ビットｂ３、及び第４ビットｂ４からなる。
【0058】
図４には、ＤＡ変換回路１０１における第１判定ビット列Ｂｊ１の各ビット（ｂ６、ｂ５、ｂ１）の値の組み合わせと、各第１選択回路においてその値の組み合わせに応じて、第１選択回路１１～１８を介して第２選択回路２に接続されるノードの列数及び行数との対応表が示されている。例えば、第１判定ビット列Ｂｊ１の値が、ビットｂ６、ｂ５、ｂ１の順に“111”である場合、偶数列に並んでいて第７行及び第８行に位置するノード（例えばノードＤ2,7など）が、第１選択回路１１～１８のいずれかを介して第２選択回路２に接続される。
【0059】
図４には、さらにＤＡ変換回路１０１における第２判定ビット列Ｂｊ２の各ビット（ｂ４、ｂ３、ｂ２）の値の組み合わせと、第２選択回路２においてその値の組み合わせに応じて閉状態となる対象スイッチとの対応表が示されている。例えば、第２判定ビット列Ｂｊ２の値が、ビットｂ４、ｂ３、ｂ２の順に“000”である場合、スイッチング素子２ｓ１が閉状態となり、第１選択回路１１が出力端Ｖｏｕｔに接続される。
【0060】
図５には、先に参照した図２と同様の方法で、ＤＡ変化回路１０１のラダー抵抗回路３の各ノードＤi,jに生じる電圧に対応する入力信号Ｄｉｎのディジタル値が示されている。図４の対応表に示されるように第１選択回路１のスイッチング素子１ｓ１、１ｓ２、及び第２選択回路２のスイッチング素子２ｓ１が閉状態へと制御されることにより、図５に示されるディジタル値に対応する電圧が出力端Ｖｏｕｔから出力される。
【0061】
例えば、入力信号Ｄｉｎのディジタル値が“110010”である場合、第１判定ビット列Ｂｊ１は“110”であるため、第１選択回路１１～１８において、奇数列、第７行又は第８行に位置する、ノードＤ1,7、ノードＤ3,7、ノードＤ3,8、ノードＤ5,7、ノードＤ5,8、ノードＤ7,7、ノードＤ7,8、及びノードＤ9,8が選択される。そして、第２選択回路２では、第２判定ビット列Ｂｊ２が“001”であるためスイッチング素子２ｓ３が閉状態となって第１選択回路１３が選択される。第１選択回路１３では、ノードＤ3,7が選択されているので、ノードＤ3,7の電圧が出力Ｖｏｕｔから出力される。図５に示されるようにノードＤ3,7の電圧はディジタル値“110010”に対応しているので、入力信号Ｄｉｎの値に応じた適切な電圧が出力される。
【0062】
＜第２実施形態＞
図６を参照して、第２実施形態のＤＡ変換回路について説明する。図６には、本実施形態のＤＡ変換回路の第１の具体例であるＤＡ変換回路１０２が示されている。ＤＡ変換回路１０２は、図３のＤＡ変換回路１０１と同様に、６ビットのＤＡ変換回路であり、図３のＤＡ変換回路１０１のラダー抵抗回路３と同じ構成のラダー抵抗回路３を備えている。すなわち、ＤＡ変換回路１０２が備えるラダー抵抗回路３の複数の抵抗素子Ｒ1,1～Ｒ8,8は、８行×８列に渡って配置されている。従って、ＤＡ変換回路１０２においても、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第１の所定の数）の底２に対するべき指数ｎは３であり、列方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第２の所定の数）の底２に対するべき指数ｍも３である。なお、ＤＡ変換回路１０２について、図１のＤＡ変換回路１００又は図３のＤＡ変換回路１０１に関して既に説明した事項と同様の事項についての説明は省略される。また、図１のＤＡ変換回路１００又は図３のＤＡ変換回路１０１の構成要素と同様の構成要素については、図１又は図３に付されている符号と同じ符号が図６に付されるか適宜省略され、当該構成要素についての繰り返しとなる説明は省略される。後に説明されるＤＡ変換回路１０３（図８参照）、及びＤＡ変換回路１０４（図１０参照）についても同様である。
図６を参照して、第２実施形態のＤＡ変換回路について説明する。図６には、本実施形態のＤＡ変換回路の第１の具体例であるＤＡ変換回路１０２が示されている。ＤＡ変換回路１０２は、図３のＤＡ変換回路１０１と同様に、６ビットのＤＡ変換回路であり、図３のＤＡ変換回路１０１のラダー抵抗回路３と同じ構成のラダー抵抗回路３を備えている。すなわち、ＤＡ変換回路１０２が備えるラダー抵抗回路３の複数の抵抗素子Ｒ1,1～Ｒ8,8は、８行×８列に渡って配置されている。従って、ＤＡ変換回路１０２においても、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第１の所定の数）の底２に対するべき指数ｎは３であり、列方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数（第２の所定の数）の底２に対するべき指数ｍも３である。なお、ＤＡ変換回路１０２について、図１のＤＡ変換回路１００又は図３のＤＡ変換回路１０１に関して既に説明した事項と同様の事項についての説明は省略される。また、図１のＤＡ変換回路１００又は図３のＤＡ変換回路１０１の構成要素と同様の構成要素については、図１又は図３に付されている符号と同じ符号が図６に付されるか適宜省略され、当該構成要素についての繰り返しとなる説明は省略される。後に説明されるＤＡ変換回路１０３（図８参照）、及びＤＡ変換回路１０４（図１０参照）についても同様である。
【0063】
ＤＡ変換回路１０２は、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数８個の半分の数である４個の第１選択回路１１～１４を含んでいる。そのため、第２選択回路２は、第１選択回路１１～１４の数と同じ４個のスイッチング素子２ｓ１～２ｓ４を備えている。さらにＤＡ変換回路１０２では、第１選択回路１１～１４は、それぞれ、入力信号Ｄｉｎのディジタル値の第１ビット（ＬＳＢ）ｂ１、第４ビットｂ４、第５ビットｂ５、及び第６ビット（ＭＳＢ）ｂ６からなる第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３内のノードＤ1,1～Ｄ8,8のうちの一つを選択するように構成されている。すなわち、各第１選択回路での選択の基準となる第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎのディジタル値の第（ｎ＋１）ビットから最上位ビットまでの各ビット及び最下位ビットを含んでいる。図６の例において第１判定ビット列Ｂｊ１は、第（ｎ＋１）ビットから最上位ビットまでの各ビット及び最下位ビットだけを含んでいてもよい。
【0064】
一方、第２選択回路２は、図３の例と同様に、入力信号Ｄｉｎの第２ビットｂ２から第４ビット（すなわち第（ｎ＋１）ビット）までの各ビットを含む第２判定ビット列Ｂｊ２に基づいて第１選択回路１１～１４の一つを選択する。
【0065】
図６の例のＤＡ変換回路１０２では、図３のＤＡ変換回路１０１のラダー抵抗回路３の行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数と同数の抵抗素子が行方向に配置されている。しかし、第１判定ビット列Ｂｊ１が、図３の例のＤＡ変換回路１０１における第１判定ビット列Ｂｊ１が含むビット列に加えて、第（ｎ＋１）ビットも含んでいる。そのため、図６の例において各第１選択回路は、図３の例の各第１選択回路の選択肢の数の倍の数の選択肢から、ノードＤ1,1～Ｄ9,8のうちの一つを選択することができる。そのため、第２選択回路２での選択肢を、図３の例に比べて半分にすることができる。すなわち、各第１選択回路と第２選択回路２との間の配線を半分にすることができる。そのため、この配線に必要な配線領域をさらに小さくすることができ、従って、従来よりもさらに小型のＤＡ変換回路が得られると考えられる。また、配線領域の増大を回避しながら、１行に並べる抵抗素子数の選択の自由度をさらに高めることができると考えられる。
【0066】
各第１選択回路には、ラダー抵抗回路３内の、列方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数８個の２倍である１６個の各ノードが、１６本の配線Ｗｉによって接続されている。第１選択回路１１～１４は、それぞれ、ラダー抵抗回路３の低電位端３１側から奇数番目の行の各ノードに接続されている８個のスイッチング素子１ｓ１、及び、低電位端３１側から偶数番目の行の各ノードに接続されている８個のスイッチング素子１ｓ２を備えている。各第１選択回路に備えられているスイッチング素子１ｓ１及びスイッチング素子１ｓ２は、それぞれ、図３の例のスイッチング素子１ｓ１及びスイッチング素子１ｓ２に接続されているラダー抵抗回路３の各ノードと同じノードに接続されている。
【0067】
また、第１選択回路１１～１４それぞれには、ラダー抵抗回路３の同一列に並ぶ抵抗素子のうちの奇数行に位置する各抵抗素子の両端、及び、同一列に並ぶ抵抗素子のうちの偶数行に位置する各抵抗素子の両端が接続されている。より詳細には、第１選択回路１１～１４のそれぞれには、ラダー抵抗回路３の低電位端３１側から奇数番目の行それぞれにおいてラダー抵抗回路３の端部Ｅ１から行方向において奇数番目に位置する抵抗素子の両端が接続されている。さらに、第１選択回路１１～１４のそれぞれには、低電位端３１側から偶数番目の行それぞれにおいて端部Ｅ１から行方向において偶数番目に位置する抵抗素子の両端が接続されている。ここで、行方向において端部Ｅ１から奇数番目は、端部Ｅ１から（２×ｋ－１）番目（ｋは１から２(n-1)までの整数）であり、偶数番目は、端部Ｅ１から（２×ｋ）番目である。すなわち各第１選択回路には、ラダー抵抗回路３において隣り合う列に並んでいる抵抗素子のうちの一方の列の偶数行に位置する各抵抗素子の両端及び他方の列の奇数行に位置する抵抗素子の両端が接続されている。
【0068】
ＤＡ変換回路１０２のラダー抵抗回路３は、図３のＤＡ変換回路１０１のラダー抵抗回路３と同じ構成を有している。そのためＤＡ変換回路１０２のノードＤ1,1～Ｄ8,8には、図４において各ノードＤi,jについて示されるディジタル値に対応する電圧と同じ電圧が生じる。図６に示される回路図から明らかなように、図６の第１選択回路１１～１４には、それぞれ、図５において一点鎖線でそれぞれ囲まれているグループＧ１、Ｇ２、Ｇ３、Ｇ４のディジタル値に対応する電圧が生じるノードＤi,jが接続される。
【0069】
図４から明らかなように、第１選択回路１１～１４のそれぞれは、ノードＤi,jのうちの、入力信号Ｄｉｎのディジタル値のうちの第２ビットから第４ビット（すなわち第（ｎ＋１）ビット）までの各ビット値が互いに同じか１の補数の関係にあるディジタル値に対応する一群のノードＤi,jと接続されている。このようにＤＡ変換回路１０２では、各第１選択回路は、第２判定ビット列Ｂｊ２に含まれる各ビットの値が互いに同じであるか１の補数の関係にあるディジタル値に対応する所定の数（第３の所定の数）のノードＤi,jから一つのノードＤi,jを選択する。図４及び図６から明らかなように、第１選択回路１１～１４は、それぞれ、１６個、すなわち、２(m+1)個である第３の所定の数のノードＤi,jから一つのノードＤi,jを選択するように構成されている。
【0070】
図７Ａには、ＤＡ変換回路１０２における第１判定ビット列Ｂｊ１の各ビット（ｂ６、ｂ５、ｂ４、ｂ１）の値の組み合わせと、その値の組み合わせに応じて、第１選択回路１１～１４によって第２選択回路２に接続されるノードの列数と行数との対応表が、図４と同様の方法で示されている。例えば、第１判定ビット列Ｂｊ１の値が、ビットｂ６、ｂ５、ｂ４、ｂ１の順に“1101”である場合、偶数列に並んでいて第７行に位置するノードが第２選択回路２に接続される。
【0071】
一方、図６の例では、第２選択回路２は、全部で四つだけの第１選択回路１１～１４の一つを選択する。ここで、図４に示されるように各第１選択回路によって選択されるグループＧ１～グループＧ４それぞれの間には、第２ビット及び第３ビットの値について同一のディジタル値も存在する。そのため、入力信号Ｄｉｎの各ビットのうちの第１判定ビット列Ｂｊ１に含まれない第２、第３ビットだけでは、第１選択回路１１～１４のうちの一つを選択することができない。そこで、ＤＡ変換回路１０２では、前述したように、第４ビットｂ４（すなわち第（ｎ＋１）ビット）も用いて、全部で３ビットである第２判定ビット列Ｂｊ２に基づいて、第２選択回路２が第１選択回路１１～１４の一つを選択する。
【0072】
そのため、図６に示されるＤＡ変換回路１０２は、さらに、第２判定ビット列Ｂｊ２の隣り合うビット同士の排他的論理和を算出する演算素子５を備えている。第２選択回路２のスイッチング素子２ｓ１～２ｓ４は、それぞれ、演算素子５の演算結果に基づいて閉状態へと制御される。すなわち、ＤＡ変換回路１０２において第２選択回路２は、第２ビットから第（ｎ＋１）ビットまでの隣り合うビット同士の排他的論理和で構成されるビット長ｎのビット列の値に基づいて第１選択回路１１～１４のうちの一つを選択するように構成されている。
【0073】
図７Ｂには、第２判定ビット列Ｂｊ２の各ビット（ｂ４、ｂ３、ｂ２）の値の組み合わせと、その組み合わせにおける隣り合うビット間での排他的論理和の演算結果と、その演算結果に応じて閉状態となる対象スイッチとの対応表が示されている。例えば、第２判定ビット列Ｂｊ２が“000”又は“111”の場合は、スイッチング素子２ｓ１が閉状態となって第１選択回路１１が選択され、第２判定ビット列Ｂｊ２が“001”又は“110”の場合は、スイッチング素子２ｓ２が閉状態となって第１選択回路１２が選択される。また、第２判定ビット列Ｂｊ２が“010”又は“101”の場合は、スイッチング素子２ｓ３が閉状態となって第１選択回路１３が選択され、第２判定ビット列Ｂｊ２が“011”又は“100”の場合は、スイッチング素子２ｓ４が閉状態となって第１選択回路１４が選択される。前述したように、各第１選択回路が、第２判定ビット列Ｂｊ２に含まれる各ビットの値が互いに同じであるか１の補数の関係にあるディジタル値に対応するノードから一つのノードを選択するので、このような第２選択回路２での選択が可能である。
【0074】
例えば、入力信号Ｄｉｎのディジタル値が“001100”である場合、第１判定ビット列Ｂｊ１は“0010”であるため、図６の第１選択回路１１～１４によって、奇数列、第２行に位置するノードＤ3,2、ノードＤ5,2、ノードＤ7,2、及びノードＤ9,2が選択される。そして、第２選択回路２では、第２判定ビット列Ｂｊ２が“110”であるためスイッチング素子２ｓ２が閉状態となって第１選択回路１２が選択される。第１選択回路１２では、ノードＤ5,2が選択されているので、ノードＤ5,2の電圧が出力Ｖｏｕｔから出力される。図５に示されるようにノードＤ5,2の電圧はディジタル値“001100”に対応しているので、入力信号Ｄｉｎの値に応じた適切な電圧が出力される。
【0075】
＜第２実施形態の第２の具体例＞
図８には、第２実施形態のＤＡ変換回路の第２の具体例であるＤＡ変換回路１０３の回路図が示されている。ＤＡ変換回路１０３では、第１選択回路１１～１４は、それぞれ、入力信号Ｄｉｎのディジタル値の第１ビット（ＬＳＢ）ｂ１、第２ビットｂ２、第５ビットｂ５、及び第６ビット（ＭＳＢ）ｂ６からなる第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３内のノードＤ1,1～Ｄ9,8のうちの一つを選択するように構成されている。すなわち第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎのディジタル値の第（ｎ＋２）ビットから最上位ビットまでの各ビット、第２ビット、及び最下位ビットを含んでいる。図６の例において第１判定ビット列Ｂｊ１は、第（ｎ＋２）ビットから最上位ビットまでの各ビット、第２ビット、及び最下位ビットだけを含んでいてもよい。
図８には、第２実施形態のＤＡ変換回路の第２の具体例であるＤＡ変換回路１０３の回路図が示されている。ＤＡ変換回路１０３では、第１選択回路１１～１４は、それぞれ、入力信号Ｄｉｎのディジタル値の第１ビット（ＬＳＢ）ｂ１、第２ビットｂ２、第５ビットｂ５、及び第６ビット（ＭＳＢ）ｂ６からなる第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３内のノードＤ1,1～Ｄ9,8のうちの一つを選択するように構成されている。すなわち第１判定ビット列Ｂｊ１は、入力信号Ｄｉｎのディジタル値の第（ｎ＋２）ビットから最上位ビットまでの各ビット、第２ビット、及び最下位ビットを含んでいる。図６の例において第１判定ビット列Ｂｊ１は、第（ｎ＋２）ビットから最上位ビットまでの各ビット、第２ビット、及び最下位ビットだけを含んでいてもよい。
【0076】
このように第１判定ビット列Ｂｊ１が図６のＤＡ変換回路１０２と異なるので、ＤＡ変換回路１０３では、第１選択回路１２及び第１選択回路１４それぞれのスイッチング素子１ｓ１、１ｓ２を閉状態にする第１判定ビット列Ｂｊ１の値が、図６のＤＡ変換回路１０２と異なっている。以上の点を除いて、ＤＡ変換回路１０３は、図６のＤＡ変換回路１０２と同様の構成を有している。
【0077】
図９には、ＤＡ変換回路１０３における第１判定ビット列Ｂｊ１の各ビット（ｂ６、ｂ５、ｂ２、ｂ１）の値の組み合わせと、その値の組み合わせに応じて、第１選択回路１１～１４によって第２選択回路２に接続されるノードの列数と行数との対応表が示されている。例えば、第１判定ビット列Ｂｊ１の値が、ビットｂ６、ｂ５、ｂ２、ｂ１の順に“1101”である場合、図８に示されるノードＤ2,7、Ｄ4,8、Ｄ6,7、Ｄ8,8が第２選択回路２に接続される。なお、第２選択回路２において第２判定ビット列Ｂｊ２に応じて閉状態となるスイッチング素子２ｓ１～２ｓ４は、第１の具体例と同じであり、図７Ｂに示されている。
【0078】
例えば、入力信号Ｄｉｎのディジタル値が“001100”である場合、第１判定ビット列Ｂｊ１は“0000”であるため、図８の第１選択回路１１～１４によって、ノードＤ1,1、ノードＤ5,2、ノードＤ5,1、及びノードＤ9,2が選択される。そして、第２選択回路２では、第２判定ビット列Ｂｊ２が“110”であるためスイッチング素子２ｓ２が閉状態となって第１選択回路１２が選択される。第１選択回路１２では、ノードＤ5,2が選択されているので、ノードＤ5,2の電圧が出力Ｖｏｕｔから出力される。図５に示されるようにノードＤ5,2の電圧はディジタル値“001100”に対応しているので、入力信号Ｄｉｎの値に応じた適切な電圧が出力される。
【0079】
＜第２実施形態の変形例＞
図１０には、第２実施形態のＤＡ変換回路の変形例であるＤＡ変換回路１０４の回路図が示されている。ＤＡ変換回路１０４は、図６のＤＡ変換回路１０２のラダー抵抗回路３と同じ構成のラダー抵抗回路３を備えている。すなわち、ＤＡ変換回路１０４においても、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数の底２に対するべき指数ｎは３である。またＤＡ変換回路１０４の第１選択回路１１～１４は、図６のＤＡ変換回路１０２と同様に、入力信号Ｄｉｎのディジタル値の第１ビット（ＬＳＢ）ｂ１、第４ビットｂ４（すなわち第（ｎ＋１）ビット）、第５ビットｂ５、及び第６ビット（ＭＳＢ）ｂ６からなる第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３内のノードＤ1,1～Ｄ9,8のうちの一つを選択するように構成されている。第２選択回路２も、図６のＤＡ変換回路１０２の第２選択回路２と同様の構成を有している。しかし、第１選択回路１１～１４それぞれの構成が、図６のＤＡ変換回路１０２のものと異なっている。
図１０には、第２実施形態のＤＡ変換回路の変形例であるＤＡ変換回路１０４の回路図が示されている。ＤＡ変換回路１０４は、図６のＤＡ変換回路１０２のラダー抵抗回路３と同じ構成のラダー抵抗回路３を備えている。すなわち、ＤＡ変換回路１０４においても、行方向に並ぶ抵抗素子Ｒ1,1～Ｒ8,8の数の底２に対するべき指数ｎは３である。またＤＡ変換回路１０４の第１選択回路１１～１４は、図６のＤＡ変換回路１０２と同様に、入力信号Ｄｉｎのディジタル値の第１ビット（ＬＳＢ）ｂ１、第４ビットｂ４（すなわち第（ｎ＋１）ビット）、第５ビットｂ５、及び第６ビット（ＭＳＢ）ｂ６からなる第１判定ビット列Ｂｊ１に基づいて、ラダー抵抗回路３内のノードＤ1,1～Ｄ9,8のうちの一つを選択するように構成されている。第２選択回路２も、図６のＤＡ変換回路１０２の第２選択回路２と同様の構成を有している。しかし、第１選択回路１１～１４それぞれの構成が、図６のＤＡ変換回路１０２のものと異なっている。
【0080】
ＤＡ変換回路１０４において、第１選択回路１１～１４は、それぞれ、下位階層側の第１層Ｌａ１～上位階層側の第４層Ｌａ４を含んでいて、各階層に１以上のスイッチング素子１ｓ３を備える階層構造を有している。第１層Ｌａ１が最もラダー抵抗回路３側に位置する最下位階層であり、第４層Ｌａ４が最も第２選択回路２側に位置する最上位階層である。スイッチング素子１ｓ３は、図１０に示されるように、第１端に二つの端子及びその反対の第２端に一つの端子を有していて、制御信号の論理に応じて第１端側の二つの端子のいずれか一方を第２端側の一つの端子に接続する二者択一（例えば単極双投式）のスイッチング素子である。スイッチング素子１ｓ３は、例えば、並列接続された二つのトランジスタとインバータとによって構成され得る。
【0081】
最上位階層である第４層Ｌａ４のスイッチング素子１ｓ３の第２端側の一つの端子が第２選択回路２に接続されている。一方、最下位階層である第１層Ｌａ１のスイッチング素子１ｓ３の第１端側の二つの端子が、それぞれ、ラダー抵抗回路３のノードＤ1,1～Ｄ9,8のいずれか一つに接続されている。
【0082】
第１層Ｌａ１～第３層Ｌａ３の各階層において、スイッチング素子１ｓ３の第２端の一つの端子が、１層上位側の階層のスイッチング素子１ｓ３の第１端の二つの端子の一方に接続されている。すなわち、上位階層のスイッチング素子１ｓ３が下位階層の複数のスイッチング素子１ｓ３の一つを選択するように構成されている。
【0083】
そして第１選択回路１１～１４では、第１層Ｌａ１～第４層Ｌａ４の各階層のスイッチング素子１ｓ３が、第１判定ビット列Ｂｊ１の各ビットの値によって制御される。具体的には、最下位層である第１層Ｌａ１に並ぶスイッチング素子１ｓ３は、第１判定ビット列Ｂｊ１が含む、入力信号Ｄｉｎの第５ビット（第（ｎ＋２）ビット）ｂ５の値によって制御される。また、第２層Ｌａ２及び第３層Ｌａ３に並ぶスイッチング素子１ｓ３は、それぞれ、入力信号Ｄｉｎの第６ビット（ＭＳＢであって第（ｎ＋３）ビット）ｂ６及び第１ビット（ＬＳＢ）ｂ１の値によってそれぞれ制御される。そして最上位階層である第４層Ｌａ４に並ぶスイッチング素子１ｓ３は、入力信号Ｄｉｎの第４ビット（第ｎ＋１ビット）ｂ４の値によって制御される。例えば、第１判定ビット列Ｂｊ１の第４ビット、第５ビット及び第６ビットの値が“１”であると、図１０の第４層Ｌａ４、第１層Ｌａ１、及び第２層Ｌａ２のスイッチング素子１ｓ３それぞれにおいて、第１端側の二つの端子のうちの右側の端子が第２端側の端子に接続される。また、第１判定ビット列Ｂｊ１の第１ビットの値が“１”であると、第１選択回路１１～１４それぞれにおいて第３層Ｌａ３に位置する二つのうちで左側のスイッチング素子１ｓ３では第１端側の二つの端子のうちの右側の端子が、そして右側のスイッチング素子１ｓ３では第１端側の二つの端子のうちの左側の端子が、それぞれ、第２端側の端子に接続される。
【0084】
第１判定ビット列Ｂｊ１を構成する各ビットの値に基づいて各階層のスイッチング素子１ｓ３が制御されることによって、第１選択回路１１～１４全体で、ラダー抵抗回路３内の四つのノードが第２選択回路２のスイッチング素子２ｓ１～２ｓ４のいずれかに接続される。ＤＡ変換回路１０４における第１判定ビット列Ｂｊ１の各ビットの値の組み合わせと、その値の組み合わせに応じて第２選択回路２に接続されるノードの列数と行数との対応は、先に参照した図９の対応表に示される通りである。また、第２選択回路２において第２判定ビット列Ｂｊ２に応じて閉状態となるスイッチング素子２ｓ１～２ｓ４は、図６のＤＡ変換回路１０２のものと同じであり、図７Ｂに示されている。従って、ＤＡ変換回路１０３について前述したように、入力信号Ｄｉｎのディジタル値に応じた適切な電圧が出力端Ｖｏｕｔから出力される。
【0085】
図１０のＤＡ変換回路１０４では、入力信号Ｄｉｎの各ビットのうちの第１判定ビット列Ｂｊ１を構成するビットの信号で、デコーダを介さずに直接第１選択回路１１～１４の各スイッチング素子１ｓ３を制御できることがある。また、ラダー抵抗回路３に直接接続されるスイッチング素子１ｓ３の制御信号（図１０の例において第５ビットのビット値）が共通なので、配線が集中しがちなラダー抵抗回路３付近の配線を単純化できることがある。なお、図１０に示される変形例は、６ビットに限らず任意のビット数のＤＡ変開回路に適用できる。その場合、第１判定ビット列Ｂｊ１のビット数と同じ数の階層を有する第１選択回路１を構成し、下位階層（ラダー抵抗回路３側）から、第（ｎ＋２）ビット～ＭＳＢ、ＬＳＢ、第（ｎ＋１）ビットの順で、各階層のスイッチング素子１ｓ３を制御することによって、適切に入力信号Ｄｉｎを適切に変換することができる。
【0086】
また、図１０に示される変形例のような構成の第１選択回路１１～１４は、図８の例のように、入力信号Ｄｉｎのディジタル値の第（ｎ＋２）ビットから最上位ビットまでの各ビット、第２ビット、及び最下位ビットを含む第１判定ビット列Ｂｊ１に基づいてノードＤ1,1～Ｄ9,8のうちの一つを選択する第１選択回路１１～１４としても適用可能である。その場合、第４層Ｌａ４に並ぶスイッチング素子１ｓ３は、入力信号Ｄｉｎの第２ビットｂ２の値によって制御される。この第２ビットｂ２の値が“１”であると、第１選択回路１１、１３それぞれを構成する第４層Ｌａ４のスイッチング素子１ｓ３では第１端側の二つの端子のうちの右側の端子が第２端側の端子に接続され、そして第１選択回路１２、１４それぞれを構成する第４層Ｌａ４のスイッチング素子１ｓ３では第１端側の二つの端子のうちの左側の端子が第２端側の端子に接続される。
【0087】
本発明によれば、折り返して配置されるラダー抵抗回路を含むＤＡ変換回路において、ラダー抵抗回路の１行に配置される抵抗素子の数が多くても、配線領域の小さい多ビットのＤＡ変換回路を実現することができる。また、配線領域の増大を回避しながら、１行に並べる抵抗素子の数の選択自由度を高めることができる。
【符号の説明】
【0088】
１００～１０４ ＤＡ変換回路
１、１１～１８ 第１選択回路
１ｓ、１ｓ１～１ｓ３ スイッチング素子
２ 第２選択回路
２ｓ、２ｓ１～２ｓ８ スイッチング素子
３ ラダー抵抗回路
３１ 低電位端
５ 演算素子
Ｂｊ１ 第１判定ビット列
Ｂｊ２ 第２判定ビット列
Ｄｉｎ 入力信号
Ｄi,j、Ｄｚ ノード
Ｅ１ ラダー抵抗回路の第１方向における端部
Ｒi,j、Ｒｚ 抵抗素子
１、１１～１８ 第１選択回路
１ｓ、１ｓ１～１ｓ３ スイッチング素子
２ 第２選択回路
２ｓ、２ｓ１～２ｓ８ スイッチング素子
３ ラダー抵抗回路
３１ 低電位端
５ 演算素子
Ｂｊ１ 第１判定ビット列
Ｂｊ２ 第２判定ビット列
Ｄｉｎ 入力信号
Ｄi,j、Ｄｚ ノード
Ｅ１ ラダー抵抗回路の第１方向における端部
Ｒi,j、Ｒｚ 抵抗素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】