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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024091484
(43)【公開日】2024-07-04
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240627BHJP
H01L 29/786 20060101ALI20240627BHJP
H01L 21/336 20060101ALI20240627BHJP
【ＦＩ】
H10B12/00 671Z
H10B12/00 681A
H10B12/00 671C
H01L29/78 617K
H01L29/78 616T
H01L29/78 617S
【審査請求】未請求
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2023205069
(22)【出願日】2023-12-05
(31)【優先権主張番号】10-2022-0183333
(32)【優先日】2022-12-23
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】キム スン ファン
(72)【発明者】
【氏名】チェ ガン シク
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD02
5F083AD24
5F083GA09
5F083GA10
5F083HA02
5F083JA03
5F083JA05
5F083JA19
5F083JA32
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083KA19
5F083LA12
5F083LA16
5F083LA19
5F083PR04
5F083PR05
5F083PR06
5F083ZA28
5F110AA04
5F110BB06
5F110BB11
5F110EE04
5F110EE05
5F110EE30
5F110FF02
5F110FF04
5F110FF12
5F110GG01
5F110GG02
5F110GG12
5F110GG19
5F110GG22
5F110HJ06
5F110QQ04
5F110QQ05
(57)【要約】
【課題】高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供すること。
【解決手段】本技術は、高集積化されたメモリセルを備えた半導体装置及びその製造方法に関するものであって、本技術に係る半導体装置の製造方法は、 下部構造物上部に半導体層パターンを形成するステップと、前記半導体層パターンをカバーリングするゲート絶縁層を形成するステップと、前記ゲート絶縁層上に前記半導体層パターンをサラウンディングするものの、互いに対向する第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップと、前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上に各々位置する一対の水平導電ラインを形成するために、前記導電層の第１のエッジ部分及び第２のエッジ部分を水平にリセスさせるステップとを含むことができる。
【選択図】図１Ｂ
【解決手段】本技術は、高集積化されたメモリセルを備えた半導体装置及びその製造方法に関するものであって、本技術に係る半導体装置の製造方法は、 下部構造物上部に半導体層パターンを形成するステップと、前記半導体層パターンをカバーリングするゲート絶縁層を形成するステップと、前記ゲート絶縁層上に前記半導体層パターンをサラウンディングするものの、互いに対向する第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップと、前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上に各々位置する一対の水平導電ラインを形成するために、前記導電層の第１のエッジ部分及び第２のエッジ部分を水平にリセスさせるステップとを含むことができる。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
下部構造物上部に半導体層パターンを形成するステップと、
前記半導体層パターンをカバーリングするゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に前記半導体層パターンをサラウンディングするものの、互いに対向する第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップと、
前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上に各々位置する一対の水平導電ラインを形成するために、前記導電層の第１のエッジ部分及び第２のエッジ部分を水平にリセスさせるステップと、
を含む半導体装置の製造方法。
前記半導体層パターンをカバーリングするゲート絶縁層を形成するステップと、
前記ゲート絶縁層上に前記半導体層パターンをサラウンディングするものの、互いに対向する第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップと、
前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上に各々位置する一対の水平導電ラインを形成するために、前記導電層の第１のエッジ部分及び第２のエッジ部分を水平にリセスさせるステップと、
を含む半導体装置の製造方法。
【請求項2】
前記半導体層パターンを形成するステップは、
前記下部構造物上部にスタックボディを形成するために、第１の犠牲層構造、半導体層、及び第２の犠牲層構造を順次形成するステップと、
前記スタックボディに第１のオープニングを形成するステップと、
前記第１のオープニングを介して前記第１の犠牲層構造及び第２の犠牲層構造を除去するステップと、
前記半導体層パターンを形成するために、前記半導体層をリセスさせるステップと、
を含む請求項１に記載の半導体装置の製造方法。
前記下部構造物上部にスタックボディを形成するために、第１の犠牲層構造、半導体層、及び第２の犠牲層構造を順次形成するステップと、
前記スタックボディに第１のオープニングを形成するステップと、
前記第１のオープニングを介して前記第１の犠牲層構造及び第２の犠牲層構造を除去するステップと、
前記半導体層パターンを形成するために、前記半導体層をリセスさせるステップと、
を含む請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１及び第２の犠牲層構造は、各々第１のシリコンゲルマニウム層、第１の単結晶シリコン層、及び第２のシリコンゲルマニウム層のスタックを備え、
前記半導体層は、前記第１の単結晶シリコン層より厚い第２の単結晶シリコン層を備える請求項２に記載の半導体装置の製造方法。
前記半導体層は、前記第１の単結晶シリコン層より厚い第２の単結晶シリコン層を備える請求項２に記載の半導体装置の製造方法。
【請求項4】
前記半導体層パターンの上部面及び下部面は、各々フラット面を備える請求項１に記載の半導体装置の製造方法。
【請求項5】
前記ゲート絶縁層は、前記半導体層パターンの上部面及び下部面を各々フリーカバーリングする請求項１に記載の半導体装置の製造方法。
【請求項6】
前記ゲート絶縁層は、シリコン酸化物の蒸着工程または前記半導体層パターンの表面酸化工程により形成する請求項１に記載の半導体装置の製造方法。
【請求項7】
前記半導体層パターンの一側に接続される垂直導電ラインを形成するステップと、
前記半導体層パターンの他側に接続されるデータ格納要素を形成するステップと、
をさらに含む請求項１に記載の半導体装置の製造方法。
前記半導体層パターンの他側に接続されるデータ格納要素を形成するステップと、
をさらに含む請求項１に記載の半導体装置の製造方法。
【請求項8】
前記半導体層パターンは、単結晶シリコン層を備える請求項１に記載の半導体装置の製造方法。
【請求項9】
前記導電層は、ポリシリコン、金属、金属窒化物、またはこれらの組み合わせを含む請求項１に記載の半導体装置の製造方法。
【請求項10】
前記第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップは、
前記ゲート絶縁層上に前記半導体層パターンをサラウンディングする金属－ベース層を形成するステップを含む請求項１に記載の半導体装置の製造方法。
前記ゲート絶縁層上に前記半導体層パターンをサラウンディングする金属－ベース層を形成するステップを含む請求項１に記載の半導体装置の製造方法。
【請求項11】
前記一対の水平導電ラインを形成するステップは、
前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上部に各々位置する一対の第１のゲートを形成するステップと、
前記第１のゲートの一側上に一対の第２のゲートを形成するステップと、
前記第１のゲートの他側上に一対の第３のゲートを形成するステップと、
を含む請求項１に記載の半導体装置の製造方法。
前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上部に各々位置する一対の第１のゲートを形成するステップと、
前記第１のゲートの一側上に一対の第２のゲートを形成するステップと、
前記第１のゲートの他側上に一対の第３のゲートを形成するステップと、
を含む請求項１に記載の半導体装置の製造方法。
【請求項12】
前記一対の第２のゲート及び前記一対の第３のゲートは、低仕事関数物質を含み、前記第１のゲートは、高仕事関数物質を含む請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記一対の第２のゲート及び前記一対の第３のゲートは、Ｎドープドポリシリコンを含み、前記第１のゲートは、タングステンを含む請求項１１に記載の半導体装置の製造方法。
【請求項14】
前記第１のゲートと第２のゲートとの間に第１のバリア層を形成するステップと、
前記第１のゲートと第３のゲートとの間に第２のバリア層を形成するステップと、
をさらに含む請求項１１に記載の半導体装置の製造方法。
前記第１のゲートと第３のゲートとの間に第２のバリア層を形成するステップと、
をさらに含む請求項１１に記載の半導体装置の製造方法。
【請求項15】
前記第１及び第２のバリア層は、金属窒化物を含む請求項１４に記載の半導体装置の製造方法。
【請求項16】
下部構造物上部で第１の方向に沿って垂直配向されたビットラインと、
前記ビットラインから第２の方向に沿って水平配向された半導体層パターンと、
前記半導体層パターンの上部面及び下部面を各々フリー（ｆｕｌｌｙ）－カバーリングするゲート絶縁層と、
前記ゲート絶縁層上で前記半導体層パターンに交差する第３の方向に沿って水平配向されたワードラインと、
を備える半導体装置。
前記ビットラインから第２の方向に沿って水平配向された半導体層パターンと、
前記半導体層パターンの上部面及び下部面を各々フリー（ｆｕｌｌｙ）－カバーリングするゲート絶縁層と、
前記ゲート絶縁層上で前記半導体層パターンに交差する第３の方向に沿って水平配向されたワードラインと、
を備える半導体装置。
【請求項17】
前記半導体層パターンに接続されたデータ格納要素をさらに備え、
前記半導体層パターンの上部面及び下部面の各々は、フラット表面を有し、
前記ゲート絶縁層の一側は、前記ビットラインに接触し、前記ゲート絶縁層の他側は、前記データ格納要素に接触する請求項１６に記載の半導体装置。
前記半導体層パターンの上部面及び下部面の各々は、フラット表面を有し、
前記ゲート絶縁層の一側は、前記ビットラインに接触し、前記ゲート絶縁層の他側は、前記データ格納要素に接触する請求項１６に記載の半導体装置。
【請求項18】
前記半導体層パターンは、単結晶シリコン層を備える請求項１６に記載の半導体装置。
【請求項19】
前記ワードラインは、ポリシリコン、金属、金属窒化物、またはこれらの組み合わせを含む請求項１６に記載の半導体装置。
【請求項20】
前記ワードラインは、前記半導体層パターンを挟んで互いに対向するダブルワードラインを備える請求項１６に記載の半導体装置。
【請求項21】
前記ワードラインは、第１の低仕事関数物質、第２の低仕事関数物質、及び前記第１の低仕事関数物質と第２の低仕事関数物質との間の高仕事関数物質を含み、
前記第１の低仕事関数物質、高仕事関数物質、及び第２の低仕事関数物質は、前記半導体層パターンの表面に平行な方向に沿って水平に配置される請求項１６に記載の半導体装置。
前記第１の低仕事関数物質、高仕事関数物質、及び第２の低仕事関数物質は、前記半導体層パターンの表面に平行な方向に沿って水平に配置される請求項１６に記載の半導体装置。
【請求項22】
前記ゲート絶縁層は、
前記半導体層パターンの上部面及び下部面を各々フリー（ｆｕｌｌｙ）－カバーリングするシリコン酸化物を含む請求項１６に記載の半導体装置。
前記半導体層パターンの上部面及び下部面を各々フリー（ｆｕｌｌｙ）－カバーリングするシリコン酸化物を含む請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、より詳細には、３次元メモリセルを備える半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、メモリ装置の大容量化と微細化に対応するために、複数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が積層された３次元メモリ装置（３Ｄ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を提供するための技術が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施形態等は、高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0004】
本発明の実施形態に係る半導体装置の製造方法は、下部構造物上部に半導体層パターンを形成するステップと、前記半導体層パターンをカバーリングするゲート絶縁層を形成するステップと、前記ゲート絶縁層上に前記半導体層パターンをサラウンディングするものの、互いに対向する第１のエッジ部分及び第２のエッジ部分を有する導電層を形成するステップと、前記ゲート絶縁層上で前記半導体層パターンの上部面及び下部面上に各々位置する一対の水平導電ラインを形成するために、前記導電層の第１のエッジ部分及び第２のエッジ部分を水平にリセスさせるステップとを含むことができる。
【0005】
本発明の実施形態に係る半導体装置は、下部構造物上部で第１の方向に沿って垂直配向されたビットラインと、前記ビットラインから第２の方向に沿って水平配向された半導体層パターンと、前記半導体層パターンの上部面及び下部面を各々フリー（ｆｕｌｌｙ）－カバーリングするゲート絶縁層と、前記ゲート絶縁層上で前記半導体層パターンに交差する第３の方向に沿って水平配向されたワードラインとを備えることができ、前記半導体層パターンの他側に接続されたデータ格納要素をさらに備えることができ、前記半導体層パターンの上部面及び下部面の各々は、フラット表面を有し、前記ゲート絶縁層の一側は、前記ビットラインに接触し、前記ゲート絶縁層の他側は、前記データ格納要素に接触することができる。
【0006】
本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、第１の仕事関数電極と、前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層とを備えることができる。
【0007】
本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる半導体層と、前記基板に垂直な方向に沿って延びるものの、前記半導体層の一側端に接続された垂直導電ラインと、前記半導体層の他側端に接続されたデータ格納要素と、前記半導体層を横断する方向に沿って延びたワードラインとを備えるものの、前記ワードラインは、金属電極と、前記垂直導電ラインに隣接するものの、前記金属電極より低い仕事関数を有する第１のポリシリコン電極と、前記データ格納要素に隣接するものの、前記金属電極より低い仕事関数を有する第２のポリシリコン電極とを備えることができる。
【0008】
本発明の実施形態に係る半導体装置は、下部構造物と、前記下部構造物上部で垂直に積層されたトランジスタのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）を備える３次元アレイと、前記下部構造物上部で垂直に配向されて、前記３次元アレイの個別トランジスタの一側に共通に接続された垂直導電ラインと、前記３次元アレイの個別トランジスタの他側に各々接続されたデータ格納要素とを備えるものの、前記３次元アレイの個別コラムアレイのトランジスタは、水平層と、前記水平層を横断する方向に沿って水平に延びたトリプル仕事関数電極構造の水平導電ラインとを備えることができる。トリプル仕事関数電極構造の水平導電ラインは、第１の低仕事関数電極、第２の低仕事関数電極、及び前記第１の低仕事関数電極と第２の低仕事関数電極との間の高仕事関数電極を備えることができる。
【発明の効果】
【0009】
本技術は、３次元メモリセル形成の際、水平層の上部面及び下部面上にゲート絶縁層及びワードラインを直接形成することにより、ＣＧＯＩ（Ｃｅｌｌ Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）、及びワードラインシート抵抗（ＷＬ Ｒｓ）などの電気的信頼性を改善できる。
【0010】
本技術は、ワードラインを形成するための工程が、置換工程（ｒｅｐｌａｃｅ ｐｒｏｃｅｓｓ）の代りに、直接－蒸着法（ｄｉｒｅｃｔ－ｄｅｐｏｓｉｔｉｏｎ）を適用することにより、ヒューム（ｆｕｍｅ）現象を防止できる。
【0011】
本技術は、３次元メモリセルの低電力化及び高集積化を実現できる。
【図面の簡単な説明】
【0012】
【図1A】一実施形態に係る半導体装置の概略的な平面図である。
【図2】他の実施形態に係る半導体装置の概略的な断面図である。
【図3A】他の実施形態に係る半導体装置の概略的な平面図である。
【図4】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図5】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図6】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図7】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図8】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図9】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図10】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図11】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図12】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図13】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図14】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図15】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図16】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図17】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図18】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図19】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図20】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図21】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図22】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図23】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【図24】実施形態に係る半導体装置を製造する方法の一例を説明するための図面等である。
【発明を実施するための形態】
【0013】
本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差等により例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面において例示された領域は、概略的な属性を有し、図面において例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【0014】
後述する実施形態は、メモリセルを垂直に積層してメモリセル密度（ｍｅｍｏｒｙ ｃｅｌｌ ｄｅｎｓｉｔｙ）を高め、寄生キャパシタンスを減少させることができる。
【0015】
後述する実施形態等は、３次元メモリセル（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｍｅｍｏｒｙ ｃｅｌｌ）に関するものであって、水平導電ライン（ワードラインまたはゲート電極）が低仕事関数電極と高仕事関数電極とを備えることができる。低仕事関数電極は、データ格納要素（例、キャパシタ）及び垂直導電ライン（または、ビットライン）に隣接することができ、高仕事関数電極は、水平層のチャネルにオーバーラップされることができる。
【0016】
低仕事関数電極の低い仕事関数により、水平導電ラインとデータ格納要素との間に低い電界が形成されて漏れ電流を改善できる。
【0017】
高仕事関数電極の高い仕事関数により、スイッチング要素の高い閾値電圧を形成することができるだけでなく、低い電界形成により、メモリセルの高さを下げることができ、集積度の側面でも有利である。
【0018】
【0019】
図１Ａ及び図１Ｂに示すように、半導体装置１００は、メモリセルアレイＭＣＡを備えることができる。メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備えることができる。メモリセルアレイＭＣＡは、メモリセルＭＣの３次元アレイを備えることができる。メモリセルＭＣの３次元アレイは、メモリセルＭＣのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）及びメモリセルＭＣのローアレイ（ｒｏｗ ａｒｒａｙ）を備えることができる。メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って複数のメモリセルＭＣが積層され得るし、メモリセルＭＣのローアレイは、第２の方向Ｄ２及び第３の方向Ｄ３に沿って複数のメモリセルＭＣが水平に配置され得る。一部実施形態等において、第１の方向Ｄ１に沿って積層されたメモリセルＭＣ間にセル絶縁層ＩＬが配置され得る。第３の方向Ｄ３に沿って隣接するメモリセルＭＣ間に素子分離層ＩＳＯＡ、ＩＳＯＢが配置され得る。素子分離層ＩＳＯＡ、ＩＳＯＢは、第１の分離物質ＩＳＯ１及び第２の分離物質ＩＳＯ２を含むことができる。第１の分離物質ＩＳＯ１は、シリコン酸化物であることができ、第２の分離物質ＩＳＯ２は、シリコンカーボン酸化物（ＳｉＣＯ）を含むことができる。
【0020】
メモリセルアレイＭＣＡは、下部構造物ＬＳ上部に位置することができる。
【0021】
個別メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインを備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することもできる。
【0022】
メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って垂直に積層された複数の水平導電ラインＤＷＬを備えることができる。メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って垂直に積層された複数の水平層ＨＬを備えることができる。メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って垂直に積層された複数のデータ格納要素ＣＡＰを備えることができる。
【0023】
複数の水平導電ラインＤＷＬのうち、最下位の水平導電ラインＤＷＬと下部構造物ＬＳとの間に複数のバッファ層ＢＦ１、ＢＦ２が位置しうる。バッファ層ＢＦ１、ＢＦ２は、絶縁物質を含むことができる。バッファ層ＢＦ１、ＢＦ２は、第１のバッファ層ＢＦ１及び第２のバッファ層ＢＦ２を備えることができる。第１及び第２のバッファ層ＢＦ１、ＢＦ２は、シリコン酸化物を含むことができる。バッファ層ＢＦ１、ＢＦ２は、下部構造物ＬＳの全体表面をカバーリングでき、これにより、垂直導電ラインＢＬ及びデータ格納要素ＣＡＰは、下部構造物ＬＳから電気的に分離されることができる。
【0024】
垂直導電ラインＢＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って垂直に延びることができる。水平層ＨＬは、第１の方向Ｄ１と交差する第２の方向Ｄ２に沿って延びることができる。水平導電ラインＤＷＬは、第１の方向Ｄ１及び第２の方向Ｄ２と交差する第３の方向Ｄ３に沿って延びることができる。
【0025】
垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に配向（ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ）されることができる。垂直導電ラインＢＬは、垂直配向ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｏｒｉｅｎｔｅｄ ｂｉｔ ｌｉｎｅ）、垂直延長ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｅｘｔｅｎｄｅｄ ｂｉｔ ｌｉｎｅ）、またはピラー型ビットライン（ｐｉｌｌａｒ－ｓｈａｐｅ ｂｉｔ ｌｉｎｅ）と称することができる。垂直導電ラインＢＬは、導電物質を含むことができる。垂直導電ラインＢＬは、シリコン－ベース物質（Ｓｉｌｉｃｏｎ－ｂａｓｅ ｍａｔｅｒｉａｌ）、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。例えば、垂直導電ラインＢＬは、Ｎ型不純物がドーピングされたポリシリコンまたはチタニウム窒化物（ＴｉＮ）を含むことができる。垂直導電ラインＢＬは、チタニウム窒化物及びタングステンのスタック（ＴｉＮ／Ｗ）を備えることができる。
【0026】
スイッチング要素ＴＲは、トランジスタを備えることができ、したがって、水平導電ラインＤＷＬは、水平ゲートラインまたは水平ワードラインと称することができる。
【0027】
水平導電ラインＤＷＬは、第３の方向Ｄ３に沿って長く延びることができ、水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、垂直導電ラインＢＬから水平的に配列されることができる。水平導電ラインＤＷＬは、ダブル構造（Ｄｏｕｂｌｅ ｓｔｒｕｃｔｕｒｅ）であることができる。例えば、水平導電ラインＤＷＬは、水平層ＨＬを挟んで互いに対向する第１及び第２の水平導電ラインＷＬ１、ＷＬ２を備えることができる。水平層ＨＬの上部表面及び下部表面上にゲート絶縁層ＧＤが形成され得る。水平層ＨＬの上部に第１の水平導電ラインＷＬ１が位置しうるし、水平層ＨＬの下部に第２の水平導電ラインＷＬ２が位置しうる。水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対（Ｐａｉｒ）を含むことができる。水平導電ラインＤＷＬにおいて、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とは、互いに同じ電位を有することができる。例えば、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とが１つの対をなして１つのメモリセルＭＣに接続（Ｃｏｕｐｌｅｄ）されることができる。第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とには、同じ駆動電圧が印加され得る。
【0028】
水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、半導体物質を含むことができる。例えば、水平層ＨＬは、ポリシリコン、単結晶シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。他の実施形態において、水平層ＨＬは、酸化物半導体物質を含むことができる。例えば、酸化物半導体物質は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を含むことができる。
【0029】
水平層ＨＬの上部面と下部面とは、フラット表面（Ｆｌａｔ－ｓｕｒｆａｃｅ）を有することができる。すなわち、水平層ＨＬの上部面と下部面とは、第２の方向Ｄ２に沿って互いに平行であることができる。
【0030】
水平層ＨＬは、チャネル（ｃｈａｎｎｅｌ、ＣＨ）、チャネルＣＨと垂直導電ラインＢＬとの間の第１のドープド領域ＳＲ、及びチャネルＣＨとデータ格納要素ＣＡＰとの間の第２のドープド領域ＤＲを備えることができる。水平層ＨＬが酸化物半導体物質である場合、チャネルＣＨは、酸化物半導体物質からなることができ、第１及び第２のドープド領域ＳＲ、ＤＲは、省略されることができる。水平層ＨＬは、活性層（ａｃｔｉｖｅ ｌａｙｅｒ）またはシン－ボディ（ｔｈｉｎ－ｂｏｄｙ）と称することもできる。
【0031】
第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、互いに同じ導電型の不純物がドーピングされ得る。第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、Ｎ型不純物がドーピングされるか、Ｐ型不純物がドーピングされ得る。第１のドープド領域ＳＲ及び第２のドープド領域ＤＲは、アセニック（Ａｒｓｅｎｉｃ、Ａｓ）、ホスホラス（Ｐｈｏｓｐｈｏｒｕｓ、Ｐ）、ボロン（Ｂｏｒｏｎ、Ｂ）、インジウム（Ｉｎｄｉｕｍ、Ｉｎ）、及びこれらの組み合わせから選択された少なくともいずれか１つの不純物を含むことができる。第１のドープド領域ＳＲは、垂直導電ラインＢＬに接続されることができ、第２のドープド領域ＤＲは、データ格納要素ＣＡＰの第１の電極ＳＮに接続されることができる。第１及び第２のドープド領域ＳＲ、ＤＲは、第１及び第２のソース／ドレイン領域と称することができる。
【0032】
ゲート絶縁層ＧＤは、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層ＧＤは、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。
【0033】
ゲート絶縁層ＧＤは、水平層ＨＬの第１の表面（または、上部面）及び第２の表面（または、下部面）を各々フリーカバーリングする形状であることができる。第２の方向Ｄ２に沿ったゲート絶縁層ＧＤの長さは、水平層ＨＬの長さと同一であることができる。水平層ＨＬの第１の表面及び第２の表面は、フラット表面であることができる。ゲート絶縁層ＧＤの一側は、垂直導電ラインＢＬに接触し、ゲート絶縁層ＧＤの他側は、データ格納要素ＣＡＰの第１の電極ＳＮに接触することができる。
【0034】
水平導電ラインＤＷＬは、金属（ｍｅｔａｌ）、金属混合物（ｍｅｔａｌ ｍｉｘｔｕｒｅ）、金属合金（ｍｅｔａｌ ａｌｌｏｙ）、または半導体物質を含むことができる。水平導電ラインＤＷＬは、チタニウム窒化物、タングステン、ポリシリコン、またはこれらの組み合わせを含むことができる。例えば、水平導電ラインＤＷＬは、チタニウム窒化物とタングステンとが順次積層されたＴｉＮ／Ｗスタックを備えることができる。水平導電ラインＤＷＬは、Ｎ型仕事関数物質またはＰ型仕事関数物質を含むことができる。Ｎ型仕事関数物質は、４．５ｅＶ以下の低仕事関数（Ｌｏｗ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができ、Ｐ型仕事関数物質は、４．５ｅＶ以上の高仕事関数（Ｈｉｇｈ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができる。
【0035】
データ格納要素ＣＡＰは、スイッチング要素ＴＲから第２の方向Ｄ２に沿って水平的に配置されることができる。データ格納要素ＣＡＰは、第２の方向Ｄ２に沿って水平層ＨＬから水平的に延びた第１の電極ＳＮを備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ上の第２の電極ＰＮ及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥをさらに備えることができる。第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮは、第２の方向Ｄ２に沿って水平的に配列されることができる。第１の電極ＳＮは、水平的に配向されたシリンダー形状（Ｃｙｌｉｎｄｅｒ－ｓｈａｐｅ）であることができる。誘電層ＤＥは、第１の電極ＳＮのシリンダー内壁及びシリンダー外壁をコンフォーマルにカバーリングすることができる。第２の電極ＰＮは、誘電層ＤＥ上で第１の電極ＳＮのシリンダー内壁（Ｃｙｌｉｎｄｅｒ ｉｎｎｅｒ ｗａｌｌ）及びシリンダー外壁（Ｃｙｌｉｎｄｅｒ ｏｕｔｅｒ ｗａｌｌ）をカバーリングできる。第１の電極ＳＮは、第２のドープド領域ＤＲに電気的に接続されることができる。第２の電極ＰＮは、第１の電極ＳＮの外壁に配置される複数のアウターノードＮ１、Ｎ２を備えることができる。第３の方向Ｄ３に沿って隣接するメモリセルＭＣのアウターノードＮ１、Ｎ２は、素子分離層ＩＳＯＢの第２の分離物質ＩＳＯ２により互いに分離されることができる。
【0036】
第１の電極ＳＮは、３次元構造を有するものの、３次元構造の第１の電極ＳＮは、第２の方向Ｄ２に沿って配向された水平的３次元構造であることができる。３次元構造の例として、第１の電極ＳＮは、シリンダー形状（Ｃｙｌｉｎｄｅｒ ｓｈａｐｅ）であることができる。他の実施形態において、第１の電極ＳＮは、ピラー形状（Ｐｉｌｌａｒ ｓｈａｐｅ）またはピリンダー形状（Ｐｙｌｉｎｄｅｒ ｓｈａｐｅ）を有することができる。ピリンダー形状は、ピラー形状とシリンダー形状とがマージされた（Ｍｅｒｇｅｄ）構造を称することができる。
【0037】
第１の電極ＳＮ及び第２の電極ＰＮは、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１の電極ＳＮ及び第２の電極ＰＮは、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステンＷ、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、ルテニウム酸化物（ＲｕＯ２）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、モリブデン酸化物（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを備えることができる。第２の電極ＰＮは、金属－ベース物質とシリコン－ベース物質との組み合わせを含むこともできる。例えば、第２の電極ＰＮは、チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）のスタックであることができる。チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）スタックにおいて、シリコンゲルマニウムは、第１の電極ＳＮのシリンダー内部を満たすギャップフィル物質であることができ、チタニウム窒化物（ＴｉＮ）は、データ格納要素ＣＡＰの第２の電極ＰＮの役割をすることができ、タングステン窒化物は、低抵抗物質であることができる。
【0038】
誘電層ＤＥは、キャパシタ誘電層またはメモリ層と称することができる。誘電層ＤＥは、シリコン酸化物、シリコン窒化物、高誘電率物質、またはこれらの組み合わせを含むことができる。高誘電率物質は、シリコン酸化物より高い誘電率を有することができる。シリコン酸化物（ＳｉＯ２）は、約３．９の誘電率を有することができ、誘電層ＤＥは、４以上の誘電率を有する高誘電率物質を含むことができる。高誘電率物質は、約２０以上の誘電率を有することができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ニオブ酸化物（Ｎｂ２Ｏ５）、またはストロンチウムチタニウム酸化物（ＳｒＴｉＯ３）を含むことができる。他の実施形態において、誘電層ＤＥは、前述した高誘電率物質を２層以上含む複合層からなることもできる。
【0039】
誘電層ＤＥは、ジルコニウム－ベース酸化物（Ｚｒ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ジルコニウム酸化物（ＺｒＯ２）を含むスタック構造であることができる。誘電層ＤＥは、ＺＡ（ＺｒＯ２／Ａｌ２Ｏ３）スタックまたはＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）スタックを備えることができる。ＺＡスタックは、ジルコニウム酸化物（ＺｒＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であることができる。ＺＡＺスタックは、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）が順次積層された構造であることができる。ＺＡスタック及びＺＡＺスタックは、ジルコニウム酸化物－ベース層（ＺｒＯ２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。他の実施形態において、誘電層ＤＥは、ハフニウム－ベース酸化物（Ｈｆ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ハフニウム酸化物（ＨｆＯ２）を含むスタック構造であることができる。誘電層ＤＥは、ＨＡ（ＨｆＯ２／Ａｌ２Ｏ３）スタックまたはＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）スタックを備えることができる。ＨＡスタックは、ハフニウム酸化物（ＨｆＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であることができる。ＨＡＨスタックは、ハフニウム酸化物（ＨｆＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びハフニウム酸化物（ＨｆＯ２）が順次積層された構造であることができる。ＨＡスタック及びＨＡＨスタックは、ハフニウム酸化物－ベース層（ＨｆＯ２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。ＺＡスタック、ＺＡＺスタック、ＨＡスタック、及びＨＡＨスタックにおいてアルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）よりバンドギャップエネルギー（Ｂａｎｄ ｇａｐ Ｅｎｅｒｇｙ）が大きいことができる。アルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）より誘電率が低いことができる。したがって、誘電層ＤＥは、高誘電率物質及び高誘電率物質よりバンドギャップエネルギーが大きい高バンドギャップ物質（Ｈｉｇｈ ｂａｎｄ ｇａｐ ｍａｔｅｒｉａｌ）のスタックを備えることができる。誘電層ＤＥは、アルミニウム酸化物（Ａｌ２Ｏ３）以外に、他の高バンドギャップ物質としてシリコン酸化物（ＳｉＯ２）を含むこともできる。誘電層ＤＥは、高バンドギャップ物質を含むことにより漏れ電流が抑制され得る。高バンドギャップ物質は、高誘電率物質より薄いことができる。他の実施形態において、誘電層ＤＥは、高誘電率物質と高バンドギャップ物質とが交互に積層されたラミネート構造（Ｌａｍｉｎａｔｅｄ ｓｔｒｕｃｔｕｒｅ）を備えることができる。例えば、ＺＡＺＡ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３）スタック、ＺＡＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）スタック、ＨＡＨＡ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３）スタック、またはＨＡＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）スタックを備えることができる。上記のようなラミネート構造において、アルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）より薄いことができる。
【0040】
他の実施形態において、誘電層ＤＥは、ジルコニウム酸化物、ハフニウム酸化物、アルミニウム酸化物を含むスタック構造、ラミネート構造、または相互ミキシング構造を備えることができる。
【0041】
他の実施形態において、第１の電極ＳＮと誘電層ＤＥとの間に漏れ電流改善のための界面制御層がさらに形成されることができる。界面制御層は、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、またはニオブ酸化物（Ｎｂ２Ｏ５）を含むことができる。界面制御層は、第２の電極ＰＮと誘電層ＤＥとの間にも形成されることができる。
【0042】
データ格納要素ＣＡＰは、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを備えることができる。第１の電極ＳＮ及び第２の電極ＰＮは、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）を含むことができる。
【0043】
データ格納要素ＣＡＰは、他のデータ格納物質に代替されることもできる。例えば、データ格納物質は、相変換物質、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）、または可変抵抗物質であることができる。
【0044】
水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に第１のキャッピング層ＢＣが位置しうる。水平導電ラインＤＷＬとデータ格納要素の第１の電極ＳＮとの間に第２のキャッピング層ＣＣが位置しうる。第１のキャッピング層ＢＣは、第１の水平導電ラインＷＬ１と垂直導電ラインＢＬとの間に配置されることができ、また、第１のキャッピング層ＢＣは、第２の水平導電ラインＷＬ２と垂直導電ラインＢＬとの間に配置されることができる。第２のキャッピング層ＣＣは、第１の水平導電ラインＷＬ１とデータ格納要素ＣＡＰの第１の電極ＳＮとの間に配置されることができ、また、第２のキャッピング層ＣＣは、第２の水平導電ラインＷＬ２とデータ格納要素ＣＡＰの第１の電極ＳＮとの間に配置されることができる。
【0045】
第１及び第２のキャッピング層ＢＣ、ＣＣは、絶縁物質を含むことができる。第１及び第２のキャッピング層ＢＣ、ＣＣは、シリコン酸化物、シリコン窒化物、シリコンカーボン酸化物、エアーギャップ、またはこれらの組み合わせを含むことができる。第１のキャッピング層ＢＣは、シリコン酸化物を含むことができ、第２のキャッピング層ＣＣは、シリコン酸化物とシリコン窒化物とのスタックを備えることができる。
【0046】
【0047】
図２に示すように、半導体装置２００は、下部構造物ＬＳ及びメモリセルアレイＭＣＡ１を備えることができる。メモリセルアレイＭＣＡ１は、メモリセルＭＣの３次元アレイを備えることができる。メモリセルＭＣの３次元アレイは、メモリセルＭＣのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）及びメモリセルＭＣのローアレイ（ｒｏｗ ａｒｒａｙ）を備えることができる。メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って複数のメモリセルＭＣが積層され得るし、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って複数のメモリセルＭＣが水平に配置され得る。第１の方向Ｄ１に沿って積層されたメモリセルＭＣ間にセル絶縁層ＩＬが配置され得る。メモリセルアレイＭＣＡ１と下部構造物ＬＳとの間に第１及び第２のバッファ層ＢＦ１、ＢＦ２が位置しうる。第２のバッファ層ＢＦ２は、下部構造物ＬＳの全体表面をカバーリングでき、これにより、垂直導電ラインＢＬ及びデータ格納要素ＣＡＰは、下部構造物ＬＳから電気的に分離されることができる。
【0048】
メモリセルアレイＭＣＡ１は、垂直導電ラインＢＬを共有するミラー型構造であることができる。
【0049】
個別メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。個別スイッチング要素ＴＲは、トランジスタであって、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。個別水平層ＨＬは、第１のドープド領域ＳＲ、第２のドープド領域ＤＲ、及び第１のドープド領域ＳＲと第２のドープド領域ＤＲとの間のチャネルＣＨを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＧ１及び第２の水平導電ラインＧ２の一対を備えることができる。個別データ格納要素ＣＡＰは、第１の電極ＳＮ、第２の電極ＰＮ、及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥを備えることができる。水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に第１のキャッピング層ＢＣが位置しうる。水平導電ラインＤＷＬとデータ格納要素の第１の電極ＳＮとの間に第２のキャッピング層ＣＣが位置しうる。
【0050】
メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って積層された複数のスイッチング要素ＴＲを備えることができ、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って水平に配置された複数のスイッチング要素ＴＲを備えることができる。
【0051】
水平層ＨＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平層ＨＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第２の方向Ｄ１に沿って延びることができる。
【0052】
垂直導電ラインＢＬは、下部構造物ＬＳの表面に垂直な第１の方向Ｄ１に沿って延びるものの、水平層ＨＬの一側端に接続されることができる。
【0053】
データ格納要素ＣＡＰは、水平層ＨＬの他側端の各々に接続されることができる。
【0054】
水平導電ラインＤＷＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平導電ラインＤＷＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第３の方向Ｄ３に沿って延びることができる。
【0055】
データ格納要素ＣＡＰの第２の電極ＰＮは、コモンプレート（Ｃｏｍｍｏｎｐｌａｎｔｅ、ＰＬ）に接続されることができる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、１つの水平導電ラインＤＷＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、互いに異なる垂直導電ラインＢＬに接続されることができる。第１の方向Ｄ１に沿って積層されたスイッチング要素ＴＲは、１つの垂直導電ラインＢＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲは、１つの水平導電ラインＤＷＬを共有できる。
【0056】
下部構造物ＬＳは、半導体基板または周辺回路部を備えることができる。下部構造物ＬＳは、メモリセルアレイＭＣＡより低いレベルに配置されることができる。これをＣＯＰ（Ｃｅｌｌ ｏｖｅｒ ＰＥＲＩ）構造と称することができる。周辺回路部は、メモリセルアレイＭＣＡを駆動させるための少なくとも１つ以上の制御回路を備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、Ｎ－チャネルトランジスタ、Ｐ－チャネルトランジスタ、ＣＭＯＳ回路、またはこれらの組み合わせを含むことができる。周辺回路部の少なくとも１つ以上の制御回路は、アドレスデコーダ回路、読み出し回路、書き込み回路などを備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、プラナチャネルトランジスタ（Ｐｌａｎａｒ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、リセスチャネルトランジスタ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、埋め込みゲートトランジスタ（Ｂｕｒｉｅｄ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、フィンチャネルトランジスタ（Ｆｉｎ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）などを備えることができる。
【0057】
例えば、周辺回路部は、サブワードラインドライバ及びセンスアンプを備えることができる。水平導電ラインＤＷＬは、サブワードラインドライバに接続されることができる。垂直導電ラインＢＬは、センスアンプに接続されることができる。
【0058】
他の実施形態において、メモリセルアレイＭＣＡより高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩ ｏｖｅｒ Ｃｅｌｌ）構造と称することができる。
【0059】
メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って積層された水平導電ラインＤＷＬを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＧ１と第２の水平導電ラインＧ２との対を備えることができる。
【0060】
他の実施形態において、半導体装置２００は、コモンプレートＰＬを共有するミラー型構造を備えることもできる。
【0061】
メモリセルアレイＭＣＡは、４個のメモリセルＭＣを備える３次元メモリセルアレイを例示している。
【0062】
他の実施形態において、メモリセルアレイＭＣＡ１より高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩ ｏｖｅｒ Ｃｅｌｌ）構造と称することができる。
【0063】
【0064】
図３Ａ及び図３Ｂに示すように、半導体装置１１０は、下部構造物ＬＳ及びメモリセルアレイＭＣＡを備えることができる。メモリセルアレイＭＣＡは、複数のメモリセルＭＣ１を備えることができる。個別メモリセルＭＣ１は、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。水平層ＨＬは、第１のドープド領域ＳＲ、第２のドープド領域ＤＲ、及びチャネルＣＨを備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、第２の電極ＰＮ、及び誘電層ＤＥを備えることができる。メモリセルアレイＭＣＡと下部構造物ＬＳとの間に第１及び第２のバッファ層（図示せず）が位置しうる。第１及び第２のバッファ層は、図１Ａ～図２の第１及び第２のバッファ層ＢＦ１、ＢＦ２を参照する。
【0065】
メモリセルＭＣ１は、垂直導電ラインＢＬと水平層ＨＬとの間の第１のコンタクトノードＢＬＣ及び水平層ＨＬとデータ格納要素ＣＡＰとの間の第２のコンタクトノードＳＮＣをさらに備えることができる。第１及び第２のコンタクトノードＢＬＣ、ＳＮＣは、ドープドポリシリコンを含むことができる。第１のドープド領域ＳＲ、第２のドープド領域ＤＲは、各々第１及び第２のコンタクトノードＢＬＣ、ＳＮＣから拡散された不純物を含むことができる。第１のコンタクトノードＢＬＣは、垂直導電ラインＢＬをサラウンディングすることができる。
【0066】
第１の方向Ｄ１に沿って積層されたメモリセルＭＣ１間にセル絶縁層ＩＬが配置され得る。第３の方向Ｄ３に沿って隣接するメモリセルＭＣ１間に素子分離層ＩＳＯＡ、ＩＳＯＢが配置され得る。素子分離層ＩＳＯＡ、ＩＳＯＢは、第１の分離物質ＩＳＯ１及び第２の分離物質ＩＳＯ２を含むことができる。第１の分離物質ＩＳＯ１は、シリコン酸化物であることができ、第２の分離物質ＩＳＯ２は、シリコンカーボン酸化物（ＳｉＣＯ）を含むことができる。
【0067】
第３の方向Ｄ３に沿って隣接するメモリセルＭＣ１のデータ格納要素ＣＡＰの第２の電極ＰＮは、相互分離されることができる。例えば、第２の素子分離物質ＩＳＯ２により第３の方向Ｄ３に沿って隣接する第２の電極ＰＮが相互分離されることができる。第２の素子分離物質ＩＳＯ２により第３の方向Ｄ３に沿って隣接するメモリセルＭＣ１の第２の電極ＰＮは、完全に分離されることができる。第２の素子分離物質ＩＳＯ２により第３の方向Ｄ３に沿って隣接するコモンプレートＰＬは、完全に分離されることができる。
【0068】
水平導電ラインＤＷＬは、第１の水平導電ラインＧ１及び第２の水平導電ラインＧ２を備えることができる。第１及び第２の水平導電ラインＧ１、Ｇ２の各々は、第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３を備えることができる。第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３は、第２の方向Ｄ２に沿って水平に位置することができる。第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３は、互いに直接接触しながら互いに平行であることができる。第２の仕事関数電極Ｇ１２は、垂直導電ラインＢＬに隣接することができ、第３の仕事関数電極Ｇ１３は、データ格納要素ＣＡＰに隣接することができる。水平層ＨＬは、第１、第２、及び第３の仕事関数電極Ｇ１１、Ｇ１２、Ｇ１３より薄い厚みを有することができる。第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３は、各々第１のゲート、第２のゲート、及び第３のゲートと称することができる。
【0069】
第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３は、互いに異なる仕事関数物質で形成される。第１の仕事関数電極Ｇ１１は、第２及び第３の仕事関数電極Ｇ１２、Ｇ１３より仕事関数が高いことができる。第１の仕事関数電極Ｇ１１は、高仕事関数物質（Ｈｉｇｈ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むことができる。第１の仕事関数電極Ｇ１１は、シリコンのミッドギャップ仕事関数（Ｍｉｄ－ｇａｐ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）より高い仕事関数を有することができる。第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、低仕事関数物質（Ｌｏｗ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むことができる。第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。付け加えると、高仕事関数物質は、４．５ｅＶより高い仕事関数を有し、低仕事関数物質は、４．５ｅＶより低い仕事関数を有することができる。第１の仕事関数電極Ｇ１１は、金属－ベース物質を含むことができ、第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、半導体物質を含むことができる。
【0070】
第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）を含むことができる。第１の仕事関数電極Ｇ１１は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。第１の仕事関数電極Ｇ１１は、タングステン、チタニウム窒化物、またはこれらの組み合わせを含むことができる。第２及び第３の仕事関数電極Ｇ１２、Ｇ１３と第１の仕事関数電極Ｇ１１との間にバリア物質がさらに形成されることができる。
【0071】
本実施形態において、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２の各々は、第２の方向Ｄ２に沿って第２の仕事関数電極Ｇ１２－第１の仕事関数電極Ｇ１１－第３の仕事関数電極Ｇ１３の順に水平に配置されることができる。第１の仕事関数電極Ｇ１１が金属を含み、第２の仕事関数電極Ｇ１２及び第３の仕事関数電極Ｇ１３はポリシリコンを含むことができる。
【0072】
水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２の各々は、第２の方向Ｄ２に沿って水平に配置されるＰＭＰ（Ｐｏｌｙ Ｓｉ－Ｍｅｔａｌ－Ｐｏｌｙ Ｓｉ）構造であることができる。ＰＭＰ構造において、第１の仕事関数電極Ｇ１１は、金属－ベース物質であることができ、第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）であることができる。Ｎ型ドーパントは、リンまたはヒ素を含むことができる。
【0073】
第１の仕事関数電極Ｇ１１と第２の仕事関数電極Ｇ１２との間に第１のバリア層Ｇ１２Ｌが位置しうる。第１の仕事関数電極Ｇ１１と第３の仕事関数電極Ｇ１３との間に第２のバリア層Ｇ１３Ｌが位置しうる。第１及び第２のバリア層Ｇ１２Ｌ、Ｇ１３Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。
【0074】
第３の方向Ｄ３に沿って第１の仕事関数電極Ｇ１１の一側面上に複数の第１のバリア層Ｇ１２Ｌが配置され得るし、第１のバリア層Ｇ１２Ｌは、第３の方向Ｄ３に沿って素子分離層ＩＳＯＡにより不連続することができる。第３の方向Ｄ３に沿って複数の第２の仕事関数電極Ｇ１２が配置され得るし、第２の仕事関数電極Ｇ１２は、第３の方向Ｄ３に沿って素子分離層ＩＳＯＡにより不連続することができる。
【0075】
第３の方向Ｄ３に沿って第１の仕事関数電極Ｇ１１の他側面上に連続した１つの第２のバリア層Ｇ１３Ｌが配置され得るし、第２のバリア層Ｇ１３Ｌは、第３の方向Ｄ３に沿って素子分離層ＩＳＯＢの一側をカバーリングしながら連続することができる。第３の方向Ｄ３に沿って複数の第３の仕事関数電極Ｇ１３が配置され得るし、第３の仕事関数電極Ｇ１３は、第３の方向Ｄ３に沿って素子分離層ＩＳＯＢにより不連続することができる。
【0076】
第１の仕事関数電極Ｇ１１は、第２及び第３の仕事関数電極Ｇ１２、Ｇ１３より体積（Ｖｏｌｕｍｅ）がさらに大きいことができ、これにより、水平導電ラインＤＷＬは、低い抵抗を有することができる。第１及び第２の水平導電ラインＧ１、Ｇ２の第１の仕事関数電極Ｇ１１は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１及び第２の水平導電ラインＧ１、Ｇ２の第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１の仕事関数電極Ｇ１１と水平層ＨＬとのオーバーラップ面積は、第２及び第３の仕事関数電極Ｇ１２、Ｇ１３と水平層ＨＬとのオーバーラップ面積よりさらに大きいことができる。第２及び第３の仕事関数電極Ｇ１２、Ｇ１３と第１の仕事関数電極Ｇ１１とは、第３の方向Ｄ３に沿って延びることができる。
【0077】
上述したように、第１及び第２の水平導電ラインＧ１、Ｇ２の各々は、第１、第２、及び第３の仕事関数電極Ｇ１１、Ｇ１２、Ｇ１３を備えるトリプル（Ｔｒｉｐｐｌｅ）電極構造であることができる。水平導電ラインＤＷＬは、水平層ＨＬを挟んで水平層ＨＬを横断（ａｃｒｏｓｓ）する第３の方向Ｄ３に沿って延びた一対の第１の仕事関数電極Ｇ１１、一対の第２の仕事関数電極Ｇ１２、及び一対の第３の仕事関数電極Ｇ１３を有することができる。水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１１は、チャネルＣＨに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第２の仕事関数電極Ｇ１２は、水平層の第１のドープド領域ＳＲに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第３の仕事関数電極Ｇ１３は、水平層ＨＬの第２のドープド領域ＤＲに垂直にオーバーラップされることができる。
【0078】
他の実施形態において、水平導電ラインＤＷＬの第２の仕事関数電極Ｇ１２は、水平層の第１のドープド領域ＳＲにオーバーラップされないことができ、水平導電ラインＤＷＬの第３の仕事関数電極Ｇ１３は、水平層ＨＬの第２のドープド領域ＤＲにオーバーラップされないことができる。例えば、水平導電ラインＤＷＬの第２及び第３の仕事関数電極Ｇ１２、Ｇ１３は、チャネルＣＨにオーバーラップされることができるが、第１及び第２のドープド領域ＳＲ、ＤＲにオーバーラップされないことができる。
【0079】
水平導電ラインＤＷＬの中心部に高仕事関数の第１の仕事関数電極Ｇ１１が配置され、水平導電ラインＤＷＬの両端部に低仕事関数の第２及び第３の仕事関数電極Ｇ１２、Ｇ１３が配置されることにより、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ ｌｅａｋａｇｅ）のような漏れ電流を改善できる。
【0080】
水平導電ラインＤＷＬの中心部に高仕事関数の第１の仕事関数電極Ｇ１１が配置されることにより、スイッチング要素ＴＲの閾値電圧を増加させることができる。水平導電ラインＤＷＬの第２の仕事関数電極Ｇ１２が低仕事関数を有するので、垂直導電ラインＢＬと水平導電ラインＤＷＬとの間に低い電界（ｌｏｗ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が形成され得る。水平導電ラインＤＷＬの第３の仕事関数電極Ｇ１３が低仕事関数を有するので、データ格納要素ＣＡＰと水平導電ラインＤＷＬとの間に低い電界が形成され得る。
【0081】
上述したように、メモリセルＭＣ１は、トリプル仕事関数電極構造を有する水平導電ラインＤＷＬを備えることができる。水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２の各々が第１の仕事関数電極Ｇ１１、第２の仕事関数電極Ｇ１２、及び第３の仕事関数電極Ｇ１３を備えることができる。第１の仕事関数電極Ｇ１１は、チャネルＣＨにオーバーラップされることができ、第２の仕事関数電極Ｇ１２は、垂直導電ラインＢＬ及び第１のドープド領域ＳＲに隣接することができ、第３の仕事関数電極Ｇ１３は、データ格納要素ＣＡＰ及び第２のドープド領域ＤＲに隣接することができる。第２の仕事関数電極Ｇ１２の低い仕事関数により、水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に低い電界が形成されて漏れ電流を改善できる。第３の仕事関数電極Ｇ１３の低い仕事関数により、水平導電ラインＤＷＬとデータ格納要素ＣＡＰとの間に低い電界が形成されて漏れ電流を改善できる。第１の仕事関数電極Ｇ１１の高い仕事関数により、スイッチング要素ＴＲの高い閾値電圧を形成できるだけでなく、低い電界形成により、メモリセルＭＣ１の高さを下げることができ、集積度の側面でも有利である。
【0082】
比較例１として、第１及び第２の水平導電ラインＧ１、Ｇ２が金属－ベース物質単独で形成される場合、金属－ベース物質の高仕事関数により、第１、２の水平導電ラインＧ１、Ｇ２とデータ格納要素ＣＡＰとの間に高い電界が形成され、これは、メモリセルＭＣ１の漏れ電流を劣化させる。このような高い電界による漏れ電流劣化は、チャネルＣＨが薄くなるほど深化される。
【0083】
比較例２として、第１及び第２の水平導電ラインＧ１、Ｇ２が低仕事関数物質単独で形成される場合、低い仕事関数により、スイッチング要素ＴＲの閾値電圧が減少して漏れ電流を発生させる。
【0084】
本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２が各々トリプル電極構造を有するので、漏れ電流が改善され、これにより、メモリセルＭＣ１のリフレッシュ特性を確保して低電力化が可能である。
【0085】
また、本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２が各々トリプル電極構造を有するので、高集積化のためにチャネルＣＨの厚みが減少しても、電界増加に相対的に有利であって、高い積層数を実現できる。
【0086】
【0087】
図４に示されたように、下部構造物１１上部にスタックボディＳＢが形成され得る。スタックボディＳＢは、複数のサブスタックが交互に積層され得る。個別サブスタックは、犠牲層１２、犠牲半導体層１３、犠牲層１２、及び半導体層１４の順に積層されることができる。犠牲層１２は、シリコンゲルマニウムを含むことができ、犠牲半導体層１３は、単結晶シリコンを含むことができる。半導体層１４は、単結晶シリコンを含むことができる。犠牲層１２、犠牲半導体層１３、犠牲層１２、及び半導体層１４は、エピタキシャル成長により形成されることができる。犠牲層１２は、犠牲半導体層１３より薄いことができ、半導体層１４は、犠牲半導体層１３より厚いことができる。
【0088】
スタックボディＳＢは、第１の犠牲層構造ＳＢ１、半導体層１４、及び第２の犠牲層構造ＳＢ２を備えることができる。半導体層１４の下部に第１の犠牲層構造ＳＢ１が配置され得るし、半導体層１４の上部に第２の犠牲層構造ＳＢ２が配置され得る。第１及び第２の犠牲層構造ＳＢ１、ＳＢ２は、それぞれ、犠牲層１２／犠牲半導体層１３／犠牲層１２の三重層スタックであることができる。例えば、犠牲層１２がシリコンゲルマニウム層を備え、犠牲半導体層１３が単結晶シリコン層を備える場合、第１及び第２の犠牲層構造ＳＢ１、ＳＢ２の各々の三重層スタックは、第１のシリコンゲルマニウム層／単結晶シリコン層／第２のシリコンゲルマニウム層（ＳｉＧｅ／Ｓｉ／ＳｉＧｅ）スタックを備えることができる。
【0089】
犠牲半導体層１３は、第１の単結晶シリコン層を備えることができ、半導体層１４は、第２の単結晶シリコン層を備えることができる。これにより、スタックボディＳＢは、第２の単結晶シリコン層の下部に第１の犠牲層構造ＳＢ１が配置され得るし、第２の単結晶シリコン層の上部に第２の犠牲層構造ＳＢ２が配置され得る。第１及び第２の犠牲層構造ＳＢ１、ＳＢ２の各々は、第１のシリコンゲルマニウム層／第１の単結晶シリコン層／第２のシリコンゲルマニウム層スタックを備えることができる。第２の単結晶シリコン層は、第１の単結晶シリコン層より厚いことができる。
【0090】
前述した実施形態等を参照したように、メモリセルを積層する場合、スタックボディＳＢを数回積層することができる。
【0091】
図５に示されたように、スタックボディＳＢの一部分をエッチングして第１のオープニング１５を形成できる。第１のオープニング１５は、下部構造物１１の表面から垂直に延びることができる。第１のオープニング１５を形成する前に、スタックボディＳＢは、メモリセル単位でパターニングされることができる。
【0092】
図６に示されたように、犠牲半導体層１３と犠牲半導体層１４との間に複数の初期水平型リセス１２’を形成できる。複数の初期水平型リセス１２’を形成するために、第１のオープニング１５を介して犠牲層１２を選択的に除去することができる。初期水平型リセス１２’は、同じ大きさ、例えば、同一高さを有することができる。
【0093】
犠牲層１２を選択的に除去するために、犠牲半導体層１３及び半導体層１４と犠牲層１２のエッチング選択比差を利用することができる。犠牲層１２は、ウェットエッチングまたはドライエッチングを利用して除去されることができる。例えば、犠牲層１２がシリコンゲルマニウム層を備え、犠牲半導体層１３及び半導体層１４がシリコン層を備える場合、シリコン層に対して選択比を有するエッチング液またはエッチングガスを用いてシリコンゲルマニウム層をエッチングできる。
【0094】
図７に示されたように、第１のオープニング１５及び初期水平型リセス１２’を介して犠牲半導体層１３及び半導体層１４をリセス（図面符号Ｒ１、Ｒ２、Ｒ３、Ｒ４参照）させることができる。犠牲半導体層１３及び半導体層１４をリセスさせるために、ウェットエッチングまたはドライエッチングを利用できる。本実施形態において、犠牲半導体層１３が全て除去されるまで半導体層１４を部分的にエッチングすることができる。これにより、薄い犠牲半導体層１３は、全て除去されることができ、厚い半導体層１４は、図面符号「１４Ｈ」のように薄くなることができる。薄くなった半導体層１４Ｈ、すなわち、半導体層パターン１４Ｈを形成するためのリセス工程は、半導体層１４のシンニング工程（ｔｈｉｎｎｉｎｇ ｐｒｏｃｅｓｓ）と称することができる。半導体層パターン１４Ｈは、シン－ボディ活性層（Ｔｈｉｎ－ｂｏｄｙ ａｃｔｉｖｅ ｌａｙｅｒ）と称することができる。半導体層パターン１４Ｈは、単結晶シリコン層を備えることができる。半導体層パターン１４Ｈを形成する間に下部構造物１１の表面が一定深さリセスされることもできる。
【0095】
上述したようなリセス工程により、半導体層パターン１４Ｈと水平型リセス１６とが形成され得る。半導体層パターン１４Ｈの上部面及び下部面は、各々フラット面を備えることができる。
【0096】
図８に示されたように、半導体層パターン１４Ｈをフリーカバーリングするゲート絶縁層１７が形成され得る。ゲート絶縁層１７は、蒸着工程または酸化工程により形成されることができる。ゲート絶縁層１７は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層１７は、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。ゲート絶縁層１７は、シリコン酸化物の蒸着工程により形成されることができる。ゲート絶縁層１７は、半導体層パターン１４Ｈの表面酸化工程により形成されることができる。
【0097】
本実施形態において、ゲート絶縁層１７は、酸化工程により形成されることができ、これにより、半導体層パターン１４Ｈの全ての表面で均一な厚みを有し、ゲート絶縁層１７が形成され得る。
【0098】
ゲート絶縁層１７を形成する間に、下部構造物１１の表面上に第１のバッファ層１７Ｄが形成され得る。ゲート絶縁層１７及び第１のバッファ層１７Ｄは、同一物質であることができる。
【0099】
図９に示されたように、ゲート絶縁層１７上に導電層１８が形成され得る。導電層１８は、ポリシリコン、金属、金属窒化物、金属炭化物、またはこれらの組み合わせを含むことができる。導電層１８は、タングステン、チタニウム窒化物、ドープドポリシリコン、またはこれらの組み合わせを含むことができる。導電層１８は、金属－ベース層を備えることができる。導電層１８は、互いに異なる仕事関数物質を順次蒸着することもできる。
【0100】
導電層１８は、ゲート絶縁層１７上で半導体層パターン１４Ｈをサラウンディングすることができる。導電層１８は、水平に互いに対向する第１のエッジ部分Ｅ１１及び第２のエッジ部分Ｅ１２を備えることができる。
【0101】
導電層１８を形成する間に、第１のバッファ層１７Ｄ上にダミー導電層１８Ｄが形成され得る。導電層１８及びダミー導電層１８Ｄは、同一物質であることができる。
【0102】
図１０に示されたように、導電層１８上に絶縁層１９Ａを形成できる。絶縁層１９Ａは、垂直に隣接する導電層１８間に満たされることができる。絶縁層１９Ａは、シリコン酸化物を含むことができる。
【0103】
図１１に示されたように、第１のオープニング１５を満たす犠牲分離層２０Ａ、２０Ｂが形成され得る。犠牲分離層２０Ａ、２０Ｂは、絶縁物質、導電物質、またはこれらの組み合わせを含むことができる。犠牲分離層２０Ａ、２０Ｂは、シリコン酸化物、シリコン窒化物、チタニウム窒化物、非晶質カーボン、またはこれらの組み合わせを含むことができる。犠牲分離層２０Ａ、２０Ｂは、第１の犠牲分離層２０Ａ及び第２の犠牲分離層２０Ｂを備えることができる。
【0104】
図１２に示されたように、犠牲分離層２０Ａ、２０Ｂのうち、いずれか１つ、すなわち、第１の犠牲分離層２０Ａを選択的に除去することができる。次に、ダミー導電層１８Ｄを除去して下位レベルギャップ１８Ｒを形成できる。ダミー導電層１８Ｄを除去する間に、第１のバッファ層１７Ｄ及び絶縁層１９Ａはエッチングバリアとして作用することができる。
【0105】
図１３に示されたように、下位レベルギャップ１８Ｒを満たす第２のバッファ層２１が形成され得る。第２のバッファ層２１は、シリコン酸化物を含むことができる。第２のバッファ層２１を形成するステップは、下位レベルギャップ１８Ｒを満たすシリコン酸化物を蒸着するステップ及びシリコン酸化物のエッチングステップを含むことができる。
【0106】
図１４に示されたように、カッティング部１９Ｂを形成するために、絶縁層１９Ａを選択的にカッティングすることができる。これにより、カッティング部１９Ｂにより導電層１８の第１のエッジ部分Ｅ１１が露出しうる。
【0107】
図１５に示されたように、導電層１８を選択的にリセスさせることができる。これにより、部分リセス２２が形成され得る。部分リセス２２によりゲート絶縁層１７の一部分が露出しうる。
【0108】
部分リセス部２２を形成するための導電層１８のリセス工程は、導電層１８の第１のリセス工程と略称することができる。
【0109】
図１６に示されたように、部分リセス２２を満たす第１のキャッピング層２３を形成できる。第１のキャッピング層２３は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。第１のキャッピング層２３を形成するために、キャッピング物質の蒸着及びエッチバックが行われ得る。
【0110】
図１７に示されたように、半導体層パターン１４Ｈの各々の一側に第１のドープド領域２４が形成され得る。第１のドープド領域２４を形成するステップは、Ｎ型不純物がドーピングされたポリシリコンの蒸着ステップ、熱処理ステップ、及びドープドポリシリコン除去ステップを含むことができる。第１のドープド領域２４は、ドープドポリシリコンから拡散された不純物を含むことができる。他の実施形態において、第１のドープド領域２４は、不純物のドーピング工程により形成されることができる。
【0111】
次に、垂直導電ライン２５が形成され得る。垂直導電ライン２５は、第１のドープド領域２４に共通に接続されることができる。垂直導電ライン２５は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。垂直導電ライン２５は、ビットラインを備えることができる。
【0112】
他の実施形態において、垂直導電ライン２５を形成する前に、半導体層パターン１４Ｈの一側端に接続される第１のオミックコンタクトを形成できる。第１のオミックコンタクトは、金属シリサイドを含むことができる。例えば、金属層蒸着及びアニールを順次行って金属シリサイドを形成でき、未反応金属層は除去することができる。金属シリサイドは、半導体層パターン１４Ｈのシリコンと金属層とが反応して形成されることができる。
【0113】
図１８に示されたように、第２の犠牲分離層２０Ｂを除去して第２のオープニング２６を形成できる。第２のオープニング２６は、下部構造物１１の表面から垂直に延びることができる。
【0114】
第２のオープニング２６により導電層１８の第２のエッジ部分Ｅ１２が露出しうる。
【0115】
図１９に示されたように、第２のオープニング２６を介して導電層１８の第２のエッジ部分Ｅ１２を選択的にリセスさせることができる。これにより、第１の水平導電ラインＧ１と第２の水平導電ラインＧ２とを備える水平導電ラインＤＷＬが形成され得る。
【0116】
水平導電ラインＤＷＬを形成するための導電層１８のリセス工程は、導電層１８の第２のリセス工程と略称することができる。
【0117】
上述した一連の工程を参照したように、水平導電ラインＤＷＬを形成するステップは、半導体層パターン１４Ｈの表面をカバーリングするゲート絶縁層１７を形成するステップ、ゲート絶縁層１７上で半導体層パターン１４Ｈをサラウンディングする導電層１８を形成するステップ、導電層１８に対して第１のリセス工程及び第２のリセス工程を行うステップを含むことができる。第１のリセス工程により水平導電ラインＤＷＬの第１のエッジ部分（図１５の「Ｅ１」参照）が画定され得るし、第２のリセス工程により水平導電ラインＤＷＬの第２のエッジ部分（図１８の「Ｅ２」）が画定され得る。
【0118】
水平導電ラインＤＷＬを形成するために、第１のリセス工程及び第２のリセス工程を利用するので、ゲート絶縁層１７のＧＯＩ特性を改善できる。ゲート絶縁層１７の厚みを均一に維持することができる。
【0119】
他の実施形態において、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＧ１、Ｇ２は、トリプル仕事関数電極構造を有することができる。これにより、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を改善できる。
【0120】
図２０に示されたように、第１の水平導電ラインＧ１と第２の水平導電ラインＧ２とに接する第２のキャッピング層２７が形成され得る。第２のキャッピング層２７は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。第２のキャッピング層２７を形成するために、キャッピング物質の蒸着及びエッチバックが行われ得る。
【0121】
図２１に示されたように、ゲート絶縁層１７及び半導体層パターン１４Ｈを選択的にカッティングすることができる。ワイドオープニング（Ｗｉｄｅ ｏｐｅｎｉｎｇ）２８が形成され得る。半導体層パターン１４Ｈは、図面符号「ＨＬ」のように、水平層ＨＬとして残留することができ、ワイドオープニング２８により水平層ＨＬの他側端が露出しうる。
【0122】
絶縁層１９Ａ間にワイドオープニング２８が位置しうる。
【0123】
続いて、水平層ＨＬ内に第２のドープド領域２９が形成され得る。第２のドープド領域２９を形成するステップは、Ｎ型不純物がドーピングされたポリシリコンの蒸着ステップ、熱処理ステップ、及びドープドポリシリコン除去ステップを含むことができる。第２のドープド領域２９は、ドープドポリシリコンから拡散された不純物を含むことができる。他の実施形態において、熱処理ステップ後に、ドープドポリシリコンを残留させることができる。他の実施形態において、第２のドープド領域２９は、不純物のドーピング工程により形成されることができる。
【0124】
他の実施形態において、水平層ＨＬの第２のドープド領域２９に接続される第２のオミックコンタクトを形成できる。第２のオミックコンタクトは、金属シリサイドを含むことができる。例えば、金属層蒸着及びアニールを順次行って金属シリサイドを形成でき、未反応金属層は除去することができる。金属シリサイドは、水平層ＨＬのシリコンと金属層とが反応して形成されることができる。
【0125】
上述したような一連の工程により、半導体層パターン１４Ｈを水平層ＨＬに変換することができ、個別水平層ＨＬは、第１のドープド領域２４及び第２のドープド領域２９を備えることができる。個別水平層ＨＬは、チャネルＣＨをさらに備えることができ、チャネルＣＨは、第１のドープド領域２４と第２のドープド領域２９との間に画定されることができる。チャネルＣＨは、水平導電ラインＤＷＬにオーバーラップされることができる。
【0126】
図２２に示されたように、水平層ＨＬの他側端に各々接触するデータ格納要素の第１の電極３１を形成できる。第１の電極３１を形成するために、導電物質の蒸着及びエッチバック工程を行うことができる。第１の電極３１は、チタニウム窒化物を含むことができる。第１の電極３１は、水平に配向されたシリンダー形状であることができる。
【0127】
図２３に示されたように、絶縁層１９Ａを部分的にリセスさせることができる。これにより、第１の電極３１の外壁が露出しうる。残留する絶縁層１９は、水平導電ラインＤＷＬに接触することができる。残留絶縁層１９をセル分離層と称することができる。
【0128】
図２４に示されたように、第１の電極３１上に誘電層３２及び第２の電極３３を順次形成することができる。第１の電極３１、誘電層３２、及び第２の電極３３は、データ格納要素ＣＡＰになることができる。
【0129】
【0130】
また、導電層１８のリセス工程により水平導電ラインＤＷＬを形成するので、導電層１８のヒューム（Ｆｕｍｅ）を抑制して、水平導電ラインＤＷＬを形成するための収率を改善できる。
【0131】
前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者にとって明らかであろう。
【符号の説明】
【0132】
ＤＷＬ 水平導電ライン
ＨＬ 水平層
ＧＤ ゲート絶縁層
ＣＨ チャネル
ＳＲ 第１のドープド領域
ＤＲ 第２のドープド領域
ＢＬ 垂直導電ライン
ＴＲ スイッチング要素
ＣＡＰ データ格納要素
ＳＮ 第１の電極
ＤＥ 誘電層
ＰＮ 第２の電極
ＰＬ コモンプレート
Ｇ１ 第１の水平導電ライン
Ｇ２ 第２の水平導電ライン
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
Ｇ１１ 第１の仕事関数電極
Ｇ１２ 第２の仕事関数電極
Ｇ１３ 第３の仕事関数電極
ＨＬ 水平層
ＧＤ ゲート絶縁層
ＣＨ チャネル
ＳＲ 第１のドープド領域
ＤＲ 第２のドープド領域
ＢＬ 垂直導電ライン
ＴＲ スイッチング要素
ＣＡＰ データ格納要素
ＳＮ 第１の電極
ＤＥ 誘電層
ＰＮ 第２の電極
ＰＬ コモンプレート
Ｇ１ 第１の水平導電ライン
Ｇ２ 第２の水平導電ライン
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
Ｇ１１ 第１の仕事関数電極
Ｇ１２ 第２の仕事関数電極
Ｇ１３ 第３の仕事関数電極
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】