特開 2024-95535 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024095535

(43)【公開日】2024-07-10

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10B 43/30 20230101AFI20240703BHJP

   H10B 41/30 20230101ALI20240703BHJP

   H01L 21/336 20060101ALI20240703BHJP

【ＦＩ】

H10B43/30

H10B41/30

H01L29/78 371

【審査請求】未請求

【請求項の数】29

【出願形態】ＯＬ

(21)【出願番号】P 2023193320

(22)【出願日】2023-11-14

(31)【優先権主張番号】10-2022-0186708

(32)【優先日】2022-12-28

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】イ ジュン ソク

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA03

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR05

5F083PR06

5F083ZA28

5F101BA01

5F101BA46

5F101BB02

5F101BC02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH15

(57)【要約】      （修正有）

【課題】安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供。
【解決手段】半導体装置は、チップ領域および前記チップ領域の間に位置したスクライブレーン領域を含む基板１と、前記スクライブレーン領域に位置し、交互に積層された第１物質膜１１Ａおよび第２物質膜１１Ｂを含む第１積層物１１＿１と、前記第１積層物内に位置し、前記第１積層物の上部面から突出した第１突出部Ｐ１をそれぞれ含む整列キー１２と、を含む。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

チップ領域、および前記チップ領域の間に位置したスクライブレーン領域を含む基板と、
前記スクライブレーン領域に位置し、交互に積層された第１物質膜および第２物質膜を含む第１積層物と、
前記第１積層物内に位置し、前記第１積層物の上部面から突出した第１突出部をそれぞれ含む整列キーと
を含む半導体装置。

【請求項2】

前記第１積層物の下部に位置し、交互に積層された第３物質膜および第４物質膜を含む第２積層物
をさらに含む、請求項１に記載の半導体装置。

【請求項3】

前記第１積層物の上部に位置し、交互に積層された第３物質膜および第４物質膜を含み、前記第１突出部に対応して位置した第２突出部を含む第２積層物
をさらに含む、請求項１に記載の半導体装置。

【請求項4】

前記チップ領域に位置し、前記チップ領域に位置し、交互に積層された第１導電膜および第１絶縁膜を含む第１ゲート構造と、
前記第１ゲート構造内に位置し、前記整列キーと同一の高さを有するチャネル構造と
をさらに含む、請求項１に記載の半導体装置。

【請求項5】

前記チャネル構造のそれぞれは、
チャネル膜と、
前記チャネル膜を取り囲むメモリ膜とを含む、
請求項４に記載の半導体装置。

【請求項6】

前記整列キーのそれぞれは、
ダミーチャネル膜と、
前記ダミーチャネル膜を取り囲むダミーメモリ膜とを含む、
請求項５に記載の半導体装置。

【請求項7】

前記チップ領域に位置し、交互に積層された第１導電膜および第１絶縁膜を含む第１ゲート構造と、
前記第１ゲート構造の下部に位置し、交互に積層された第２導電膜および第２絶縁膜を含む第２ゲート構造と、
前記第１ゲート構造および前記第２ゲート構造内に位置するチャネル構造と
をさらに含む、請求項１に記載の半導体装置。

【請求項8】

前記整列キーは、平面上において、第１方向に配列される第１グループと、前記第１方向と交差した第２方向に配列される第２グループとを含む、
請求項１に記載の半導体装置。

【請求項9】

前記整列キーは、酸化物または窒化物を含む、
請求項１に記載の半導体装置。

【請求項10】

前記整列キーは、金属物質を含む、
請求項１に記載の半導体装置。

【請求項11】

チップ領域、および前記チップ領域を取り囲むエッジ領域を含む基板と、
前記エッジ領域に位置し、交互に積層された第１物質膜および第２物質膜を含む第１積層物と、
前記第１積層物内に位置し、前記第１積層物の上部面から突出した第１突出部を含む少なくとも１つの整列キーと、
前記チップ領域に位置し、交互に積層された導電膜および絶縁膜を含むゲート構造と、
前記ゲート構造内に位置し、前記整列キーと同一の高さを有するチャネル構造と
を含む半導体装置。

【請求項12】

前記第１積層物の下部に位置し、交互に積層された第３物質膜および第４物質膜を含む第２積層物
をさらに含む、請求項１１に記載の半導体装置。

【請求項13】

前記第１積層物の上部に位置し、交互に積層された第３物質膜および第４物質膜を含み、前記第１突出部に対応して位置した第２突出部を含む第２積層物
をさらに含む、請求項１１に記載の半導体装置。

【請求項14】

基板のチップ領域の間に位置するスクライブレーン領域に交互に積層された第１物質膜および第２物質膜を含む第１積層物を形成するステップと、
前記第１積層物上に第１マスク層を形成するステップと、
前記第１マスク層および前記第１積層物内に整列キーを形成するステップと、
前記第１積層物の上部面から前記整列キーが突出するように、前記第１マスク層をエッチングするステップと
を含む半導体装置の製造方法。

【請求項15】

前記第１積層物上に前記整列キーに対応して位置した突出部を含む第２マスク層を形成するステップ
をさらに含む、請求項１４に記載の半導体装置の製造方法。

【請求項16】

前記第１積層物を形成する時、前記チップ領域にセル積層物を形成する、
請求項１４に記載の半導体装置の製造方法。

【請求項17】

前記整列キーを形成する時、前記セル積層物内にチャネル構造を形成する、
請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記第２マスク層の突出部を整列キーとして用いて、セル積層物内に分離絶縁膜、ソースコンタクト構造、支持台、およびコンタクト構造の少なくとも１つを形成する、
請求項１５に記載の半導体装置の製造方法。

【請求項19】

前記第２マスク層の突出部を整列キーとして用いて、前記セル積層物上にマスクパターンを形成するステップと、
前記マスクパターンをエッチングバリアとして前記セル積層物をエッチングして開口部を形成するステップと、
前記開口部内にソースコンタクト構造を形成するステップと
をさらに含む、請求項１８に記載の半導体装置の製造方法。

【請求項20】

前記第２マスク層を除去するステップ
をさらに含む、請求項１５に記載の半導体装置の製造方法。

【請求項21】

前記第１マスク層を除去するステップと、
前記第１積層物上に交互に積層された第３物質膜および第４物質膜を含む第２積層物を形成するステップと
をさらに含む、請求項１４に記載の半導体装置の製造方法。

【請求項22】

前記第２積層物は、前記整列キーに対応して位置した突出部を含む、
請求項２１に記載の半導体装置の製造方法。

【請求項23】

前記基板をカットするステップ
をさらに含む、請求項１４に記載の半導体装置の製造方法。

【請求項24】

交互に積層された第１物質膜および第２物質膜を含む第１積層物を形成するステップと、
前記第１積層物上に交互に積層された第３物質膜および第４物質膜を含む第２積層物を形成するステップと、
前記第２積層物上に第１マスク層を形成するステップと、
前記第１マスク層および前記第２積層物内に整列キーを形成するステップと、
前記第２積層物の上部面から前記整列キーが突出するように、前記第１マスク層をエッチングするステップと、
前記第２積層物上に第２マスク層を形成するステップと
を含む半導体装置の製造方法。

【請求項25】

前記第２マスク層は、前記整列キーに対応して位置した突出部を含む、
請求項２４に記載の半導体装置の製造方法。

【請求項26】

基板のチップ領域の間に位置したスクライブレーン領域に前記第１積層物を形成する時、前記チップ領域に第１セル積層物を形成し、
前記第２積層物を形成する時、前記第１セル積層物上に第２セル積層物を形成する、
請求項２４に記載の半導体装置の製造方法。

【請求項27】

前記整列キーを用いて前記第２セル積層物内にチャネル構造を形成する、
請求項２６に記載の半導体装置の製造方法。

【請求項28】

前記基板をカットするステップ
をさらに含む、請求項２６に記載の半導体装置の製造方法。

【請求項29】

前記第２マスク層を除去するステップと、
前記第１マスク層を除去するステップと、
前記第２積層物上に層間絶縁膜を形成するステップと
をさらに含む、請求項２４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置および電子装置の製造方法に関し、より詳しくは、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の集積度は、単位メモリセルの占める面積によって主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達していることから、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性を向上させるために、多様な構造および製造方法が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の一実施例は、安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。

【課題を解決するための手段】

【0004】

半導体装置は、チップ領域、および前記チップ領域の間に位置したスクライブレーン領域を含む基板と、前記スクライブレーン領域に位置し、交互に積層された第１物質膜および第２物質膜を含む第１積層物と、前記第１積層物内に位置し、前記第１積層物の上部面から突出した第１突出部をそれぞれ含む整列キーとを含むことができる。

【0005】

半導体装置は、チップ領域、および前記チップ領域を取り囲むエッジ領域を含む基板と、前記エッジ領域に位置し、交互に積層された第１物質膜および第２物質膜を含む第１積層物と、前記第１積層物内に位置し、前記第１積層物の上部面から突出した第１突出部を含む少なくとも１つの整列キーと、前記チップ領域に位置し、交互に積層された導電膜および絶縁膜を含むゲート構造と、前記ゲート構造内に位置し、前記整列キーと実質的に同一の高さを有するチャネル構造とを含むことができる。

【0006】

半導体装置の製造方法は、基板のチップ領域の間に位置するスクライブレーン領域に交互に積層された第１物質膜および第２物質膜を含む第１積層物を形成するステップと、前記第１積層物上に第１マスク層を形成するステップと、前記第１マスク層および前記第１積層物内に整列キーを形成するステップと、前記第１積層物の上部面から前記整列キーが突出するように、前記第１マスク層をエッチングするステップとを含むことができる。

【0007】

半導体装置の製造方法は、交互に積層された第１物質膜および第２物質膜を含む第１積層物を形成するステップと、前記第１積層物上に交互に積層された第３物質膜および第４物質膜を含む第２積層物を形成するステップと、前記第２積層物上に第１マスク層を形成するステップと、前記第１マスク層および前記第２積層物内に整列キーを形成するステップと、前記第２積層物の上部面から前記整列キーが突出するように、前記第１マスク層をエッチングするステップと、前記第２積層物上に第２マスク層を形成するステップとを含むことができる。

【発明の効果】

【0008】

本技術によれば、安定した構造を有し、信頼性が向上した半導体装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1A】本発明の一実施例による半導体装置の構造を示す図である。

【図1B】本発明の一実施例による半導体装置の構造を示す図である。

【図2A】本発明の一実施例による半導体装置の構造を示す図である。

【図2B】本発明の一実施例による半導体装置の構造を示す図である。

【図2C】本発明の一実施例による半導体装置の構造を示す図である。

【図2D】本発明の一実施例による半導体装置の構造を示す図である。

【図3A】本発明の一実施例による半導体装置の構造を示す図である。

【図3B】本発明の一実施例による半導体装置の構造を示す図である。

【図4】本発明の一実施例による半導体装置の製造方法のフローチャートである。

【図5】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図6A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図6B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図7A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図7B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図8A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図8B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図9A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図9B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図10A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図10B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図11】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図12A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図12B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図13A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図13B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図14A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図14B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図15A】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【図15B】本発明の一実施例による半導体装置の製造方法を説明するための図である。

【発明を実施するための形態】

【0010】

以下、添付した図面を参照して、本発明の技術的思想による実施例を説明する。

【0011】

図１Ａおよび図１Ｂは、本発明の一実施例による半導体装置の構造を示す図である。

【0012】

図１Ａを参照すれば、半導体装置は、基板１を含むことができる。基板１は、チップ領域２、およびスクライブレーン領域３を含むことができる。例えば、基板１は、チップ領域２、およびチップ領域２の間に位置したスクライブレーン領域３を含むことができる。基板１は、シリコンウエハ、ＳｉＧｅウエハ、ＳＯＩウエハなどの半導体基板であってもよい。

【0013】

チップ領域２は、半導体チップが形成された領域であってもよい。基板１に半導体チップが繰り返し形成され、チップ領域２が第１方向Ｉ、および第１方向Ｉと交差した第２方向ＩＩに配列される。スクライブレーン領域３は、チップ領域２の間に位置してもよい。

【0014】

スクライブレーン領域３に、チップ領域２に位置した半導体チップを形成する時に用いるための整列キーが位置してもよい。例えば、整列キーは、半導体チップのチャネル構造、ソースコンタクト構造、支持台、コンタクトプラグ、および分離絶縁膜の少なくとも１つを形成する時に用いられる。ただし、これに限定されず、半導体チップ内の多様な構造物を形成するのに整列キーが用いられる。スクライブレーン領域３に半導体チップをテストするためのテスト構造が位置してもよい。

【0015】

スクライブレーン領域３は、半導体チップを分離するためのダイシング工程で切断される部分である。スクライブレーン領域３に沿って基板１をカットしてチップ領域２のそれぞれを分離させることができる。ブレードを用いるソーイング工程や、レーザを用いるレーザ工程またはステルスダイシング工程などの方式で基板１をカットすることができる。

【0016】

図１Ｂは、基板１がスクライブレーン領域３に沿ってカットされた後の半導体装置の構造を示す図である。図１Ａおよび図１Ｂを参照すれば、基板１は、チップ領域２、およびエッジ領域３Ａを含むことができる。例えば、基板１は、チップ領域２、およびチップ領域２を取り囲むエッジ領域３Ａを含むことができる。エッジ領域３Ａは、スクライブレーン領域３に沿って基板１がカットされた後に、スクライブレーン領域３が一部残留したものであってもよい。エッジ領域３Ａに半導体チップを形成する時に用いられた整列キーが残留してもよい。

【0017】

前述のような構造によれば、スクライブレーン領域３に整列キーが位置してもよい。チップ領域２ではないスクライブレーン領域３に整列キーを位置させることにより、半導体チップの集積度を向上させることができる。

【0018】

図２Ａ～図２Ｄは、本発明の一実施例による半導体装置の構造を示す図である。図２Ｂ～図２Ｄは、図２ＡのＡ－Ａ’の断面図である。以下、先に説明した内容と重複した内容は省略して説明する。

【0019】

図２Ａを参照すれば、半導体装置は、スクライブレーン領域３に位置した整列キー１２を含むことができる。例えば、半導体装置は、エッジ領域３Ａに位置した整列キー１２を含むことができる。整列キー１２は、第１方向Ｉ、および第１方向Ｉと交差した第２方向ＩＩに配列される。整列キー１２は、平面上において、第１方向Ｉに配列された第１グループＧ１と、第２方向ＩＩに配列された第２グループＧ２とを含むことができる。整列キー１２は、第１グループＧ１と第２グループＧ２とが組み合わされた形態で配列される。

【0020】

図２Ａおよび図２Ｂを参照すれば、半導体装置は、基板１、第１積層物１１＿１、第２積層物１１＿２、または整列キー１２を含むか、これらを組み合わせて含むことができる。半導体装置は、層間絶縁膜ＩＬをさらに含むことができる。

【0021】

第１積層物１１＿１は、スクライブレーン領域３に位置してもよい。第１積層物１１＿１は、交互に積層された第１物質膜１１Ａおよび第２物質膜１１Ｂを含むことができる。例えば、第１積層物１１＿１は、エッジ領域３Ａに位置してもよく、交互に積層された第１物質膜１１Ａおよび第２物質膜１１Ｂを含むことができる。

【0022】

第２積層物１１＿２は、第１積層物１１＿１の下部に位置してもよい。第２積層物１１＿２は、交互に積層された第３物質膜１１Ｃおよび第４物質膜１１Ｄを含むことができる。ここで、第１物質膜１１Ａおよび第３物質膜１１Ｃは、絶縁膜であってもよく、第２物質膜１１Ｂおよび第４物質膜１１Ｄは、犠牲膜であってもよい。犠牲膜は、製造過程において導電膜に代替されずに残留した膜であってもよい。第１物質膜１１Ａまたは第３物質膜１１Ｃは、酸化物を含むことができ、第２物質膜１１Ｂまたは第４物質膜１１Ｄは、窒化物を含むことができる。

【0023】

整列キー１２は、スクライブレーン領域３に位置してもよい。例えば、整列キー１２は、エッジ領域３Ａに位置してもよい。整列キー１２は、第１積層物１１＿１または第２積層物１１＿２内に位置してもよい。例えば、整列キー１２は、第１積層物１１＿１内に位置してもよい。整列キー１２は、第１積層物１１＿１および層間絶縁膜ＩＬを貫通できる。層間絶縁膜ＩＬは、第１積層物１１＿１上に位置してもよい。

【0024】

整列キー１２は、第１突出部Ｐ１を含むことができる。例えば、整列キー１２のそれぞれは、第１積層物１１＿１の上部面から突出した第１突出部Ｐ１を含むことができる。整列キー１２は、チップ領域２に半導体チップを形成する時、マスクパターンを整列させるための基準点として使用できる。ここで、マスクパターンは、半導体チップを形成する時に必要な開口部を形成するためのものである。マスクパターンは、フォトレジストパターンであってもよく、製造過程において除去されてもよい。

【0025】

本図面には示さないものの、製造過程において整列キー１２上にマスク層が形成される。ここで、マスク層は、透明または不透明であってもよい。マスク層が不透明な場合、マスク層の下部に位置した整列キー１２が識別されない。したがって、第１突出部Ｐ１上にマスク層を形成することにより、第２突出部を含むマスク層を形成することができる。第２突出部は、第１突出部Ｐ１に対応して位置するので、半導体チップを形成する時、第２突出部を整列キーとして使用することができる。例えば、第２突出部は、チップ領域２にチャネル構造、分離絶縁膜、ソースコンタクト構造、支持台、およびコンタクト構造の少なくとも１つを形成する時に必要なマスクパターンを整列させるための基準点として使用できる。参照として、第２突出部を含むマスク層は、半導体チップに残留するか、製造過程において除去されてもよい。

【0026】

図２Ａおよび図２Ｃを参照すれば、整列キー１２は、第１積層物１１＿１の下部に位置してもよく、第２積層物１１＿２内に位置してもよい。第２積層物１１＿２は、交互に積層された第３物質膜１１Ｃおよび第４物質膜１１Ｄを含むことができる。第２積層物１１＿２内に位置した整列キーは、半導体チップを形成するために用いられる。例えば、チップ領域２にチャネル構造を形成する時に必要なマスクパターンを整列させるための基準点として使用できる。整列キー１２のそれぞれは、第２積層物１１＿２の上部面から突出した第１突出部Ｐ１を含むことができる。

【0027】

第１積層物１１＿１は、第２積層物１１＿２上に位置してもよい。第１積層物１１＿１は、第２突出部Ｐ２を含むことができる。例えば、第１積層物１１＿１は、整列キー１２の第１突出部Ｐ１に対応して位置した第２突出部Ｐ２を含むことができる。第１積層物１１＿１は、少なくとも１つの第２突出部Ｐ２を含むことができる。例えば、複数の第２突出部Ｐ２が複数の第１突出部Ｐ１にそれぞれ対応して位置してもよい。あるいは、１つの第２突出部Ｐ２が複数の第１突出部Ｐ１に対応して位置してもよい。

【0028】

第１積層物１１＿１は、第２突出部Ｐ２を含むので、第１積層物１１＿１が不透明であっても第１積層物１１＿１の下部に位置した整列キー１２の位置が間接的に認識できる。したがって、第２突出部Ｐ２が半導体チップを形成する時、整列キーとして使用できる。

【0029】

図２Ａおよび図２Ｄを参照すれば、第１積層物１１＿１内の整列キー１２は、チップ領域２の多様な構造に対応可能であり、多様な形態を含むことができる。例えば、整列キー１２は、チップ領域２のチャネル構造、ソースコンタクト構造、支持台、およびコンタクト構造の少なくとも１つと同時に形成され、類似の構造を有することができる。

【0030】

整列キー１２のそれぞれは、チップ領域２のチャネル構造を形成する時に一緒に形成され、チャネル構造と類似の構造を有することができる。整列キー１２のそれぞれは、ダミーチャネル構造として、ダミーチャネル膜１２Ａを含むことができる。整列キー１２は、ダミーチャネル膜１２Ａを取り囲むダミーメモリ膜１２Ｂ、またはダミーチャネル膜１２Ａ内のダミー絶縁コア１２Ｃをさらに含むか、これらを組み合わせてさらに含むことができる。整列キー１２は、ポリシリコン、酸化物、または窒化物などを含むことができる。例えば、ダミーチャネル膜１２Ａは、ポリシリコンを含むことができ、ダミー絶縁コア１２Ｃは、ポリシリコンを含むことができる。ダミーメモリ膜１２Ｂは、ダミートンネル膜、ダミーデータ格納膜、およびダミーブロッキング膜の少なくとも１つを含むことができる。ここで、ダミーデータ格納膜は、フローティングゲート、ポリシリコン膜、電荷トラップ物質、窒化膜、可変抵抗物質などを含むことができる。

【0031】

整列キー１２のそれぞれは、チップ領域２のソースコンタクト構造を形成する時に一緒に形成され、ソースコンタクト構造と類似の構造を有することができる。ここで、ソースコンタクト構造は、ゲート構造を貫通して、ゲート構造の下部に位置したソース構造に連結されるソースコンタクト構造を意味することができる。整列キー１２は、ダミーソースコンタクト構造として、ダミーソースコンタクトプラグ１２Ｄ、またはダミーソースコンタクトプラグ１２Ｄを取り囲む第１ダミー絶縁スペーサ１２Ｅを含むか、これらを組み合わせて含むことができる。整列キー１２は、金属物質、酸化物、または窒化物などを含むことができる。例えば、ダミーソースコンタクトプラグ１２Ｄは、タングステンなどの金属物質を含むことができ、第１ダミー絶縁スペーサ１２Ｅは、酸化物または窒化物などの絶縁物質を含むことができる。

【0032】

整列キー１２のそれぞれは、チップ領域２の支持台を形成する時に一緒に形成され、支持台と類似の構造を有することができる。整列キー１２は、ダミー支持台１２Ｆを含むことができる。整列キー１２は、ダミー支持台１２Ｆとして、酸化物または窒化物などの絶縁物質を含むことができる。

【0033】

整列キー１２のそれぞれは、チップ領域２のコンタクト構造を形成する時に一緒に形成され、コンタクト構造と類似の構造を有することができる。ここで、コンタクト構造は、ゲート構造を貫通してゲート構造の下部に位置した周辺回路に連結されるコンタクト構造を意味することができる。整列キー１２は、ダミーコンタクトプラグ１２Ｇ、またはダミーコンタクトプラグ１２Ｇを取り囲む第２ダミー絶縁スペーサ１２Ｈを含むか、これらを組み合わせて含むことができる。ダミーコンタクトプラグ１２Ｇは、タングステンなどの金属物質を含むことができ、第２ダミー絶縁スペーサ１２Ｈは、酸化物または窒化物などの絶縁物質を含むことができる。

【0034】

前述のような構造によれば、スクライブレーン領域３またはエッジ領域３Ａに整列キー１２が位置してもよい。整列キー１２は、第１積層物１１＿１または第２積層物１１＿２に位置するか、第１積層物１１＿１および第２積層物１１＿２に位置してもよい。整列キー１２の第１突出部Ｐ１は、チップ領域２にマスクパターンを整列させるための基準点として使用することができる。

【0035】

図３Ａおよび図３Ｂを参照すれば、本発明の一実施例による半導体装置の構造を示す図である。以下、先に説明した内容と重複した内容は省略して説明する。

【0036】

図３Ａを参照すれば、半導体装置は、チップ領域２に位置した第１ゲート構造３１＿１、第２ゲート構造３１＿２、チャネル構造３４、分離絶縁膜３５、またはソースコンタクト構造３６を含むか、これらを組み合わせて含むことができる。半導体装置は、マスク層３３または層間絶縁膜ＩＬをさらに含むか、これらを組み合わせてさらに含むことができる。

【0037】

第１ゲート構造３１＿１は、チップ領域２に位置してもよい。第１ゲート構造３１＿１は、図２Ｂの第１積層物１１＿１と実質的に同一のレベルに位置してもよい。第１ゲート構造３１＿１は、交互に積層された第１絶縁膜３１Ａおよび第１導電膜３１Ｂを含むことができる。第１絶縁膜３１Ａは、第１積層物１１＿１の第１物質膜１１Ａとそれぞれ実質的に同一のレベルに位置してもよく、第１導電膜３１Ｂは、第２物質膜１１Ｂとそれぞれ実質的に同一のレベルに位置してもよい。ここで、第１導電膜３１Ｂは、タングステンなどの金属物質を含むことができ、第１絶縁膜３１Ａは、酸化物などの絶縁物質を含むことができる。第１導電膜３１Ｂは、ワードライン、ビットライン、または選択ラインであってもよい。

【0038】

第２ゲート構造３１＿２は、チップ領域２に位置してもよい。第２ゲート構造３１＿２は、第１ゲート構造３１＿１の下部に位置してもよい。第２ゲート構造３１＿２は、図２Ｂおよび図２Ｃの第２積層物１１＿２と実質的に同一のレベルに位置してもよい。第２ゲート構造３１＿２は、交互に積層された第２絶縁膜３１Ｃおよび第２導電膜３１Ｄを含むことができる。第２絶縁膜３１Ｃは、第２積層物１１＿２の第３物質膜１１Ｃとそれぞれ実質的に同一のレベルに位置してもよく、第２導電膜３１Ｄは、第４物質膜１１Ｄとそれぞれ実質的に同一のレベルに位置してもよい。ここで、第２導電膜３１Ｄは、タングステンなどの金属物質を含むことができ、第２絶縁膜３１Ｄは、酸化物などの絶縁物質を含むことができる。また、第２導電膜３１Ｄは、ワードライン、ビットライン、または選択ラインであってもよい。

【0039】

マスク層３３は、第１ゲート構造３１＿１上に位置してもよい。マスク層３３は、スクライブレーン領域３に図２Ｂ～図２Ｄの整列キー１２を形成するのに用いられる。例えば、製造過程において整列キー１２の第１突出部Ｐ１を形成するためにマスク層３３をエッチングすることができる。チップ領域２のマスク層３３は、製造過程において除去されずに残留したものであってもよい。マスク層３３は、酸化物または窒化物などの絶縁物質を含むことができる。

【0040】

チャネル構造３４は、第１ゲート構造３１＿１および第２ゲート構造３１＿２内に位置してもよい。チャネル構造３４のそれぞれは、チャネル膜３４Ａ、およびチャネル膜３４Ａを取り囲むメモリ膜３４Ｂを含むか、これらを組み合わせて含むことができる。チャネル構造３４のそれぞれは、チャネル膜３４Ａ内の絶縁コア３４Ｃをさらに含むことができる。

【0041】

例えば、第１ゲート構造３１＿１が第１開口部ＯＰ１を含むことができ、第２ゲート構造３１＿２が第１開口部ＯＰ１に連結された第２開口部ＯＰ２を含むことができる。チャネル構造３４は、第１開口部ＯＰ１および第２開口部ＯＰ２内に位置してもよい。第１開口部ＯＰ１は、図２Ｂの整列キー１２と実質的に同一のレベルに位置してもよい。第２開口部ＯＰ２は、図２Ｃの整列キー１２と実質的に同一のレベルに位置してもよい。チャネル構造３４は、整列キー１２を形成する時に形成されるか、整列キー１２を用いて形成されたものであってもよい。

【0042】

チャネル構造３４は、図２Ｂの整列キー１２を形成する時に一緒に形成される。例えば、チャネル膜３４Ａは、ダミーチャネル膜１２Ａと一緒に形成され、メモリ膜３４Ｂは、ダミーメモリ膜１２Ｂと一緒に形成される。また、絶縁コア３４Ｃは、ダミー絶縁コア１２Ｃと一緒に形成される。メモリ膜３４Ｂは、ブロッキング膜、データ格納膜、またはトンネル膜を含むか、これらを組み合わせて含むことができる。絶縁コア３４Ｃは、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。

【0043】

チャネル構造３４は、図２Ｃの整列キー１２を用いて形成される。例えば、図２Ｃの整列キー１２を形成する時、第２開口部ＯＰ２を形成することができ、図２Ｃの整列キー１２を用いて第１開口部ＯＰ１を形成することができる。

【0044】

分離絶縁膜３５は、チップ領域２に位置してもよい。分離絶縁膜３５は、第１ゲート構造３１＿１内に位置してもよく、第２ゲート構造３１＿２内に延びることができる。分離絶縁膜３５のそれぞれは、チャネル構造３４の間に位置するか、チャネル構造３４と重なっていてもよい。分離絶縁膜３５は、ゲート構造３１＿１、３１＿２に含まれている導電膜３１Ｂ、３１Ｄの少なくとも一部を絶縁させることができる。分離絶縁膜３５は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。

【0045】

分離絶縁膜３５は、図２Ｂの整列キー１２を形成する時に一緒に形成される。図２Ｂまたは図２Ｃの整列キー１２を用いて分離絶縁膜３５を形成することも可能である。

【0046】

ソースコンタクト構造３６は、ソースコンタクトプラグ３６Ａを含むことができ、絶縁スペーサ３６Ｂをさらに含むことができる。ソースコンタクト構造３６は、第１ゲート構造３１＿１内に位置してもよく、第２ゲート構造３１＿２内に延びることができる。ソースコンタクトプラグ３６Ａは、ポリシリコン、金属などを含むことができる。絶縁スペーサ３６Ｂは、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。

【0047】

ソースコンタクト構造３６は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つを形成する時に一緒に形成される。例えば、ソースコンタクトプラグ３６Ａは、ダミーソースコンタクトプラグ１２Ｄを形成する時に形成され、絶縁スペーサ３６Ｂは、第１ダミー絶縁スペーサ１２Ｅを形成する時に形成される。

【0048】

ソースコンタクト構造３６は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つを用いて形成される。例えば、整列キー１２を介してマスクパターンを整列させることができ、整列されたマスクパターンをエッチングバリアとしてソースコンタクト構造３６を形成することができる。

【0049】

図３Ｂを参照すれば、半導体装置は、チップ領域２に位置した第１セル積層物３１＿３、第２セル積層物３１＿４、支持台３７、またはコンタクト構造３８を含むか、これらを組み合わせて含むことができる。

【0050】

第１セル積層物３１＿３は、第１ゲート構造３１＿１と実質的に同一のレベルに位置してもよい。第１セル積層物３１＿３は、図２Ｂの第１積層物１１＿１と実質的に同一のレベルに位置してもよい。第１積層物１１＿１を形成する時、第１セル積層物３１＿３を形成することができる。第１セル積層物３１＿３は、交互に積層された第１絶縁膜３１Ａおよび第１犠牲膜３１Ｅを含むことができる。第１犠牲膜３１Ｅは、製造過程において第１導電膜３１Ｂに代替されずに残留したものであってもよい。第１犠牲膜３１Ｅと第１導電膜３１Ｂのそれぞれは、実質的に同一のレベルに位置してもよい。

【0051】

第２セル積層物３１＿４は、第１セル積層物３１＿３の下部に位置してもよい。第２セル積層物３１＿４は、第２ゲート構造３１＿２と実質的に同一のレベルに位置してもよい。第２セル積層物３１＿４は、図２Ｂの第２積層物１１＿２と実質的に同一のレベルに位置してもよい。第２積層物１１＿２を形成する時、第２セル積層物３１＿４を形成することができる。第２セル積層物３１＿４は、交互に積層された第２絶縁膜３１Ｃおよび第２犠牲膜３１Ｆを含むことができる。第２犠牲膜３１Ｆは、第２導電膜３１Ｄのそれぞれと実質的に同一のレベルに位置してもよい。

【0052】

コンタクト構造３８は、チップ領域２に位置してもよい。コンタクト構造３８は、コンタクトプラグ３８Ａ、またはコンタクトプラグ３８Ａを取り囲む絶縁スペーサ３８Ｂを含むか、これらを組み合わせて含むことができる。コンタクト構造３８は、第１セル積層物３１＿３内に位置してもよく、第２セル積層物３１＿４内に延びることができる。コンタクトプラグ３８Ａは、タングステンなどの金属物質を含むことができ、絶縁スペーサ３８Ｂは、エアギャップ、酸化物、または窒化物などの絶縁物質を含むことができる。

【0053】

コンタクト構造３８は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つを形成する時に一緒に形成される。例えば、コンタクトプラグ３８Ａは、ダミーコンタクトプラグ１２Ｇを形成する時に形成され、絶縁スペーサ３８Ｂは、第２ダミー絶縁スペーサ１２Ｈを形成する時に形成される。

【0054】

コンタクト構造３８は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つを用いて形成される。例えば、整列キー１２を介してマスクパターンを整列させることができ、整列されたマスクパターンをエッチングバリアとしてコンタクト構造３６を形成することができる。

【0055】

支持台３７は、チップ領域２に位置してもよい。支持台３７のそれぞれは、第１セル積層物３１＿３および第１ゲート構造３１＿１の間に位置してもよい。例えば、支持台３７のそれぞれは、第１セル積層物３１＿３または第１ゲート構造３１＿１を貫通できる。

【0056】

支持台３７は、犠牲膜３１Ｅ、３１Ｆを導電膜３１Ｂ、３１Ｄに代替する過程において、セル積層物３１＿３、３１＿４またはゲート構造３１＿１、３１＿２が傾斜するのを防止または緩和するためのものである。例えば、支持台３７の一側の犠牲膜３１Ｅ、３１Ｆは導電膜３１Ｂ、３１Ｄに代替されてもよく、支持台３７の他側の犠牲膜３１Ｅ、３１Ｆは残留してもよい。支持台３７は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。

【0057】

支持台３７は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つと一緒に形成される。支持台３７は、図２Ｂ～図２Ｄの整列キー１２の少なくとも１つを用いて形成される。例えば、整列キー１２を介してマスクパターンを整列させることができ、整列されたマスクパターンをエッチングバリアとして支持台３７を形成することができる。

【0058】

前述のような構造によれば、チップ領域２に位置したチャネル構造３４、ソースコンタクト構造３６、コンタクト構造３８、および支持台３７の少なくとも１つとスクライブレーン領域３の整列キー１２が一緒に形成され、類似の構造を有することができる。したがって、別の工程を追加することなく、スクライブレーン領域に整列キーを形成することができる。

【0059】

また、整列キー１２を用いてチップ領域２のチャネル構造３４、分離絶縁膜３５、ソースコンタクト構造３６、支持台３７、およびコンタクト構造３８の少なくとも１つを形成することができる。

【0060】

図４は、本発明の一実施例による半導体装置の製造方法のフローチャートである。以下、先に説明した内容と重複した内容は省略して説明する。

【0061】

図４を参照すれば、基板のスクライブレーン領域に第１積層物および第１マスク層を形成することができ、第１積層物および第１マスク層内に整列キーを形成することができる（Ｓ４１０）。スクライブレーン領域は、基板のチップ領域の間に位置してもよい。

【0062】

次に、整列キーが突出するように、第１マスク層をエッチングし、第２マスク層を形成することができる（Ｓ４２０）。第２マスク層は、整列キーに対応して位置した突出部を含むことができる。

【0063】

次に、基板のチップ領域に分離絶縁膜、ソースコンタクト構造、支持台、およびコンタクト構造の少なくとも１つを形成することができる（Ｓ４３０）。スクライブレーン領域の整列キーを用いて特定構造物のマスクパターンを形成し、マスクパターンをエッチングバリアとして特定構造物を形成することができる。

【0064】

次に、スクライブレーン領域に沿って基板をカットすることができる（Ｓ４４０）。基板をカットする時、整列キーが壊れることがあり、基板のエッジ領域に整列キーが残留してもよい。

【0065】

図５、図６Ａおよび図６Ｂ、図７Ａおよび図７Ｂ、図８Ａおよび図８Ｂ、図９Ａおよび図９Ｂ、並びに図１０Ａおよび図１０Ｂは、本発明の一実施例による半導体装置の製造方法を説明するための図である。図５は、レイアウトであり、各番号のＡ図は、スクライブレーン領域５０の断面図であり、各番号のＢ図は、チップ領域６０の断面図である。

【0066】

図５を参照すれば、基板１００は、スクライブレーン領域５０およびチップ領域６０を含むことができる。チップ領域６０は、半導体チップが形成される領域であってもよい。チップ領域６０の間にスクライブレーン領域５０が位置してもよい。

【0067】

図５、図６Ａおよび図６Ｂを参照すれば、基板１００のスクライブレーン領域５０に第１積層物５１＿１を形成することができる。第１積層物５１＿１は、交互に積層された第１物質膜５１Ａおよび第２物質膜５１Ｂを含むことができる。第１物質膜５１Ａは、酸化物などの絶縁物質を含むことができ、第２物質膜５１Ｂは、窒化物などの犠牲物質を含むことができる。

【0068】

チップ領域６０に第１セル積層物６１＿１を形成することができる。スクライブレーン領域５０の第１積層物５１＿１を形成する時、チップ領域６０に第１セル積層物６１＿１を形成することができる。第１セル積層物６１＿１は、交互に積層された第１物質膜６１Ａおよび第２物質膜６１Ｂを含むことができる。第１物質膜６１Ａは、酸化物などの絶縁物質を含むことができ、第２物質膜６１Ｂは、窒化物などの犠牲物質を含むことができる。

【0069】

次に、チップ領域６０に犠牲膜６４Ｄを形成することができる。犠牲膜６４Ｄは、第１積層物６１＿１内に形成される。犠牲膜６４Ｄは、タングステンなどの犠牲物質を含むことができる。

【0070】

図５および図７Ａを参照すれば、スクライブレーン領域５０に第２積層物５１＿２を形成することができる。第２積層物５１＿２は、交互に積層された第３物質膜５１Ｃおよび第４物質膜５１Ｄを含むことができる。第３物質膜５１Ｃは、酸化物などの絶縁物質を含むことができ、第４物質膜５１Ｄは、窒化物などの犠牲物質を含むことができる。次に、第２積層物５１＿２上に第１マスク層５３を形成することができる。第１マスク層５３は、酸化物または窒化物などの絶縁物質を含むことができる。

【0071】

次に、整列キー５２を形成することができる。まず、第３開口部ＯＰ３を形成することができる。第３開口部ＯＰ３は、第２積層物５１＿２内で第１積層物５１＿１が露出するように形成される。次に、第３開口部ＯＰ３内に整列キー５２をそれぞれ形成することができる。

【0072】

図５、図７Ａおよび図７Ｂを参照すれば、チップ領域６０の第１セル積層物６１＿１上に第２セル積層物６１＿２を形成することができる。スクライブレーン領域５０に第２積層物５１＿２を形成する時、第２セル積層物６１＿２を形成することができる。第２セル積層物６１＿２は、交互に積層された第３物質膜６１Ｃおよび第４物質膜６１Ｄを含むことができる。第３物質膜６１Ｃは、酸化物などの絶縁物質を含むことができ、第４物質膜６１Ｄは、窒化物などの犠牲物質を含むことができる。

【0073】

次に、第２セル積層物６１＿２上に第１マスク層６３を形成することができる。第１マスク層６３は、スクライブレーン領域５０の第１マスク層５３と実質的に同一のレベルに位置してもよく、１つの層に形成される。

【0074】

次に、チャネル構造６４を形成することができる。まず、第２セル積層物６１＿２内に第１開口部ＯＰ１に連結された第２開口部ＯＰ２を形成することができる。スクライブレーン領域５０の第３開口部ＯＰ３を形成する時、第２開口部ＯＰ２を形成することができる。次に、第２開口部ＯＰ２を介して犠牲膜６４Ｄを除去し、第１開口部ＯＰ１および第２開口部ＯＰ２内にチャネル構造６４を形成することができる。整列キー５２を形成する時、チャネル構造６４を形成することができる。チャネル構造６４のそれぞれは、チャネル膜６４Ａ、チャネル膜６４Ａを取り囲むメモリ膜６４Ｂ、およびチャネル膜６４Ａ内の絶縁コア６４Ｃの少なくとも１つを含むことができる。

【0075】

図５、図８Ａおよび図８Ｂを参照すれば、第２積層物５１＿２の上部面から整列キー５２が突出するように、第１マスク層５３をエッチングすることができる。例えば、第１マスク層５３を選択的にエッチングして整列キー５２が突出できる。これにより、スクライブレーン領域５０の第１マスク層５３が除去され、チップ領域６０の第１マスク層６３は残留してもよい。ここで、整列キー５２それぞれの突出した部分は、第１突出部Ｐ１と定義される。

【0076】

次に、第２積層物５１＿２上に第２マスク層５９を形成することができる。第２マスク層５９は、整列キー５２に対応して位置した突出部を含むことができる。第２マスク層５９の突出した部分は、第２突出部Ｐ２と定義される。

【0077】

第２マスク層５９は、積層物５１＿１、５１＿２に対してエッチング選択比が大きい物質を含むことができる。例えば、マスク層５９は、炭素を含むことができる。マスク層５９は、高温工程で形成された炭素膜、または金属がドープされた炭素膜を含むことができる。第２マスク層５９は、透明な物質を含むか、不透明な物質を含むことができる。例えば、第２マスク層５９は、不透明な物質を含むことができる。

【0078】

第２マスク層５９が不透明な場合、第２マスク層５９の下部に形成された整列キー５２が認識されない。本発明の一実施例によれば、整列キー５２のそれぞれが第１突出部Ｐ１を含むように形成され、第２マスク層５９が第１突出部Ｐ１に対応する位置に第２突出部Ｐ２を含むように形成される。したがって、第２マスク層５９の第２突出部Ｐ２によって整列キー５２の位置が間接的に認識できる。

【0079】

スクライブレーン領域５０の第２マスク層５９を形成する時、チップ領域６０に第２マスク層６９を形成することができる。第２セル積層物６１＿２の上部面から突出した部分がないため、第２セル積層物６１＿２上に形成された第２マスク層6９は、突出した部分を含まず、平坦な上部面を含むことができる。

【0080】

図５、図９Ａおよび図９Ｂを参照すれば、チップ領域６０に第４開口部ＯＰ４を形成することができる。まず、スクライブレーン領域５０の整列キー５２を用いてチップ領域６０にマスクパターンＰＲを整列させることができる。次に、マスクパターンＰＲをエッチングバリアとして第２マスク層６９、第１マスク層６３、第２セル積層物６１＿２、および第１セル積層物６１＿１をエッチングして第４開口部ＯＰ４を形成することができる。第４開口部ＯＰ４は、第２マスク層６９、第１マスク層６３、第２セル積層物６１＿２、および第１セル積層物６１＿１の一部のみを貫通するように形成される。

【0081】

スクライブレーン領域５０の第２マスク層５９は、チップ領域６０にマスクパターンＰＲを形成して第４開口部ＯＰ４を形成する過程において整列キー５２が損傷するのを防止または緩和させることができる。例えば、第４開口部ＯＰ４を形成するために使用されるガスや溶液から整列キー５２が損傷するのを防止または緩和させることができる。マスクパターンＰＲおよび第２マスク層５９、６９は、製造過程において残留したり、除去されてもよい。例えば、マスクパターンＰＲおよび第２マスク層５９、６９は除去されてもよい。

【0082】

図５、図１０Ａおよび図１０Ｂを参照すれば、スクライブレーン領域５０に層間絶縁膜ＩＬを形成することができる。まず、第２マスク層５９を除去することができる。次に、第２積層物５１＿２上に層間絶縁膜ＩＬを形成することができる。層間絶縁膜ＩＬは、整列キー５２の上部面と実質的に同一のレベルに形成される。ただし、これに限定されず、層間絶縁膜ＩＬは、整列キー５２の上部面を覆うように形成されてもよい。

【0083】

チップ領域６０にソースコンタクト構造６６を形成することができる。まず、スクライブレーン領域５０の第２マスク層５９を除去する時、チップ領域６０の第２マスク層６９を除去することができる。次に、第４開口部ＯＰ４内にソースコンタクト構造６６を形成することができる。ソースコンタクト構造６６は、ソースコンタクトプラグ６６Ａ、およびソースコンタクトプラグ６６Ａを取り囲む絶縁スペーサ６６Ｂを含むことができる。参照として、第４開口部ＯＰ４内にソースコンタクト構造６６を形成することに限定されない。例えば、第４開口部ＯＰ４内に分離絶縁膜、支持台、およびコンタクト構造の少なくとも１つを形成することができる。

【0084】

次に、チップ領域６０に層間絶縁膜ＩＬを形成することができる。スクライブレーン領域５０の層間絶縁膜ＩＬを形成する時、チップ領域６０の層間絶縁膜ＩＬが形成される。

【0085】

次に、基板１００をカットすることができる。例えば、スクライブレーン領域５０に沿って基板１００をカットすることができる。これによって、基板１００は、チップ領域６０、およびチップ領域６０を取り囲むエッジ領域を含むことができる。エッジ領域は、スクライブレーン領域５０の積層物５１＿１、５１＿２および整列キー５２の少なくとも１つが残留してもよい。

【0086】

参照として、スクライブレーン領域５０の整列キー５２を形成する時、ソースコンタクト構造６６、分離絶縁膜、支持台、およびコンタクト構造の少なくとも１つを形成することができる。例えば、スクライブレーン領域５０に整列キー５２を形成するためのマスクパターンを整列させる時、チップ領域６０に同一のマスクパターンを整列させることができる。したがって、スクライブレーン領域５０およびチップ領域６０に類似の構造の整列キー、ソースコンタクト構造６６、分離絶縁膜、支持台、およびコンタクト構造を形成することができる。

【0087】

また、ソースコンタクト構造６６を形成する前、セル積層物６１＿１、６１＿２の第２物質膜６１Ｂ、６１Ｄが導電膜６１Ｅ、６１Ｆに代替されてもよい。第４開口部ＯＰ４を介して第２物質膜６１Ｂ、６１Ｄを除去し、導電膜６１Ｅ、６１Ｆに代替することができる。導電膜６１Ｅ、６１Ｆは、タングステンなどの金属物質を含むか、シリサイド物質を含むことができる。これによって、交互に積層された第１絶縁膜６１Ａおよび第１導電膜６１Ｅを含む第１ゲート構造６１＿１Ａと、交互に積層された第２絶縁膜６１Ｃおよび第２導電膜６１Ｆを含む第２ゲート構造６１＿２Ａとが定義される。

【0088】

第２物質膜６１Ｂ、６１Ｄのそれぞれは、全体的に導電膜６１Ｅ、６１Ｆに代替されるか、一部が導電膜６１Ｅ、６１Ｆに代替されてもよい。第２物質膜６１Ｂ、６１Ｄのうち第２開口部ＯＰ２に近い部分は導電膜６１Ｅ、６１Ｆに代替され、離隔した部分は残留してもよい。

【0089】

前述のような工程によれば、チップ領域６０ではないスクライブレーン領域５０に整列キー５２を形成することにより、半導体チップの集積度を向上させることができる。

【0090】

また、スクライブレーン領域５０に第１突出部Ｐ１を含む整列キー５２が形成されて、第２突出部Ｐ２を含む第２マスク層５９が形成される。したがって、第２マスク層５９の第２突出部Ｐ２を整列キーとして用いて、チップ領域６０にマスクパターンＰＲを整列させることができる。

【0091】

さらに、スクライブレーン領域５０に整列キー５２を形成する時、チップ領域６０にチャネル構造６４、分離絶縁膜、ソースコンタクト構造６６、支持台、またはコンタクト構造を形成することができる。したがって、別の工程を追加することなく、スクライブレーン領域５０に整列キー５２を形成することができる。

【0092】

図１１、図１２Ａおよび図１２Ｂ、図１３Ａおよび図１３Ｂ、図１４Ａおよび図１４Ｂ、並びに図１５Ａおよび図１５Ｂは、本発明の一実施例による半導体装置の製造方法を説明するための図である。図１１は、レイアウトであり、各番号のＡ図は、スクライブレーン領域７０の断面図であり、各番号のＢ図は、チップ領域８０の断面図である。以下、先に説明した内容と重複した内容は省略して説明する。

【0093】

図１１、図１２Ａおよび図１２Ｂを参照すれば、基板１００のチップ領域８０の間に位置したスクライブレーン領域７０に交互に積層された第１物質膜７１Ａおよび第２物質膜７１Ｂを含む第１積層物７１＿１を形成することができる。次に、第１積層物７１＿１上に第１マスク層７３を形成することができる。

【0094】

次に、第１マスク層７３および第１積層物７１＿１内に整列キー７２を形成することができる。まず、第１マスク層７３および第１積層物７１＿１内に第３開口部ＯＰ３を形成することができる。次に、第３開口部ＯＰ３内に整列キー７２をそれぞれ形成することができる。

【0095】

第１積層物７１＿１を形成する時、チップ領域８０に第１セル積層物８１＿１を形成することができる。第１セル積層物８１＿１は、交互に積層された第１物質膜８１Ａおよび第２物質膜８１Ｂを含むことができる。次に、第１積層物７１＿１上に第１マスク層７３を形成する時、第１セル積層物８１＿１上に第１マスク層８３を形成することができる。

【0096】

次に、整列キー７２を形成する時、第１積層物８１＿１内に犠牲膜８４Ｄを形成することができる。まず、第１マスク層８３および第１セル積層物８１＿１内に第１開口部ＯＰ１を形成することができる。次に、第１開口部ＯＰ１内に犠牲膜８４Ｄをそれぞれ形成することができる。ここで、第１開口部ＯＰ１は、第３開口部ＯＰ３と一緒に形成される。

【0097】

図１１、図１３Ａおよび図１３Ｂを参照すれば、スクライブレーン領域７０に第１積層物７１＿１の上部面から整列キー７２が突出するように、第１マスク層７３をエッチングすることができる。整列キー７２の突出した部分は、第１突出部Ｐ１と定義される。第１マスク層７３がエッチングされる時、チップ領域８０の第１マスク層８３は残留してもよい。

【0098】

次に、第１積層物７１＿１上に第２積層物７１＿２を形成することができる。第２積層物７１＿２は、交互に積層された第３物質膜７１Ｃおよび第４物質膜７１Ｄを含むことができる。第２積層物７１＿２は、整列キー７２に対応して位置した突出部を含むことができる。第２積層物７１＿２の突出部は、第３突出部Ｐ３と定義される。第２積層物７１＿２は、少なくとも１つの第３突出部Ｐ３を含むことができる。例えば、第３突出部Ｐ３は、第１突出部Ｐ１と一対一に対応するか、多対一に対応してもよい。

【0099】

次に、第２積層物７１＿２上に第２マスク層７９を形成することができる。第２マスク層７９は、第３突出部Ｐ３に対応して位置した突出部を含むことができる。第２マスク層７９の突出部は、第２突出部Ｐ２と定義される。第２突出部Ｐ２は、第１突出部Ｐ１に対応して位置してもよい。

【0100】

第２積層物７１＿２を形成する時、チップ領域８０に第２セル積層物８１＿２を形成することができる。第２セル積層物８１＿２は、交互に積層された第３物質膜８１Ｃおよび第４物質膜８１Ｄを含むことができる。次に、第２マスク層７９を形成する時、チップ領域８０に第２マスク層８９を形成することができる。第２マスク層８９および第２セル積層物８１＿２は、第２マスク層７９および第２積層物７１＿２とは異なって突出部を含まない。犠牲膜８４Ｄおよび第１セル積層物８１＿１は、上部面から突出する突出部を含まないからである。

【0101】

図１１、図１４Ａおよび図１４Ｂを参照すれば、チップ領域８０に第２開口部ＯＰ２を形成することができる。まず、スクライブレーン領域７０の整列キー７２を用いて形成された第３突出部Ｐ３を含む第２積層物７１＿２、または第２突出部Ｐ２を含む第２マスク層７９を介してチップ領域８０にマスクパターンＰＲを整列させることができる。例えば、第３突出部Ｐ３または第２突出部Ｐ２によって整列キー７２の位置が間接的に認識できる。認識された整列キー７２の位置に基づいてチップ領域８０にマスクパターンＰＲを整列させることができる。次に、マスクパターンＰＲをエッチングバリアとして第２マスク層８９および第２セル積層物８１＿２をエッチングして第１開口部ＯＰ１に連結された第２開口部ＯＰ２を形成することができる。

【0102】

スクライブレーン領域７０の第２マスク層７９は、製造過程において整列キー７２を保護するためのものである。例えば、第２マスク層７９は、チップ領域８０に第２開口部ＯＰ２を形成する時に使用されるガスや溶液から整列キー７２が損傷するのを防止または緩和させることができる。

【0103】

図１１、図１５Ａおよび図１５Ｂを参照すれば、スクライブレーン領域７０に層間絶縁膜ＩＬを形成することができる。まず、第２マスク層７９を除去することができる。次に、第２積層物７１＿２上に層間絶縁膜ＩＬを形成することができる。

【0104】

チップ領域８０にチャネル構造８４を形成することができる。まず、第２開口部ＯＰ２を介して犠牲膜８４Ｄを除去することができる。次に、第１開口部ＯＰ１および第２開口部ＯＰ２内にチャネル構造８４をそれぞれ形成することができる。チャネル構造８４のそれぞれは、チャネル膜８４Ａ、メモリ膜８４Ｂ、および絶縁コア８４Ｃの少なくとも１つを含むことができる。参照として、第２開口部ＯＰ２内にチャネル構造８４を形成することに限定されない。例えば、第２開口部ＯＰ２内に分離絶縁膜、ソースコンタクト構造、支持台、およびコンタクト構造の少なくとも１つを形成することができる。

【0105】

次に、チップ領域８０に層間絶縁膜ＩＬを形成することができる。スクライブレーン領域７０の層間絶縁膜ＩＬを形成する時、チップ領域８０の層間絶縁膜ＩＬが形成される。次に、基板１００をカットすることができる。例えば、スクライブレーン領域７０に沿って基板１００をカットすることができる。これによって、基板１００は、チップ領域８０、およびチップ領域８０を取り囲むエッジ領域を含むことができる。

【0106】

前述のような工程によれば、第１積層物７１＿１に第１突出部Ｐ１を含む整列キー７２が形成され、第１積層物７１＿１上に第２積層物７１＿２および第２マスク層７９が形成される。第２積層物７１＿２および第２マスク層７９は、第１突出部Ｐ１によってそれぞれ第３突出部Ｐ３および第２突出部Ｐ２を含むことができる。第２突出部Ｐ２および第３突出部Ｐ３によって整列キー７２の位置が間接的に認識できる。

【0107】

以上、添付した図面を参照して、本発明の技術的思想による実施例を説明したが、これは本発明の概念による実施例を説明するためのものに過ぎず、本発明は上記の実施例に限定されない。特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、本発明の属する技術分野における通常の知識を有する者によって実施例に対する多様な形態の置換、変形および変更が可能であり、これも本発明の範囲に属する。

【符号の説明】

【0108】

１、１００：基板
２、６０：チップ領域
３、５０：スクライブレーン領域
３Ａ：エッジ領域
１２、５２：整列キー
１１＿１、１１＿２、５１＿１、５１＿２、７１＿１、７１＿２：積層物
１１Ａ、５１Ａ、６１Ａ、７１Ａ、８１Ａ：第１物質膜
１１Ｂ、５１Ｂ、６１Ｂ、７１Ｂ、８１Ｂ：第２物質膜
１１Ｃ、５１Ｃ、６１Ｃ、７１Ｃ、８１Ｃ：第３物質膜
１１Ｄ、５１Ｄ、６１Ｄ、７１Ｄ、８１Ｄ：第４物質膜
１２Ａ：ダミーチャネル膜
１２Ｂ：ダミーメモリ膜
１２Ｃ：ダミー絶縁コア
１２Ｄ：ダミーソースコンタクトプラグ
１２Ｅ：第１ダミー絶縁スペーサ
１２Ｆ：ダミー支持台
１２Ｇ：ダミーコンタクトプラグ
１２Ｈ：第２ダミー絶縁スペーサ
３１＿１、３１＿２、６１＿１Ａ、６１＿２Ａ、８１＿１Ａ、８１＿２Ａ：ゲート構造
３１＿３、３１＿４、６１＿１、６１＿２、８１＿１、８１＿２：セル積層物
３１Ａ、３１Ｃ：絶縁膜
３１Ｂ、３１Ｄ：導電膜
３１Ｅ、３１Ｆ：犠牲膜
３３、５３、６３、５９、６９、７３、８３、７９、８９：マスク層
３４、６４：チャネル構造
３４Ａ、６４Ａ：チャネル膜
３４Ｂ、６４Ｂ：メモリ膜
３４Ｃ、６４Ｃ：絶縁コア
３５：分離絶縁膜
３６：ソースコンタクト構造
３６Ａ：ソースコンタクトプラグ
３６Ｂ：絶縁スペーサ
３７：支持台
３８：コンタクト構造
３８Ａ：コンタクトプラグ
３８Ｂ：絶縁スペーサ
６１Ｅ、６１Ｆ、８１Ｅ、８１Ｆ：導電膜
６４Ｄ、８４Ｄ：犠牲膜
ＯＰ：開口部
Ｐ：突出部
Ｇ：グループ
ＰＲ：マスクパターン
ＩＬ：層間絶縁膜

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15A】

【図15B】