ホーム > 特許ランキング > ＳＫ ｈｙｎｉｘ Ｉｎｃ．
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024095979
(43)【公開日】2024-07-11
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240704BHJP
H10B 12/00 20230101ALI20240704BHJP
H01L 29/786 20060101ALI20240704BHJP
H01L 29/41 20060101ALI20240704BHJP
H01L 29/423 20060101ALI20240704BHJP
H01L 21/28 20060101ALI20240704BHJP
【ＦＩ】
H01L29/78 617J
H10B12/00 671Z
H10B12/00 671C
H01L29/78 618B
H01L29/78 613B
H01L29/44 S
H01L29/58 G
H01L21/28 301A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023192381
(22)【出願日】2023-11-10
(31)【優先権主張番号】10-2022-0190597
(32)【優先日】2022-12-30
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】キム スン ファン
(72)【発明者】
【氏名】カク ジュン ハ
(72)【発明者】
【氏名】チョ ジン ソン
【テーマコード（参考）】
4M104
5F083
5F110
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104BB01
4M104BB04
4M104BB06
4M104BB14
4M104BB16
4M104BB17
4M104BB18
4M104BB30
4M104BB31
4M104BB32
4M104BB33
4M104BB36
4M104BB40
4M104CC05
4M104EE03
4M104EE16
4M104EE17
4M104FF06
4M104GG16
5F083AD02
5F083AD23
5F083GA05
5F083GA06
5F083GA10
5F083HA02
5F083JA02
5F083JA03
5F083JA05
5F083JA19
5F083JA36
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F110AA04
5F110AA06
5F110AA09
5F110BB06
5F110BB11
5F110DD05
5F110EE04
5F110EE09
5F110EE14
5F110EE22
5F110EE30
5F110FF01
5F110FF02
5F110FF03
5F110FF12
5F110GG01
5F110GG02
5F110GG22
5F110HJ01
5F110NN72
5F110QQ04
5F110QQ05
(57)【要約】
【課題】高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供すること。
【解決手段】本技術は、高集積化された半導体装置に関するものであって、 本技術に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、第１の仕事関数電極と、前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層とを備えることができる。
【選択図】図１Ｂ
【解決手段】本技術は、高集積化された半導体装置に関するものであって、 本技術に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、第１の仕事関数電極と、前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層とを備えることができる。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、
前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、
前記水平層の他側端に接続されたデータ格納要素と、
前記水平層を横断する方向に沿って延びた水平導電ラインと、
を備え、
前記水平導電ラインは、
第１の仕事関数電極と、
前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、
前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、
前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、
前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層と、
を備える半導体装置。
前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、
前記水平層の他側端に接続されたデータ格納要素と、
前記水平層を横断する方向に沿って延びた水平導電ラインと、
を備え、
前記水平導電ラインは、
第１の仕事関数電極と、
前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、
前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、
前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、
前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層と、
を備える半導体装置。
【請求項2】
前記第２及び第３の仕事関数電極は、シリコンのミッドギャップ仕事関数より低い仕事関数を有し、前記第１の仕事関数電極は、前記シリコンのミッドギャップ仕事関数より高い仕事関数を有する請求項１に記載の半導体装置。
【請求項3】
前記第２及び第３の仕事関数電極は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含む請求項１に記載の半導体装置。
【請求項4】
前記第１の仕事関数電極は、金属－ベース物質を含む請求項１に記載の半導体装置。
【請求項5】
前記第１の仕事関数電極は、金属、金属窒化物、またはこれらの組み合わせを含む請求項１に記載の半導体装置。
【請求項6】
前記第１の仕事関数電極は、前記第２及び第３の仕事関数電極より体積がさらに大きい請求項１に記載の半導体装置。
【請求項7】
前記第１、第２、及び第３の仕事関数電極の各々は、前記水平層と垂直にオーバーラップされる請求項１に記載の半導体装置。
【請求項8】
前記第２の仕事関数電極と第３の仕事関数電極とは、同一仕事関数を有する請求項１に記載の半導体装置。
【請求項9】
前記水平層は、前記第１、第２、及び第３の仕事関数電極より薄い厚みを有する請求項１に記載の半導体装置。
【請求項10】
前記水平層は、単結晶半導体物質、多結晶半導体物質、または酸化物半導体物質を含む請求項１に記載の半導体装置。
【請求項11】
前記水平層は、
前記垂直導電ラインに接続された第１のドープド領域と、
前記データ格納要素に接続された第２のドープド領域と、
前記第１のドープド領域と前記第２のドープド領域との間のチャネルと、
を備える請求項１に記載の半導体装置。
前記垂直導電ラインに接続された第１のドープド領域と、
前記データ格納要素に接続された第２のドープド領域と、
前記第１のドープド領域と前記第２のドープド領域との間のチャネルと、
を備える請求項１に記載の半導体装置。
【請求項12】
前記水平導電ラインは、前記水平層を挟んで互いに対向するダブル構造の水平導電ラインを備える請求項１に記載の半導体装置。
【請求項13】
前記データ格納要素は、キャパシタを備えるものの、前記キャパシタは、シリンダー型の第１の電極、第２の電極、及び前記第１の電極と第２の電極との間の誘電層を備える請求項１に記載の半導体装置。
【請求項14】
前記垂直導電ラインと前記水平層の一側端との間の第１のコンタクトノードと、
前記データ格納要素と前記水平層の他側端との間の第２のコンタクトノードと、
をさらに備える請求項１に記載の半導体装置。
前記データ格納要素と前記水平層の他側端との間の第２のコンタクトノードと、
をさらに備える請求項１に記載の半導体装置。
【請求項15】
前記第１及び第２のバリア層は、金属窒化物を含む請求項１に記載の半導体装置。
【請求項16】
下部構造物上部に絶縁層、第１の犠牲層、半導体層、及び第２の犠牲層が交互に積層されたスタックボディを形成するステップと、
前記スタックボディをエッチングしてオープニングを形成するステップと、
前記オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて水平型リセスを形成するステップと、
前記水平型リセス内に互いに異なる仕事関数電極の組み合わせを含む水平導電ラインを形成するステップと、
を含み、
前記水平導電ラインを形成するステップは、
第１の低仕事関数電極を形成するステップと、
前記第１の低仕事関数電極上に第１のバリア層を形成するステップと、
前記第１のバリア層上に前記第１の低仕事関数電極より高い仕事関数を有する高仕事関数電極を形成するステップと、
前記高仕事関数電極上に第２のバリア層を形成するステップと、
前記第２のバリア層上に前記高仕事関数電極より低い仕事関数を有する第２の低仕事関数電極を形成するステップと、
を含む半導体装置の製造方法。
前記スタックボディをエッチングしてオープニングを形成するステップと、
前記オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて水平型リセスを形成するステップと、
前記水平型リセス内に互いに異なる仕事関数電極の組み合わせを含む水平導電ラインを形成するステップと、
を含み、
前記水平導電ラインを形成するステップは、
第１の低仕事関数電極を形成するステップと、
前記第１の低仕事関数電極上に第１のバリア層を形成するステップと、
前記第１のバリア層上に前記第１の低仕事関数電極より高い仕事関数を有する高仕事関数電極を形成するステップと、
前記高仕事関数電極上に第２のバリア層を形成するステップと、
前記第２のバリア層上に前記高仕事関数電極より低い仕事関数を有する第２の低仕事関数電極を形成するステップと、
を含む半導体装置の製造方法。
【請求項17】
前記第１及び第２の低仕事関数電極の各々は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含む請求項１６に記載の半導体装置の製造方法。
【請求項18】
前記高仕事関数電極は、金属－ベース物質を含む請求項１６に記載の半導体装置の製造方法。
【請求項19】
前記第１及び第２のバリア層は、金属窒化物を含む請求項１６に記載の半導体装置の製造方法。
【請求項20】
前記水平導電ラインを形成するステップ後に、
前記オープニングを満たす垂直導電ラインを形成するステップと、
前記水平層の他側端に接続されるデータ格納要素を形成するステップと、
をさらに含む請求項１６に記載の半導体装置の製造方法。
前記オープニングを満たす垂直導電ラインを形成するステップと、
前記水平層の他側端に接続されるデータ格納要素を形成するステップと、
をさらに含む請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、より詳細には、３次元メモリセルを備える半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、メモリ装置の大容量化と微細化に対応するために、複数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が積層された３次元メモリ装置（３Ｄ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を提供するための技術が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施形態等は、高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0004】
本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、第１の仕事関数電極と、前記垂直導電ラインに隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第２の仕事関数電極と、前記データ格納要素に隣接するものの、前記第１の仕事関数電極より低い仕事関数を有する第３の仕事関数電極と、前記第１の仕事関数電極と第３の仕事関数電極との間の第１のバリア層と、前記第１の仕事関数電極と第２の仕事関数電極との間の第２のバリア層とを備えることができる。
【0005】
本発明の実施形態に係る半導体装置の製造方法は、下部構造物上部に絶縁層、第１の犠牲層、半導体層、及び第２の犠牲層が交互に積層されたスタックボディを形成するステップと、前記スタックボディをエッチングしてオープニングを形成するステップと、前記オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて水平型リセスを形成するステップと、前記水平型リセス内に互いに異なる仕事関数電極の組み合わせを含む水平導電ラインを形成するステップとを含み、前記水平導電ラインを形成するステップは、第１の低仕事関数電極を形成するステップと、前記第１の低仕事関数電極上に第１のバリア層を形成するステップと、前記第１のバリア層上に前記第１の低仕事関数電極より高い仕事関数を有する高仕事関数電極を形成するステップと、前記高仕事関数電極上に第２のバリア層を形成するステップと、前記第２のバリア層上に前記高仕事関数電極より低い仕事関数を有する第２の低仕事関数電極を形成するステップとを含むことができる。
【0006】
本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる半導体層と、前記基板に垂直な方向に沿って延びるものの、前記半導体層の一側端に接続された垂直導電ラインと、前記半導体層の他側端に接続されたデータ格納要素と、前記半導体層を横断する方向に沿って延びたワードラインとを備え、前記ワードラインは、金属電極と、前記垂直導電ラインに隣接するものの、前記金属電極より低い仕事関数を有する第１のポリシリコン電極と、前記データ格納要素に隣接するものの、前記金属電極より低い仕事関数を有する第２のポリシリコン電極とを備えることができる。
【0007】
本発明の実施形態に係る半導体装置は、下部構造物と、前記下部構造物上部で垂直に積層されたトランジスタのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）を備える３次元アレイと、前記下部構造物上部で垂直に配向されて、前記３次元アレイの個別トランジスタの一側に共通に接続された垂直導電ラインと、前記３次元アレイの個別トランジスタの他側に各々接続されたデータ格納要素とを備え、前記３次元アレイの個別コラムアレイのトランジスタは、水平層と、前記水平層を横断する方向に沿って水平に延びたトリプル仕事関数電極構造の水平導電ラインとを備えることができる。トリプル仕事関数電極構造の水平導電ラインは、第１の低仕事関数電極、第２の低仕事関数電極、及び前記第１の低仕事関数電極と第２の低仕事関数電極との間の高仕事関数電極を備えることができる。
【発明の効果】
【0008】
本技術は、トリプル電極構造のワードラインを形成することで、メモリセルの高集積化を実現できる。
【0009】
本技術は、トリプル電極構造のワードラインを形成することで、漏れ電流を改善でき、これにより、リフレッシュ特性を確保して、低い電力消費で低電力化が可能である。
【0010】
本技術は、高集積化のためのチャネル厚み減少の際に発生する電界増加に相対的に有利であって、高い積層数実現を介しての高集積化に有利である。
【0011】
本技術は、高仕事関数電極と低仕事関数電極との間にバリア層を形成するので、ワードラインの電気的特性を改善できる。
【0012】
本技術は、３次元メモリセルの低電力化及び高集積化を実現できる。
【図面の簡単な説明】
【0013】
【図1A】一実施形態に係るメモリセルの概略的な斜視図である。
【図2A】メモリセルアレイの概略的な平面図である。
【図3】他の実施形態に係る半導体装置の概略的な断面図である。
【図4】他の実施形態に係る半導体装置の概略的な断面図である。
【図5】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図6】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図7】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図8】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図9】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図10】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図11】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図12】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図13】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図14】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図15】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図16】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図17】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図18】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図19】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図20】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図21】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図22】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図23】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【図24】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。
【発明を実施するための形態】
【0014】
本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差等により例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面において例示された領域は、概略的な属性を有し、図面において例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【0015】
後述する実施形態は、メモリセルを垂直に積層してメモリセル密度（ｍｅｍｏｒｙ ｃｅｌｌ ｄｅｎｓｉｔｙ）を高め、寄生キャパシタンスを減少させることができる。
【0016】
後述する実施形態等は、３次元メモリセル（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｍｅｍｏｒｙ ｃｅｌｌ）に関するものであって、水平導電ライン（ワードラインまたはゲート電極）が低仕事関数電極と高仕事関数電極とを備えることができる。低仕事関数電極は、データ格納要素（例、キャパシタ）及び垂直導電ライン（または、ビットライン）に隣接することができ、高仕事関数電極は、水平層のチャネルにオーバーラップされることができる。
【0017】
低仕事関数電極の低い仕事関数により、水平導電ラインとデータ格納要素との間に低い電界が形成されて、漏れ電流を改善できる。
【0018】
高仕事関数電極の高い仕事関数により、スイッチング要素の高い閾値電圧を形成できるだけでなく、低い電界形成により、メモリセルの高さを下げることができ、集積度の側面でも有利である。
【0019】
【0020】
図１Ａ及び図１Ｂに示すように、メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインを備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することもできる。
【0021】
垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に延びることができる。水平層ＨＬは、第１の方向Ｄ１と交差する第２の方向Ｄ２に沿って延びることができる。水平導電ラインＤＷＬは、第１の方向Ｄ１及び第２の方向Ｄ２と交差する第３の方向Ｄ３に沿って延びることができる。
【0022】
垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に配向（ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ）されることができる。垂直導電ラインＢＬは、垂直配向ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｏｒｉｅｎｔｅｄ ｂｉｔ ｌｉｎｅ）、垂直延長ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｅｘｔｅｎｔｅｄ ｂｉｔ ｌｉｎｅ）、またはピラー型ビットライン（ｐｉｌｌａｒ－ｓｈａｐｅ ｂｉｔ ｌｉｎｅ）と称することができる。垂直導電ラインＢＬは、導電物質を含むことができる。垂直導電ラインＢＬは、シリコン－ベース物質（Ｓｉｌｉｃｏｎ－ｂａｓｅ ｍａｔｅｒｉａｌ）、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。例えば、垂直導電ラインＢＬは、Ｎ型不純物がドーピングされたポリシリコンまたはチタニウム窒化物（ＴｉＮ）を含むことができる。垂直導電ラインＢＬは、チタニウム窒化物及びタングステンのスタック（ＴｉＮ／Ｗ）を含むことができる。
【0023】
スイッチング要素ＴＲは、トランジスタを備えることができ、したがって、水平導電ラインＤＷＬは、水平ゲートラインまたは水平ワードラインと称することができる。
【0024】
水平導電ラインＤＷＬは、第３の方向Ｄ３に沿って長く延びることができ、水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、垂直導電ラインＢＬから水平的に配列されることができる。水平導電ラインＤＷＬは、ダブル構造（Ｄｏｕｂｌｅ ｓｔｒｕｃｔｕｒｅ）であることができる。例えば、水平導電ラインＤＷＬは、水平層ＨＬを挟んで互いに対向する第１及び第２の水平導電ラインＷＬ１、ＷＬ２を備えることができる。水平層ＨＬの上部表面及び下部表面上にゲート絶縁層ＧＤが形成され得る。水平層ＨＬの上部に第１の水平導電ラインＷＬ１が位置しうるし、水平層ＨＬの下部に第２の水平導電ラインＷＬ２が位置しうる。水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対（Ｐａｉｒ）を備えることができる。水平導電ラインＤＷＬにおいて、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とは、互いに同じ電位を有することができる。例えば、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とが１つの対をなして１つのメモリセルＭＣに接続（Ｃｏｕｐｌｅｄ）されることができる。第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とには、同じ駆動電圧が印加され得る。
【0025】
水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、半導体物質を含むことができる。例えば、水平層ＨＬは、ポリシリコン、単結晶シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。他の実施形態において、水平層ＨＬは、酸化物半導体物質を含むことができる。例えば、酸化物半導体物質は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を含むことができる。
【0026】
水平層ＨＬの上部面と下部面とは、フラット表面（Ｆｌａｔ－ｓｕｒｆａｃｅ）を有することができる。すなわち、水平層ＨＬの上部面と下部面とは、第２の方向Ｄ２に沿って互いに平行することができる。
【0027】
水平層ＨＬは、チャネル（ｃｈａｎｎｅｌ、ＣＨ）、チャネルＣＨと垂直導電ラインＢＬとの間の第１のドープド領域ＳＲ、及びチャネルＣＨとデータ格納要素ＣＡＰとの間の第２のドープド領域ＤＲを備えることができる。水平層ＨＬが酸化物半導体物質である場合、チャネルＣＨは、酸化物半導体物質からなることができ、第１及び第２のドープド領域ＳＲ、ＤＲは、省略されることができる。水平層ＨＬは、活性層（ａｃｔｉｖｅ ｌａｙｅｒ）またはシン－ボディ（ｔｈｉｎ－ｂｏｄｙ）と称することもできる。
【0028】
第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、互いに同じ導電型の不純物がドーピングされ得る。第１のドープド領域ＳＲと第２のドープド領域ＤＲには、Ｎ型不純物がドーピングされるか、Ｐ型不純物がドーピングされ得る。第１のドープド領域ＳＲ及び第２のドープド領域ＤＲは、アセニック（Ａｒｓｅｎｉｃ、Ａｓ）、ホスホラス（Ｐｈｏｓｐｈｏｒｕｓ、Ｐ）、ボロン（Ｂｏｒｏｎ、Ｂ）、インジウム（Ｉｎｄｉｕｍ、Ｉｎ）、及びこれらの組み合わせから選択された少なくともいずれか１つの不純物を含むことができる。第１のドープド領域ＳＲは、垂直導電ラインＢＬに接続されることができ、第２のドープド領域ＤＲは、データ格納要素ＣＡＰの第１の電極ＳＮに接続されることができる。第１及び第２のドープド領域ＳＲ、ＤＲは、第１及び第２のソース／ドレイン領域と称することができる。
【0029】
ゲート絶縁層ＧＤは、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層ＧＤは、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。
【0030】
水平導電ラインＤＷＬは、金属（ｍｅｔａｌ）、金属混合物（ｍｅｔａｌ ｍｉｘｔｕｒｅ）、金属合金（ｍｅｔａｌ ａｌｌｏｙ）、または半導体物質を含むことができる。水平導電ラインＤＷＬは、チタニウム窒化物、タングステン、ポリシリコン、またはこれらの組み合わせを含むことができる。例えば、水平導電ラインＤＷＬは、チタニウム窒化物とタングステンとが順次積層されたＴｉＮ／Ｗスタックを備えることができる。水平導電ラインＤＷＬは、Ｎ型仕事関数物質またはＰ型仕事関数物質を含むことができる。Ｎ型仕事関数物質は、４．５ｅＶ以下の低仕事関数（Ｌｏｗ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができ、Ｐ型仕事関数物質は、４．５ｅＶ以上の高仕事関数（Ｈｉｇｈ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができる。
【0031】
第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、第２の方向Ｄ２に沿って水平に位置することができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに直接接触しながら互いに平行することができる。第２の仕事関数電極Ｇ２は、垂直導電ラインＢＬに隣接することができ、第３の仕事関数電極Ｇ３は、データ格納要素ＣＡＰに隣接することができる。水平層ＨＬは、第１、第２、及び第３の仕事関数電極Ｇ１、Ｇ２、Ｇ３より薄い厚みを有することができる。
【0032】
第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに異なる仕事関数物質で形成される。第１の仕事関数電極Ｇ１は、第２及び第３の仕事関数電極Ｇ２、Ｇ３より仕事関数が高いことができる。第１の仕事関数電極Ｇ１は、高仕事関数物質（Ｈｉｇｈ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むことができる。第１の仕事関数電極Ｇ１は、シリコンのミッドギャップ仕事関数（Ｍｉｄ－ｇａｐ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）より高い仕事関数を有することができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３は、低仕事関数物質（Ｌｏｗ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｍａｔｅｒｉａｌ）を含むことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３は、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。付け加えると、高仕事関数物質は、４．５ｅＶより高い仕事関数を有し、低仕事関数物質は、４．５ｅＶより低い仕事関数を有することができる。第１の仕事関数電極Ｇ１は、金属－ベース物質を含むことができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３は、半導体物質を含むことができる。
【0033】
第２及び第３の仕事関数電極Ｇ２、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）を含むことができる。第１の仕事関数電極Ｇ１は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。第１の仕事関数電極Ｇ１は、タングステン、チタニウム窒化物、またはこれらの組み合わせを含むことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３と第１の仕事関数電極Ｇ１との間にバリア物質がさらに形成されることができる。
【0034】
本実施形態において、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って第２の仕事関数電極Ｇ２－第１の仕事関数電極Ｇ１－第３の仕事関数電極Ｇ３の順に水平に配置されることができる。第１の仕事関数電極Ｇ１が金属を含み、第２の仕事関数電極Ｇ２及び第３の仕事関数電極Ｇ３はポリシリコンを含むことができる。
【0035】
水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って水平に配置されるＰＭＰ（Ｐｏｌｙ Ｓｉ－Ｍｅｔａｌ－Ｐｏｌｙ Ｓｉ）構造であることができる。ＰＭＰ構造において、第１の仕事関数電極Ｇ１は、金属－ベース物質であることができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）であることができる。Ｎ型ドーパントは、リンまたはヒ素を含むことができる。
【0036】
第１の仕事関数電極Ｇ１は、第１のバリア層Ｇ１Ｌ及びバルク層Ｇ１Ｂの順に積層されたスタックを備えることができる。第１のバリア層Ｇ１Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。バルク層Ｇ１Ｂは、タングステン、モリブデン、またはアルミニウムを含むことができる。例えば、第１の仕事関数電極Ｇ１は、「チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック」を備えることができ、チタニウム窒化物（ＴｉＮ）は、第１のバリア層Ｇ１Ｌに対応し、タングステンＷは、バルク層Ｇ１Ｂに対応することができる。
【0037】
第１の仕事関数電極Ｇ１は、第２及び第３の仕事関数電極Ｇ２、Ｇ３より体積（Ｖｏｌｕｍｅ）がさらに大きいことができ、これにより、水平導電ラインＤＷＬは、低い抵抗を有することができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第１の仕事関数電極Ｇ１は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第２及び第３の仕事関数電極Ｇ２、Ｇ３は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１の仕事関数電極Ｇ１と水平層ＨＬとのオーバーラップ面積は、第２及び第３の仕事関数電極Ｇ２、Ｇ３と水平層ＨＬとのオーバーラップ面積よりさらに大きいことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３と第１の仕事関数電極Ｇ１とは、第３の方向Ｄ３に沿って延びることができる。
【0038】
水平導電ラインＤＷＬは、第１の仕事関数電極Ｇ１と第２の仕事関数電極Ｇ２との間に配置された第２のバリア層Ｇ２Ｌをさらに備えることができる。第２のバリア層Ｇ２Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。
【0039】
第３の仕事関数電極Ｇ３は、ベンディド形状（Ｂｅｎｄｅｄ ｓｈａｐｅ）またはコップ形状であることができる。第３の仕事関数電極Ｇ３は、第１のバリア層Ｇ１Ｌをカバーリングする内側面と第１の電極ＳＮに接触する外側面とを備えることができる。第３の仕事関数電極Ｇ３は、ベンディド低仕事関数物質を含むことができる。第１のバリア層Ｇ１Ｌは、バルク層Ｇ１Ｂの一部分をサラウンディングすることができる。第１のバリア層Ｇ１Ｌは、ベンディド形状（Ｂｅｎｄｅｄ ｓｈａｐｅ）またはコップ形状であることができる。第１のバリア層Ｇ１Ｌは、バルク層Ｇ１Ｂをカバーリングする内側面と第３の仕事関数電極Ｇ３に接触する外側面とを備えることができる。第１のバリア層Ｇ１Ｌは、第１の仕事関数電極Ｇ１の内側面に満たされた突出部形状であることができる。第２のバリア層Ｇ２Ｌは、垂直型またはフラット型形状であることができる。
【0040】
上述したように、第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１、第２、及び第３の仕事関数電極Ｇ１、Ｇ２、Ｇ３を備えるトリプル（Ｔｒｉｐｐｌｅ）電極構造であることができる。水平導電ラインＤＷＬは、水平層ＨＬを挟んで水平層ＨＬを横断（ａｃｒｏｓｓ）する第３の方向Ｄ３に沿って延びた一対の第１の仕事関数電極Ｇ１、一対の第２の仕事関数電極Ｇ２、及び一対の第３の仕事関数電極Ｇ３を有することができる。水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１は、チャネルＣＨに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第２の仕事関数電極Ｇ２は、水平層の第１のドープド領域ＳＲに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第３の仕事関数電極Ｇ３は、水平層ＨＬの第２のドープド領域ＤＲに垂直にオーバーラップされることができる。
【0041】
水平導電ラインＤＷＬの中心部に高仕事関数の第１の仕事関数電極Ｇ１が配置され、水平導電ラインＤＷＬの両端部に低仕事関数の第２及び第３の仕事関数電極Ｇ２、Ｇ３が配置されることにより、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ ｌｅａｋａｇｅ）のような漏れ電流を改善できる。
【0042】
水平導電ラインＤＷＬの中心部に高仕事関数の第１の仕事関数電極Ｇ１が配置されることにより、スイッチング要素ＴＲの閾値電圧を増加させることができる。水平導電ラインＤＷＬの第２の仕事関数電極Ｇ２が低仕事関数を有するので、垂直導電ラインＢＬと水平導電ラインＤＷＬとの間に低い電界（ｌｏｗ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）が形成され得る。水平導電ラインＤＷＬの第３の仕事関数電極Ｇ３が低仕事関数を有するので、データ格納要素ＣＡＰと水平導電ラインＤＷＬとの間に低い電界が形成され得る。
【0043】
データ格納要素ＣＡＰは、スイッチング要素ＴＲから第２の方向Ｄ２に沿って水平的に配置されることができる。データ格納要素ＣＡＰは、第２の方向Ｄ２に沿って水平層ＨＬから水平的に延びた第１の電極ＳＮを備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ上の第２の電極ＰＮ及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥをさらに備えることができる。第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮは、第２の方向Ｄ２に沿って水平的に配列されることができる。第１の電極ＳＮは、水平的に配向されたシリンダー形状（Ｃｙｌｉｎｄｅｒ－ｓｈａｐｅ）であることができる。誘電層ＤＥは、第１の電極ＳＮのシリンダー内壁及びシリンダー外壁をコンフォーマルにカバーリングすることができる。第２の電極ＰＮは、誘電層ＤＥ上で第１の電極ＳＮのシリンダー内壁（Ｃｙｌｉｎｄｅｒ ｉｎｎｅｒ ｗａｌｌ）及びシリンダー外壁（Ｃｙｌｉｎｄｅｒ ｏｕｔｅｒ ｗａｌｌ）をカバーリングできる。第１の電極ＳＮは、第２のソース／ドレイン領域ＤＲに電気的に接続されることができる。
【0044】
第１の電極ＳＮは、３次元構造を有するものの、３次元構造の第１の電極ＳＮは、第２の方向Ｄ２に沿って配向された水平的３次元構造であることができる。３次元構造の例として、第１の電極ＳＮは、シリンダー形状（Ｃｙｌｉｎｄｅｒ ｓｈａｐｅ）であることができる。他の実施形態において、第１の電極ＳＮは、ピラー形状（Ｐｉｌｌａｒ ｓｈａｐｅ）またはピリンダー形状（Ｐｙｌｉｎｄｅｒ ｓｈａｐｅ）を有することができる。ピリンダー形状は、ピラー形状とシリンダー形状とがマージされた（Ｍｅｒｇｅｄ）構造を称することができる。
【0045】
第１の電極ＳＮ及び第２の電極ＰＮは、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１の電極ＳＮ及び第２の電極ＰＮは、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステンＷ、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、ルテニウム酸化物（ＲｕＯ２）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、モリブデン酸化物（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを含むことができる。第２の電極ＰＮは、金属－ベース物質とシリコン－ベース物質との組み合わせを含むこともできる。例えば、第２の電極ＰＮは、チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）のスタックであることができる。チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）スタックにおいて、シリコンゲルマニウムは、第１の電極ＳＮのシリンダー内部を満たすギャップフィル物質であることができ、チタニウム窒化物（ＴｉＮ）は、データ格納要素ＣＡＰの第２の電極ＰＮの役割をすることができ、タングステン窒化物は、低抵抗物質であることができる。
【0046】
誘電層ＤＥは、キャパシタ誘電層またはメモリ層と称することができる。誘電層ＤＥは、シリコン酸化物、シリコン窒化物、高誘電率物質、またはこれらの組み合わせを含むことができる。高誘電率物質は、シリコン酸化物より高い誘電率を有することができる。シリコン酸化物（ＳｉＯ２）は、約３．９の誘電率を有することができ、誘電層ＤＥは、４以上の誘電率を有する高誘電率物質を含むことができる。高誘電率物質は、約２０以上の誘電率を有することができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ニオブ酸化物（Ｎｂ２Ｏ５）、またはストロンチウムチタニウム酸化物（ＳｒＴｉＯ３）を含むことができる。他の実施形態において、誘電層ＤＥは、前述した高誘電率物質を２層以上含む複合層からなることもできる。
【0047】
誘電層ＤＥは、ジルコニウム－ベース酸化物（Ｚｒ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ジルコニウム酸化物（ＺｒＯ２）を含むスタック構造であることができる。誘電層ＤＥは、ＺＡ（ＺｒＯ２／Ａｌ２Ｏ３）スタックまたはＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）スタックを含むことができる。ＺＡスタックは、ジルコニウム酸化物（ＺｒＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であることができる。ＺＡＺスタックは、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びジルコニウム酸化物（ＺｒＯ２）が順次積層された構造であることができる。ＺＡスタック及びＺＡＺスタックは、ジルコニウム酸化物－ベース層（ＺｒＯ２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。他の実施形態において、誘電層ＤＥは、ハフニウム－ベース酸化物（Ｈｆ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ハフニウム酸化物（ＨｆＯ２）を含むスタック構造であることができる。誘電層ＤＥは、ＨＡ（ＨｆＯ２／Ａｌ２Ｏ３）スタックまたはＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）スタックを含むことができる。ＨＡスタックは、ハフニウム酸化物（ＨｆＯ２）上にアルミニウム酸化物（Ａｌ２Ｏ３）が積層された構造であることができる。ＨＡＨスタックは、ハフニウム酸化物（ＨｆＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、及びハフニウム酸化物（ＨｆＯ２）が順次積層された構造であることができる。ＨＡスタック及びＨＡＨスタックは、ハフニウム酸化物－ベース層（ＨｆＯ２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。ＺＡスタック、ＺＡＺスタック、ＨＡスタック、及びＨＡＨスタックにおいてアルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）よりバンドギャップエネルギー（Ｂａｎｄ ｇａｐ ｅｎｅｒｇｙ）が大きいことができる。アルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）より誘電率が低いことができる。したがって、誘電層ＤＥは、高誘電率物質及び固誘電率物質よりバンドギャップエネルギーが大きい高バンドギャップ物質（Ｈｉｇｈ ｂａｎｄ ｇａｐ ｍａｔｅｒｉａｌ）のスタックを備えることができる。誘電層ＤＥは、アルミニウム酸化物（Ａｌ２Ｏ３）以外に、他の高バンドギャップ物質としてシリコン酸化物（ＳｉＯ２）を含むこともできる。誘電層ＤＥは、高バンドギャップ物質を含むことにより漏れ電流が抑制され得る。高バンドギャップ物質は、高誘電率物質より薄いことができる。他の実施形態において、誘電層ＤＥは、高誘電率物質と高バンドギャップ物質とが交互に積層されたラミネート構造（Ｌａｍｉｎａｔｅｄ ｓｔｒｕｃｔｕｒｅ）を含むことができる。例えば、誘電層ＤＥは、ＺＡＺＡ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３）スタック、ＺＡＺＡＺ（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２）スタック、ＨＡＨＡ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３）スタック、またはＨＡＨＡＨ（ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２）スタックを備えることができる。上記のようなラミネート構造において、アルミニウム酸化物（Ａｌ２Ｏ３）は、ジルコニウム酸化物（ＺｒＯ２）及びハフニウム酸化物（ＨｆＯ２）より薄いことができる。
【0048】
他の実施形態において、誘電層ＤＥは、ジルコニウム酸化物、ハフニウム酸化物、アルミニウム酸化物を含むスタック構造、ラミネート構造、または相互ミキシング構造を含むことができる。
【0049】
他の実施形態において、第１の電極ＳＮと誘電層ＤＥとの間に漏れ電流改善のための界面制御層がさらに形成されることができる。界面制御層は、チタニウム酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、またはニオブ酸化物（Ｎｂ２Ｏ５）を含むことができる。界面制御層は、第２の電極ＰＮと誘電層ＤＥとの間にも形成されることができる。
【0050】
データ格納要素ＣＡＰは、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを備えることができる。第１の電極ＳＮ及び第２の電極ＰＮは、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）を含むことができる。
【0051】
データ格納要素ＣＡＰは、他のデータ格納物質に代替されることもできる。例えば、データ格納物質は、相変換物質、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）、または可変抵抗物質であることができる。
【0052】
上述したように、メモリセルＭＣは、トリプル仕事関数電極構造を有する水平導電ラインＤＷＬを備えることができる。水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々が第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第１の仕事関数電極Ｇ１は、チャネルＣＨにオーバーラップされることができ、第２の仕事関数電極Ｇ２は、垂直導電ラインＢＬ及び第１のドープド領域ＳＲに隣接することができ、第３の仕事関数電極Ｇ３は、データ格納要素ＣＡＰ及び第２のドープド領域ＤＲに隣接することができる。第２の仕事関数電極Ｇ２の低い仕事関数により、水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に低い電界が形成されて、漏れ電流を改善できる。第３の仕事関数電極Ｇ３の低い仕事関数により、水平導電ラインＤＷＬとデータ格納要素ＣＡＰとの間に低い電界が形成されて、漏れ電流を改善できる。第１の仕事関数電極Ｇ１の高い仕事関数により、スイッチング要素ＴＲの高い閾値電圧を形成できるだけでなく、低い電界形成によりメモリセルＭＣの高さを下げることができ、集積度の側面でも有利である。
【0053】
比較例１として、第１及び第２の水平導電ラインＷＬ１、ＷＬ２が金属－ベース物質単独で形成される場合、金属－ベース物質の高仕事関数により、第１、２の水平導電ラインＷＬ１、ＷＬ２とデータ格納要素ＣＡＰとの間に高い電界が形成され、これは、メモリセルＭＣの漏れ電流を劣化させる。このような高い電界による漏れ電流劣化は、チャネルＣＨが薄くなるほど深化される。
【0054】
比較例２として、第１及び第２の水平導電ラインＷＬ１、ＷＬ２が低仕事関数物質単独で形成される場合、低い仕事関数により、スイッチング要素ＴＲの閾値電圧が減少して漏れ電流を発生させる。
【0055】
本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２が各々トリプル電極構造を有するので、漏れ電流が改善され、これにより、メモリセルＭＣのリフレッシュ特性を確保して低電力化が可能である。
【0056】
また、本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２が各々トリプル電極構造を有するので、高集積化のためにチャネルＣＨの厚みが減少しても、電界増加に相対的に有利であって、高い積層数を実現できる。
【0057】
【0058】
図２Ａ及び図２Ｂに示すように、半導体装置１００は、下部構造物ＬＳ及びメモリセルアレイＭＣＡを備えることができる。メモリセルアレイＭＣＡは、メモリセルＭＣの３次元アレイを備えることができる。メモリセルＭＣの３次元アレイは、メモリセルＭＣのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）及びメモリセルＭＣのローアレイ（ｒｏｗ ａｒｒａｙ）を備えることができる。メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って複数のメモリセルＭＣが積層され得るし、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って複数のメモリセルＭＣが水平に配置され得る。一部実施形態等において、第１の方向Ｄ１に沿って積層されたメモリセルＭＣ間にセル絶縁層が配置され得る。第３の方向Ｄ３に沿って隣接するメモリセルＭＣ間に素子分離層ＩＳＯが配置され得る。素子分離層ＩＳＯは、第１の分離物質ＩＳＯ１及び第２の分離物質ＩＳＯ２を含むことができる。第１の分離物質ＩＳＯ１は、シリコン酸化物であることができ、第２の分離物質ＩＳＯ２は、シリコンカーボン酸化物（ＳｉＣＯ）を含むことができる。メモリセルアレイＭＣＡは、下部構造物ＬＳ上部に位置することができる。
【0059】
個別メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。個別スイッチング要素ＴＲは、トランジスタであって、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。個別水平層ＨＬは、第１のドープド領域ＳＲ、第２のドープド領域ＤＲ、及び第１のドープド領域ＳＲと第２のドープド領域ＤＲとの間のチャネルＣＨを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２の一対を備えることができる。第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。個別データ格納要素ＣＡＰは、第１の電極ＳＮ、第２の電極ＰＮ、及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥを備えることができる。
【0060】
メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って積層された複数のスイッチング要素ＴＲを備えることができ、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って水平に配置された複数のスイッチング要素ＴＲを備えることができる。
【0061】
水平層ＨＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平層ＨＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第２の方向Ｄ１に沿って延びることができる。
【0062】
垂直導電ラインＢＬは、下部構造物ＬＳの表面に垂直な第１の方向Ｄ１に沿って延びるものの、水平層ＨＬの一側端に接続されることができる。
【0063】
データ格納要素ＣＡＰは、水平層ＨＬの他側端の各々に接続されることができる。
【0064】
水平導電ラインＤＷＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平導電ラインＤＷＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第３の方向Ｄ１に沿って延びることができる。
【0065】
データ格納要素ＣＡＰの第２の電極ＰＮは、コモンプレート（Ｃｏｍｍｏｎｐｌａｔｅ、ＰＬ）に接続されることができる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、１つの水平導電ラインＤＷＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、互いに異なる垂直導電ラインＢＬに接続されることができる。第１の方向Ｄ１に沿って積層されたスイッチング要素ＴＲは、１つの垂直導電ラインＢＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲは、１つの水平導電ラインＤＷＬを共有できる。
【0066】
下部構造物ＬＳは、半導体基板または周辺回路部を備えることができる。下部構造物ＬＳは、メモリセルアレイＭＣＡより低いレベルに配置されることができる。これをＣＯＰ（Ｃｅｌｌ ｏｖｅｒ ＰＥＲＩ）構造と称することができる。周辺回路部は、メモリセルアレイＭＣＡを駆動させるための少なくとも１つ以上の制御回路を備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、Ｎ－チャネルトランジスタ、Ｐ－チャネルトランジスタ、ＣＭＯＳ回路、またはこれらの組み合わせを含むことができる。周辺回路部の少なくとも１つ以上の制御回路は、アドレスデコーダ回路、リード回路、ライト回路などを備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、プラナチャネルトランジスタ（Ｐｌａｎａｒ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、リセスチャネルトランジスタ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、埋め込みゲートトランジスタ（Ｂｕｒｉｅｄ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、フィンチャネルトランジスタ（Ｆｉｎ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）などを備えることができる。
【0067】
例えば、周辺回路部は、サブワードラインドライバ及びセンスアンプを備えることができる。水平導電ラインＤＷＬは、サブワードラインドライバに接続されることができる。垂直導電ラインＢＬは、センスアンプに接続されることができる。
【0068】
他の実施形態において、メモリセルアレイＭＣＡより高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩ ｏｖｅｒ Ｃｅｌｌ）構造と称することができる。
【0069】
メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って積層された水平導電ラインＤＷＬを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対を含むことができる。
【0070】
第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、第２の方向Ｄ２に沿って水平に位置することができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに直接接触しながら互いに平行することができる。第２の仕事関数電極Ｇ２は、垂直導電ラインＢＬに隣接することができ、第３の仕事関数電極Ｇ３は、データ格納要素ＣＡＰに隣接することができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに異なる仕事関数物質で形成される。第１の仕事関数電極Ｇ１は、第２及び第３の仕事関数電極Ｇ２、Ｇ３より仕事関数が高いことができる。第１の仕事関数電極Ｇ１は、高仕事関数物質を含むことができる。第１の仕事関数電極Ｇ１は、シリコンのミッドギャップ仕事関数より高い仕事関数を有することができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３は、低仕事関数物質を含むことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３は、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。付け加えると、高仕事関数物質は、４．５ｅＶより高い仕事関数を有し、低仕事関数物質は、４．５ｅＶより低い仕事関数を有することができる。
【0071】
第１の仕事関数電極Ｇ１は、金属－ベース物質を含むことができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３は、半導体物質を含むことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含むことができる。第１の仕事関数電極Ｇ１は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。第１の仕事関数電極Ｇ１は、タングステン、チタニウム窒化物、またはこれらの組み合わせを含むことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３と第１の仕事関数電極Ｇ１との間にバリア物質がさらに形成されることができる。
【0072】
第１の仕事関数電極Ｇ１は、第２及び第３の仕事関数電極Ｇ２、Ｇ３より体積（Ｖｏｌｕｍｅ）がさらに大きいことができ、これにより、水平導電ラインＤＷＬは、低い抵抗を有することができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第１の仕事関数電極Ｇ１は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第２及び第３の仕事関数電極Ｇ２、Ｇ３は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１の仕事関数電極Ｇ１と水平層ＨＬとのオーバーラップ面積は、第２及び第３の仕事関数電極Ｇ２、Ｇ３と水平層ＨＬとのオーバーラップ面積よりさらに大きいことができる。第２及び第３の仕事関数電極Ｇ２、Ｇ３と第１の仕事関数電極Ｇ１とは、第３の方向Ｄ３に沿って延びることができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３と第１の仕事関数電極Ｇ１とは、直接接触することができる。
【0073】
水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って水平に配置されるＰＭＰ（Ｐｏｌｙ Ｓｉ－Ｍｅｔａｌ－Ｐｏｌｙ Ｓｉ）構造であることができる。第１の仕事関数電極Ｇ１は、「ＴｉＮ／Ｗスタック」であることができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）であることができる。
【0074】
水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１は、第１のバリア層Ｇ１Ｌ及びバルク層Ｇ１Ｂの順に積層されたスタックを備えることができ、第１の仕事関数電極Ｇ１と第２の仕事関数電極Ｇ２との間に配置された第２のバリア層Ｇ２Ｌをさらに備えることができる。第１及び第２のバリア層Ｇ１Ｌ、Ｇ２Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。
【0075】
第１のバリア層Ｇ１Ｌは、第３の方向Ｄ３に沿って延びる連続性物質を含むことができ、第２のバリア層Ｇ２Ｌは、素子分離層ＩＳＯによりカッティングされる不連続性物質を含むことができる。第１のバリア層Ｇ１Ｌは、第３の仕事関数電極Ｇ３及び素子分離層ＩＳＯに同時に接触しながら延びることができる。第２のバリア層Ｇ２Ｌは、第３の方向Ｄ３に沿って配置された素子分離層ＩＳＯ間に配置されることができる。
【0076】
上述したように、第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１、第２、及び第３の仕事関数電極Ｇ１、Ｇ２、Ｇ３を備えるトリプル（Ｔｒｉｐｐｌｅ）電極構造であることができる。水平導電ラインＤＷＬは、水平層ＨＬを挟んで水平層ＨＬを横断する第３の方向Ｄ３に沿って延びた一対の第１の仕事関数電極Ｇ１、一対の第２の仕事関数電極Ｇ２、及び一対の第３の仕事関数電極Ｇ３を有することができる。
【0077】
【0078】
図３に示すように、半導体装置２００は、メモリセルアレイＭＣＡ１を備えることができ、メモリセルアレイＭＣＡ１は、垂直導電ラインＢＬを共有するミラー型構造であることができる。図４に示すように、半導体装置３００は、メモリセルアレイＭＣＡ２を備えることができ、メモリセルアレイＭＣＡ２は、コモンプレートＰＬを共有するミラー型構造であることができる。
【0079】
メモリセルアレイＭＣＡ１、ＭＣＡ２は、４個のメモリセルＭＣを備える３次元メモリセルアレイを例示している。個別メモリセルＭＣは、水平層ＨＬ及び水平導電ラインＤＷＬを備えるスイッチング要素ＴＲ、垂直導電ラインＢＬ及びデータ格納要素ＣＡＰを備えることができる。水平導電ラインＤＷＬは、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。水平導電ラインＤＷＬと水平層ＨＬとの間にゲート絶縁層ＧＤが配置され得る。水平層ＨＬは、図１Ｃ及び図２Ｂにおいて参照したように、第１のドープド領域ＳＲ、チャネルＣＨ、及び第２のドープド領域ＤＲを備えることができる。水平導電ラインＤＷＬは、第１の仕事関数電極Ｇ１が高仕事関数物質を含むことができ、第２の仕事関数電極Ｇ２及び第３の仕事関数電極Ｇ３が低仕事関数物質を含むことができる。第１の仕事関数電極Ｇ１は、金属－ベース物質を含むことができ、第２及び第３の仕事関数電極Ｇ２、Ｇ３は、半導体物質を含むことができる。水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１は、図１Ｃにおいて参照したように、第１のバリア層Ｇ１Ｌ及びバルク層Ｇ１Ｂを備えることができる。水平導電ラインＤＷＬは、第１の仕事関数電極Ｇ１と第２の仕事関数電極Ｇ２との間の第２のバリア層Ｇ２Ｌをさらに備えることができる。
【0080】
１つの垂直導電ラインＢＬには、第１の方向Ｄ１に沿って互いに隣接するメモリセルＭＣの水平層ＨＬが接触しうる。データ格納要素ＣＡＰは、水平層ＨＬの各々に接続されることができる。
【0081】
半導体装置２００、３００は、メモリセルアレイＭＣＡ１の下の下部構造物ＬＳをさらに備えることができ、下部構造物ＬＳは、周辺回路部を備えることができる。周辺回路部は、メモリセルアレイＭＣＡ１より低いレベルに位置することができる。これをＣＯＰ（Ｃｅｌｌ ｏｖｅｒ ＰＥＲＩ）構造と称することができる。周辺回路部は、メモリセルアレイＭＣＡ１を駆動させるための少なくとも１つ以上の制御回路を備えることができる。
【0082】
他の実施形態において、メモリセルアレイＭＣＡ１より高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩ ｏｖｅｒ Ｃｅｌｌ）構造と称することができる。
【0083】
【0084】
図５に示されたように、下部構造物１１上部にスタックボディＳＢが形成され得る。スタックボディＳＢは、複数のサブスタックが交互に積層され得る。個別サブスタックは、絶縁層１２’、第１の犠牲層１３’、半導体層１４’、及び第２の犠牲層１５’の順に積層されることができる。絶縁層１２’は、シリコン酸化物を含むことができ、第１、２の犠牲層１３’、１５’は、シリコン窒化物を含むことができる。半導体層１４’は、半導体物質または酸化物半導体物質を含むことができる。半導体層１４’は、単結晶シリコン、ポリシリコン、またはＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）を含むことができる。前述した実施形態等を参照したように、メモリセルを積層する場合、スタックボディＳＢを数回積層することができる。
【0085】
次に、スタックボディＳＢの一部分をエッチングして第１のオープニング１６を形成できる。第１のオープニング１６は、下部構造物１１の表面から垂直に延びることができる。第１のオープニング１６を形成する前に、図２Ａ及び図２Ｂにおいて参照したように、スタックボディＳＢは、メモリセル単位でパターニングされることができる。
【0086】
図６に示されたように、第１のオープニング１６を介して第１、２の犠牲層１３’、１５’を選択的にエッチングし、リセス１７を形成できる。リセス１７により半導体層１４’の一部分が露出しうる。リセス１７は、絶縁層１２’間に配置されることができる。
【0087】
図７に示されたように、半導体層１４’の露出した部分上にゲート絶縁層１８を形成できる。ゲート絶縁層１８は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層１８は、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。
【0088】
本実施形態において、ゲート絶縁層１８は、酸化工程により形成されることができ、半導体層１４’の一部１４Ｔが薄くなりうる。半導体層１４’の薄い部分１４Ｔは、シンボディ１４Ｔと称することができる。
【0089】
図８に示されたように、リセス１７内に第１の仕事関数物質１９Ａをコンフォーマルに形成することができる。第１の仕事関数物質１９Ａは、ゲート絶縁層１８上でリセス１７をコンフォーマルにカバーリングすることができる。第１の仕事関数物質１９Ａは、導電物質を含むことができる。第１の仕事関数物質１９Ａは、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。例えば、第１の仕事関数物質１９Ａは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。Ｎ型ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むことができる。
【0090】
図９に示されたように、リセス１７内に第１の低仕事関数電極１９を形成できる。第１の低仕事関数電極１９を形成するために、第１の仕事関数物質１９Ａの選択的エッチングを行うことができる。例えば、第１の仕事関数物質１９Ａのウェットエッチングを行うことができる。
【0091】
半導体層１４’のシンボディ１４Ｔを挟んで一対の第１の低仕事関数電極１９が形成され得る。第１の低仕事関数電極１９は、コップ形状またはベンディド形状であることができる。
【0092】
図１０に示されたように、第１の低仕事関数電極１９上にリセス１７の残りの部分をギャップフィルするように第１のバリア物質２０Ａ及び第２の仕事関数物質２１Ａを順次形成することができる。第１のバリア物質２０Ａは、金属－ベース物質を含むことができる。第１のバリア物質２０Ａは、金属窒化物を含むことができる。第２の仕事関数物質２１Ａは、シリコンのミッドギャップ仕事関数より高い仕事関数を有することができる。第２の仕事関数物質２１Ａは、第１の低仕事関数電極１９より高い仕事関数を有することができる。第２の仕事関数物質２１Ａは、第１の低仕事関数電極１９より低抵抗を有することができる。第２の仕事関数物質２１Ａは、金属－ベース物質を含むことができる。第２の仕事関数物質２１Ａは、金属窒化物、金属、またはこれらの組み合わせを含むことができる。第２の仕事関数物質２１Ａは、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。第１のバリア物質２０Ａ及び第２の仕事関数物質２１Ａのスタックは、チタニウム窒化物とタングステンとを順次積層することができる。
【0093】
図１１に示されたように、リセス１７内に第１のバリア層２０及び高仕事関数電極２１を形成できる。第１のバリア層２０及び高仕事関数電極２１を形成するために、第１のバリア物質２０Ａ及び第２の仕事関数物質２１Ａの選択的エッチングを行うことができる。例えば、第１のバリア物質２０Ａ及び第２の仕事関数物質２１Ａを各々ドライエッチングまたはウェットエッチングすることができる。
【0094】
第１のバリア層２０は、コップ形状またはベンディド形状であることができる。高仕事関数電極２１は、第１のバリア層２０の内側面に配置されることができる。高仕事関数電極２１は、第１のバリア層２０を挟んで第１の低仕事関数電極１９の一側面に隣接することができる。高仕事関数電極２１は、第１の低仕事関数電極１９より高い仕事関数を有することができる。高仕事関数電極２１は、金属－ベース物質を含むことができる。例えば、高仕事関数電極２１は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。
【0095】
半導体層１４’のシンボディ１４Ｔを挟んで一対の高仕事関数電極２１が形成され得る。第１の低仕事関数電極１９と高仕事関数電極２１とは、リセス１７を部分的に満たすことができる。高仕事関数電極２１が形成された後に、第１の犠牲リセス２１Ｒが画定され得る。
【0096】
図１２に示されたように、第１の犠牲リセス２１Ｒ内に第２のバリア物質２２Ａが形成され得る。第２のバリア物質２２Ａは、第１の犠牲リセス２１Ｒをコンフォーマルにカバーリングすることができる。第２のバリア物質２２Ａは、金属－ベース物質を含むことができる。第２のバリア物質２２Ａは、金属窒化物を含むことができる。第２のバリア物質２２Ａは、チタニウム窒化物を含むことができる。
【0097】
第２のバリア物質２２Ａ上に犠牲バリア２３を形成できる。犠牲バリア２３は、ポリシリコンを含むことができる。犠牲バリア２３を形成するために、ポリシリコンの蒸着及びにエッチバックが行われ得る。
【0098】
図１３に示されたように、犠牲バリア２３をエッチストッパとして使用して、第２のバリア物質２２Ａを選択的にエッチングすることができる。これにより、高仕事関数電極２１及び第１のバリア層２０に接触する第２のバリア層２２が形成され得る。
【0099】
図１４に示されたように、犠牲バリア２３を除去できる。犠牲バリア２３を除去することにより、第２のバリア層２２を露出させる第２の犠牲リセス２３Ｒが画定されうる。
【0100】
図１５に示されたように、第２のバリア層２２に接触する第２の低仕事関数電極２４を形成できる。第２の低仕事関数電極２４を形成するステップは、第２のバリア層２２上に第２の犠牲リセス２３Ｒを満たすように第３の仕事関数物質を蒸着するステップ、第２の低仕事関数電極２４を形成するために第３の仕事関数物質をエッチングするステップを含むことができる。第２の低仕事関数電極２４は、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。第１の低仕事関数電極１９と第２の低仕事関数物質２４とは、同一物質であることができる。
【0101】
半導体層１４’のシンボディ１４Ｔを挟んで一対の第２の低仕事関数電極２４が形成され得る。
【0102】
上述したような一連の工程等により、半導体層１４’のシンボディ１４Ｔを挟んで一対の第１の低仕事関数電極１９、一対の高仕事関数電極２１、及び一対の第２の低仕事関数電極２４が形成され得る。一対の第１の低仕事関数電極１９、一対の高仕事関数電極２１、及び一対の第２の低仕事関数電極２４は、ダブル構造の水平導電ラインＤＷＬになることができる。図１Ａ～図３において参照したような第１の仕事関数電極Ｇ１は、高仕事関数電極２１に対応することができ、図１Ａ～図３において参照したような第２の仕事関数電極Ｇ２は、第２の低仕事関数電極２４に対応し、図１Ａ～図３において参照したような第３の仕事関数電極Ｇ３は、第１の低仕事関数電極１９に対応することができる。高仕事関数電極２１は、第１の低仕事関数電極１９に平行であるものの、第１の低仕事関数電極１９より高い仕事関数を有し、第２の低仕事関数電極２４は、高仕事関数電極２１に平行であるものの、高仕事関数電極２１より低い仕事関数を有する。第１の低仕事関数電極１９と高仕事関数電極２１との間に第１のバリア層２０が位置しうるし、第２の低仕事関数電極２４と高仕事関数電極２１との間に第２のバリア層２２が位置しうる。第１及び第２のバリア層２０、２２により高仕事関数電極２１と第１、２の低仕事関数電極１９、２４との間の相互拡散が防止され得る。
【0103】
第１の低仕事関数電極１９は、ベンディド形状（Ｂｅｎｄｅｄ ｓｈａｐｅ）またはコップ形状であることができる。第１の低仕事関数電極１９は、第１のバリア層２０をカバーリングする内側面を備えることができる。第１の低仕事関数電極１９は、ベンディド低仕事関数物質を含むことができる。第１のバリア層２０は、高仕事関数電極２１の一部分をサラウンディングすることができる。第１のバリア層２０は、ベンディド形状（Ｂｅｎｄｅｄ ｓｈａｐｅ）またはコップ形状であることができる。第１のバリア層２０は、高仕事関数電極２１をカバーリングする内側面と第１の低仕事関数電極１９に接触する外側面とを備えることができる。第１のバリア層２０は、第１の低仕事関数電極１９の内側面に満たされた突出部形状であることができる。第２のバリア層２２は、垂直型またはフラット型形状であることができる。
【0104】
第１の低仕事関数電極１９、高仕事関数電極２１、及び第２の低仕事関数電極２４は、トリプル（Ｔｒｉｐｐｌｅ）仕事関数電極構造であって、図１Ａ～図２Ｂにおいて参照したような水平導電ラインＤＷＬを構成できる。
【0105】
図１６に示されたように、第２の低仕事関数電極２４の側面に第１のキャップフィル層２５を形成できる。第１のキャップフィル層２５は、シリコン酸化物またはシリコン窒化物を含むことができる。
【0106】
次に、第１のキャップフィル層２５により露出したゲート絶縁層１８の一部分をエッチングして、半導体層１４’のシンボディ１４Ｔの一側端を露出させることができる。
【0107】
図１７に示されたように、半導体層１４’のシンボディ１４Ｔの一側端に接続される第１のコンタクトノード２６を形成できる。第１のコンタクトノード２６は、Ｎ型不純物がドーピングされたポリシリコンを含むことができる。
【0108】
第１のコンタクトノード２６を形成した後に、熱処理を行い、半導体層１４’のシンボディ１４Ｔ内に第１のドープド領域２７を形成できる。第１のドープド領域２７は、第１のコンタクトノード２６から拡散された不純物を含むことができる。他の実施形態において、第１のドープド領域２７は、不純物のドーピング工程により形成されることができる。
【0109】
他の実施形態において、第１のコンタクトノード２６の底部分が部分的にカッティングされ得る。
【0110】
図１８に示されたように、第１のコンタクトノード２６上に垂直導電ライン２８が形成され得る。垂直導電ライン２８は、第１のオープニング１６を満たすことができる。垂直導電ライン２８は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。
【0111】
他の実施形態において、垂直導電ライン２８を形成する前に、半導体層１４’のシンボディ１４Ｔの一側端に接続される第１のオミックコンタクトを形成できる。第１のオミックコンタクトは、金属シリサイドを含むことができる。例えば、金属層蒸着及びアニールを順次行って金属シリサイドを形成でき、未反応金属層は除去することができる。金属シリサイドは、半導体層１４’のシンボディ１４Ｔのシリコンと金属層とが反応して形成されることができる。
【0112】
図１９に示されたように、スタックボディＳＢの他の部分をエッチングして第２のオープニング２９を形成できる。第２のオープニング２９は、下部構造物１１の表面から垂直に延びることができる。
【0113】
図２０に示されたように、第２のオープニング２９を介して第１、２の犠牲層１３’、１５’及び半導体層１４’を選択的にリセスさせることができる。これにより、絶縁層１２’間にワイドオープニング（Ｗｉｄｅ ｏｐｅｎｉｎｇ）３０が形成され得る。シンボディ１４Ｔを備える半導体層１４’は、図面符号「１４」のように、水平層１４として残留することができ、ワイドオープニング３０により水平層１４の他側端が露出しうる。第１及び第２の犠牲層１３’、１５’の選択的リセス工程により、第１の低仕事関数電極１９の側面に各々第２のキャッピング層１３、１５が形成され得る。
【0114】
水平層１４は、第１の低仕事関数電極１９、高仕事関数電極２１、及び第２の低仕事関数電極２４より薄いことができる。水平層１４は、シン－ボディ活性層と称することができる。
【0115】
図２１に示されたように、第２のコンタクトノード３１が形成され得る。第２のコンタクトノード３１は、不純物を含むポリシリコンを含むことができる。第２のコンタクトノード３１を形成するステップは、ワイドオープニング３０上にドープドポリシリコンを形成するステップ、ドープドポリシリコンをエッチングするステップを含むことができる。
【0116】
次に、第２のドープド領域３２が形成され得る。第２のドープド領域３２は、後続熱処理を行って第２のコンタクトノード３１から水平層１４の他側端へと不純物を拡散させることができる。これにより、水平層１４の他側端内に第２のドープド領域３２が形成され得る。第１のドープド領域２７と第２のドープド領域３２との間にチャネル３３が画定され得る。第１のドープド領域２７、チャネル３３、及び第２のドープド領域３２は、図１Ｂの第１のドープド領域ＳＲ、チャネルＣＨ、及び第２のドープド領域ＤＲに対応することができる。
【0117】
他の実施形態において、ワイドオープニング３０を形成した後に、水平層１４の他側端内に第２のドープド領域３２を形成できる。第２のドープド領域３２は、不純物のドーピング工程により形成されることができる。
【0118】
他の実施形態において、水平層１４の他側端に接続される第２のオミックコンタクトを形成できる。第２のオミックコンタクトは、金属シリサイドを含むことができる。例えば、金属層蒸着及びアニールを順次行って金属シリサイドを形成でき、未反応金属層は除去することができる。金属シリサイドは、水平層１４のシリコンと金属層とが反応して形成されることができる。
【0119】
図２２に示されたように、水平層１４の他側端に各々接触する第１の電極３４を形成できる。第１の電極３４を形成するために、導電物質の蒸着及びエッチバック工程を行うことができる。第１の電極３４は、チタニウム窒化物を含むことができる。第１の電極３４は、水平に配向されたシリンダー形状であることができる。
【0120】
図２３に示されたように、絶縁層１２’を部分的にリセス３５させることができる。これにより、第１の電極３４の外壁が露出しうる。残留する絶縁層１２は、水平導電ラインＤＷＬに接触することができる。残留絶縁層１２をセル絶縁層またはセル分離層と称することができる。
【0121】
図２４に示されたように、第１の電極３４上に誘電層３６及び第２の電極３７を順次形成することができる。第１の電極３４、誘電層３６、及び第２の電極３７は、データ格納要素ＣＡＰになることができる。
【0122】
他の実施形態において、水平導電ラインＤＷＬは、シングル構造であることができる。例えば、シングル構造の水平導電ラインは、第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２のうち１つの水平導電ラインを備えることができる。シングル構造の水平導電ラインは、トリプル仕事関数構造を含むことができる。
【0123】
前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者にとって明らかであろう。
【符号の説明】
【0124】
ＤＷＬ 水平導電ライン
ＨＬ 水平層
ＧＤ ゲート絶縁層
ＣＨ チャネル
ＳＲ 第１のドープド領域
ＤＲ 第２のドープド領域
ＢＬ 垂直導電ライン
ＴＲ スイッチング要素
ＣＡＰ データ格納要素
ＳＮ 第１の電極
ＤＥ 誘電層
ＰＮ 第２の電極
ＰＬ コモンプレート
ＷＬ１ 第１の水平導電ライン
ＷＬ２ 第２の水平導電ライン
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
Ｇ１ 第１の仕事関数電極
Ｇ２ 第２の仕事関数電極
Ｇ３ 第３の仕事関数電極
ＨＬ 水平層
ＧＤ ゲート絶縁層
ＣＨ チャネル
ＳＲ 第１のドープド領域
ＤＲ 第２のドープド領域
ＢＬ 垂直導電ライン
ＴＲ スイッチング要素
ＣＡＰ データ格納要素
ＳＮ 第１の電極
ＤＥ 誘電層
ＰＮ 第２の電極
ＰＬ コモンプレート
ＷＬ１ 第１の水平導電ライン
ＷＬ２ 第２の水平導電ライン
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
Ｇ１ 第１の仕事関数電極
Ｇ２ 第２の仕事関数電極
Ｇ３ 第３の仕事関数電極
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】