特開 2024-95980 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024095980

(43)【公開日】2024-07-11

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240704BHJP

   H01L 21/28 20060101ALI20240704BHJP

   H01L 29/41 20060101ALI20240704BHJP

【ＦＩ】

H10B12/00 621Z

H01L21/28 301S

H01L21/28 301B

H01L29/44 S

H10B12/00 671Z

H10B12/00 681A

H10B12/00 681B

【審査請求】未請求

【請求項の数】32

【出願形態】ＯＬ

(21)【出願番号】P 2023192383

(22)【出願日】2023-11-10

(31)【優先権主張番号】10-2022-0190678

(32)【優先日】2022-12-30

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】ユン ヘ ウォン

(72)【発明者】

【氏名】キム スン ファン

(72)【発明者】

【氏名】チェ ガン シク

【テーマコード（参考）】

4M104

5F083

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104BB01

4M104BB04

4M104BB06

4M104BB14

4M104BB16

4M104BB17

4M104BB18

4M104BB30

4M104BB32

4M104BB33

4M104BB36

4M104CC01

4M104CC05

4M104EE03

4M104EE16

4M104EE17

4M104FF06

4M104FF13

4M104GG16

4M104GG19

5F083EP02

5F083EP22

5F083EP47

5F083EP48

5F083ER22

5F083GA10

5F083HA02

5F083JA03

5F083JA04

5F083JA05

5F083JA12

5F083JA14

5F083JA15

5F083JA35

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA43

5F083JA60

5F083KA01

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083ZA28

(57)【要約】

【課題】高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供すること。
【解決手段】本技術は、高集積化されたメモリセルを備えた半導体装置及びその製造方法に関するものであって、本技術に係る半導体装置は、垂直導電ラインと、前記垂直導電ラインから水平に配向するものの、第１の水平部及び前記第１の水平部より薄い第２の水平部を備える水平層と、前記水平層の第１の水平部を横断する水平導電ラインと、前記水平層の第２の水平部に接続されたマージドダブルシリンダーを備える第１の電極を備えるデータ格納要素とを備えることができる。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

垂直導電ラインと、
前記垂直導電ラインから水平に配向するものの、第１の水平部及び前記第１の水平部より薄い第２の水平部を備える水平層と、
前記水平層の第１の水平部を横断する水平導電ラインと、
前記水平層の第２の水平部に接続されたマージドダブルシリンダーを備える第１の電極を備えるデータ格納要素と、
を備える半導体装置。

【請求項2】

前記水平層の第２の水平部は、前記第１の水平部より垂直厚みが小さい請求項１に記載の半導体装置。

【請求項3】

前記水平層は、単結晶シリコン、酸化物半導体、ポリシリコン、またはこれらの組み合わせを含む請求項１に記載の半導体装置。

【請求項4】

前記第１の電極のマージドダブルシリンダーは、
前記水平層の第２の水平部の上部面上に配置された第１のシリンダーと、
前記水平層の第２の水平部の下部面下に配置された第２のシリンダーと、
前記第１のシリンダーと第２のシリンダーとの間に配置された連結部と、
を備える請求項１に記載の半導体装置。

【請求項5】

前記第１及び第２のシリンダーの水平配向長さは、前記第２のドープド領域の水平配向長さより大きい請求項４に記載の半導体装置。

【請求項6】

前記第１のシリンダーは、第１の内側面及び最上位レベル外側面を備え、
前記第２のシリンダーは、第２の内側面及び最下位レベル外側面を備える請求項４に記載の半導体装置。

【請求項7】

前記データ格納要素は、
前記第１の電極上の誘電層と、
前記誘電層上の第２の電極と、
をさらに備える請求項６に記載の半導体装置。

【請求項8】

前記誘電層は、前記連結部の表面、前記第１のシリンダーの第１の内側面及び最上位レベル外側面、前記第２のシリンダーの第２の内側面及び最下位レベル外側面をカバーリングする請求項７に記載の半導体装置。

【請求項9】

前記第２の電極は、
垂直配向された電極ボディ部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの第１の内側面、前記第２のシリンダーの第２の内側面に配置された複数の内側拡張部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの最上位レベル外側面上部及び前記第２のシリンダーの最下位レベル外側面下部に配置された複数の外側拡張部と、
を備える請求項７に記載の半導体装置。

【請求項10】

前記内側拡張部の垂直高さは、前記第２のドープド領域の垂直高さより大きい請求項９に記載の半導体装置。

【請求項11】

前記水平層の第２の水平部と前記第１の電極との間に配置された金属シリサイドをさらに含む請求項１に記載の半導体装置。

【請求項12】

前記水平導電ラインと垂直導電ラインとの間に配置された第１のキャッピング層と、
前記水平導電ラインと前記第１の電極との間に配置された第２のキャッピング層と、
をさらに備える請求項１に記載の半導体装置。

【請求項13】

前記第２のキャッピング層は、第１のライナー及び第２のライナーを備えるものの、前記第２のライナーは、前記第１のライナーの内側面を満たす形状を有する請求項１２に記載の半導体装置。

【請求項14】

前記水平層は、
前記垂直導電ラインに接続された第１のドープド領域と、
前記第１の電極に接続された第２のドープド領域と、
前記第１のドープド領域と前記第２のドープド領域との間のチャネルと、
を備え、
前記第１のドープド領域及びチャネルは、前記水平層の第１の水平部に配置される請求項１に記載の半導体装置。

【請求項15】

前記第２のドープド領域は、
前記水平層の第１の水平部に配置されたボディ部と、
前記ボディ部から延びて、前記水平層の第２の水平部に配置された突出部と、
を備え、
前記突出部の水平配向長さは、前記ボディ部の水平配向長さよりさらに大きい請求項１４に記載の半導体装置。

【請求項16】

半導体基板上部で前記半導体基板の表面に平行に配向し、第１の水平部及び前記第１の水平部から水平に延びるものの、前記第１の水平部より薄い第２の水平部を備える水平層を形成するステップと、
前記水平層の第１の水平部に接続するものの、前記半導体基板から垂直に配向された垂直導電ラインを形成するステップと、
前記水平層の第２の水平部に接続するものの、前記第２の水平部をカバーリングする第１の電極を備えるデータ格納要素を形成するステップと、
を含む半導体装置の製造方法。

【請求項17】

前記データ格納要素を形成するステップは、
前記第１の電極上に誘電層を形成するステップと、
前記誘電層上に第２の電極を形成するステップと、
をさらに含む請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記水平層を形成するステップは、
前記半導体基板上部に第１の絶縁層、第１の犠牲層、半導体層、第２の犠牲層、及び第２の絶縁層の順に積層されたスタックボディを形成するステップと、
前記スタックボディをエッチングしてオープニングを形成するステップと、
前記オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて一対の電極レベルリセスを形成するステップと、
前記第２の水平部を形成するために、前記一対の電極レベルリセスにより露出した前記半導体層の一部分をシンニング処理するステップと、
を含む請求項１６に記載の半導体装置の製造方法。

【請求項19】

前記第１の電極を形成するステップは、
前記半導体層の一部分をシンニング処理するステップ後に、
前記一対の電極レベルリセス及び前記第２の水平部の露出した表面をカバーリングする電極物質を形成するステップと、
前記電極物質上に前記一対の電極レベルリセスを満たすエッチストッパを形成するステップと、
前記第１の電極を形成するために、前記エッチストッパをバリアとして前記電極物質をエッチングするステップと、
前記エッチストッパを除去するステップと、
を含み、
前記第１の電極は、前記第２の水平部の露出した表面をカバーリングするマージドダブルシリンダー構造を備える請求項１８に記載の半導体装置の製造方法。

【請求項20】

前記一対の電極レベルリセスを形成するステップは、
前記オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて、前記半導体層の一部分を露出させる一対の犠牲層レベルリセスを形成するステップと、
前記一対の犠牲層レベルリセスを満たすキャッピング物質を形成するステップと、
一対の電極レベルリセスを形成するために、前記キャッピング物質をエッチングするステップと、
を含む請求項１８に記載の半導体装置の製造方法。

【請求項21】

前記垂直導電ラインを形成するステップ前に、
前記水平層の第１の部分の上部面及び下部面を各々横断するダブル水平導電ラインを形成するステップをさらに含む請求項１６に記載の半導体装置の製造方法。

【請求項22】

前記第１の電極は、
前記水平層の第２の水平部の上部面上に配置された第１のシリンダーと、
前記水平層の第２の水平部の下部面下に配置された第２のシリンダーと、
前記第１のシリンダーと第２のシリンダーとの間に配置された連結部と、
を備える請求項１６に記載の半導体装置の製造方法。

【請求項23】

前記第１のシリンダーは、第１の内側面及び最上位レベル外側面を備え、
前記第２のシリンダーは、第２の内側面及び最下位レベル外側面を備える請求項２２に記載の半導体装置の製造方法。

【請求項24】

前記第２の電極は、
垂直配向された電極ボディ部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの第１の内側面、前記第２のシリンダーの第２の内側面に配置された複数の内側拡張部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの最上位レベル外側面上部及び前記第２のシリンダーの最下位レベル外側面下部に配置された複数の外側拡張部と、
を備える請求項２３に記載の半導体装置の製造方法。

【請求項25】

前記第１の電極を備えるデータ格納要素を形成するステップ前に、
前記水平層の第２の水平部内にドープド領域を形成するステップと、
前記ドープド領域をカバーリングするオミックコンタクトを形成するステップと、
をさらに含む請求項１６に記載の半導体装置の製造方法。

【請求項26】

半導体基板上部に第１の絶縁層、第１の犠牲層、半導体層、第２の犠牲層、及び第２の絶縁層の順に積層されたスタックボディを形成するステップと、
前記スタックボディを貫通して延びるオープニングを形成するステップと、
前記オープニングに隣接する前記半導体層の一部分を露出させる一対の電極レベルリセスを形成するために、前記第１及び第２の犠牲層をリセッシングするステップと、
シンド－半導体層（ｔｈｉｎｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）を形成するために、前記半導体層の露出部分をシンニング処理（ｔｈｉｎｎｉｎｇ ｔｒｅａｔｍｅｎｔ）するステップと、
前記一対の電極レベルリセス及び前記シンド－半導体層をカバーリングする電極物質を形成するステップと、
データ格納要素の第１の電極を形成するために、前記電極物質をエッチングするステップと、
を含み、
前記第１の電極は、前記シンド－半導体層の上部面、下部面、及び前記上部面と下部面との間の側面をカバーリングするマージドダブルシリンダー構造を備える半導体装置の製造方法。

【請求項27】

前記第１の電極上にデータ格納要素の誘電層を形成するステップと、
前記誘電層上にデータ格納要素の第２の電極を形成するステップと、
をさらに含む請求項２６に記載の半導体装置の製造方法。

【請求項28】

前記第１の電極を形成するステップ前に、
前記シンド半導体層内にドープド領域を形成するステップと、
前記ドープド領域をカバーリングする金属－ベースオミックコンタクトを形成するステップと、
をさらに含む請求項２６に記載の半導体装置の製造方法。

【請求項29】

前記電極物質をエッチングするステップは、
前記電極物質上に前記一対の電極レベルリセスを満たすエッチストッパを形成するステップと、
前記エッチストッパをバリアとして前記電極物質をエッチングするステップと、
を含む請求項２６に記載の半導体装置の製造方法。

【請求項30】

前記第１の電極は、
前記水平層の第２の水平部の上部面上に配置された第１のシリンダーと、
前記水平層の第２の水平部の下部面下に配置された第２のシリンダーと、
前記第１のシリンダーと第２のシリンダーとの間に配置された連結部と、
を備える請求項２６に記載の半導体装置の製造方法。

【請求項31】

前記第１のシリンダーは、第１の内側面及び最上位レベル外側面を備え、
前記第２のシリンダーは、第２の内側面及び最下位レベル外側面を備える請求項３０に記載の半導体装置の製造方法。

【請求項32】

前記第１の電極上に誘電層及び第２の電極を順次形成するステップをさらに含み、
前記第２の電極は、
垂直配向された電極ボディ部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの第１の内側面、前記第２のシリンダーの第２の内側面に配置された複数の内側拡張部と、
前記電極ボディ部から水平に延びるものの、前記第１のシリンダーの最上位レベル外側面上部及び前記第２のシリンダーの最下位レベル外側面下部に配置された複数の外側拡張部と、
を備える請求項３１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、より詳細には、３次元メモリセルを備える半導体装置及びその製造方法に関する。

【背景技術】

【0002】

近年、メモリ装置の大容量化と微細化に対応するために、複数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が積層された３次元メモリ装置（３Ｄ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を提供するための技術が提案されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の実施形態等は、高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0004】

本発明の実施形態に係る半導体装置は、垂直導電ラインと、前記垂直導電ラインから水平に配向するものの、第１の水平部及び前記第１の水平部より薄い第２の水平部を備える水平層と、前記水平層の第１の水平部を横断する水平導電ラインと、前記水平層の第２の水平部に接続されたマージドダブルシリンダーを備える第１の電極を備えるデータ格納要素とを備えることができる。

【0005】

本発明の実施形態に係る半導体装置の製造方法は、半導体基板上部で前記半導体基板の表面に平行に配向し、第１の水平部及び前記第１の水平部から水平に延びるものの、前記第１の水平部より薄い第２の水平部を備える水平層を形成するステップと、前記水平層の第１の水平部に接続するものの、前記半導体基板から垂直に配向された垂直導電ラインを形成するステップと、前記水平層の第２の水平部に接続するものの、前記第２の水平部をカバーリングする第１の電極を備えるデータ格納要素を形成するステップとを含むことができる。

【0006】

本発明の実施形態に係る半導体装置の製造方法は、半導体基板上部に第１の絶縁層、第１の犠牲層、半導体層、第２の犠牲層、及び第２の絶縁層の順に積層されたスタックボディを形成するステップと、前記スタックボディを貫通して延びるオープニングを形成するステップと、前記オープニングに隣接する前記半導体層の一部分を露出させる一対の電極レベルリセスを形成するために、前記第１及び第２の犠牲層をリセッシングするステップと、シンド－半導体層（ｔｈｉｎｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）を形成するために、前記半導体層の露出部分をシンニング処理（ｔｈｉｎｎｉｎｇ ｔｒｅａｔｍｅｎｔ）するステップと、前記一対の電極レベルリセス及び前記シンド－半導体層をカバーリングする電極物質を形成するステップと、データ格納要素の第１の電極を形成するために、前記電極物質をエッチングするステップとを含み、前記第１の電極は、前記シンド－半導体層の上部面、下部面、及び前記上部面と下部面との間の側面をカバーリングするマージドダブルシリンダー構造を備えることができる。

【発明の効果】

【0007】

本技術は、データ格納要素がデュアルシリンダーを備えるので、データ格納要素の格納容量を増加させることができる。

【図面の簡単な説明】

【0008】

【図1】一実施形態に係る半導体装置の概略的な平面図である。

【図2A】図１のＡ－Ａ’に沿った概略的な断面図である。

【図2B】図２Ａの水平層と第１の電極の詳細図である。

【図3】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図4】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図5】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図6】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図7】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図8】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図9】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図10】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図11】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図12】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図13】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図14】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図15】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図16】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図17】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図18】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図19】実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【図20】他の実施形態に係るメモリセルの概略的な断面図である。

【発明を実施するための形態】

【0009】

本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差等により例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面において例示された領域は、概略的な属性を有し、図面において例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。

【0010】

後述する実施形態は、メモリセルを垂直に積層してメモリセル密度（ｍｅｍｏｒｙ ｃｅｌｌ ｄｅｎｓｉｔｙ）を高め、寄生キャパシタンスを減少させることができる。

【0011】

図１は、一実施形態に係る半導体装置の概略的な平面図である。図２Ａは、図１のＡ－Ａ’に沿った概略的な断面図である。図２Ｂは、図２Ａの水平層と第１の電極の詳細図である。

【0012】

図１、図２Ａ、及び図２Ｂに示すように、半導体装置１００は、下部構造物ＬＳ及びメモリセルアレイＭＣＡを備えることができる。メモリセルアレイＭＣＡは、メモリセルＭＣの３次元アレイを備えることができる。メモリセルＭＣの３次元アレイは、メモリセルＭＣのコラムアレイ（ｃｏｌｕｍｎ ａｒｒａｙ）及びメモリセルＭＣのローアレイ（ｒｏｗ ａｒｒａｙ）を備えることができる。メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って複数のメモリセルＭＣが積層され得るし、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って複数のメモリセルＭＣが水平に配置されることができる。第１の方向Ｄ１に沿って積層されたメモリセルＭＣ間にセル絶縁層ＩＬが配置され得る。例えば、図１のメモリセルアレイＭＣＡは、第３の方向Ｄ３に沿って水平に配置されたメモリセルＭＣのローアレイを図示している。

【0013】

個別メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、水平絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインまたはゲート電極を備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することもできる。

【0014】

垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に延びることができる。水平層ＨＬは、第１の方向Ｄ１と交差する第２の方向Ｄ２に沿って延びることができる。水平導電ラインＤＷＬは、第１の方向Ｄ１及び第２の方向Ｄ２と交差する第３の方向Ｄ３に沿って延びることができる。

【0015】

垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に配向（ｖｅｒｔｉｃａｌｌｙ ｏｒｉｅｎｔｅｄ）されることができる。垂直導電ラインＢＬは、垂直配向ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｏｒｉｅｎｔｅｄ ｂｉｔ ｌｉｎｅ）、垂直延長ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｅｘｔｅｎｔｅｄ ｂｉｔ ｌｉｎｅ）、またはピラー型ビットライン（ｐｉｌｌａｒ－ｓｈａｐｅ ｂｉｔ ｌｉｎｅ）と称することができる。垂直導電ラインＢＬは、導電物質を含むことができる。垂直導電ラインＢＬは、シリコン－ベース物質（Ｓｉｌｉｃｏｎ－ｂａｓｅ ｍａｔｅｒｉａｌ）、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。例えば、垂直導電ラインＢＬは、Ｎ型不純物がドーピングされたポリシリコンまたはチタニウム窒化物（ＴｉＮ）を含むことができる。垂直導電ラインＢＬは、チタニウム窒化物及びタングステンのスタック（ＴｉＮ／Ｗ）を含むことができる。

【0016】

スイッチング要素ＴＲは、トランジスタを備えることができ、したがって、水平導電ラインＤＷＬは、水平ゲート電極または水平ワードラインと称することができる。水平導電ラインＤＷＬは、ダブル構造（Ｄｏｕｂｌｅ ｓｔｒｕｃｔｕｒｅ）であることができる。例えば、水平導電ラインＤＷＬは、水平層ＨＬを挟んで互いに対向する第１及び第２の水平導電ラインＷＬ１、ＷＬ２を備えることができる。水平導電ラインＤＷＬにおいて、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とは、互いに同じ電位を有することができる。例えば、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とが１つの対をなして１つのメモリセルＭＣに接続（Ｃｏｕｐｌｅｄ）されることができる。第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とには、同じ駆動電圧が印加され得る。水平層ＨＬの上部に第１の水平導電ラインＷＬ１が位置しうるし、水平層ＨＬの下部に第２の水平導電ラインＷＬ２が位置しうる。水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対（Ｐａｉｒ）を含むことができる。

【0017】

水平導電ラインＤＷＬは、第３の方向Ｄ３に沿って延びることができ、水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、垂直導電ラインＢＬから水平的に配列されることができる。水平層ＨＬの上部表面及び下部表面上に水平絶縁層ＧＤが形成され得る。

【0018】

水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、半導体物質を含むことができる。例えば、水平層ＨＬは、ポリシリコン、単結晶シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。他の実施形態において、水平層ＨＬは、酸化物半導体物質を含むことができる。例えば、酸化物半導体物質は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を含むことができる。

【0019】

水平層ＨＬは、チャネル（ｃｈａｎｎｅｌ）ＣＨ、チャネルＣＨと垂直導電ラインＢＬとの間の第１のドープド領域ＳＲ、及びチャネルＣＨとデータ格納要素ＣＡＰとの間の第２のドープド領域ＤＲを備えることができる。水平層ＨＬが酸化物半導体物質である場合、チャネルＣＨは、酸化物半導体物質からなることができ、第１及び第２のドープド領域ＳＲ、ＤＲは省略されることができる。水平層ＨＬは、活性層（ａｃｔｉｖｅ ｌａｙｅｒ）またはシン－ボディ（ｔｈｉｎ－ｂｏｄｙ）と称することもできる。第１のドープド領域ＳＲと第２のドープド領域ＤＲとは、第１、２のソース／ドレイン領域と称することができる。

【0020】

第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、互いに同じ導電型の不純物がドーピングされ得る。第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、Ｎ型不純物がドーピングされるか、Ｐ型不純物がドーピングされ得る。第１のドープド領域ＳＲ及び第２のドープド領域ＤＲは、アセニック（Ａｒｓｅｎｉｃ、Ａｓ）、ホスホラス（Ｐｈｏｓｐｈｏｒｕｓ、Ｐ）、ボロン（Ｂｏｒｏｎ、Ｂ）、インジウム（Ｉｎｄｉｕｍ、Ｉｎ）、及びこれらの組み合わせから選択された少なくともいずれか１つの不純物を含むことができる。第１のドープド領域ＳＲは、垂直導電ラインＢＬに接続されることができ、第２のドープド領域ＤＲは、データ格納要素ＣＡＰの第１の電極ＳＮに接続されることができる。第２のドープド領域ＤＲの一部分は、第１のドープド領域ＳＲ及びチャネルＣＨより薄いことができる。

【0021】

第２のドープド領域ＤＲは、ボディ部（Ｂｏｄｙ ｐｏｒｔｉｏｎ）ＤＲ１及び突出部ＤＲ２を備えることができる。第２のドープド領域ＤＲのボディ部ＤＲ１は、チャネルＣＨに直接接触することができ、第２のドープド領域ＤＲの突出部ＤＲ２は、ボディ部ＤＲ１から水平に延びることができる。第２のドープド領域ＤＲの突出部ＤＲ２は、水平層ＨＬの薄くなった部分を称することができる。第２のドープド領域ＤＲの水平配向長さＨ１は、突出部ＤＲ２の水平配向長さＨ１１及びボディ部ＤＲ１の水平配向長さＨ１２を備えることができる。第２のドープド領域ＤＲの突出部ＤＲ２の水平配向長さＨ１１は、ボディ部ＤＲ１の水平配向長さＨ１２よりさらに大きいことができる。ここで、水平配向長さＨ１、Ｈ１１、Ｈ１２は、第２の方向Ｄ２に沿った長さを称することができる。

【0022】

第２のドープド領域ＤＲの突出部ＤＲ２は、ボディ部ＤＲ２より垂直厚みが小さいことができる。水平層ＨＬにおいて第１のドープド領域ＳＲ、チャネルＣＨ、及び第２のドープド領域ＤＲのボディ部ＤＲ１の垂直厚みＶ１は互いに同一であることができ、第２のドープド領域ＤＲの突出部ＤＲ２の垂直厚みＶ２は、ボディ部ＤＲ２、チャネルＣＨ、及び第１のドープド領域ＳＲの垂直厚みＶ１より小さいことができる。ここで、垂直厚みＶ１、Ｖ２は、第１の方向Ｄ１に沿った厚みまたは高さを称することができる。

【0023】

上述したように、水平層ＨＬは、垂直導電ラインＢＬから水平に配向するものの、第１の水平部及び前記第１の水平部より薄い第２の水平部を備えることができる。ここで、水平層ＨＬの第１の水平部は、第１のドープド領域ＳＲ、チャネルＣＨ、及び第２のドープド領域ＤＲのボディ部ＤＲ１を備えることができ、水平層ＨＬの第２の水平部は、第２のドープド領域ＤＲの突出部ＤＲ２を備えることができる。

【0024】

水平絶縁層ＧＤは、水平層ＨＬの上部面及び下部面上に各々形成されることができる。水平絶縁層ＧＤは、第１のドープド領域ＳＲの上部面及び下部面上に形成されることができ、水平絶縁層ＧＤは、チャネルＣＨの上部面一部及び下部面一部上に形成されるように延びることができる。

【0025】

水平絶縁層ＧＤは、ゲート絶縁層を備えることができる。水平絶縁層ＧＤは、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。水平絶縁層ＧＤは、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。

【0026】

水平導電ラインＤＷＬは、金属（ｍｅｔａｌ）、金属混合物（ｍｅｔａｌ ｍｉｘｔｕｒｅ）、金属合金（ｍｅｔａｌ ａｌｌｏｙ）、または半導体物質を含むことができる。水平導電ラインＤＷＬは、チタニウム窒化物、タングステン、モリブデン、ルテニウム、ポリシリコン、またはこれらの組み合わせを含むことができる。例えば、水平導電ラインＤＷＬは、チタニウム窒化物とタングステンとが順次積層されたＴｉＮ／Ｗスタックを備えることができる。水平導電ラインＤＷＬは、Ｎ型仕事関数物質またはＰ型仕事関数物質を含むことができる。Ｎ型仕事関数物質は、４．５ｅＶ以下の低仕事関数（Ｌｏｗ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができ、Ｐ型仕事関数物質は、４．５ｅＶ以上の高仕事関数（Ｈｉｇｈ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）を有することができる。

【0027】

第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、デュアル仕事関数構造であることができる。低仕事関数物質と高仕事関数物質とが水平に配置されるデュアル仕事関数構造であることができる。例えば、第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って水平に配置されるＭＰ（Ｍｅｔａｌ－Ｐｏｌｙ Ｓｉ）構造であることができる。ＭＰ構造は、金属－ポリシリコンが水平に配置された構造を称することができる。ＭＰ構造においてポリシリコンは、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅ ｄｏｐａｎｔ ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）であることができる。Ｎ型ドーパントは、リンまたはヒ素を含むことができる。ＭＰ構造において金属は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。ポリシリコンは、低仕事関数物質であり、金属は、高仕事関数物質であることができる。

【0028】

データ格納要素ＣＡＰは、スイッチング要素ＴＲから第２の方向Ｄ２に沿って水平的に配置されることができる。データ格納要素ＣＡＰは、第２の方向Ｄ２に沿って水平層ＨＬから水平的に延びた第１の電極ＳＮを備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ上の第２の電極ＰＮ及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥをさらに備えることができる。第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮは、第２の方向Ｄ２に沿って水平的に配列されることができる。第１の電極ＳＮは、水平的に配向されたシリンダー形状（Ｃｙｌｉｎｄｅｒ－ｓｈａｐｅ）であることができる。誘電層ＤＥは、第１の電極ＳＮのシリンダー内壁及びシリンダー外壁をコンフォーマルにカバーリングすることができる。第２の電極ＰＮは、誘電層ＤＥ上で第１の電極ＳＮのシリンダー内壁（Ｃｙｌｉｎｄｅｒ ｉｎｎｅｒ ｗａｌｌ）及びシリンダー外壁（Ｃｙｌｉｎｄｅｒ ｏｕｔｅｒ ｗａｌｌ）をカバーリングできる。第１の電極ＳＮは、第２のドープド領域ＤＲに電気的に接続されることができる。

【0029】

第１の電極ＳＮは、３次元構造を有するものの、３次元構造の第１の電極ＳＮは、第２の方向Ｄ２に沿って配向された水平的３次元構造であることができる。３次元構造の例として、第１の電極ＳＮは、シリンダー形状（Ｃｙｌｉｎｄｅｒ ｓｈａｐｅ）であることができる。他の実施形態において、第１の電極ＳＮは、ピラー形状（Ｐｉｌｌａｒ ｓｈａｐｅ）またはピリンダー形状（Ｐｙｌｉｎｄｅｒ ｓｈａｐｅ）を有することができる。ピリンダー形状は、ピラー形状とシリンダー形状とがマージされた（Ｍｅｒｇｅｄ）構造を称することができる。

【0030】

第１の電極ＳＮ及び第２の電極ＰＮは、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１の電極ＳＮ及び第２の電極ＰＮは、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、ルテニウム酸化物（ＲｕＯ_２）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ_２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、モリブデン酸化物（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを備えることができる。第２の電極ＰＮは、金属－ベース物質とシリコン－ベース物質との組み合わせを含むこともできる。例えば、第２の電極ＰＮは、チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）のスタックであることができる。チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）スタックにおいて、シリコンゲルマニウムは、第１の電極ＳＮのシリンダー内部を満たすギャップフィル物質であることができ、チタニウム窒化物（ＴｉＮ）は、データ格納要素ＣＡＰの第２の電極ＰＮの役割をすることができ、タングステン窒化物は、低抵抗物質であることができる。

【0031】

誘電層ＤＥは、キャパシタ誘電層またはメモリ層と称することができる。誘電層ＤＥは、シリコン酸化物、シリコン窒化物、高誘電率物質、またはこれらの組み合わせを含むことができる。高誘電率物質は、シリコン酸化物より高い誘電率を有することができる。シリコン酸化物（ＳｉＯ_２）は、約３．９の誘電率を有することができ、誘電層ＤＥは、４以上の誘電率を有する高誘電率物質を含むことができる。高誘電率物質は、約２０以上の誘電率を有することができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ_２）、ジルコニウム酸化物（ＺｒＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、ランタン酸化物（Ｌａ_２Ｏ_３）、チタニウム酸化物（ＴｉＯ_２）、タンタル酸化物（Ｔａ_２Ｏ_５）、ニオブ酸化物（Ｎｂ_２Ｏ_５）、またはストロンチウムチタニウム酸化物（ＳｒＴｉＯ_３）を含むことができる。他の実施形態において、誘電層ＤＥは、前述された高誘電率物質を２層以上含む複合層からなることもできる。

【0032】

誘電層ＤＥは、ジルコニウム－ベース酸化物（Ｚｒ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ジルコニウム酸化物（ＺｒＯ_２）を含むスタック構造であることができる。誘電層ＤＥは、ＺＡ（ＺｒＯ_２／Ａｌ_２Ｏ_３）スタックまたはＺＡＺ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２）スタックを備えることができる。ＺＡスタックは、ジルコニウム酸化物（ＺｒＯ_２）上にアルミニウム酸化物（Ａｌ_２Ｏ_３）が積層された構造であることができる。ＺＡＺスタックは、ジルコニウム酸化物（ＺｒＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、及びジルコニウム酸化物（ＺｒＯ_２）が順次積層された構造であることができる。ＺＡスタック及びＺＡＺスタックは、ジルコニウム酸化物－ベース層（ＺｒＯ_２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。他の実施形態において、誘電層ＤＥは、ハフニウム－ベース酸化物（Ｈｆ－ｂａｓｅ ｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ハフニウム酸化物（ＨｆＯ_２）を含むスタック構造であることができる。誘電層ＤＥは、ＨＡ（ＨｆＯ_２／Ａｌ_２Ｏ_３）スタックまたはＨＡＨ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２）スタックを備えることができる。ＨＡスタックは、ハフニウム酸化物（ＨｆＯ_２）上にアルミニウム酸化物（Ａｌ_２Ｏ_３）が積層された構造であることができる。ＨＡＨスタックは、ハフニウム酸化物（ＨｆＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、及びハフニウム酸化物（ＨｆＯ_２）が順次積層された構造であることができる。ＨＡスタック及びＨＡＨスタックは、ハフニウム酸化物－ベース層（ＨｆＯ_２－ｂａｓｅ ｌａｙｅｒ）と称されることができる。ＺＡスタック、ＺＡＺスタック、ＨＡスタック、及びＨＡＨスタックにおいてアルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）よりバンドギャップ（Ｂａｎｄ ｇａｐ）が大きいことができる。アルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）より誘電率が低いことができる。したがって、誘電層ＤＥは、高誘電率物質及び高誘電率物質よりバンドギャップが大きい高バンドギャップ物質（Ｈｉｇｈ ｂａｎｄ ｇａｐ ｍａｔｅｒｉａｌ）のスタックを備えることができる。誘電層ＤＥは、アルミニウム酸化物（Ａｌ_２Ｏ_３）以外に、他の高バンドギャップ物質としてシリコン酸化物（ＳｉＯ_２）を含むこともできる。誘電層ＤＥは、高バンドギャップ物質を含むことにより、漏れ電流が抑制され得る。高バンドギャップ物質は、高誘電率物質より薄いことができる。他の実施形態において、誘電層ＤＥは、高誘電率物質と高バンドギャップ物質とが交互に積層されたラミネート構造（Ｌａｍｉｎａｔｅｄ ｓｔｒｕｃｔｕｒｅ）を備えることができる。例えば、誘電層ＤＥは、ＺＡＺＡ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２／Ａｌ_２Ｏ_３）スタック、ＺＡＺＡＺ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２）スタック、ＨＡＨＡ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２／Ａｌ_２Ｏ_３）スタック、またはＨＡＨＡＨ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２）スタックを備えることができる。上記のようなラミネート構造において、アルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）より薄いことができる。

【0033】

他の実施形態において、誘電層ＤＥは、ジルコニウム酸化物、ハフニウム酸化物、アルミニウム酸化物を含むスタック構造、ラミネート構造、または相互ミキシング構造を備えることができる。

【0034】

他の実施形態において、第１の電極ＳＮと誘電層ＤＥとの間に漏れ電流改善のための界面制御層がさらに形成されることができる。界面制御層は、チタニウム酸化物（ＴｉＯ_２）、タンタル酸化物（Ｔａ_２Ｏ_５）、またはニオブ酸化物（Ｎｂ_２Ｏ_５）を含むことができる。界面制御層は、第２の電極ＰＮと誘電層ＤＥとの間にも形成されることができる。

【0035】

データ格納要素ＣＡＰは、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを備えることができる。第１の電極ＳＮ及び第２の電極ＰＮは、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅ ｍａｔｅｒｉａｌ）を含むことができる。

【0036】

データ格納要素ＣＡＰは、他のデータ格納物質に代替されることもできる。例えば、データ格納物質は、相変換物質、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）、または可変抵抗物質であることができる。

【0037】

垂直導電ラインＢＬと水平導電ラインＤＷＬとの間に第１のキャッピング層ＢＣが位置しうる。水平導電ラインＤＷＬと第１の電極ＳＮとの間に第２のキャッピング層ＣＣが位置しうる。第１及び第２のキャッピング層ＢＣ、ＣＣは、絶縁物質を含むことができる。第１及び第２のキャッピング層ＢＣ、ＣＣは、シリコン酸化物、シリコン窒化物、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＯＮ、またはこれらの組み合わせを含むことができる。第２のキャッピング層ＣＣは、第１のライナーＬ１及び第２のライナーＬ２のスタックを備えることができる。第１のライナーＬ１は、シリコン酸化物であることができ、第２のライナーＬ２は、シリコン窒化物であることができる。第２のライナーＬ２は、第１のライナーＬ１と第１の電極ＳＮとの間に位置することができる。第１のライナーＬ１は、第２のライナーＬ２に接触する内側面を備えることができる。

【0038】

図１～図２Ｂを再度参照してデータ格納要素ＣＡＰを詳細に説明すれば、次のとおりである。

【0039】

データ格納要素ＣＡＰの第１の電極ＳＮは、ハイブリッドシリンダー構造であることができる。例えば、第１の電極ＳＮは、第１のシリンダーＳＮＵ、第２のシリンダーＳＮＬ、及び連結部ＳＮＭを備えることができる。連結部ＳＮＭは、第１のシリンダーＳＮＵと第２のシリンダーＳＮＬとの間に位置することができる。第１のシリンダーＳＮＵ、第２のシリンダーＳＮＬ、及び連結部ＳＮＭは、一体型構造であることができ、これにより、第１の電極ＳＮは、マージドダブルシリンダー（Ｍｅｒｇｅｄ ｄｏｕｂｌｅ ｃｙｌｉｎｄｅｒ）構造であることができる。

【0040】

第１のシリンダーＳＮＵは、第２のドープド領域ＤＲの上部面に接続されることができ、第２のシリンダーＳＮＬは、第２のドープド領域ＤＲの下部面に接続されることができる。第１のシリンダーＳＮＵと第２のシリンダーＳＮＬとの間に第２のドープド領域ＤＲが位置しうる。

【0041】

第１及び第２のシリンダーＳＮＵ、ＳＮＬの水平配向長さＨ２と第２のドープド領域ＤＲの突出部ＤＲ２の水平配向長さＨ１１とは同一であることができる。他の実施形態において、第１及び第２のシリンダーＳＮＵ、ＳＮＬの水平配向長さＨ２は、第２のドープド領域ＤＲの突出部ＤＲ２の水平配向長さＨ１１より小さいことができる。他の実施形態において、第１及び第２のシリンダーＳＮＵ、ＳＮＬの水平配向長さＨ２は、第２のドープド領域ＤＲの突出部ＤＲ２の水平配向長さＨ１１より大きいことができる。ここで、水平配向長さは、第２の方向Ｄ２に沿った水平長さを称することができる。

【0042】

第１のシリンダーＳＮＵは、最上位レベル外側面Ｕ１及び第１の内側面Ｕ２を備えることができ、第２のシリンダーＳＮＬは、最下位レベル外側面Ｌ１及び第２の内側面Ｌ２を備えることができる。連結部ＳＮＭは、第１の内側面Ｕ２と第２の内側面Ｌ２との間に配置されることができる。最上位レベル外側面Ｕ１は、最下位レベル外側面Ｌ１より高いレベルに配置されることができ、第１の内側面Ｕ２は、第２の内側面Ｌ２より高いレベルに配置されることができる。連結部ＳＮＭ、第１の内側面Ｕ２、及び第２の内側面Ｌ２は、第２のドープド領域ＤＲの突出部ＤＲ２に接触される第１の電極ＳＮの一部分であることができる。最上位レベル外側面Ｕ１及び最下位レベル外側面Ｌ１は、同じ水平配向長さＨ２を有することができ、最上位レベル外側面Ｕ１及び最下位レベル外側面Ｌ１の水平配向長さＨ２は、第２のドープド領域ＤＲの突出部ＤＲ２の水平配向長さＨ１１より大きいことができる。

【0043】

第２の電極ＰＮは、電極ボディＰＮＢ及び電極ボディＰＮＢから拡張された拡張部Ｎ１、Ｎ２、Ｎ３を備えることができる。電極ボディＰＮＢは、拡張部Ｎ１、Ｎ２、Ｎ３に共通に接続されることができる。電極ボディＰＮＢと拡張部Ｎ１、Ｎ２、Ｎ３とは、一体型構造であることができる。拡張部Ｎ１、Ｎ２、Ｎ３は、第１の拡張部Ｎ１、第２の拡張部Ｎ２、及び第３の拡張部Ｎ３を備えることができる。第１の拡張部Ｎ１は、第１及び第２のシリンダーＳＮＵ、ＳＮＬの内側上部に配置されることができる。第２の拡張部Ｎ２は、第１の電極ＳＮの最上位レベル外側面上部に配置されることができ、第３の拡張部Ｎ３は、第１の電極ＳＮの最下位レベル外側面下部に配置されることができる。図１を再度参照すれば、第２の電極ＰＮは、水平レベル拡張部Ｎ４をさらに備えることができる。

【0044】

データ格納要素ＣＡＰの第２の電極ＰＮは、相互マージされることができる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、１つの水平導電ラインＤＷＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、互いに異なる垂直導電ラインＢＬに接続されることができる。第１の方向Ｄ１に沿って積層されたスイッチング要素ＴＲは、１つの垂直導電ラインＢＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲは、１つの水平導電ラインＤＷＬを共有できる。

【0045】

下部構造物ＬＳは、半導体基板または周辺回路部を備えることができる。下部構造物ＬＳは、メモリセルアレイＭＣＡより低いレベルに配置されることができる。これをＣＯＰ（Ｃｅｌｌ ｏｖｅｒ ＰＥＲＩ）構造と称することができる。周辺回路部は、メモリセルアレイＭＣＡを駆動させるための少なくとも１つ以上の制御回路を備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、Ｎ－チャネルトランジスタ、Ｐ－チャネルトランジスタ、ＣＭＯＳ回路、またはこれらの組み合わせを含むことができる。周辺回路部の少なくとも１つ以上の制御回路は、アドレスデコーダ回路、読み出し回路、書き込み回路などを備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、プラナチャネルトランジスタ（Ｐｌａｎａｒ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、リセスチャネルトランジスタ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、埋め込みゲートトランジスタ（Ｂｕｒｉｅｄ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、フィンチャネルトランジスタ（Ｆｉｎ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）などを備えることができる。

【0046】

例えば、周辺回路部は、サブワードラインドライバ及びセンスアンプを備えることができる。水平導電ラインＤＷＬは、サブワードラインドライバに接続されることができる。垂直導電ラインＢＬは、センスアンプに接続されることができる。

【0047】

他の実施形態において、メモリセルアレイＭＣＡより高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩ ｏｖｅｒ Ｃｅｌｌ）構造と称することができる。

【0048】

上述したところによれば、本実施形態に係るメモリセルＭＣは、データ格納要素ＣＡＰの第１の電極ＳＮが第１のシリンダーＳＮＵ及び第２のシリンダーＳＮＬを備えるハイブリッドシリンダー構造を備えることができる。ハイブリッドシリンダー構造の第１の電極ＳＮを形成するので、シリンダーの長さ増加なしにデータ格納要素ＣＡＰの格納容量を増大させることができる。

【0049】

付け加えると、第１のシリンダーＳＮＵ及び第２のシリンダーＳＮＬを形成すれば、１つのメモリセルＭＣ当たり２個のシリンダーを形成するダブルシリンダー（Ｄｏｕｂｌｅ ｃｙｌｉｎｄｅｒ）構造になるので、第１の電極ＳＮの表面積を増加させて、データ格納要素ＣＡＰの格納容量を増大させることができる。

【0050】

水平層ＨＬの突出された部分、すなわち、第２のドープド領域ＤＲの上部面及び下部面に接触するように第１の電極ＳＮを形成するので、データ格納要素ＣＡＰの格納容量をさらに増加させることができる。

【0051】

図３～図１９は、実施形態等に係る半導体装置を製造する方法の一例を説明するための図面等である。

【0052】

図３に示されたように、下部構造物ＬＳ上部にスタックボディＳＢが形成され得る。スタックボディＳＢは、第１の絶縁層１１、第１の犠牲層１２、半導体層１３、第２の犠牲層１４、及び第２の絶縁層１５の順に積層されることができる。第１の絶縁層１１及び第２の絶縁層１５のセル絶縁層（または、セル分離層）として、絶縁物質、例えば、シリコン酸化物を含むことができる。第１の犠牲層１２及び第２の犠牲層１４は、絶縁物質、例えば、シリコン窒化物を含むことができる。半導体層１３は、ポリシリコン、単結晶シリコン、または酸化物半導体を含むことができる。スタックボディＳＢは、ＯＮＳＮＯ（Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｓｉｌｉｃｏｎ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ）スタックを備えることができる。他の実施形態において、ＯＮＳＮＯスタックを形成するために、エピタキシャル成長を利用して複数のＳｉＧｅ／Ｓｉスタックを形成するステップ及び複数のＳｉＧｅ／ＳｉスタックをＯＮＳＮＯスタックに置換するステップを備えることができる。複数のＳｉＧｅ／Ｓｉスタックは、第１のＳｉＧｅ／Ｓｉ／ＳｉＧｅスタック、単結晶シリコン層、及び第２のＳｉＧｅ／Ｓｉ／ＳｉＧｅスタックを備えることができ、第１及び第２のＳｉＧｅ／Ｓｉ／ＳｉＧｅスタックを各々第１及び第２のＯＮ（Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ）スタックに置換し、単結晶シリコン層をシンニング（ｔｈｉｎｎｉｎｇ）処理することができる。置換された第１のＯＮスタックは、第１の絶縁層１１及び第１の犠牲層１２のスタックを備えることができ、置換された第２のＯＮスタックは、第２の犠牲層１４及び第２の絶縁層１５のスタックを備えることができ、シンニングされた単結晶シリコン層は、半導体層１３を備えることができる。

【0053】

図４に示されたように、スタックボディＳＢの一部分をエッチングして第１のオープニング１６を形成できる。第１のオープニング１６は、下部構造物ＬＳの表面から垂直に延びることができる。

【0054】

次に、第１のオープニング１６により第１及び第２の犠牲層１２、１４を選択的に除去することができる。これにより、半導体層１３の第１の部分Ｐ１の上部面と下部面を露出させる犠牲層レベルリセス１２Ｒ、１４Ｒが形成され得る。

【0055】

図５に示されたように、犠牲層レベルリセス１２Ｒ、１４Ｒを満たすキャッピング物質を形成できる。キャッピング物質は、第１のライナー層１７と第２のライナー層１８とを備えることができる。まず、犠牲層レベルリセス１２Ｒ、１４Ｒ上にコンフォーマルに第１のライナー層１７を形成でき、次に、第１のライナー層１７上に第２のライナー層１８を形成できる。第１のライナー層１７は、シリコン酸化物を含むことができ、第２のライナー層１８は、シリコン窒化物を含むことができる。第２のライナー層１８は、第１のライナー層１７上で犠牲層レベルリセス１２Ｒ、１４Ｒを満たすことができる。

【0056】

次に、第２のライナー層１８上にギャップフィル犠牲層１９を形成できる。ギャップフィル犠牲層１９は、シリコン酸化物、シリコン窒化物、非晶質カーボン、金属窒化物、またはこれらの組み合わせを含むことができる。

【0057】

図６に示されたように、スタックボディＳＢの他の部分を選択的に除去して第２のオープニング２０を形成できる。

【0058】

図７に示されたように、第２のオープニング２０を介して第１及び第２の犠牲層１２、１４を選択的に除去することができる。これにより、半導体層１３の第２の部分Ｐ２の上部面及び下部面を露出させるゲートレベルリセス２１Ａが形成され得る。

【0059】

ゲートレベルリセス２１Ａは、ダブル構造であって、ゲートレベルリセス２１Ａは、半導体層１３と第１の絶縁層１１との間に位置し、さらに、半導体層１３と第２の絶縁層１５との間に位置することができる。

【0060】

第１及び第２の犠牲層１２、１４を除去する間に、第１のライナー層１７がエッチング停止層として使用されることができる。

【0061】

図８に示されたように、半導体層１３の露出した部分上に水平絶縁層２２Ａを形成できる。水平絶縁層２２Ａは、ゲート絶縁層と称することができる。水平絶縁層２２Ａは、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。水平絶縁層２２Ａは、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。

【0062】

本実施形態において、水平絶縁層２２Ａは、蒸着工程または酸化工程により形成されることができる。本実施形態において、水平絶縁層２２Ａは、半導体層１３の第２の部分Ｐ２の表面を酸化させる酸化工程により形成されることができる。

【0063】

次に、水平絶縁層２２Ａ上でゲートレベルリセス２１Ａを満たす水平導電層２３を形成できる。水平導電層２３は、低仕事関数物質、高仕事関数物質、またはこれらの組み合わせを含むことができる。水平導電層２３は、ポリシリコン、金属、金属窒化物、またはこれらの組み合わせを含むことができる。

【0064】

図９に示されたように、ダブル構造の水平導電ライン２３Ａ、２３Ｂを形成するために、水平導電層２３を選択的にエッチングすることができる。

【0065】

水平導電ライン２３Ａ、２３Ｂは、ポリシリコン、金属、金属窒化物、またはこれらの組み合わせを含むことができる。水平導電ライン２３Ａ、２３Ｂは、低仕事関数物質、高仕事関数物質、またはこれらの組み合わせを含むことができる。水平導電ライン２３Ａ、２３Ｂは、ゲート電極またはワードラインと称することができる。

【0066】

次に、水平導電ライン２３Ａ、２３Ｂの側面上に第１のキャッピング層２４を形成できる。第１のキャッピング層２４を形成するステップは、絶縁物質の蒸着及びエッチングを含むことができる。第１のキャッピング層２４は、シリコン酸化物、シリコン窒化物、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＯＮ、またはこれらの組み合わせを含むことができる。

【0067】

第１のキャッピング層２４を形成した後に、水平絶縁層２２Ａをエッチングして半導体層１３の側面を露出させることができる。水平絶縁層２２Ａのエッチングにより半導体層１３と水平導電ライン２３Ａ、２３Ｂとの間にゲート絶縁層２２が形成され得る。

【0068】

図１０に示されたように、半導体層１３の第２の部分Ｐ２に接続される垂直導電ライン２６を形成できる。垂直導電ライン２６は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。

【0069】

垂直導電ライン２６を形成する前に、半導体層１３の第２の部分Ｐ２に第１のドープド領域２５を形成できる。第１のドープド領域２５は、不純物のドーピング工程を利用して形成することができる。他の実施形態において、第１のドープド領域２５を形成するステップは、不純物がドーピングされたドープドポリシリコン蒸着ステップ、後続熱処理ステップ、及びドープドポリシリコン除去ステップにより形成されることができる。後続熱処理ステップによりドープドポリシリコンから不純物が拡散されて第１のドープド領域２５が形成され得る。第１のドープド領域２５は、第１のソース／ドレイン領域と称することができる。

【0070】

図１１及び図１２に示されたように、第２のキャッピング層２７を形成するために、第１及び第２のライナー層１７、１８を選択的にリセスさせることができる。第２のキャッピング層２７は、第１のライナー１７Ａ及び第２のライナー１８Ａを備えることができる。第１のライナー１７Ａは、第１のライナー層１７のリセスにより形成されることができ、第２のライナー１８Ａは、第２のライナー層１８のリセスにより形成されることができる。例えば、第２のライナー層１８を水平にリセスさせた後に、第１のライナー層１７を水平にリセスさせることができる。

【0071】

第２のライナー１８Ａは、第１のライナー１７Ａにより非－カバーリングされる側面を備えることができる。

【0072】

第１及び第２のライナー１７Ａ、１８Ａを形成することにより、半導体層１３の第１の部分Ｐ１が部分的に露出しうる。第１及び第２のライナー１７Ａ、１８Ａを形成した後に、半導体層１３の第１の部分Ｐ１を露出させる一対の電極レベルリセス２７Ｒが形成され得る。半導体層１３の第１の部分Ｐ１は、突出部形状であることができる。

【0073】

図１３に示されたように、電極レベルリセス２７Ｒにより露出した半導体層１３の第１の部分Ｐ１をシンニング処理することができる。これにより、半導体層１３は、薄くなった第１の部分Ｐ１１を備えることができる。以下、半導体層１３の薄くなった第１の部分Ｐ１１を「シンド半導体層（ｔｈｉｎｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）Ｐ１１」と略称する。

【0074】

図１４に示されたように、一対の電極レベルリセス２７Ｒ及びシンド半導体層Ｐ１１上に犠牲ドープド物質２８が形成され得る。犠牲ドープド物質２８は、シンド半導体層Ｐ１１をカバーリングできる。犠牲ドープド物質２８は、不純物を含むことができる。例えば、犠牲ドープド物質２８は、ドープドポリシリコンを含むことができる。

【0075】

次に、犠牲ドープド物質２８から不純物を拡散させて、シンド半導体層Ｐ１１内に第２のドープド領域２９を形成できる。第１のドープド領域２５と第２のドープド領域２９との間にチャネルＣＨが画定され得る。半導体層１３は、水平層ＨＬになることができ、水平層ＨＬは、第１のドープド領域２５、第２のドープド領域２９、及び第１のドープド領域２５と第２のドープド領域２９との間のチャネルＣＨを備えることができる。

【0076】

第２のドープド領域２９は、ボディ部（Ｂｏｄｙ ｐｏｒｔｉｏｎ）２９Ａ及び突出部２９Ｂを備えることができる。第２のドープド領域２９のボディ部２９Ａは、チャネルＣＨ及び第２のキャッピング層２７に直接接触することができ、第２のドープド領域２９の突出部２９Ｂは、ボディ部２９Ａから水平に延びることができる。第２のドープド領域２９の突出部２９Ｂは、シンド半導体層Ｐ１１に形成されることができる。

【0077】

図１５に示されたように、犠牲ドープド物質２８を除去できる。

【0078】

犠牲ドープド物質２８を除去した後に、一対のキャッピング層レベルリセス３０Ａ、３０Ｂが形成され得る。一対のキャッピング層レベルリセス３０Ａ、３０Ｂにより第２のドープド領域２９の一部分が露出しうる。キャッピング層レベルリセス３０Ａ、３０Ｂは、上位キャッピング層レベルリセス３０Ａと下位キャッピング層レベルリセス３０Ｂとを備えることができる。上位キャッピング層レベルリセス３０Ａと下位キャッピング層レベルリセス３０Ｂとの間に第２のドープド領域２９が位置しうる。上位キャッピング層レベルリセス３０Ａは、水平層ＨＬの第２のドープド領域２９と第２の絶縁層１５との間に配置されることができる。下位キャッピング層レベルリセス３０Ｂは、水平層ＨＬの第２のドープド領域２９と第１の絶縁層１１との間に配置されることができる。

【0079】

キャッピング層レベルリセス３０Ａ、３０Ｂの垂直高さＨ１は、第２のキャッピング層２７の垂直高さＨ２より大きいことができる。

【0080】

図１６に示されたように、一対のキャッピング層レベルリセス３０Ａ、３０Ｂ上に電極物質３１Ａをコンフォーマルに形成することができる。電極物質３１Ａ上に、エッチストッパ３２を形成できる。エッチストッパ３２は、電極物質３１Ａ上で一対のキャッピング層レベルリセス３０Ａ、３０Ｂを満たすことができる。エッチストッパ３２は、シリコン酸化物を含むことができる。電極物質３１Ａは、チタニウム窒化物のような金属－ベース物質を含むことができる。

【0081】

電極物質３１Ａは、非－カッティング部Ｅ１及び複数のカッティング予定部Ｅ２、Ｅ３を備えることができる。非－カッティング部Ｅ１は、後続エッチング工程から保護される部分を称することができ、カッティング予定部Ｅ２、Ｅ３は、後続エッチング工程により除去される部分を称することができる。非－カッティング部は、エッチストッパ３２によりフリーカバーリング（Ｆｕｌｌｙ ｃｏｖｅｒｉｎｇ）されることができ、カッティング予定部Ｅ２、Ｅ３は、エッチストッパ３２により非－カバーリングされることができる。非－カッティング部は、第２のドープド領域２９の突出部２９Ｂの一側面をカバーリングできる。

【0082】

図１７に示されたように、エッチストッパ３２をバリアとして電極物質３１Ａを選択的にエッチングすることができ、これにより、第１の電極３１が形成され得る。第１の電極３１は、ハイブリッドシリンダー形状であることができる。ハイブリッドシリンダー形状は、複数のシリンダーがマージされた構造を称することができる。例えば、第１の電極３１は、第１のシリンダー３１Ｕ、第２のシリンダー３１Ｌ、及び第１のシリンダー３１Ｕと第２のシリンダー３１Ｌとの間の連結部３１Ｍを備えることができる。第１及び第２のシリンダー３１Ｕ、３１Ｌは、水平層ＨＬの第２のドープド領域２９に電気的に接続されることができる。第１のシリンダー３１Ｕと第２のシリンダー３１Ｌとは、連結部３１Ｍを介して相互電気的に接続されることができる。第２のドープド領域２９の上部表面上に第１のシリンダー３１Ｕが配置され得るし、第２のドープド領域２９の下部面上に第２のシリンダー３１Ｌが配置され得るし、第２のドープド領域２９の一側面上に連結部３１Ｍが配置され得る。第２のドープド領域２９の突出部２９Ｂの上部表面上に第１のシリンダー３１Ｕが配置され得るし、第２のドープド領域２９の突出部２９Ｂの下部面上に第２のシリンダー３１Ｌが配置され得るし、第２のドープド領域２９の突出部２９Ｂの一側面上に連結部３１Ｍが配置され得る。連結部３１Ｍは、エッチストッパ３２によりカバーリングされることができる。第１のシリンダー３１Ｕの内側面及び第２のシリンダー３１Ｌの内側面は、エッチストッパ３２によりカバーリングされることができる。第１のシリンダー３１Ｕの外側面及び第２のシリンダー３１Ｌの外側面は、第２のキャッピング層２７に接触することができる。

【0083】

図１８に示されたように、エッチストッパ３２を除去でき、続けて第１の絶縁層１１及び第２の絶縁層１５を各々部分的にリセス（図面符号１１Ｒ、１５Ｒ参照）させることができる。これにより、第１の絶縁層１１の部分リセス１１Ｒにより第１の電極３１の最下位レベル外側面３１Ｌ’が露出しうるし、第２の絶縁層１５の部分リセス１５Ｒにより第１の電極３１の最上位レベル外側面３１Ｕ’が露出しうる。エッチストッパ３２を除去することにより、第１の電極３１の内側面３１Ｕ’’、３１Ｌ’’が露出しうる。例えば、第１のシリンダー３１Ｕの内側面３１Ｕ’’及び第２のシリンダー３１Ｌの内側面３１Ｌ’’が露出しうる。

【0084】

上述したような一連の工程により、水平層ＨＬの第２のドープド領域２９に接続されるハイブリッドシリンダー形状の第１の電極３１が形成され得る。第１の電極３１は、第１のシリンダー３１Ｕ、第２のシリンダー３１Ｌ、及び第１のシリンダー３１Ｕと第２のシリンダー３１Ｌとの間の連結部３１Ｍを備えることができる。第１の電極３１は、最下位レベル外側面３１Ｌ’、最上位レベル外側面３１Ｕ’、及び内側面３１Ｕ’’、３１Ｌ’’をさらに備えることができる。第１の電極３１のハイブリッドシリンダー形状は、ダブルシリンダー構造と称することもできる。

【0085】

図１９に示されたように、第１の電極３１上に誘電層３３及び第２の電極３４を順次形成できる。第１の電極３１、誘電層３３、及び第２の電極３４は、１つのデータ格納要素ＣＡＰを構成できる。

【0086】

第２の電極３４は、電極ボディＰＮＢ及び電極ボディＰＮＢから拡張された拡張部Ｎ１、Ｎ２、Ｎ３を備えることができる。電極ボディＰＮＢは、拡張部Ｎ１、Ｎ２、Ｎ３に共通に接続されることができる。電極ボディＰＮＢと拡張部Ｎ１、Ｎ２、Ｎ３とは、一体型構造であることができる。拡張部Ｎ１、Ｎ２、Ｎ３は、第１の拡張部Ｎ１、第２の拡張部Ｎ２、及び第３の拡張部Ｎ３を備えることができる。第１の拡張部Ｎ１は、第１及び第２のシリンダー３１Ｕ、３１Ｌの内側上部に配置されることができる。第２の拡張部Ｎ２は、第１の電極３１の最上位レベル外側面上部に配置されることができ、第３の拡張部Ｎ３は、第１の電極３１の最下位レベル外側面下部に配置されることができる。

【0087】

図２０は、他の実施形態に係るメモリセルの概略的な断面図である。

【0088】

図２０のメモリセル２００は、図２Ａ及び図２ＢのメモリセルＭＣと同一であることができる。オミックコンタクトＯＭを除いた残りの重複する構成要素についての詳細な説明は、図２Ａ及び図２Ｂによる説明を参照する。

【0089】

図２０に示すように、オミックコンタクトＯＭは、第１の電極ＳＮと第２のドープド領域ＤＲとの間に配置されることができる。オミックコンタクトＯＭは、金属ベース物質、例えば、金属シリサイドを含むことができる。第２のドープド領域ＤＲが突出された形状であり、第２のドープド領域ＤＲの突出された長さの分だけオミックコンタクトＯＭが形成される面積が増加するので、コンタクト抵抗を改善できる。

【0090】

前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者にとって明らかであろう。

【符号の説明】

【0091】

ＤＷＬ 水平導電ライン
ＨＬ 水平層
ＧＤ 水平絶縁層
ＣＨ チャネル
ＳＲ 第１のドープド領域
ＤＲ 第２のドープド領域
ＢＬ 垂直導電ライン
ＴＲ スイッチング要素
ＣＡＰ データ格納要素
ＳＮ 第１の電極
ＤＥ 誘電層
ＰＮ 第２の電極
ＷＬ１ 第１の水平導電ライン
ＷＬ２ 第２の水平導電ライン
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
ＳＮＵ、ＳＮＬ 第１、２のシリンダー
ＳＮＭ 連結部
ＢＣ 第１のキャッピング層
ＣＣ 第２のキャッピング層

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】