特開2024-9755 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ 台湾積體電路製造股▲ふん▼有限公司の特許一覧

特開2024-9755高速読み出しイメージセンサ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1A
1B
2
3
4
5
6
7
8
9
10A
10B
11A
11B
12A
12B
13A
13B
14A
14B
15

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024009755

(43)【公開日】2024-01-23

(54)【発明の名称】高速読み出しイメージセンサ

(51)【国際特許分類】

H01L 27/146 20060101AFI20240116BHJP

H01L 21/3205 20060101ALI20240116BHJP

【ＦＩ】

H01L27/146 D

H01L27/146 F

H01L21/88 J

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023081937

(22)【出願日】2023-05-18

(31)【優先権主張番号】63/359,981

(32)【優先日】2022-07-11

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/431,059

(32)【優先日】2022-12-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/149,746

(32)【優先日】2023-01-04

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】ＴａｉｗａｎＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｎｕｆａｃｔｕｒｉｎｇＣｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８，Ｌｉ－ＨｓｉｎＲｄ．６，ＨｓｉｎｃｈｕＳｃｉｅｎｃｅＰａｒｋ，Ｈｓｉｎｃｈｕ，ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村光嗣

(74)【代理人】

【識別番号】100164448

【弁理士】

【氏名又は名称】山口雄輔

(72)【発明者】

【氏名】鍾積賢

(72)【発明者】

【氏名】王子睿

(72)【発明者】

【氏名】王銓中

(72)【発明者】

【氏名】楊敦年

(72)【発明者】

【氏名】葉尚府

(72)【発明者】

【氏名】許慈軒

【テーマコード（参考）】

4M118

5F033

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118BA19

4M118CA03

4M118CA22

4M118DD04

4M118EA14

4M118EA18

4M118FA27

4M118FA33

4M118GA02

4M118HA25

4M118HA30

4M118HA33

5F033HH08

5F033HH11

5F033HH13

5F033HH19

5F033JJ04

5F033JJ07

5F033JJ08

5F033JJ11

5F033JJ13

5F033JJ14

5F033JJ19

5F033KK08

5F033KK11

5F033KK13

5F033KK19

5F033MM30

5F033PP06

5F033PP14

5F033PP15

5F033PP27

5F033PP28

5F033QQ09

5F033QQ11

5F033QQ13

5F033QQ19

5F033QQ48

5F033RR03

5F033RR04

5F033SS07

5F033SS11

5F033SS21

5F033VV00

5F033WW01

5F033XX27

(57)【要約】（修正有）

【課題】高速読み出しイメージセンサを提供する。
【解決手段】イメージセンサは、第１チップ１０２及び第３チップ１０６に接合された第２チップ１０４を含む。第２チップは、半導体基板１１７及び第１、第３トランジスタセル１１８ａ、１１８ｃを含み、第３トランジスタセルは、第１トランジスタセルから横方向に間隔を空けて配置される。第１貫通基板ビア（ＴＳＶ）１３６ａ及び第３ＴＳＶ１３６ｃは、それぞれ半導体基板を通って垂直に延伸する。第１、第３トランジスタセルは、それぞれ第１、第３ＴＳＶに電気的に結合される。第３チップは、第１、第３ＴＳＶに電気的に結合された第１読み出し回路１４２ａを含む。第１読み出し回路は、第１、第３ＴＳＶの間に横方向に配置され、第１トランジスタセルから第１光検出器セル１０８ａの光検出器に蓄積された電荷の数に対応する第１信号を受信する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１チップと、
第２チップと、
を含み、
前記第１チップが、
第１側および前記第１側の反対側にある第２側を有する第１半導体基板と、
トランジスタセルアレイ内に配置され、前記第１半導体基板の前記第１側に沿って配置された第１の複数のトランジスタを含み、第１光検出器セルを操作するように構成された第１トランジスタセル、および前記トランジスタセルアレイ内に配置され、前記第１半導体基板の前記第１側に沿って配置された第２の複数のトランジスタを含み、第２光検出器セルを操作するように構成され、前記第１トランジスタセルから横方向に間隔を空けて配置された第２トランジスタセルと、
前記第１半導体基板を通って垂直に延伸し、前記第１光検出器セルの光検出器に蓄積された電荷の数に対応する第１信号を提供するように構成された前記第１トランジスタセルが電気的に結合された第１貫通基板ビア（ＴＳＶ）と、
前記第１半導体基板を通って垂直に延伸し、前記第２光検出器セルの光検出器に蓄積された電荷の数に対応する第２信号を提供するように構成された前記第２トランジスタセルが電気的に結合された第２ＴＳＶと、
を含み、
前記第２チップが、
前記第２チップが前記第１チップに接合された第２半導体基板と、
前記第１半導体基板と前記第２半導体基板の間に垂直に配置され、前記第１半導体基板の前記第１側が前記第１半導体基板の前記第２側と前記第２半導体基板の間に垂直に配置された第１層間絶縁膜（ＩＬＤ）構造と、
前記第１ＴＳＶおよび前記第２ＴＳＶに電気的に結合され、少なくとも部分的に、前記第１ＴＳＶと前記第２ＴＳＶの間に横方向に配置された第１読み出し回路と、
を含むイメージセンサ。

【請求項2】

前記第１読み出し回路が、前記第２チップ内にある第１部分、および前記第２チップに接合された第３チップ内にある第２部分を含む請求項１に記載のイメージセンサ。

【請求項3】

前記第１読み出し回路が、前記第２半導体基板上に配置された１つまたはそれ以上の第１読み出しデバイスを含む増幅器回路を含む請求項１に記載のイメージセンサ。

【請求項4】

前記１つまたはそれ以上の第１読み出しデバイスが、前記第１ＴＳＶと前記第２ＴＳＶの間に横方向に配置された請求項３に記載のイメージセンサ。

【請求項5】

前記第１トランジスタセルが、第１選択トランジスタを含み、
前記第１選択トランジスタのソース／ドレイン領域が、前記第１ＴＳＶに電気的に結合され、
前記第２トランジスタセルが、第２選択トランジスタを含み、
前記第２選択トランジスタのソース／ドレイン領域が、前記第２ＴＳＶに電気的に結合された請求項１に記載のイメージセンサ。

【請求項6】

前記第１ＴＳＶが、前記第１トランジスタセルおよび前記第２トランジスタセルから少なくとも約０．１μｍの間隔を空けて横方向に配置され、
前記第２ＴＳＶが、前記第１トランジスタセルおよび前記第２トランジスタセルから少なくとも約０．１μｍの間隔を空けて横方向に配置された請求項１に記載のイメージセンサ。

【請求項7】

第３チップをさらに含み、前記第３チップが、
前記第３チップが第１チップに接合された第３半導体基板を含み、前記第１光検出器セルの前記光検出器および前記第２光検出器セルの前記光検出器が、いずれも前記第３半導体基板内に配置され、前記第１チップが、前記第２チップと第３チップの間に垂直に配置された請求項１に記載のイメージセンサ。

【請求項8】

【請求項9】

前記第１トランジスタセルが、前記第２トランジスタセルに隣接する請求項８に記載のイメージセンサ。

【請求項10】

前記第１トランジスタセルが、前記複数のトランジスタセルのうち前記第１列に配置された任意の他のトランジスタセルよりも前記第２トランジスタセルから遠くに間隔を空けて配置された請求項８に記載のイメージセンサ。

【請求項11】

前記第１読み出し回路が、前記第１トランジスタセルから第１距離だけ横方向に間隔を空けて配置され、
前記第１読み出し回路が、前記第２トランジスタセルから第２距離だけ横方向に間隔を空けて配置され、
前記第１距離が、前記第２距離とほぼ同じである請求項８に記載のイメージセンサ。

【請求項12】

前記第２チップが、前記第２ＴＳＶに電気的に結合された第２読み出し回路を含み、
前記第２読み出し回路が、前記第２信号を受信するように構成され、
前記第２読み出し回路が、前記第１読み出し回路から横方向に間隔を空けて配置された請求項１に記載のイメージセンサ。

【請求項13】

前記トランジスタセルアレイが、複数のトランジスタセルを含み、
前記トランジスタセルアレイが、複数の行および複数の列を含み、
前記第１トランジスタセルが、前記複数のトランジスタセルのうちの１つのトランジスタセルであり、
前記第２トランジスタセルが、前記複数のトランジスタセルのうちの別のトランジスタセルであり、
前記複数のトランジスタセルが、第３トランジスタセルを含み、
前記複数のトランジスタセルが、第４トランジスタセルを含み、
前記第１トランジスタセル、前記第２トランジスタセル、前記第３トランジスタセル、および前記第４トランジスタセルのそれぞれが、前記複数の列のうちの第１列に配置され、
前記第３トランジスタセルが、前記複数のトランジスタセルのうち前記第１列に配置された任意の他のトランジスタセルよりも前記第４トランジスタセルから遠くに間隔を空けて配置され、
前記第１読み出し回路および前記第２読み出し回路が、いずれも前記第３トランジスタセルと前記第４トランジスタセルの間に横方向に配置された請求項１２に記載のイメージセンサ。

【請求項14】

トランジスタセルアレイの行および列内に配置された複数のトランジスタセルを含み、前記複数のトランジスタセルがそれぞれ光検出器セルを操作するように構成された複数のトランジスタを含む第１チップと、
複数の読み出し回路を含む第２チップと、
前記第１チップを通って延伸する複数の貫通基板ビア（ＴＳＶ）と、
を含み、
前記複数のＴＳＶが、
前記トランジスタセルアレイの第１行内に配置され、前記第１行内にある第１グループの前記複数のトランジスタセルを前記複数の読み出し回路のうちの１つまたはそれ以上の第１読み出し回路に電気的に結合するように構成された第１グループの複数のＴＳＶと、
前記トランジスタセルアレイの第２行内に配置され、前記第２行内にある第２グループの前記複数のトランジスタセルを前記複数の読み出し回路のうちの１つまたはそれ以上の第２読み出し回路に電気的に結合するように構成された第２グループの複数のＴＳＶと、
を含むイメージセンサ。

【請求項15】

前記複数のトランジスタセルが、
第１半導体基板内に配置された第１分離構造を含む第１トランジスタセルと、
前記第１半導体基板内に配置された第２分離構造を含む第２トランジスタセルと、
を含み、
前記第１分離構造の側壁が、前記第２分離構造の側壁と向かい合い、
前記第１分離構造の前記側壁および前記第２分離構造の前記側壁が、少なくとも部分的に、前記第１のチップの第１領域の周囲を定義し、前記複数の読み出し回路のうちの少なくとも１つが、前記第１チップの前記第１領域の前記周囲内に配置された請求項１４に記載のイメージセンサ。

【請求項16】

前記複数のトランジスタセルのそれぞれが、前記複数のＴＳＶのうちの個別のＴＳＶを介して、前記複数の読み出し回路のうちの個別の読み出し回路に結合された請求項１４に記載のイメージセンサ。

【請求項17】

前記第２チップ内にある前記複数の読み出し回路の数が、前記複数のＴＳＶの数と等しい請求項１６に記載のイメージセンサ。

【請求項18】

第３チップをさらに含み、
前記第３チップが、
前記第３チップが前記第１チップに接合された第３半導体基板を含み、前記第１光検出器セルのうちの光検出器が、前記第３半導体基板内に配置され、前記第１チップが、前記第２チップと前記第３チップの間に垂直に配置された請求項１６に記載のイメージセンサ。

【請求項19】

第１チップを形成することと、
前記第１チップに第２チップを接合することと、
を含み、
前記１チップを形成することをさらに、
第１半導体基板上に配置された第１のトランジスタセルと、
前記第１半導体基板上に配置され、前記第１トランジスタセルから横方向に間隔を空けて配置された第２トランジスタセルと、
前記第１半導体構造の第１側に沿って配置された第１層間絶縁膜（ＩＬＤ）構造と、
前記第１トランジスタセルおよび前記第２トランジスタセルがいずれも電気的に結合された導電性ワイヤと、
を含むワークピースを受け取ることと、
前記第１半導体基板内および前記第１ＩＬＤ構造内に、前記第１トランジスタセルと前記第２トランジスタセルの間に横方向に配置された前記導電性ワイヤの一部を露出する開口を形成することと、
前記開口内に、前記導電性ワイヤに電気的に結合されて形成された貫通基板ビア（ＴＳＶ）を形成することと、
を含み、
その中に、前記第２チップが、第２半導体基板および第２ＩＬＤ構造を含み、
前記第２チップが、増幅回路を含む読み出し回路を含み、
前記第２チップが、前記増幅回路に電気的に結合された第１接合パッドを含み、
前記第２チップが、前記第１半導体基板が前記第２ＩＬＤ構造と前記第１ＩＬＤ構造の間に垂直に配置されるように前記第１チップに接合され、
前記第２チップが、前記ＴＳＶが前記第１接合パッドに電気的に結合されるように前記第１チップに接合されたイメージセンサの形成方法。

【請求項20】

前記第１チップを形成することが、前記第１半導体基板の第２側に沿って誘電体構造を形成することを含み、前記第１半導体基板の前記第２側が、前記第１半導体基板の前記第１側の反対側にあり、
前記第１チップを形成することが、さらに、前記誘電体構造内に第２接合パッドを形成することを含み、
前記第２チップが、前記第１接合パッドが前記第２接合パッドに接合されるように前記第１チップに接合された請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高速読み出しイメージセンサに関する。

【背景技術】

【0002】

現代の多くの電子機器（例えば、スマートフォン、デジタルカメラ、バイオメディカルイメージング装置、自動車イメージング装置等）は、イメージセンサを含む。イメージセンサは、入射放射線を吸収し、入射放射線に対応する電気信号を出力するように構成された１つまたはそれ以上の光検出器（例えば、フォトダイオード、フォトトランジスタ、フォトレジスタ等）を含む。イメージセンサの種類には、電荷結合素子（charge-coupled device, CCD）イメージセンサおよび相補型金属酸化膜半導体（complementary metal-oxide-semiconductor, CMOS）イメージセンサが含まれる。ＣＣＤイメージセンサに比べて、ＣＭＯＳイメージセンサは、低消費電力、小型サイズ、高速データ処理、直接データ出力、および低製造コストといった利点を有する。ＣＭＯＳイメージセンサの種類には、前面照射型（front-side illuminated, FSI）イメージセンサと裏面照射型（backside illuminated, BSI）イメージセンサが含まれる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

多くの携帯用電子機器（例カメラ、携帯電話等）は、画像を取り込むためのイメージセンサを含む。そのようなイメージセンサの一例として、第１チップ、第２チップ、および第３チップを含む相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）がある。第１チップは、複数の光検出器セルを含む。複数の光検出器セルのうちの
光検出器セルは、行と列からなる第１アレイ（例えば、１×１アレイ、２×２アレイ、１６×１６アレイ等）に配置される。各光検出器セルは、第１半導体基板（例えば、第１チップの半導体基板）内に配置された１つまたはそれ以上の光検出器と、第１半導体基板の上（on/over）に配置された１つまたはそれ以上の転送ゲートとを含む。

【0004】

第２チップの複数のトランジスタセルが導電性ワイヤに電気的に結合され、且つ複数の貫通基板ビア（through-substrate via, TSV）が第２チップの周辺領域に配置されるため、導電性ワイヤは、比較的長い（例えば、第２チップ全体で比較的長い横方向の距離を延伸する）。さらに具体的に説明すると、複数のトランジスタセルは、通常、多数のトランジスタセルを含むため、それにより、複数のトランジスタセルは、第２チップの大きな面積を占有する。さらに、複数のＴＳＶのそれぞれが（第２チップの）導電性ワイヤのうちの１つと複数の読み出し回路のうちの１つの間に電気的な接続を提供するため、導電性ワイヤが比較的長くなり、複数のトランジスタセルが複数のＴＳＶに電気的に結合されることが保証される。導電性ワイヤが比較的長く、且つ複数のＴＳＶのそれぞれが（第２チップの）導電性ワイヤのうちの１つと複数の読み出し回路のうちの１つの間に電気的な接続を提供するため、従来のイメージセンサは、比較的高いＲＣ（resistance and capacitance）遅延を有し、それにより、従来のイメージセンサの読み出し速度を遅くする可能性がある（例えば、出力信号のセトリング時間（settling time）が長い、チップ速度が低下する等）。

【課題を解決するための手段】

【0005】

本発明は、第１チップおよび第２チップを含むイメージセンサを提供する。第１チップは、第１半導体基板と、トランジスタセルアレイ内に配置された第１トランジスタセルおよび第２トランジスタセルと、第１半導体基板を通って垂直に延伸する第１ＴＳＶと、第１半導体基板を通って垂直に延伸する第２ＴＳＶとを含む。第２チップは、第２半導体基板と、第２半導体基板と第１半導体基板の間に垂直に配置された第１層間絶縁膜（interlayer dielectric, ILD）構造と、第１ＴＳＶおよび第２ＴＳＶに電気的に結合された第１読み出し回路とを含む。第１半導体基板は、第１側および第２側を有する。第１半導体基板の第２側は、第１半導体基板の第１側の反対側にある。第１トランジスタセルは、第１半導体基板の第１側に沿って配置された第１の複数のトランジスタを含む。第１トランジスタセルは、第１光検出器セルを操作するように構成される。第２トランジスタセルは、第１半導体基板の第１側に沿って配置された第２の複数のトランジスタを含む。第２トランジスタセルは、第２光検出器セルを操作するように構成される。第２トランジスタセルは、第２トランジスタセルから横方向に間隔を空けて配置される。第１トランジスタセルは、第１ＴＳＶに電気的に結合される。第１トランジスタセルは、第１光検出器セルの光検出器に蓄積された電荷の数に対応する第１信号を第１ＴＳＶに提供するように構成される。第２トランジスタセルは、第２ＴＳＶに電気的に結合される。第２トランジスタセルは、第２光検出器セルの光検出器に蓄積された電荷の数に対応する第２信号を第２ＴＳＶに提供するように構成される。第２チップは、第１チップに接合される。第１半導体基板の第１側は、第１半導体基板の第２側と第２半導体基板の間に垂直に配置される。第１読み出し回路は、少なくとも部分的に、第１ＴＳＶと第２ＴＳＶの間に横方向に配置される。

【0006】

本発明は、また、第１チップ、第２チップ、および第１チップを通って延伸する複数の貫通基板ビア（ＴＳＶ）を含むイメージセンサを提供する。第１チップは、トランジスタセルアレイの行と列内に配置された複数のトランジスタセルを含み、複数のトランジスタセルは、それぞれ光検出器セルを操作するように構成された複数のトランジスタを含む。第２チップは、複数の読み出し回路を含む。複数のＴＳＶは、第１グループの複数のＴＳＶのおよび第２グループの複数のＴＳＶを含む。第１グループの複数のＴＳＶは、トランジスタセルアレイの第１行内に配置され、第１行内にある第１グループの複数のトランジスタセルを複数の読み出し回路のうちの１つまたはそれ以上の第１読み出し回路に電気的に結合するように構成される。第２グループの複数のＴＳＶは、トランジスタセルアレイの第２行内に配置され、第２行内の第２グループの複数のトランジスタセルを複数の読み出し回路のうちの１つまたはそれ以上の第２読み出し回路に電気的に結合するように構成される。

【0007】

本発明は、さらに、イメージセンサの形成方法を提供する。この方法は、第１チップを形成することを含み、第１チップを形成することは、第１半導体基板上に配置された第１トランジスタセルと、第１半導体基板上に配置され、第１トランジスタセルから横方向に間隔を空けて配置された第２トランジスタセルと、第１半導体基板の第１側に沿って配置された第１層間絶縁膜（ＩＬＤ）構造と、第１ＩＬＤ構造内に配置され、第１トランジスタセルおよび第２トランジスタセルがいずれも電気的に結合された導電性ワイヤと、を含むワークピースを受け取ることと、第１半導体基板内および第１ＩＬＤ構造内に、第１トランジスタセルと第２トランジスタセルの間に横方向に配置された導電性ワイヤの一部を露出する開口を形成することと、開口内に、導電性ワイヤに電気的に接続されて形成された貫通基板ビア（ＴＳＶ）を形成することとを含む。また、この方法は、第２チップを第１チップに接合することを含み、第２チップは、第２半導体基板および第２ＩＬＤ構造を含み、第２チップは、増幅回路を含む読み出し回路を含み、第２チップは、増幅回路に電気的に結合された第１接合パッドを含み、第２チップは、第１半導体基板が第２ＩＬＤ構造と第１ＩＬＤ構造の間に垂直に配置されるように第１チップに接合され、第２チップは、ＴＳＶが第１接合パッドに電気的に結合されるように第１チップに接合される。

【発明の効果】

【0008】

本発明の様々な実施形態は、高速読み出しイメージセンサに関するものである。高速読み出しイメージセンサは、第１チップと、第１チップに接合された第２チップとを含む。第１チップは、第１半導体基板を含む。第１チップは、また、トランジスタセルアレイ内に配置された第１トランジスタセルおよび第２トランジスタセルを含む。第１トランジスタセルは、第１半導体基板上に配置された第１の複数のトランジスタを含む。第１トランジスタセルは、第１光検出器セルを操作するように構成される。第２トランジスタセルは、第１半導体基板上に配置された第２の複数のトランジスタを含む。第２トランジスタセルは、第２光検出器セルを操作するように構成される。いくつかの実施形態において、高速読み出しイメージセンサの第３のチップは、第１光検出器セルおよび第２光検出器セルを含む。

【0009】

第２チップの読み出し回路が少なくとも部分的に第１ＴＳＶと第２ＴＳＶの間に横方向に配置されるため、第１トランジスタセルおよび第２トランジスタセルを読み出し回路に電気的に結合する導電路の全体的な長さを比較的短くすることができる（例えば、導電路の全長を従来のイメージセンサの対応する導電路の全長よりも短く（例えば、５０％未満に）することができる）。第１トランジスタセルおよび第２トランジスタセルを読み出し回路に電気的に結合する導電路の全体的な長さが比較的短いため、高速読み出しイメージセンサは、比較的低いＲＣ遅延を有し、それにより、高速読み出しイメージセンサの読み出し速度を向上させることができる（例えば、出力信号のセトリング時間が速い、チップ速度が上がる等）。

【図面の簡単な説明】

【0010】

本発明の態様は、添付の図面とともに読む場合に、以下の詳細な説明から最も良く理解される。言及すべきこととして、本産業の標準技法に従って、様々な特徴は、縮尺通りではない。実際に、様々な特徴の寸法は、説明をわかりやすくするため、任意に増減させてもよい。

【0011】

【図1A】高速読み出しイメージセンサのいくつかの実施形態の図を示したものである。

【図1B】高速読み出しイメージセンサのいくつかの実施形態の図を示したものである。

【図2】高速読み出しイメージセンサのいくつかの実施形態のレイアウト図を示したものである。

【図3】高速読み出しイメージセンサのいくつかの実施形態の断面図を示したものである。

【図4】高速読み出しイメージセンサのいくつかの実施形態のレイアウト図を示したものである。

【図5】高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図を示したものである。

【図6】高速読み出しイメージセンサのいくつかの実施形態の第３チップのいくつかの実施形態の概略図を示したものである。

【図7】高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図を示したものである。

【図8】図７の高速読み出しイメージセンサのいくつかの実施形態の第３チップのいくつかの実施形態の概略図を示したものである。

【図9】高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図を示したものである。

【図10A】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図10B】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図11A】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図11B】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図12A】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図12B】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図13A】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図13B】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図14A】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図14B】高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の図を示したものである。

【図15】高速読み出しイメージセンサの形成方法のいくつかの実施形態のフローチャートを示したものである。

【発明を実施するための形態】

【0012】

本発明は、本発明の異なる特徴を実施するための多くの異なる実施形態または実例を提供する。本発明を簡易化するために、構成要素および配置の具体例を以下に記載する。これらはもちろん単なる例であり、限定することを意図しない。例えば、以下の説明において、第２の特徴の上に（over/on）第１の特徴を形成することは、第１および第２の特徴が直接接触するように形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触せずに、第１の特徴と第２の特徴との間に追加の特徴が形成される実施形態を含んでもよい。さらに、本発明は、様々な例において参照番号および／または文字を繰り返すことがある。この繰り返しは、単純さと明瞭さの目的のためであって、それ自体は、議論された様々な実施形態間および／または構成間の関係を指示するものではない。

【0013】

さらに、「下に」、「下方に」、「下位に」、「上方に」、「上位に」などの空間的に相対的な用語は、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を記載するために、説明を容易にするためにここでは使用され得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は、他の方向を向いて（９０度または他の方向に回転されて）いてもよく、本明細書で使用される空間的に相対的な記述は、それに応じて同様に解釈され得る。

【0014】

多くの携帯用電子機器（例えば、カメラ、携帯電話等）は、画像を取り込むためのイメージセンサを含む。そのようなイメージセンサの一例として、第１チップ、第２チップ、および第３チップを含む相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）がある。第１チップは、複数の光検出器セルを含む。複数の光検出器セルのうちの光検出器セルは、行と列からなる第１アレイ（例えば、１×１アレイ、２×２アレイ、１６×１６アレイ等）に配置される。各光検出器セルは、第１半導体基板（例えば、第１チップの半導体基板）内に配置された１つまたはそれ以上の光検出器と、第１半導体基板の上（on/over）に配置された１つまたはそれ以上の転送ゲートとを含む。

【0015】

例えば、複数の光検出器セルは、第１光検出器セルおよび第２光検出器セルを含むことができる。第１光検出器セルは、１つまたはそれ以上の第１光検出器（例えば、１つの光検出器、２つの光検出器、１６個の光検出器等）、および１つまたはそれ以上の第１転送ゲートを含むことができる。第２光検出器セルは、１つまたはそれ以上の第２光検出器および１つまたはそれ以上の第２転送ゲートを含むことができる。

【0016】

第２チップは、複数のトランジスタセルを含む。複数のトランジスタセルのうちのトランジスタセルは、行と列からなる第２アレイ（例えば、１×１アレイ、２×２アレイ、１６×１６アレイ等）に配置される。複数のトランジスタセルのそれぞれは、第２半導体基板（例えば、第２チップの半導体基板）の上（on/over）に配置され、且つ１つまたはそれ以上の対応する光検出器セルを操作するように構成された複数のトランジスタを含む。

【0017】

例えば、複数のトランジスタセルは、第１トランジスタセルおよび第２トランジスタセルを含むことができる。第１トランジスタセルは、第２半導体基板の上（on/over）に配置され、且つ第１光検出器セルを操作するように構成された第１の複数のトランジスタを含むことができる。第２トランジスタセルは、第２半導体基板の上（on/over）に配置され、且つ第２光検出器セルを操作するように構成された第２の複数のトランジスタを含むことができる。

【0018】

第３チップは、複数の読み出し回路を含む。複数の読み出し回路のそれぞれは、第３半導体基板（例えば、第３チップの半導体基板）の上（on/over）に配置された１つまたはそれ以上の読み出しデバイス（例えば、トランジスタ）を含む。複数の読み出し回路は、複数のトランジスタセルのうちのグループのトランジスタセルに電気的に結合され、複数の読み出し回路は、それらの対応するグループのトランジスタセルから、複数の光検出器に蓄積された電荷に対応する電気信号を受信するように構成される。

【0019】

例えば、複数の読み出し回路は、第１読み出し回路および第２読み出し回路を含むことができる。第１読み出し回路は、第３半導体基板内に配置された１つまたはそれ以上の第１読み出しデバイスを含むことができる。第１読み出し回路は、複数のトランジスタセルのうちの第１グループのトランジスタセルに電気的に結合される。第１読み出し回路は、第１グループのトランジスタセルから、第１グループのトランジスタセルが操作する光検出器に蓄積された電荷に対応する電気信号を受信するように構成される。いくつかの実施形態において、第１グループのトランジスタセルは、第２アレイの第１列に配置された各個々のトランジスタセルを含む。

【0020】

第２読み出し回路は、第３半導体基板内に配置された１つまたはそれ以上の第２読み出しデバイスを含むことができる。第２読み出し回路は、複数のトランジスタセルのうちの第２グループのトランジスタセルに電気的に結合される。第２読み出し回路は、第２グループのトランジスタセルから、第２グループのトランジスタセルの複数のトランジスタが操作する光検出器に蓄積された電荷に対応する電気信号を受信するように構成される。いくつかの実施形態において、第２グループのトランジスタセルは、第２アレイの第２列に配置された各個々のトランジスタセルを含む。

【0021】

さらに、第２チップは、層間絶縁膜（interlayer dielectric, ILD）構造を含む。複数のトランジスタセルは、ＩＬＤ構造内に配置された導電性ワイヤに電気的に結合される。さらに具体的に説明すると、いくつかの実施形態において、グループのトランジスタセルのうちの所定の１つの各トランジスタセルは、導電性ワイヤのうちの対応する１つに電気的に結合される。導電性ワイヤは、通常、第２チップの第１側から第２チップの第２側に向かって互いに平行に伸びる。

【0022】

さらに、第２チップは、第２半導体基板を通って垂直に延伸する複数の貫通基板ビア（ＴＳＶ）を含むことができる。複数のＴＳＶは、第２半導体基板を通って垂直に延伸する。各導電性ワイヤは、通常、複数のＴＳＶのうちの単一のＴＳＶに電気的に結合され、複数のＴＳＶのそれぞれは、（第２チップの）導電性ワイヤのうちの１つと複数の読み出し回路のうちの１つの間に電気的な接続を提供する。さらに、複数のＴＳＶは、通常、第２半導体基板の最も外側の側壁に沿って延伸する第２チップの周辺領域に配置される。

【0023】

例えば、第１導電性ワイヤおよび第２導電性ワイヤは、ＩＬＤ構造内に配置されてもよい。第１グループのトランジスタセルの各トランジスタセルは、第１導電性ワイヤに電気的に結合される。第２グループのトランジスタセルの各トランジスタセルは、第２導電性ワイヤに電気的に結合される。複数のＴＳＶは、第２半導体基板を通って垂直に延伸する第１ＴＳＶおよび第２ＴＳＶを含む。第１ＴＳＶは、第１導電性ワイヤに電気的に結合され、第１ＴＳＶは、第１導電性ワイヤを第１読み出し回路に電気的に結合する。第２ＴＳＶは、第２導電性ワイヤに電気的に結合され、第２ＴＳＶは、第２導電性ワイヤを第２読み出し回路に電気的に結合する。第１ＴＳＶおよび第２ＴＳＶは、互いに横方向に間隔を空けて配置される。第１ＴＳＶおよび第２ＴＳＶは、いずれも第２チップの周辺領域に配置される。

【0024】

複数のトランジスタセルが導電性ワイヤに電気的に結合され、且つ複数のＴＳＶが第２チップの周辺領域に配置されるため、導電性ワイヤは、比較的長い（例えば、第２チップ全体で比較的長い横方向の距離を延伸する）。具体的に説明すると、複数のトランジスタセルは、通常、多数のトランジスタセルを含むため、それにより、複数のトランジスタセルは、第２チップの大きな面積を占有する。さらに、複数のＴＳＶのそれぞれが（第２チップの）導電性ワイヤのうちの１つと複数の読み出し回路のうちの１つの間に電気的な接続を提供するため、導電性ワイヤが比較的長くなり、複数のトランジスタセルが複数のＴＳＶに電気的に結合されることが保証される。導電性ワイヤが比較的長く、且つ複数のＴＳＶのそれぞれが（第２チップの）導電性ワイヤのうちの１つと複数の読み出し回路のうちの１つの間に電気的な接続を提供するため、従来のイメージセンサは、比較的高いＲＣ遅延を有し、それにより、従来のイメージセンサの読み出し速度を遅くする可能性がある（例えば、出力信号のセトリング時間が長い、チップ速度が低下する等）。

【0025】

別のより具体的な例として、いくつかの実施形態において、複数のトランジスタセルは、第１トランジスタセル、第２トランジスタセル、第３トランジスタセル、および第４トランジスタセルを含むことができる。第１トランジスタセルおよび第２トランジスタセルは、第２アレイの第１列に配置されてもよく、第３トランジスタセルおよび第４トランジスタセルは、第２アレイの第２列に配置されてもよい。第１トランジスタセルおよび第３トランジスタセルは、第２アレイの第１行に配置されてもよく、第２トランジスタセルおよび第４トランジスタセルは、第２アレイの第２行に配置されてもよい。第２アレイの第１行は、第２アレイの第１側の最も外側の行であってもよく、第２アレイの第２行は、第２アレイの第１側に対向する第２アレイの第２側の最も外側の行であってもよい（第２アレイの第１行は、第２アレイの他の行よりも第２アレイの第２行から遠くに間隔を空けて配置される）。第１ＴＳＶおよび第２ＴＳＶは、第２アレイの外側に、および第２アレイの同じ側に（例えば、第２アレイの外側の周辺領域に、および第２アレイの第１側に沿って）配置されてもよい。第１導電性ワイヤは、第１トランジスタセル、第２トランジスタセル、および第１ＴＳＶに電気的に結合されてもよく、第２導電性ワイヤは、第３トランジスタセル、第４トランジスタセル、および第２ＴＳＶに電気的に結合されてもよい。第１ＴＳＶは、第１導電性ワイヤを第１読み出し回路に電気的に結合することができ、第２ＴＳＶは、第２導電性ワイヤを第１読み出し回路に電気的に結合することができる。

【0026】

第１トランジスタセル、第２トランジスタセル、および第１ＴＳＶが第１導電性ワイヤに電気的に結合され、且つこれらの構造間に比較的大きな間隔がある（例えば、第１トランジスタセルが第２トランジスタセルから比較的遠くに間隔を空けて配置され、第１ＴＳＶが第２アレイの第１側に沿った周辺領域に配置される）ため、第１導電性ワイヤは、比較的長い。同様の理由で、第２導電性ワイヤも比較的長い。第１および第２導電性ワイヤが比較的長く、且つ第１ＴＳＶが第１導電性ワイヤと第１読み出し回路（のみ）の間に電気的な接続を提供し、第２ＴＳＶが第２導電性ワイヤと第２読み出し回路（のみ）の間に電気的な接続を提供するため、従来のイメージセンサは、比較的高いＲＣ遅延を有し、それにより、従来のイメージセンサ読み出し速度を遅くする可能性がある。

【0027】

本発明の様々な実施形態は、高速読み出しイメージセンサに関するものである。高速読み出しイメージセンサは、第１チップと、第１チップに接合された第２チップとを含む。第１チップは、第１半導体基板を含む。第１チップは、また、トランジスタセルアレイ内に配置された第１トランジスタセルおよび第２トランジスタセルを含む。第１トランジスタセルは、第１半導体基板上に配置された第１の複数のトランジスタを含む。第１トランジスタセルは、第１光検出器セルを操作するように構成される。第２トランジスタセルは、第１半導体基板上に配置された第２の複数のトランジスタを含む。第２トランジスタセルは、第２光検出器セルを操作するように構成される。いくつかの実施形態において、高速読み出しイメージセンサの第３チップは、第１光検出器セルおよび第２光検出器セルを含む。

【0028】

第１チップは、また、第１半導体基板を通って垂直に延伸する第１貫通基板ビア（ＴＳＶ）を含む。第１トランジスタセルは、第１ＴＳＶに電気的に結合される。第１トランジスタセルは、第１光検出器セルの光検出器に蓄積された電荷の数に対応する第１信号を第１ＴＳＶに提供するように構成される。

【0029】

第１チップは、また、第１半導体基板を通って垂直に延伸する第２ＴＳＶを含む。第２トランジスタセルは、第２ＴＳＶに電気的に結合される。第２トランジスタセルは、第２光検出器セルの光検出器に蓄積された電荷の数に対応する第２信号を第２ＴＳＶに提供するように構成される。

【0030】

第２チップは、第２半導体基板を含む。第２チップは、また、第２半導体基板と第１半導体基板の間に垂直に配置された層間絶縁膜（ＩＬＤ）構造を含む。第２チップは、また、第１ＴＳＶおよび第２ＴＳＶに電気的に結合された読み出し回路を含む。読み出し回路は、第１の信号および第２信号を受信するように構成される。読み出し回路は、少なくとも部分的に、第１ＴＳＶと第２ＴＳＶの間に横方向に配置される。

【0031】

読み出し回路が少なくとも部分的に第１ＴＳＶと第２ＴＳＶの間に横方向に配置されるため、第１トランジスタセルおよび第２トランジスタセルを読み出し回路に電気的に結合する導電路の全体的な長さを比較的短くすることができる（例えば、導電路の全長を従来のイメージセンサの対応する導電路の全長よりも短く（例えば、５０％未満に）することができる）。第１トランジスタセルおよび第２トランジスタセルを読み出し回路に電気的に結合する導電路の全体的な長さが比較的短いため、高速読み出しイメージセンサは、比較的低いＲＣ遅延を有し、それにより、高速読み出しイメージセンサの読み出し速度を向上させることができる（例えば、出力信号のセトリング時間が速い、チップ速度が上がる等）。

【0032】

図１Ａ～図１Ｂは、高速読み出しイメージセンサのいくつかの実施形態の様々な図１００ａ～１００ｂを示したものである。図１Ａは、高速読み出しイメージセンサのいくつかの実施形態の概略図１００ａを示したものである。図１Ｂは、高速読み出しイメージセンサのいくつかの実施形態のレイアウト図１００ｂを示したものである。

【0033】

図１Ａ～図１Ｂの様々な図１００ａ～１００ｂに示すように、高速読み出しイメージセンサは、第１チップ１０２、第２チップ１０４、および第３チップ１０６を含む。第１チップ１０２は、第２チップ１０４に接合され、第２チップ１０４は、第３チップ１０６に接合される。いくつかの実施形態において、第２チップ１０４は、第１チップ１０２と第３チップ１０６の間に垂直に配置される（例えば、これらの間に挟まれる）。

【0034】

第１チップ１０２は、第１半導体基板１０７を含む。第１半導体基板１０７は、任意の種類の半導体本体（例えば、単結晶シリコン／ＣＭＯＳバルク、ゲルマニウム（Ｇｅ）、III－Ｖ族半導体材料、シリコンゲルマニウム（ＳｉＧｅ）、シリコン・オン・インシュレータ（silicon on insulator, SOI）等）を含むことができる。第１チップ１０２は、第１半導体基板１０７上に配置された複数の光検出器セル１０８を含む。図面を明確にするため、複数の光検出器セル１０８のうちのいくつかのみを標記する。複数の光検出器セル１０８は、横方向に間隔を空けて配置される。いくつかの実施形態において、複数の光検出器セル１０８のうちの光検出器セルは、第１アレイに配置される。第１アレイは、第１の複数の行１１０および第１の複数の列１１２を含む。複数の光検出器セル１０８のうちの各光検出器セルは、１つまたはそれ以上の光検出器１１４および１つまたはそれ以上の転送ゲート１１６を含む。

【0035】

第２チップ１０４は、第２半導体基板１１７を含む。第２半導体基板１１７は、任意の種類の半導体本体（例えば、単結晶シリコン／ＣＭＯＳバルク、ゲルマニウム（Ｇｅ）、III－Ｖ族半導体材料、シリコンゲルマニウム（ＳｉＧｅ）、シリコン・オン・インシュレータ（ＳＯＩ）等）を含むことができる。第２チップ１０４は、第２半導体基板１１７上に配置された複数のトランジスタセル１１８を含む。複数のトランジスタセル１１８は、横方向に間隔を空けて配置される。いくつかの実施形態において、複数のトランジスタセル１１８のうちのトランジスタセルは、第２アレイに配置される。第２アレイは、第２の複数の行１２０および第２の複数の列１２２を含む。複数のトランジスタセル１１８のうちの各トランジスタセルは、複数のトランジスタ１２４を含む。

【0036】

複数のトランジスタセルは、それぞれ複数の光検出器セルに電気的に結合される。例えば、複数の光検出器セルは、第１光検出器セル１０８ａ、第２光検出器セル１０８ｂ等を含むことができる。複数のトランジスタセル１１８は、第１トランジスタセル１１８ａ、第２トランジスタセル１１８ｂ等を含むことができる。第１トランジスタセル１１８ａは、第１光検出器セル１０８ａに電気的に結合され、第２トランジスタセル１１８ｂは、第２光検出器セル１０８ｂに電気的に結合され、以下同様である。

【0037】

いくつかの実施形態において、複数のトランジスタセル１１８は、それぞれ複数の光検出器セル１０８のフローティング拡散ノードに電気的に結合される。さらなる実施形態において、１つまたはそれ以上の光検出器１１４は、入射放射線（例えば、光）を吸収し、入射放射線に対応する電気信号を生成するように構成される。さらに別の実施形態において、１つまたはそれ以上の転送ゲート１１６は、蓄積された電荷を対応する光検出器から対応するフローティング拡散ノードに転送するように構成される。例えば、第１光検出器セル１０８ａの１つまたはそれ以上の転送ゲート１１６のうちの最初の１つは、第１光検出器セル１０８ａの１つまたはそれ以上の光検出器１１４のうちの最初の１つに蓄積された電荷を、第１光検出器セル１０８ａのフローティング拡散ノード１２６に転送するように構成される。

【0038】

複数のトランジスタセル１１８は、それぞれ複数の光検出器セル１０８を操作（アクセス、選択、リセット等）するように構成される。例えば、第１トランジスタセル１１８ａは、第１光検出器セル１０８ａを操作するように構成され、第２トランジスタセル１１８ｂは、第２光検出器セル１０８ｂを操作するように構成され、以下同様である。複数のトランジスタセル１１８は、それらが操作するよう構成された複数の光検出器セル１０８に対応する。例えば、第１トランジスタセル１１８ａは、第１光検出器セル１０８ａに対応し、第２トランジスタセル１１８ｂは、第２光検出器セル１０８ｂに対応し、以下同様である。

【0039】

いくつかの実施形態において、複数のトランジスタは、第１トランジスタ１２４ａ、第２トランジスタ１２４ｂ、および第３トランジスタ１２４ｃを含む。いくつかの実施形態において、第１トランジスタ１２４ａは、リセットトランジスタである。いくつかの実施形態において、第２トランジスタ１２４ｂは、ソースフォロワートランジスタである。いくつかの実施形態において、第３トランジスタ１２４ｃは、選択トランジスタ（例えば、行選択トランジスタ）である。

【0040】

いくつかの実施形態において、第１トランジスタ１２４ａの第１ソース／ドレインノード１２８は、第２トランジスタ１２４ｂのゲート１３０に電気的に結合される。さらなる実施形態において、第１ソース／ドレインノード１２８およびゲート１３０は、それらの対応する光検出器セルのフローティング拡散ノード１２６に電気的に結合される。例えば、第１トランジスタセル１１８ａの第１トランジスタ１２４ａの第１ソース／ドレインノード１２８および第１トランジスタセル１１８ａの第２トランジスタ１２４ｂのゲート１３０は、いずれも第１光検出器セル１０８ａのフローティング拡散ノード１２６に電気的に結合される。いくつかの実施形態において、第２トランジスタ１２４ｂの第１ソース／ドレインノード１３２は、第３トランジスタ１２４ｃの第１ソース／ドレインノード１３４に電気的に結合される。

【0041】

第２チップ１０４は、複数の貫通基板ビア（ＴＳＶ）１３６を含む。図面を明確にするため、複数のＴＳＶ１３６のうちのいくつかのみを標記する。複数のＴＳＶ１３６は、第２半導体基板１１７を通って垂直に延伸する。複数のＴＳＶ１３６は、それぞれ複数のトランジスタセル１１８に電気的に結合される。例えば、複数のＴＳＶ１３６は、第１ＴＳＶ１３６ａ、第２ＴＳＶ１３６ｂ等を含む。第１ＴＳＶ１３６ａは、第１トランジスタセル１１８ａに電気的に結合され、第２ＴＳＶ１３６ｂは、第２トランジスタセル１１８ｂに電気的に結合され、以下同様である。いくつかの実施形態において、複数のＴＳＶ１３６は、それらの対応するトランジスタセルの第３のトランジスタ１２４ｃの第２ソース／ドレインノード１３８に電気的に結合される。例えば、第１ＴＳＶ１３６ａは、第１トランジスタセル１１８ａの第３のトランジスタ１２４ｃの第２ソース／ドレインノード１３８に電気的に結合され、第２ＴＳＶ１３６ｂは、第２トランジスタセル１１８ｂの第３のトランジスタ１２４ｃの第２ソース／ドレインノード１３８に電気的に結合され、以下同様である。いくつかの実施形態において、複数のＴＳＶ１３６は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、プラチナ（Ｐｔ）、ポリシリコン、その他の導電性材料、またはこれらの組み合わせであり、または含む。

【0042】

複数のトランジスタセル１１８は、それらの対応する光検出器セルの１つまたはそれ以上の光検出器に蓄積された電荷の数に対応する信号を複数のＴＳＶ１３６に提供するように構成される。例えば、第１トランジスタセル１１８ａは、第１光検出器セル１０８ａの１つまたはそれ以上の光検出器１１４に蓄積された電荷に対応する１つまたはそれ以上の第１信号を第１ＴＳＶ１３６ａに提供するように構成され、第２トランジスタセル１１８ｂは、第２光検出器セル１０８ｂの１つまたはそれ以上の光検出器１１４に蓄積された電荷に対応する１つまたはそれ以上の第２信号を第２ＴＳＶ１３６ｂに提供するように構成され、以下同様である。

【0043】

いくつかの実施形態において、第１ＴＳＶ１３６ａおよび第２ＴＳＶ１３６ｂは、第１ＴＳＶ１３６ａおよび第２ＴＳＶ１３６ｂと同じ列に配置された複数のＴＳＶ１３６のうちの任意の別のＴＳＶより遠くに間隔を空けて配置される。別の実施形態において、第１ＴＳＶ１３６ａは、第２ＴＳＶ１３６ｂに隣接してもよい。さらなる実施形態において、複数のＴＳＶ１３６は、第２半導体基板１１７の各辺縁（例えば、最も外側の側壁）から少なくとも約５００マイクロメートル（μｍ）の間隔を空けて横方向に配置されてもよい。さらに別の実施形態において、複数のＴＳＶ１３６は、第２半導体基板１１７の各辺縁（例えば、最も外側の側壁）から少なくとも約２０００μｍの間隔を空けて横方向に配置されてもよい。

【0044】

第３チップ１０６は、第３半導体基板１４０を含む。第３半導体基板１４０は、任意の種類の半導体本体（例えば、単結晶シリコン／ＣＭＯＳバルク、ゲルマニウム（Ｇｅ）、III－Ｖ族半導体材料、シリコンゲルマニウム（ＳｉＧｅ）、シリコン・オン・インシュレータ（ＳＯＩ）等）を含むことができる。第３チップ１０６は、第１の複数の読み出し回路１４２を含む。いくつかの実施形態において、第１の複数の読み出し回路１４２のそれぞれは、増幅回路１４４を含むことができる。さらなる実施形態において、第１の複数の読み出し回路１４２のそれぞれは、アナログ－デジタル変換器（analog-to-digital converter, ADC）１４６を含むことができる。いくつかの実施形態において、増幅回路１４４は、ＡＤＣ１４６に電気的に結合される。

【0045】

第３チップ１０６は、また、第１の複数の導電性接合構造１４３を含む。第１の複数の導電性接合構造１４３は、それぞれ複数のＴＳＶ１３６に電気的に結合される。例えば、第１導電性接合構造１４３ａは、第１ＴＳＶ１３６ａに電気的に結合され、第２導電性接合構造１４３ｂは、第２ＴＳＶ１３６ｂに電気的に結合され、以下同様である。図面を明確にするため、第１の複数の導電性接合構造１４３のうちのいくつかのみを標記する。いくつかの実施形態において、第１の複数の導電性接合構造１４３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。

【0046】

いくつかの実施形態において、第１の複数の導電性接合構造１４３は、第３アレイに配置される。第３アレイは、第３の複数の行１５０および第３の複数の列１４８を含む。図面を明確にするため、複数のＴＳＶ１３６を第３チップ１０６上に想像線（phantom）で（破線により）示している。理解すべきこととして、複数のＴＳＶ１３６は、図１Ｂのレイアウト図１００ｂに示すように、アレイ（例えば、第４の複数の行および第４の複数の列を含む第４アレイ）に配置されてもよい。

【0047】

第１の複数の導電性接合構造１４３は、第１の複数の読み出し回路１４２に電気的に結合される。さらに具体的に説明すると、いくつかの実施形態において、第１の複数の導電性接合構造１４３のうち第３の複数の列１４８のうちの所定の列の導電性接合構造は、第１の複数の読み出し回路１４２のうちの対応する１つに電気的に結合される。例えば、いくつかの実施形態において、第３の複数の列１４８のうちの第１列１４８ａに配置された第１の複数の導電性接合構造１４３のそれぞれは、第１の複数の読み出し回路１４２のうちの第１読み出し回路１４２ａに電気的に結合され、第３の複数の列１４８のうちの第２列１４８ｂに配置された第１の複数の導電性接合構造１４３のそれぞれは、第１の複数の読み出し回路１４２のうちの第２読み出し回路１４２ｂに電気的に結合され、以下同様である。理解すべきこととして、図中に示した省略記号（．．．）は、第１チップ１０２、第２チップ１０４、および／または第３チップ１０６が図示よりも大きく、図面に示した特徴の追加の繰り返し（例えば、追加のＴＳＶ、追加の光検出器セル、追加のトランジスタセル等）を含む可能性があることを示している。

【0048】

いくつかの実施形態において、第１の複数の導電性接合構造１４３のうち第３の複数の列１４８のうちの所定の列の導電性接合構造は、第３チップ１０６の対応する導電性特徴（例えば、導電性ワイヤ）を介して電気的に結合される。例えば、いくつかの実施形態において、第１列１４８ａに配置された第１の複数の導電性接合構造１４３のそれぞれは、第３チップ１０６の第１導電性特徴（例えば、第３チップの内部接続構造の第１導電性ワイヤ）を介して電気的に結合され、第２列１４８ｂに配置された第１の複数の導電性接合構造１４３のそれぞれは、第３チップ１０６の第２導電性特徴（例えば、第３チップの内部接続構造の第２導電性ワイヤ）を介して電気的に結合され、以下同様である。理解すべきこととして、第１の複数の導電性接合構造１４３のうちのいくつかの間に延伸する実線は、これらの導電性接合構造が電気的に結合されていることを示す。また、理解すべきこととして、第１の複数の導電性接合構造１４３のいくつかから第１の複数の読み出し回路１４２に延伸する破線は、これらの導電性接合構造が第１の複数の読み出し回路１４２に電気的に結合されていることを示す。また、理解すべきこととして、第１の複数の導電性接合構造１４３のうちのいくつかから第１の複数の読み出し回路１４２に延伸する破線は、これらの導電性接合構造が、これらの導電性接合構造と第１の複数の読み出し回路１４２の間に横方向に配置された追加の導電性接合構造（図示していないが、理解すべきこととして、省略記号によりこれらが存在している可能性がある）に電気的に結合されてもよいことを示す。

【0049】

第１の複数の導電性接合構造１４３が複数のＴＳＶ１３６に電気的に結合され、且つ第１の複数の読み出し回路１４２に電気的に結合されるため、複数のトランジスタセル１１８は、また、（それらの対応する光検出器セルの１つまたはそれ以上の光検出器に蓄積された電荷の数に対応する）信号を第１の複数の読み出し回路１４２に提供するように構成される。さらに具体的に説明すると、いくつかの実施形態において、複数のトランジスタセル１１８のうち第２の複数の列１２２のうちの所定の列のトランジスタセルは、対応する読み出し回路に信号を提供するように構成される。例えば、第１トランジスタセル１１８ａは、第１光検出器セル１０８ａの１つまたはそれ以上の光検出器１１４に蓄積された電荷に対応する１つまたはそれ以上の第１信号を（第１ＴＳＶ１３６ａを介して）第１読み出し回路１４２ａに提供するように構成され、第２トランジスタセル１１８ｂは、第２光検出器セル１０８ｂの１つまたはそれ以上の光検出器１１４に蓄積された電荷に対応する１つまたはそれ以上の第３信号を（第２ＴＳＶ１３６ｂを介して）第１読み出し回路１４２ａに提供するように構成され、以下同様である。

【0050】

また、図１Ｂのレイアウト図１００ｂに示すように、第１の複数の読み出し回路１４２は、少なくとも部分的に、第１ＴＳＶ１３６ａと第２ＴＳＶ１３６ｂの間に横方向に配置される。第１の複数の読み出し回路１４２が少なくとも部分的に第１ＴＳＶ１３６ａと第２ＴＳＶ１３６ｂの間に横方向に配置されるため、複数のトランジスタセル１１８を第１の複数の読み出し回路１４２のうちの対応する１つに電気的に結合する導電路の全体的な長さを比較的短くすることができる（例えば、導電路の全長を従来のイメージセンサの対応する導電路の全長よりも短く（例えば、５０％未満に）することができる）。導電路の全体的な長さが比較的短く、且つ第１の複数の読み出し回路１４２が複数のトランジスタセル１１８から（光検出器に蓄積された電荷に対応する）信号を受信するように構成されるため、高速読み出しイメージセンサは、比較的低いＲＣ遅延を有し、それにより、高速読み出しイメージセンサの読み出し速度を向上させることができる（例えば、出力信号のセトリング時間が速い、チップ速度が向上する等）。

【0051】

例えば、第１ＴＳＶ１３６ａにより、および第１読み出し回路１４２ａが第１ＴＳＶ１３６ａと第２ＴＳＶ１３６ｂの間に横方向に配置されることにより、第１トランジスタセル１１８ａと第１読み出し回路１４２ａの間には、比較的小さな第１導電路が存在する。さらに、第２ＴＳＶ１３６ｂにより、および第１読み出し回路１４２ａが第１ＴＳＶ１３６ａと第２ＴＳＶ１３６ｂの間に横方向に配置されることにより、第２トランジスタセル１１８ｂと第１読み出し回路１４２ａの間には、比較的小さな第２導電路が存在する。したがって、従来のイメージセンサ（例えば、トランジスタセルの列ごとに１つのＴＳＶしか含まないもの）と比較して、第１読み出し回路１４２ａは、（第１トランジスタセル１１８ａを介して提供される）１つまたはそれ以上の第１信号、および（第２トランジスタセル１１８ｂを介して）提供される１つまたはそれ以上の第２信号をより迅速に受信することができるため、それにより、比較的低いＲＣ遅延を有する。

【0052】

図２は、高速読み出しイメージセンサのいくつかの実施形態のレイアウト図２００を示したものである。レイアウト図２００は、互いに横方向に間隔を空けて配置された第１チップ１０２、第２チップ１０４、および第３チップ１０６を示しているが、理解すべきこととして、これは、図面を明確にするためであり、第１チップ１０２、第２チップ１０４、および第３チップ１０６は、垂直に積み重ねられ、１つに接合されてもよい。

【0053】

図２のレイアウト図２００に示すように、第１チップ１０２は、第１光検出器セル１０８ａを含む。第１光検出器セル１０８ａは、１つまたはそれ以上の光検出器２０２を含む。いくつかの実施形態において、図２のレイアウト図２００に示すように、１つまたはそれ以上の光検出器２０２は、４つの個々の光検出器を含む。１つまたはそれ以上の光検出器２０２は、入射放射線（例えば、光）を吸収し、入射放射線に対応する電気信号を生成するように構成される。理解すべきこととして、１つまたはそれ以上の光検出器２０２は、任意の個数の個々の光検出器（例えば、１つの光検出器、２つの光検出器、１６個の光検出器等）を含むことができる。また、理解すべきこととして、いくつかの実施形態において、１つまたはそれ以上の光検出器２０２は、１つまたはそれ以上の光検出器１１４と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（または実質的に類似するレイアウトを有する））、その逆であってもよい。

【0054】

第１光検出器セル１０８ａは、１つまたはそれ以上の転送ゲート２０４およびフローティング拡散ノード２０６を含む。いくつかの実施形態において、１つまたはそれ以上の転送ゲート２０４は、１つまたはそれ以上の光検出器２０２が含む個々の光検出器と同じ数の個々の転送ゲートを含む。例えば、図２のレイアウト図２００に示すように、１つまたはそれ以上の転送ゲート２０４は、４つの個々の転送ゲートを含むことができる。理解すべきこととして、１つまたはそれ以上の転送ゲート２０４は、任意の数の個々の転送ゲート（例えば、１つの転送ゲート、２つの転送ゲート、１６個の転送ゲート等）を含むことができる。また、理解すべきこととして、いくつかの実施形態において、１つまたはそれ以上の転送ゲート２０４は、１つまたはそれ以上の転送ゲート１１６と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））、その逆であってもよい。

【0055】

１つまたはそれ以上の転送ゲート２０４は、蓄積された電荷を１つまたはそれ以上の光検出器２０２のうちの対応する１つからフローティング拡散ノード２０６に転送するように構成される。例えば、１つまたはそれ以上の転送ゲート２０４のうちの第１の個々の転送ゲートは、蓄積された電荷を１つまたはそれ以上の光検出器２０２のうちの第１の個々の光検出器からフローティング拡散ノード２０６に転送するように構成され、１つまたはそれ以上の転送ゲート２０４のうちの第２の個々の転送ゲートは、蓄積された電荷を１つまたはそれ以上の光検出器２０２のうちの第２の個々の光検出器からフローティング拡散ノード２０６に転送するように構成され、以下同様である。

【0056】

第１チップ１０２は、また、複数の光検出器セル１０８のうちの第３光検出器セル１０８ｃを含むことができる。いくつかの実施形態において、第１光検出器セル１０８ａは、第３光検出器セル１０８ｃに隣接する。別の実施形態において、１つまたはそれ以上の他の光検出器セルは、第１光検出器セル１０８ａと第３光検出器セル１０８ｃの間に横方向に配置される。さらなる実施形態において、第１光検出器セル１０８ａおよび第３光検出器セル１０８ｃは、第１の複数の列１１２のうちの第１列１１２ａに配置される。さらに別の実施形態において、第１光検出器セル１０８ａは、第１列１１２ａに配置された任意の他の光検出器セルよりも第３光検出器セル１０８ｃから遠くに間隔を空けて配置されてもよい。

【0057】

第３光検出器セル１０８ｃは、１つまたはそれ以上の光検出器２０８を含む。いくつかの実施形態において、図２のレイアウト図２００に示すように、１つまたはそれ以上の光検出器２０８は、４つの個々の光検出器を含む。１つまたはそれ以上の光検出器２０８は、入射放射線（例えば、光）を吸収し、入射放射線に対応する電気信号を生成するように構成される。理解すべきこととして、１つまたはそれ以上の光検出器２０８は、任意の数の個々の光検出器（例えば、１つの光検出器、２つの光検出器、１６個の光検出器等）を含むことができる。また、理解すべきこととして、いくつかの実施形態において、１つまたはそれ以上の光検出器２０８は、１つまたはそれ以上の光検出器１１４と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））、その逆であってもよい。

【0058】

第３光検出器セル１０８ｃは、１つまたはそれ以上の転送ゲート２１０およびフローティング拡散ノード２１２を含む。いくつかの実施形態において、１つまたはそれ以上の転送ゲート２１０は、１つまたはそれ以上の光検出器２０８が含む個々の光検出器と同じ数の個々の転送ゲートを含む。例えば、図２のレイアウト図２００に示すように、１つまたはそれ以上の転送ゲート２１０は、４つの個々の転送ゲートを含むことができる。理解すべきこととして、１つまたはそれ以上の転送ゲート２１０は、任意の数の個々の転送ゲート（例えば、１つの転送ゲート、２つの転送ゲート、１６個の転送ゲート等）を含むことができる。また、理解すべきこととして、いくつかの実施形態において、１つまたはそれ以上の転送ゲート２１０は、１つまたはそれ以上の転送ゲート１１６と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））、その逆であってもよい。

【0059】

１つまたはそれ以上の転送ゲート２１０は、蓄積された電荷を１つまたはそれ以上の光検出器２０８のうちの対応する１つからフローティング拡散ノード２１２に転送するように構成される。例えば、１つまたはそれ以上の転送ゲート２１０のうちの第１の個々の転送ゲートは、蓄積された電荷を１つまたはそれ以上の光検出器２０８のうちの第１の個々の光検出器からフローティング拡散ノード２１２に転送するように構成され、１つまたはそれ以上の転送ゲート２１０のうちの第２の個々の転送ゲートは、蓄積された電荷を１つまたはそれ以上の光検出器２０８のうちの第２の個々の光検出器からフローティング拡散ノード２１２に転送するように構成され、以下同様である。

【0060】

いくつかの実施形態において、第３の光検出器セル１０８ｃは、図２のレイアウト図２００に示すように、第１光検出器セル１０８ａと実質的に同じ特徴（例えば、光検出器、転送ゲート、浮遊拡散ノード等の構造的特徴）を含み、および／または実質的に同じレイアウトを有する。さらなる実施形態において、複数の光検出器セル１０８のうちの各光検出器セルは、実質的に同じ特徴を有し、および／または実質的に同じレイアウトを有する。

【0061】

第２チップ１０４は、第１トランジスタセル１１８ａを含む。いくつかの実施形態において、第１トランジスタセル１１８ａは、第１の複数のトランジスタ２１４を含む。第１の複数のトランジスタ２１４は、第１トランジスタ２１４ａ、第２トランジスタ２１４ｂ、および第３トランジスタ２１４ｃを含む。いくつかの実施形態において、第１トランジスタ２１４ａは、リセットトランジスタである。いくつかの実施形態において、第２トランジスタ２１４ｂは、ソースフォロワートランジスタである。いくつかの実施形態において、第３トランジスタ２１４ｃは、選択トランジスタ（例えば、行選択トランジスタ）である。

【0062】

第１トランジスタ２１４ａ、第２トランジスタ２１４ｂ、および第３トランジスタ２１４ｃは、それぞれゲート誘電体構造（図示せず）を覆うゲート電極構造２１６を含む。ゲート誘電体構造は、第２半導体基板１１７を覆う。いくつかの実施形態において、ゲート電極構造２１６は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等）、その他の導電性材料、またはこれらの組み合わせであり、または含む。さらなる実施形態において、ゲート誘電体構造は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、高ｋ誘電体材料（例えば、ハフニウム酸化物（ＨｆＯ）、タンタル酸化物（ＴａＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、比誘電率が約３．９より大きい他の誘電体材料）、その他の誘電体材料、またはこれらの組み合わせであり、または含む。

【0063】

第１トランジスタ２１４ａ、第２トランジスタ２１４ｂ、および第３トランジスタ２１４ｃは、それぞれ対応するゲート電極構造の対向する側に配置されたソース／ドレイン領域２１８を含む。例えば、第１トランジスタ２１４ａは、第１トランジスタ２１４ａのゲート電極構造の対向する側に配置されたソース／ドレイン領域２１８を含み、第２トランジスタ２１４ｂは、第２トランジスタ２１４ｂのゲート電極構造の対向する側に配置されたソース／ドレイン領域２１８を含み、以下同様である。ソース／ドレイン領域２１８は、第２半導体基板１１７内に配置される。理解すべきこととして、ソース／ドレイン領域２１８は、文脈に応じて、個別に、または集合的にソースまたはドレインを指すことができる。また、理解すべきこととして、１つまたはそれ以上のソース／ドレイン領域２１８は、共有されたソース／ドレイン領域２１８であってもよい。理解すべきこととして、いくつかの実施形態において、第１の複数のトランジスタ２１４は、複数のトランジスタ１２４と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））、その逆であってもよい。

【0064】

いくつかの実施形態において、第１トランジスタセル１１８ａは、第１分離構造２２０を含む。第１分離構造２２０は、第２半導体基板１１７内に配置される。第１分離構造２２０は、第１の複数のトランジスタ２１４を横方向に取り囲む。いくつかの実施形態において、第１分離構造２２０は、例えば、シャロートレンチアイソレーション（shallow trench isolation, STI）構造、ディープトレンチアイソレーション（deep trench isolation, DTI）構造等であってもよい。また、図２のレイアウト図２００に示すように、第１ＴＳＶ１３６ａは、第３トランジスタ２１４ｃのソース／ドレイン領域２１８のうちの１つ（図２のレイアウト図２００において破線で示されている）に電気的に結合される。

【0065】

第２チップ１０４は、複数のトランジスタセル１１８のうちの第３トランジスタセル１１８ｃを含んでもよい。いくつかの実施形態において、第１トランジスタセル１１８ａは、第３トランジスタセル１１８ｃに隣接する。別の実施形態において、１つまたはそれ以上の別のトランジスタセルが第１トランジスタセル１１８ａと第３トランジスタセル１１８ｃの間に横方向に配置される。さらなる実施形態において、第１トランジスタセル１１８ａおよび第３トランジスタセル１１８ｃは、第２の複数の列１２２のうちの第１列１２２ａに配置される。さらに別の実施形態において、第１トランジスタセル１１８ａは、第１列１２２ａに配置された任意の他のトランジスタセルよりも第３トランジスタセル１１８ｃから遠くに間隔を空けて配置されてもよい。

【0066】

第３トランジスタセル１１８ｃは、第２の複数のトランジスタ２２２を含む。第２の複数のトランジスタ２２２は、第１トランジスタ２２２ａ、第２トランジスタ２２２ｂ、および第３トランジスタ２２２ｃを含む。いくつかの実施形態において、第１トランジスタ２２２ａは、リセットトランジスタである。いくつかの実施形態において、第２トランジスタ２２２ｂは、ソースフォロワートランジスタである。いくつかの実施形態において、第３トランジスタ２２２ｃは、選択トランジスタ（例えば、行選択トランジスタ）である。

【0067】

第１トランジスタ２２２ａ、第２トランジスタ２２２ｂ、および第３トランジスタ２２２ｃは、それぞれゲート誘電体構造（表示せず）を覆うゲート電極構造２２４を含む。ゲート誘電体構造は、第２半導体基板１１７を覆う。いくつかの実施形態において、ゲート電極構造２２４は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等）、その他の導電性材料、またはこれらの組み合わせであり、または含む。さらなる実施形態において、ゲート誘電体構造は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、高ｋ誘電体材料（例えば、ハフニウム酸化物（ＨｆＯ）、タンタル酸化物（ＴａＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、比誘電率が約３．９より大きい他の誘電体材料）、その他の誘電体材料、またはこれらの組み合わせであり、または含む。

【0068】

第１トランジスタ２２２ａ、第２トランジスタ２２２ｂ、および第３トランジスタ２２２ｃは、それぞれ対応するゲート電極構造の対向する側に配置されたソース／ドレイン領域２２６を含む。例えば、第１トランジスタ２２２ａは、第１トランジスタ２２２ａのゲート電極構造の対向する側に配置されたソース／ドレイン領域２２６を含み、第２トランジスタ２２２ｂは、第２トランジスタ２２２ｂのゲート電極構造の対向する側に配置されたソース／ドレイン領域２２６を含み、以下同様である。ソース／ドレイン領域２２６は、第２半導体基板１１７内に配置される。理解すべきこととして、ソース／ドレイン領域２２６は、文脈に応じて、個別に、または集合的にソースまたはドレインを指すことができる。また、理解すべきこととして、ソース／ドレイン領域２２６のうちの１つまたはそれ以上は、共有されたソース／ドレイン領域であってもよい。理解すべきこととして、いくつかの実施形態において、第２の複数のトランジスタ２２２は、複数のトランジスタ１２４と実質的に同じであってもよく（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウト）を有する）、その逆であってもよい。

【0069】

いくつかの実施形態において、第３トランジスタセル１１８ｃは、第２分離構造２２８を含む。第２分離構造２２８は、第２半導体基板１１７内に配置される。第２分離構造２２８は、第２の複数のトランジスタ２２２を横方向に取り囲む。いくつかの実施形態において、第２分離構造２２８は、例えば、シャロートレンチアイソレーション（ＳＴＩ）構造、ディープトレンチアイソレーション（ＤＴＩ）構造等であってもよい。また、図２のレイアウト図２００に示すように、複数のＴＳＶ１３６のうちの第３ＴＳＶ１３６ｃは、第３トランジスタ２２２ｃのソース／ドレイン領域２２６のうちの１つ（図２のレイアウト図２００において破線で示されている）に電気的に結合される。

【0070】

いくつかの実施形態において、第３トランジスタセル１１８ｃは、第１トランジスタセル１１８ａと実質的に同じ特徴（例えば、第１トランジスタ、第２トランジスタ、第３トランジスタ、分離構造等の構造的特徴）を含み、および／または実質的に同じレイアウトを有する。さらなる実施形態において、図２のレイアウト図２００に示すように、複数のトランジスタセル１１８のうちの各トランジスタセルは、実質的に同じ特徴を含み、および／または実質的に同じレイアウトを有する。

【0071】

また、図２のレイアウト図２００に示すように、第３チップ１０６は、第１読み出し回路１４２ａを含む。第１ＴＳＶ１３６ａは、第１導電性接合構造１４３ａに電気的に結合される。第３ＴＳＶ１３６ｃは、第１の複数の導電性接合構造１４３のうちの第３導電性接合構造１４３ｃに電気的に結合される。第１導電性接合構造１４３ａおよび第３の導電性接合構造１４３ｃは、第１列１４８ａに配置される。第３導電性接合構造１４３ｃおよび第１導電性接合構造１４３ａは、第１読み出し回路１４２ａ（図２のレイアウト図２００において実線で示されている）に電気的に結合される。

【0072】

いくつかの実施形態において、第１読み出し回路１４２ａは、増幅回路２３２およびアナログ－デジタル変換器（ＡＤＣ）２３４を含む。増幅回路２３２は、第３半導体基板１４０上に配置された１つまたはそれ以上の読み出しデバイス２３６（例えば、トランジスタ）を含む。ＡＤＣ２３４は、第３半導体基板１４０上に配置された１つまたはそれ以上の読み出しデバイス２３８（例えば、トランジスタ）を含む。いくつかの実施形態において、第１の複数の読み出し回路１４２のうちの各読み出し回路は、実質的に同じ特徴（例えば、増幅回路、ＡＤＣ、１つまたはそれ以上の読み出しデバイス等の構造的特徴等）を含み、および／または実質的に同じレイアウトを有する。いくつかの実施形態において、増幅回路２３２は、増幅回路１４４と実質的に同じ特徴（例えば、構造的特徴）を含み、またはその逆である。いくつかの実施形態において、ＡＤＣ２３４は、ＡＤＣ１４６と実質的に同じ特徴（例えば、構造的特徴）を含み、またはその逆である。

【0073】

また、図２のレイアウト図２００に示すように、第２チップ１０４の第１領域２３０は、第１トランジスタセル１１８ａと第３トランジスタセル１１８ｃの間に横方向に配置される。いくつかの実施形態において、第２チップ１０４の第１領域２３０は、また、第１ＴＳＶ１３６ａと第３ＴＳＶ１３６ｃの間に横方向に配置される。いくつかの実施形態において、第２チップ１０４の第１領域２３０は、第１トランジスタセル１１８ａを第３トランジスタセル１１８ｃから横方向に分離する。いくつかの実施形態において、第１読み出し回路１４２ａは、第２チップ１０４の第１領域２３０の周囲内に配置される（明確にするため、第３チップ１０６上に想像線で示されている）。さらなる実施形態において、１つまたはそれ以上の読み出しデバイス２３６および／または１つまたはそれ以上の読み出しデバイス２３８は、第２チップ１０４の第１領域２３０の周囲内に配置される。理解すべきこととして、第１の複数の読み出し回路１４２のうちの他の読み出し回路のそれぞれ（およびそれらの対応する１つまたはそれ以上の読み出しデバイス）は、第２チップ１０４の第１領域２３０と実質的に類似する第２チップ１０４の領域（例えば、２つの対応するトランジスタセルの間に横方向に配置された第２チップの領域）に配置されてもよい。

【0074】

図３は、高速読み出しイメージセンサのいくつかの実施形態の断面図３００を示したものである。

【0075】

図３の断面図３００に示すように、第１半導体基板１０７は、前面１０７ｆ、および前面１０７ｆの反対側にある裏面１０７ｂを有する。いくつかの実施形態において、第１半導体基板１０７の前面１０７ｆは、第１半導体基板１０７の第１表面（例えば、前側面）によって定義され、第１半導体基板１０７の裏面１０７ｂは、第１半導体基板１０７の第１表面の反対側にある第２表面（例えば、裏側面）によって定義される。

【0076】

いくつかの実施形態において、高速読み出しイメージセンサは、第１半導体基板１０７の裏面１０７ｂ（例えば、裏面照射型イメージセンサ）を通過する入射放射線（例えば、光子）を記録するように構成される。別の実施形態において、イメージセンサは、第１半導体基板１０７の前面１０７ｆ（例えば、前面照射型イメージセンサ）を通過する入射放射線（例えば、光子）を記録するように構成される。第１半導体基板１０７は、第１ドーピング型（例えば、ｐ型／ｎ型）を有してもよく、または固有のものとしてもよい。別の実施形態において、第１半導体基板１０７は、第１ドーピング型とは反対の第２ドーピング型（例えば、ｎ型／ｐ型）を有してもよい。

【0077】

１つまたはそれ以上の光検出器２０２は、第１半導体基板１０７内に配置される。いくつかの実施形態において、１つまたはそれ以上の光検出器２０８も第１半導体基板１０７内に配置される（例えば、図２を参照）。いくつかの実施形態において、１つまたはそれ以上の光検出器２０２（および１つまたはそれ以上の光検出器２０８）は、それぞれ第２ドーピング型を有する第１半導体基板１０７の部分を含む。別の実施形態において、１つまたはそれ以上の光検出器２０２（および１つまたはそれ以上の光検出器２０８）は、それぞれ第１ドーピング型を有する第１半導体基板１０７の部分を含む。いくつかの実施形態において、１つまたはそれ以上の光検出器２０２（および１つまたはそれ以上の光検出器２０８）に隣接する第１半導体基板１０７の部分は、第１ドーピング型を有し、または固有のものとしてもよい。

【0078】

フローティング拡散ノード２０６（およびフローティング拡散ノード２１２）は、第１半導体基板１０７内に配置される。いくつかの実施形態において、フローティング拡散ノード２０６（およびフローティング拡散ノード２１２）は、第１半導体基板１０７の第２ドーピング型を有する領域である。いくつかの実施形態において、１つまたはそれ以上の転送ゲート２０４（および１つまたはそれ以上の転送ゲート２１０）は、第１半導体基板１０７の前面１０７ｆに沿って配置される。

【0079】

１つまたはそれ以上の転送ゲート２０４のそれぞれ（および１つまたはそれ以上の転送ゲート２１０のそれぞれ）は、ゲート誘電体構造３０２およびゲート電極構造３０４を含む。いくつかの実施形態において、ゲート電極構造３０４は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等）、その他の導電性材料、またはこれらの組み合わせであり、または含む。さらなる実施形態において、ゲート誘電体構造３０２は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、高ｋ誘電体材料（例えば、ハフニウム酸化物（ＨｆＯ）、タンタル酸化物（ＴａＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）等、比誘電率が約３．９より大きい他の誘電体材料）、その他の誘電体材料、またはこれらの組み合わせであり、または含む。いくつかの実施形態において、側壁スペーサ３０６は、第１半導体基板１０７の前面１０７ｆに沿って配置され、１つまたはそれ以上の転送ゲート２０４（および１つまたはそれ以上の転送ゲート２１０）を横方向に取り囲む。いくつかの実施形態において、側壁スペーサ３０６は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、窒化ケイ素（ＳｉＮ）、酸窒化物（例えば、酸窒化ケイ素（ＳｉＯＸＮＹ））、その他の誘電体、またはこれらの組み合わせ（例えば、酸化物－窒化物－酸化物（oxide-nitride-oxide, ONO）側壁スペーサ）であってもよく、または含んでもよい。

【0080】

第１チップ１０２は、第１層間絶縁膜（ＩＬＤ）構造３０８を含む。第１ＩＬＤ構造３０８は、第１半導体基板１０７と第２チップ１０４の間に垂直に配置される。いくつかの実施形態において、第１ＩＬＤ構造３０８は、１つまたはそれ以上の積層されたＩＬＤ層を含み、それぞれ低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等を含むことができる。

【0081】

第１内部接続構造３１０（例えば、銅内部接続）は、第１ＩＬＤ構造３０８内に配置される。第１内部接続構造３１０は、第１半導体基板１０７と第２チップ１０４の間に垂直に配置される。第１内部接続構造３１０は、第１の複数の導電性コンタクト３１０ａ（例えば、金属コンタクト）、第１の複数の導電性ワイヤ３１０ｂ（例えば、金属ワイヤ）、第１の複数の導電性ビア３１０ｃ（例えば、金属ビア）、および第２の複数の導電性接合構造３１０ｄ（例えば、金属接合パッド）を含む。いくつかの実施形態において、第１内部接続構造３１０は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。

【0082】

また、図３の断面図３００も示すように、第２半導体基板１１７は、前面１１７ｆ、および前面１１７ｆの反対側にある裏面１１７ｂを有する。いくつかの実施形態において、第２半導体基板１１７の前面１１７ｆは、第２半導体基板１１７の第１表面（例えば、前側面）によって定義され、第２半導体基板１１７の裏面１１７ｂは、第２半導体基板１１７の第１表面の反対側にある第２表面（例えば、裏側面）によって定義される。いくつかの実施形態において、第１半導体基板１０７の前面１０７ｆは、第１半導体基板１０７の裏面１０７ｂと第２半導体基板１１７の間に垂直に配置される。

【0083】

第２半導体基板１１７は、第１のドーピング型を有してもよく、または固有のものとしてもよい。別の実施形態において、第２半導体基板１１７は、第２ドーピング型を有してもよい。いくつかの実施形態において、第２半導体基板１１７は、第１の半導体基板１０７と同じドーピング型を有してもよい。別の実施形態において、第２半導体基板１１７は、第１の半導体基板１０７とは反対のドーピング型を有してもよい。

【0084】

第１の複数のトランジスタの２１４（および第２の複数のトランジスタ２２２）は、第２半導体基板１１７の前面１１７ｆに沿って配置される。ソース／ドレイン領域２１８（およびソース／ドレイン領域２２６）は、第２半導体基板１１７内に配置される。いくつかの実施形態において、ソース／ドレイン領域２１８（およびソース／ドレイン領域２２６）は、それぞれ第２ドーピング型を有する第２半導体基板１１７の部分を含む。別の実施形態において、ソース／ドレイン領域２１８（およびソース／ドレイン領域２２６）は、それぞれ第１ドーピング型を有する第１半導体基板１０７の部分を含む。いくつかの実施形態において、ソース／ドレイン領域２１８（およびソース／ドレイン領域２２６）に隣接する第２半導体基板１１７の部分は、第１ドーピング型（例えば、ｐ型／ｎ型）を有し、または固有のものとしてもよい。第１分離構造２２０（および第２分離構造２２８）は、第２半導体基板１１７内に配置される。

【0085】

いくつかの実施形態において、第１の複数のトランジスタ２１４のそれぞれ（および第２の複数のトランジスタ２２２のそれぞれ）は、ゲート誘電体構造３１２を覆うゲート電極構造２１６を含む。いくつかの実施形態において、ゲート誘電体構造３１２は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、高ｋ誘電体材料（例えば、ハフニウム酸化物（ＨｆＯ）、タンタル酸化物（ＴａＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）等、比誘電率が約３．９より大きい他の誘電体材料）、その他の誘電体材料、またはこれらの組み合わせであり、または含む。さらなる実施形態において、側壁スペーサ３１４は、第２半導体基板１１７の前面１１７ｆに沿って配置され、第１の複数のトランジスタ２１４（および第２の複数のトランジスタ２２２）を横方向に取り囲む。いくつかの実施形態において、側壁スペーサ３１４は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＸＮＹ）、その他の誘電体材料、またはこれらの組み合わせ（例えば、酸化物－窒化物－酸化物（ＯＮＯ）側壁スペーサ）であってもよく、または含んでもよい。

【0086】

第２チップ１０４は、第２ＩＬＤ構造３１６を含む。第２ＩＬＤ構造３１６は、第１ＩＬＤ構造３０８と第２半導体基板１１７の間に垂直に配置される。いくつかの実施形態において、第２ＩＬＤ構造３１６は、１つまたはそれ以上の積層されたＩＬＤ層を含み、それぞれ低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等を含むことができる。

【0087】

第２内部接続構造３１８（例えば、銅内部接続）は、第２ＩＬＤ構造３１６内に配置される。第２内部接続構造３１８は、第２半導体基板１１７と第１のＩＬＤ構造３０８の間に垂直に配置される。第２内部接続構造３１８は、第２の複数の導電性コンタクト３１８ａ（例えば、金属コンタクト）、第２の複数の導電性ワイヤ３１８ｂ（例えば、金属ワイヤ）、第２の複数の導電性ビア３１８ｃ（例えば、金属ビア）、および第３の複数の導電性接合構造３１８ｄ（例えば、金属接合パッド）を含む。いくつかの実施形態において、第２内部接続構造３１８は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。

【0088】

第２チップ１０４は、第１チップ１０２に接合される。いくつかの実施形態において、第１ＩＬＤ構造３０８は、第２ＩＬＤ構造３１６に接合される。さらなる実施形態において、第１ＩＬＤ構造３０８と第２ＩＬＤ構造３１６の界面には、誘電体－誘電体の接合が存在する。

【0089】

第２内部接続構造３１８は、第１内部接続構造３１０に電気的に結合される。いくつかの実施形態において、第２内部接続構造３１８は、第２の複数の導電性接合構造３１０ｄおよび第３の複数の導電性接合構造３１８ｄを介して、第１内部接続構造３１０に電気的に結合される。いくつかの実施形態において、第２の複数の導電性接合構造３１０ｄは、第３の複数の導電性接合構造３１８ｄに接合される。さらなる実施形態において、第２の複数の導電性接合構造３１０ｄが第３の複数の導電性接合構造３１８ｄと係合する界面には、金属－金属の接合が存在する。

【0090】

複数のＴＳＶ１３６は、第２半導体基板１１７内に配置される。複数のＴＳＶ１３６は、第２半導体基板１１７を通って裏面１１７ｂから前面１１７ｆまで垂直に延伸する。いくつかの実施形態において、複数のＴＳＶ１３６は、第２半導体基板１１７および第２ＩＬＤ構造３１６内に配置される。さらなる実施形態において、複数のＴＳＶ１３６は、第２内部接続構造３１８に電気的に結合される。さらなる実施形態において、複数のＴＳＶ１３６は、第２の複数の導電性ワイヤ３１８ｂのうちの１つまたはそれ以上に電気的に結合される。いくつかの実施形態において、複数のＴＳＶ１３６は、裏面貫通基板ビア（back-side through-substrate via, BTSV）と称してもよい。

【0091】

いくつかの実施形態において、第２チップ１０４は、第２半導体基板１１７の裏面１１７ｂに沿って配置された誘電体構造３２０を含む。いくつかの実施形態において、誘電体構造３２０は、１つまたはそれ以上の積層された誘電体層を含み、それぞれ低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等を含むことができる。

【0092】

第４の複数の導電性接合構造は、誘電体構造３２０内に配置される。いくつかの実施形態において、第３の複数の導電性ビア３２２（例えば、金属ビア）は、誘電体構造３２０内に配置される。いくつかの実施形態において、第３の複数の導電性ビア３２２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。いくつかの実施形態において、第４の複数の導電性接合構造３２３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。

【0093】

いくつかの実施形態において、第３複数の導電性ビア３２２は、それぞれ複数のＴＳＶ１３６に電気的に結合される。さらなる実施形態において、第３の複数の導電性ビア３２２は、それぞれ第４の複数の導電性接合構造３２３に電気的に結合される。さらに別の実施形態において、第３の複数の導電性ビア３２２は、それぞれ複数のＴＳＶ１３６を第４の複数の導電性接合構造３２３に電気的に結合される。

【0094】

また、図３の断面図３００に示すように、第３半導体基板１４０は、前面１４０ｆ、および前面１４０ｆの反対側にある裏面１４０ｂを有する。いくつかの実施形態において、第３半導体基板１４０の前面１４０ｆは、第３半導体基板１４０の第１表面（例えば、前側面）によって定義され、第３半導体基板１４０の裏面１４０ｂは、第３半導体基板１４０の第２表面（例えば、裏側面）によって定義される。いくつかの実施形態において、第３半導体基板１４０の前面１４０ｆは、第３半導体基板１４０の裏面１４０ｂと第２半導体基板１１７の間に垂直に配置される。

【0095】

第３半導体基板１４０は、第１ドーピング型を有してもよく、または固有のものとしてもよい。別の実施形態において、第３半導体基板１４０は、第２ドーピング型を有してもよい。いくつかの実施形態において、第３半導体基板１４０は、第２半導体基板１１７と同じドーピング型を有してもよい。別の実施形態において、第３半導体基板１４０は、第２半導体基板１１７とは反対のドーピング型を有してもよい。

【0096】

１つまたはそれ以上の読み出しデバイス２３６および１つまたはそれ以上の読み出しデバイス２３８は、第３半導体基板１４０上に配置される。いくつかの実施形態において、１つまたはそれ以上の読み出しデバイス２３６および１つまたはそれ以上の読み出しデバイス２３８は、第３半導体基板１４０の前面１４０ｆに沿って配置される。

【0097】

いくつかの実施形態において、１つまたはそれ以上の読み出しデバイス２３６および１つまたはそれ以上の読み出しデバイス２３８は、それぞれゲート誘電体構造３２４およびゲート電極構造３２６を含む。いくつかの実施形態において、ゲート電極構造３２６は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等）、その他の導電性材料、またはこれらの組み合わせであり、または含む。さらなる実施形態において、ゲート誘電体構造３２４は、例えば、酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、高ｋ誘電体材料（例えば、ハフニウム酸化物（ＨｆＯ）、タンタル酸化物（ＴａＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）等、比誘電率が約３．９より大きい他の誘電体材料）、その他の誘電体材料、またはこれらの組み合わせであり、または含む。いくつかの実施形態において、側壁スペーサ３２８は、第３半導体基板１４０の前面１４０ｆに沿って配置され、１つまたはそれ以上の読み出しデバイス２３６のゲート電極構造および１つまたはそれ以上の読み出しデバイス２３８のゲート電極構造を横方向に取り囲む。いくつかの実施形態において、側壁スペーサ３２８は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＸＮＹ）、その他の誘電体、またはこれらの組み合わせ（例えば、酸化物－窒化物－酸化物（ＯＮＯ）側壁スペーサ）であり、または含む。

【0098】

いくつかの実施形態において、第３分離構造３３０は、第３半導体基板１４０内に配置される。第３分離構造３３０は、１つまたはそれ以上の読み出しデバイス２３６および１つまたはそれ以上の読み出しデバイス２３８を横方向に取り囲むことができる。いくつかの実施形態において、第３分離構造３３０は、例えば、シャロートレンチアイソレーション（ＳＴＩ）構造、ディープトレンチアイソレーション（ＤＴＩ）構造等であってもよい。

【0099】

いくつかの実施形態において、第１の複数のドープされたウェル３３２は、第３半導体基板１４０内に配置される。第１の複数のドープされたウェル３３２は、第１ドーピング型を有する第３半導体基板１４０の領域である。いくつかの実施形態において、第２の複数のドープされたウェル３３４は、第３半導体基板１４０内に配置される。第２の複数のドープされたウェル３３４は、第２ドーピング型を有する第３半導体基板１４０の領域である。

【0100】

第３チップ１０６は、第３ＩＬＤ構造３３６を含む。第３ＩＬＤ構造３３６は、第２半導体基板１１７と第３半導体基板１４０の間に垂直に配置される。いくつかの実施形態において、第３ＩＬＤ構造３３６は、誘電体構造３２０と第３半導体基板１４０の間に垂直に配置される。いくつかの実施形態において、第３ＩＬＤ構造３３６は、１つまたはそれ以上の積層されたＩＬＤ層を含み、それぞれ低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等を含ことができる。

【0101】

第３内部接続構造３３８（例えば、銅の内部接続）は、第３ＩＬＤ構造３３６内に配置される。第３内部接続構造３３８は、第２半導体基板１１７と第３半導体基板１４０の間に垂直に配置される。いくつかの実施形態において、第３内部接続構造３３８は、誘電体構造３２０と第３半導体基板１４０の間に垂直に配置される。第３内部接続構造３３８は、第３の複数の導電性接点３３８ａ（例えば、金属コンタクト）、第３の複数の導電性ワイヤ３３８ｂ（例えば、金属ワイヤ）、第４の複数の導電性ビア３３８ｃ（例えば、金属ビア）、および第１の複数の導電性接合構造１４３（例えば、金属接合パッド）を含む。いくつかの実施形態において、第３内部接続構造３３８は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。

【0102】

第３チップ１０６は、第２チップ１０４に接合される。いくつかの実施形態において、誘電体構造３２０は、第３ＩＬＤ構造３３６に接合される。さらなる実施形態において、誘電体構造３２０と第３ＩＬＤ構造３３６の界面には、誘電体－誘電体の接合が存在する。

【0103】

第３内部接続構造３３８は、第２内部接続構造３１８に電気的に結合される。いくつかの実施形態において、第３内部接続構造３３８は、複数のＴＳＶ１３６、第４の複数の導電性接合構造３２３、および第３の複数の導電性ビア３２２を介して第２内部接続構造３１８に電気的に結合される。いくつかの実施形態において、第４の複数の導電性接合構造３２３は、第１の複数の導電性接合構造１４３に接合される。さらなる実施形態において、第４の複数の導電性接合構造３２３が第１の複数の導電性接合構造１４３に係合する界面には、金属－金属の接合が存在する。

【0104】

図４は、高速読み出しイメージセンサのいくつかの実施形態のレイアウト図４００を示したものである。

【0105】

図４のレイアウト図４００に示すように、第１光検出器セル１０８ａは、複数の光検出器セルユニット４０２を含むことができる。複数の光検出器セルユニット４０２は、それぞれ光検出器（例えば、１つまたはそれ以上の光検出器２０２のうちの１つ）および転送ゲート（例えば、１つまたはそれ以上の転送ゲート２０４のうちの１つ）を含む。いくつかの実施形態において、複数の光検出器セルユニット４０２は、蓄積された電荷をそれらの光検出器（それらの対応する転送ゲートを介して）からフローティング拡散ノード（例えば、フローティング拡散ノード２０６）に転送するように構成される。いくつかの実施形態において、第１光検出器セル１０８ａのフローティング拡散ノードは、第１トランジスタセル１１８ａ（および第１の複数のトランジスタ２１４）に（例えば、第１内部接続構造３１０および第２内部接続構造３１８を介して）電気的に結合される。さらなる実施形態において、複数の光検出器セルユニット４０２は、行と列からなるアレイに配置される。

【0106】

理解すべきこととして、複数の光検出器セルのそれぞれは、対応する複数の光検出器セルユニット（例えば、複数の光検出器セルユニット４０２）を含むことができる。いくつかの実施形態において、複数の光検出器セル１０８のそれぞれは、同じ数の光検出器セルユニット（例えば、１つの光検出器セルユニット、２つの光検出器セルユニット、１６個の光検出器セルユニット等）を含む。いくつかの実施形態において、複数の光検出器セル１０８は、複数のトランジスタセル１１８が含む個々のトランジスタセルと同じ数の個々の光検出器セルを含む。言い換えると、複数の光検出器セル１０８と複数のトランジスタセル１１８の間には、１対１の対応関係があってもよい。

【0107】

図５は、高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図５００を示したものである。図面を明確にするため、レイアウト図５００は、第１読み出し回路１４２ａの周囲を第２チップ１０４上に想像線で（破線により）示している。

【0108】

図５のレイアウト図５００に示すように、第１ＴＳＶ１３６ａは、第１トランジスタセル１１８ａから第１距離５０２だけ横方向に間隔を空けて配置される。第１距離５０２は、０．１マイクロメートル（μｍ）より大きいか、それに等しい。いくつかの実施形態において、第１距離５０２が０．１μｍ未満の場合、複数のＴＳＶ１３６を形成するプロセスで第１トランジスタセル１１８ａに損傷を与える（例えば、第１トランジスタセル１１８ａの一部を意図せずエッチングする）ことにより、高速読み出しイメージセンサの収率に悪影響を与える可能性がある。第１ＴＳＶ１３６ａは、第３トランジスタセル１１８ｃから第１距離５０２だけ横方向に間隔を空けて配置されてもよい。

【0109】

第３ＴＳＶ１３６ｃは、第３トランジスタセル１１８ｃから第２距離５０４だけ横方向に間隔を空けて配置される。第２距離５０４は、０．１μｍより大きいか、それに等しい。いくつかの実施形態において、第２距離５０４が０．１μｍ未満の場合、複数のＴＳＶ１３６を形成するプロセスで第３トランジスタセル１１８ｃに損傷を与える（例えば、第３トランジスタセル１１８ｃの一部を意図せずエッチングする）ことにより、高速読み出しイメージセンサの収率に悪影響を与える可能性がある。第３ＴＳＶ１３６ｃは、第１トランジスタセル１１８ａから第２距離５０４だけ横方向に間隔を空けて配置されてもよい。

【0110】

いくつかの実施形態において、第１距離５０２は、第２距離５０４と実質的に同じであってもよい（例えば、実質的に同じ距離は、製造工程によりわずかな変動を含む）。別の実施形態において、第１距離５０２は、第２距離５０４と異なってもよい。さらなる実施形態において、複数のＴＳＶ１３６のそれぞれは、それらの対応するトランジスタセルから少なくとも０．１μｍの間隔を空けて横方向に配置される。

【0111】

図５のレイアウト図５００に示すように、第１分離構造２２０は、側壁５０６を含む。第２分離構造２２８は、側壁５０８を含む。第１分離構造２２０の側壁５０６は、第２分離構造２２８の側壁５０８と向かい合う。いくつかの実施形態において、第１分離構造２２０の側壁５０６は、第２チップ１０４の第１領域２３０の周囲を部分的に定義する。さらなる実施形態において、第２分離構造２２８の側壁５０８は、第２チップ１０４の第１領域２３０の周囲を部分的に定義する。例えば、第１分離構造２２０の側壁５０６は、第２チップ１０４の第１領域２３０の周囲の第１辺縁／側を定義し、第２分離構造２２８の側壁５０８は、第２チップ１０４の第１領域２３０の周囲の第２辺縁／側を定義することができる。

【0112】

第１読み出し回路１４２ａは、第１トランジスタセル１１８ａから第３距離５１０だけ横方向に間隔を空けて配置される。第１読み出し回路１４２ａは、第３トランジスタセル１１８ｃから第４距離５１２だけ横方向に間隔を空けて配置される。いくつかの実施形態において、第３距離５１０は、第４の距離５１２とは異なる。別の実施形態において、第３距離５１０は、第４距離５１２と実質的に同じである。いくつかの実施形態において、第３距離５１０が第４の距離５１２と実質的に同じであるため、複数のトランジスタセル１１８のうち第１列１２２ａに配置されたトランジスタセルを第１読み出し回路１４２ａに電気的に結合する導電路をさらに縮小することができる。例えば、いくつかの実施形態において、第１トランジスタセル１１８ａは、複数のトランジスタセル１１８のうち第１列１２２ａに配置された任意の他のトランジスタセルよりも第３トランジスタセル１１８ｃから遠くに間隔を空けて配置されてもよい。したがって、第３距離５１０が第４の距離５１２と実質的に同じ場合、第１読み出し回路１４２ａは、第１アレイの中心線に沿って配置されるため、それにより、（第１列１２２ａの）トランジスタセルを第１読み出し回路１４２ａに電気的に結合する導電路をさらに縮小することができる。

【0113】

図６は、高速読み出しイメージセンサのいくつかの実施形態の第３チップ１０６の概略図６００を示したものである。

【0114】

図６の概略図６００に示すように、いくつかの実施形態において、第１の複数の導電性接合構造１４３のうち第１列１４８ａに配置された各導電性接合構造は、第１読み出し回路１４２ａに電気的に結合される（実線で示す）。さらなる実施形態において、第１の複数の導電性接合構造１４３のうち第２列１４８ｂに配置された各導電性接合構造は、第２読み出し回路１４２ｂに電気的に結合される（実線で示す）。さらなる実施形態において、第１の複数の読み出し回路１４２のそれぞれは、増幅回路１４４およびＡＤＣ１４６を含むことができる。理解すべきこととして、第３チップ１０６は、概略図６００に示した回路と実質的に同じ追加の回路（例えば、他の列に配置された他の導電性接合パッドに電気的に結合された他の読み出し回路等）を含むことができる。いくつかの実施形態において、高速読み出しイメージセンサが図６の概略図６００に示した回路を含む場合、第１の複数の読み出し回路１４２を列レベルの読み出し回路と称してもよい（例えば、第１の複数の読み出し回路１４２は、光検出器セルの列から信号を受信する（および読み出す）ように構成されるため）。

【0115】

図７は、高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図７００を示したものである。

【0116】

図７のレイアウト図７００に示すように、いくつかの実施形態において、第１の複数の導電性接合構造１４３は、それぞれ第１の複数の読み出し回路１４２に電気的に結合される。例えば、第１導電性接合構造１４３ａは、第１読み出し回路１４２ａに電気的に結合され、第２導電性接合構造１４３ｂは、第２読み出し回路１４２ｂに電気的に結合され、以下同様である。理解すべきこととして、図７のレイアウト図７００に示した省略記号（．．．）は、第１チップ１０２、第２チップ１０４、および／または第３チップ１０６が図示よりも大きく、レイアウト図７００に示した特徴の追加の繰り返し（例えば、追加のＴＳＶ、追加の光検出器セル、追加のトランジスタセル等）を含む可能性があることを示している。

【0117】

また、図７のレイアウト図７００に示すように、第１複数の導電性接合構造１４３のうちの第４導電性接合構造１４３ｄは、第１の複数の読み出し回路１４２のうちの第４読み出し回路１４２ｄに電気的に結合される。第４導電性接合構造１４３ｄは、複数のＴＳＶ１３６のうちの第４ＴＳＶ１３６ｄに電気的に結合される。複数のＴＳＶ１３６のうちの第４ＴＳＶ１３６ｄは、複数のトランジスタセル１１８のうちの第４トランジスタセル１１８ｄに電気的に結合される。

【0118】

第１の複数の導電性接合構造１４３のうちの第５導電性接合構造１４３ｅは、第１の複数の読み出し回路１４２のうちの第５読み出し回路１４２ｅに電気的に結合される。第５導電性接合構造１４３ｅは、複数のＴＳＶ１３６のうちの第５ＴＳＶ１３６ｅに電気的に結合される。複数のＴＳＶ１３６のうちの第５ＴＳＶ１３６ｅは、複数のトランジスタセル１１８のうちの第５トランジスタセル１１８ｅに電気的に結合される。いくつかの実施形態において、第１トランジスタセル１１８ａ、第２トランジスタセル１１８ｂ、第４のトランジスタセル１１８ｄ、および第５のトランジスタセル１１８ｅのそれぞれは、第１列１２２ａに配置される。さらなる実施形態において、第４読み出し回路１４２ｄおよび第５読み出し回路１４２ｅは、いずれも第１トランジスタセル１１８ａと第２トランジスタセル１１８ｂの間に横方向に配置される。

【0119】

図８は、図７の高速読み出しイメージセンサのいくつかの実施形態の第３チップ１０６の概略図８００を示したものである。

【0120】

図８の概略図８００に示すように、いくつかの実施形態において、第１の複数の導電性接合構造１４３は、それぞれ第１の複数の読み出し回路１４２に電気的に結合される（実線で示す）。さらなる実施形態において、第１の複数の読み出し回路１４２のそれぞれは、増幅回路１４４およびＡＤＣ１４６を含むことができる。理解すべきこととして、第３チップ１０６は、図８の概略図８００に示した回路と実質的に同じ追加の回路（例えば、他の導電性接合パッドにそれぞれ電気的に結合された他の読み出し回路）を含むことができる。いくつかの実施形態において、高速読み出しイメージセンサが図８の回路図８００に示した回路を含む場合、第１の複数の読み出し回路１４２をピクセルレベルの読み出し回路と称してもよい（例えば、第１の複数の読み出し回路１４２のそれぞれが複数の光検出セル１０８のうちの１つから信号を受信する（および読み出す）ように構成されているため）。いくつかの実施形態において、第１の複数の導電性接合構造１４３がそれぞれ複数の第１読み出し回路１４２に電気的に結合されるため、高速読み出しイメージセンサは、さらに小さなＲＣ遅延を有することができる（例えば、第１の複数の読み出し回路１４２がピクセルレベルで信号を処理するため）。

【0121】

図９は、高速読み出しイメージセンサのいくつかの別の実施形態のレイアウト図９００を示したものである。

【0122】

図９のレイアウト図９００に示すように、いくつかの実施形態において、第２チップ１０４は、第１の複数の読み出し回路１４２を含むことができる。いくつかの実施形態において、１つまたはそれ以上の読み出しデバイス（例えば、１つまたはそれ以上の読み出しデバイス２３６を参照）は、第２半導体基板１１７上に（例えば、第２半導体基板１１７の前面１１７ｆに沿って）配置される。第１の複数の読み出し回路１４２は、それぞれ複数の転送トランジスタセル１１８に電気的に結合される。いくつかの実施形態において、第１の複数の読み出し回路１４２は、第２内部接続構造３１８の導電特性（例えば、第２の複数の導電性コンタクト３１８ａ、第２の複数の導電性ワイヤ３１８ｂ、第２の複数の導電性ビア３１８ｃ等）を介して、それぞれ複数の転送トランジスタセル１１８に電気的に結合される。いくつかの実施形態において、第２内部接続構造３１８は、ＴＳＶの列に配置されたＴＳＶ（実線で示す）を一緒に電気的に結合してもよい。

【0123】

図９のレイアウト図９００に示すように、いくつかの実施形態において、第３チップ１０６は、第２の複数の読み出し回路９０２を含む。いくつかの実施形態において、第２の複数の読み出し回路９０２のそれぞれは、１つまたはそれ以上の画像処理回路（例えば、アンチエイリアシング（anti-aliasing）回路、スムージング（smoothing）回路、ローパスフィルタ、ハイパスフィルタ、圧縮回路、その他の画像処理回路、またはこれらの組み合わせ）を含む。さらなる実施形態において、第２の複数の読み出し回路９０２のそれぞれは、実質的に同じ特徴を含む、および／または実質的に同じレイアウトを有する。

【0124】

第１の複数の導電性接合構造は、第２の複数の読み出し回路に電気的に結合される。さらに具体的に説明すると、いくつかの実施形態において、第１の複数の導電性接合構造１４３のうち第３の複数の列のうちの所定の列の導電性接合構造は、第２の複数の読み出し回路９０２のうちの対応する１つに電気的に結合される。例えば、いくつかの実施形態において、第１列１４８ａに配置された第１の複数の導電性接合構造１４３のそれぞれは、第２の複数の読み出し回路９０２のうちの第１読み出し回路９０２ａに電気的に結合され、第２列１４８ｂに配置された第１の複数の導電性接合構造１４３のそれぞれは、第２の複数の読み出し回路９０２のうちの第２読み出し回路９０２ｂに電気的に結合され、以下同様である。理解すべきこととして、図９のレイアウト図９００に示した省略記号（．．．）は、第２チップ１０４、および／または第３チップ１０６が図示よりも大きく、図９のレイアウト図９００に示した特徴の追加の繰り返し（例えば、追加のＴＳＶ、追加の光検出器セル、追加のトランジスタセル、追加の読み出し回路等）を含む可能性があることを示している。

【0125】

いくつかの実施形態において、第１の複数の読み出し回路１４２は、複数のトランジスタセル１１８から第１電気信号を受信し、第１電気信号に基づく第２電気信号を複数のＴＳＶ１３６に出力するように構成される。例えば、いくつかの実施形態において、第１読み出し回路１４２ａは、第１トランジスタセル１１８ａから第１電気信号を受信し、第１電気信号に基づく第２電気信号を第１ＴＳＶ１３６ａに出力するように構成され、第２読み出し回路１４２ｂは、第２トランジスタセル１１８ｂから第３電気信号を受信し、第３電気信号に基づく第４電気信号を第２ＴＳＶ１３６ｂに出力するように構成され、以下同様である。さらなる実施形態において、第１電気信号は、複数の光検出器セル１０８のうちの１つまたはそれ以上の光検出器に蓄積された電荷の数に対応する。

【0126】

いくつかの実施形態において、第１の複数の読み出し回路１４２のうちの読み出し回路が、第１の複数の導電性接合構造１４３のうちの１つを介して第２の複数の読み出し回路９０２のうちの読み出し回路に電気的に結合されている場合、第１の複数の読み出し回路１４２のうちのこのような読み出し回路は、第２の複数の読み出し回路９０２のうちのこのような読み出し回路に対応する。例えば、いくつかの実施形態において、前記第１の複数の導電性接合構造１４３のうち第１列１４８ａに配置された各導電性接合構造は、第１読み出し回路９０２ａに電気的に結合されるため、前記第１の複数の導電性接合構造１４３のうち第１列１４８ａに配置された導電性接合構造に電気的に結合された第１の複数の読み出し回路１４２のそれぞれは、第１読み出し回路９０２ａに対応する。さらなる実施形態において、第２の複数の読み出し回路９０２は、第１の複数の読み出し回路１４２のそれらの対応する読み出し回路から第２電気信号を受信し、第３電気信号（例えば、画像処理された信号）を出力するように構成される。例えば、いくつかの実施形態において、第１読み出し回路９０２ａは、第１読み出し回路１４２ａから第２電気信号を受信し、第２電気信号に基づく第５電気信号を出力するように構成され、第１読み出し回路９０２ａは、第２読み出し回路１４２ｂから第４電気信号を受信し、第４電気信号に基づく第６電気信号を出力するように構成され、以下同様である。

【0127】

また、図９のレイアウト図９００に示すように、第２チップ１０４の第２領域９０４は、第１トランジスタセル１１８ａと第５トランジスタセル１１８ｅの間に横方向に配置される。また、理解すべきこととして、いくつかの実施形態において、第２チップ１０４の第２領域９０４は、第２チップ１０４の第１領域２３０と実質的に同じであってもよい（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））。いくつかの実施形態において、第１読み出し回路１４２ａは、第２チップ１０４の第２領域９０４の周囲内に配置される。さらなる実施形態において、第１ＴＳＶ１３６ａは、第２チップ１０４の第２領域９０４の周囲内に配置されてもよい。

【0128】

第２チップ１０４の第３領域９０６は、第５トランジスタセル１１８ｅと第４トランジスタセル１１８ｄの間に横方向に配置される。いくつかの実施形態において、第２チップ１０４の第３領域９０６は、また、第１ＴＳＶ１３６ａと第４ＴＳＶ１３６ｄの間に横方向に配置される。また、理解すべきこととして、いくつかの実施形態において、第２チップ１０４の第３領域９０６は、第２チップ１０４の第１領域２３０と実質的に同じであってもよい（例えば、類似する構造的特徴を含む（および／または実質的に類似するレイアウトを有する））。いくつかの実施形態において、第５読み出し回路１４２ｅは、第２チップ１０４の第３領域９０６の周囲内に配置される。さらなる実施形態において、第５ＴＳＶ１３６ｅは、第２チップ１０４の第３領域９０６の周囲内に配置されてもよい。いくつかの実施形態において、第２チップが第１の複数の読み出し回路１４２を含むため、第３チップ１０６は、追加の画像処理回路（例えば、第２の複数の読み出し回路９０２を参照）を含むことができ、それにより、高速読み出しイメージセンサを使用できるアプリケーションを増やすことができる。

【0129】

いくつかの実施形態（図示せず）において、第１の複数の読み出し回路１４２は、第２チップ１０４内に配置された部分および第３チップ１０６内に配置された部分を有することができる。例えば、第１の複数の読み出し回路１４２のうちの第１読み出し回路は、第２チップ１０４内の部分および第３チップ１０６内の部分を有することができ、第１の複数の読み出し回路１４２のうちの第２読み出し回路は、第２チップ１０４内の部分および第３チップ１０６内の部分を有することができる等である。第１の複数の読み出し回路１４２を第２チップ１０４と第３チップ１０６の間で分割することにより、第１の複数の読み出し回路１４２によって占有される第３チップ１０６の面積を減らすことができ、それにより、第３チップ内でより大きな面積を画像信号処理機能に使用することができる。いくつかの実施形態において、第３チップ１０６は、第２チップ１０４よりも小さい処理ノードで形成されるため、第１の複数の読み出し回路１４２を第２チップ１０４と第３チップ１０６の間で分割することにより、集積チップ構造のコスト効果を全体的に高めることができる。図１０Ａ～図１０Ｂから図１４Ａ～図１４Ｂは、高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の様々な図を示したものである。接尾辞が「Ａ」である図（例えば、図１０Ａ）は、高速読み出しイメージセンサの形成方法のいくつかの実施形態の一連の断面図１０００ａ～１４００ａを示したものである。接尾辞が「Ｂ」である図（例えば、図１０Ｂ）は、図１０Ａ～図１４Ａの対応する図の一連のレイアウト図１０００ｂ～１４００ｂを示したものである（例えば、図１０Ｂは、図１０Ａに示した構造のいくつかの実施形態のレイアウト図を示したものである）。

【0130】

図１０Ａ～図１０Ｂの様々な図１０００ａ～１０００ｂに示すように、ワークピース１００２を受け取る。ワークピース１００２は、第２半導体基板１１７を含む。第２半導体基板１１７は、前面１１７ｆおよび裏面１１７ｂを含む。複数のトランジスタセル１１８は、第２半導体基板１１７上に配置される。いくつかの実施形態において、複数のトランジスタセル１１８は、横方向に間隔を空けて配置される。

【0131】

第２ＩＬＤ構造３１６は、第２半導体基板１１７の前面１１７ｆに沿って配置される。第２内部接続構造３１８は、第２ＩＬＤ構造３１６内に配置される。第２内部接続構造３１８は、第２の複数の導電性コンタクト３１８ａ（例えば、金属コンタクト）、第２の複数の導電性ワイヤ３１８ｂ（例えば、金属ワイヤ）、第２の複数の導電性ビア３１８ｃ（例えば、金属ビア）、および第３の複数の導電性接合構造３１８ｄ（例えば、金属接合パッド）を含む。

【0132】

いくつかの実施形態において、第２の複数の導電性ワイヤ３１８ｂは、第１の導電性ワイヤ３１８ｂ１を含む。さらなる実施形態において、第１導電性ワイヤ３１８ｂ１は、複数のトランジスタセル１１８のうち第２の複数の列１２２のうちの所定の列のトランジスタセルに電気的に結合される。例えば、第１トランジスタセル１１８ａ、第２トランジスタセル１１８ｂ、および第３トランジスタセル１１８ｃは、それぞれ第２の複数の列１２２のうちの第１列１２２ａに配置され、第１導電性ワイヤ３１８ｂ１は、第１トランジスタセル１１８ａ、第２トランジスタセル１１８ｂ、および第３トランジスタセル１１８ｃのそれぞれに電気的に結合される。さらなる実施形態において、第１導電性ワイヤ３１８ｂ１は、複数のトランジスタセル１１８のうちの第１列１２２ａに配置された各トランジスタセルの第３トランジスタ（例えば、第３トランジスタ２１４ｃ、第３トランジスタ２２２ｃ、第３トランジスタ１２４ｃ等）のソース／ドレイン領域に電気的に結合される。さらに別の実施形態において、第１の導電性ワイヤ３１８ｂ１は、第２内部接続構造３１８の任意の他の金属層よりも第２半導体基板１１７に近接して配置された第２内部接続構造３１８の金属層（例えば、金属１）内に配置されてもよい。

【0133】

いくつかの実施形態において、ワークピース１００２は、また、第１チップ１０２を含む。別の実施形態において、ワークピース１００２は、第１チップ１０２を含まなくてもよい（例えば、第１チップ１０２は、後の製造段階で第２チップ１０４に接合される）。第１チップ１０２は、第１半導体基板１０７を含む。第１半導体基板１０７は、前面１０７ｆおよび裏面１０７ｂを有する。複数の光検出器セル１０８は、第１半導体基板１０７内／上に配置される。

【0134】

第１ＩＬＤ構造３０８は、第１半導体基板１０７の前面１０７ｆに沿って配置される。第１ＩＬＤ構造３０８は、第２ＩＬＤ構造３１６と第１半導体基板１０７の前面１０７ｆの間に配置される。第１内部接続構造３１０は、第１ＩＬＤ構造３０８内に配置される。第１内部接続構造３１０は、第１の複数の導電性コンタクト３１０ａ（例えば、金属コンタクト）、第１の複数の導電性ワイヤ３１０ｂ（例えば、金属ワイヤ）、第１の複数の導電性ビア３１０ｃ（例えば、金属ビア）、および第２の複数の導電性接合構造３１０ｄ（例えば、金属接合パッド）を含む。いくつかの実施形態において、ワークピース１００２は、周知のＣＭＯＳプロセスによって形成される。さらに、理解すべきこととして、ワークピース１００２の特徴（例えば、構造的特徴）は、上述した対応する特徴と実質的に同じであってもよく、および／または実質的に同じレイアウトを有してもよい。

【0135】

図１１Ａ～図１１Ｂの様々な図１１００ａ～１１００ｂに示すように、複数の貫通基板ビア（ＴＳＶ）開口１１０２を第２半導体基板１１０２内に形成する。いくつかの実施形態において、複数のＴＳＶ開口１１０２は、第２ＩＬＤ構造３１６内にも形成される。複数のＴＳＶ開口１１０２は、第２半導体基板１１７を通って垂直に延伸して形成される。いくつかの実施形態において、複数のＴＳＶ開口１１０２は、第２ＩＬＤ構造３１６に垂直に延伸して形成される。

【0136】

いくつかの実施形態において、複数のＴＳＶ開口１１０２は、それぞれ第１導電性ワイヤ３１８ｂ１の一部を露出する。例えば、複数のＴＳＶ開口１１０２は、第１ＴＳＶ開口１１０２ａ、第２ＴＳＶ開口１１０２ｂ、第３ＴＳＶ開口１１０２ｃ等を含む。第１ＴＳＶ開口１１０２ａは、第１導電性ワイヤ３１８ｂ１の第１部分を露出し、第２ＴＳＶ開口１１０２ｂは、第１導電性ワイヤ３１８ｂ１の第２部分を露出し、第３ＴＳＶ開口１１０２ｃは、第１導電性ワイヤ３１８ｂ１の第３部分を露出し、以降同様である。いくつかの実施形態において、第３ＴＳＶ開口１１０２ｃは、第１トランジスタセル１１８ａと第２トランジスタセル１１８ｂの間に横方向に形成される。

【0137】

いくつかの実施形態において、複数のＴＳＶ開口１１０２を形成するプロセスは、第２半導体基板１１７の裏面１１７ｂに沿って／の上にパターン化されたマスキング層（図示せず）（例えば、ポジ型／ネガ型フォトレジスト、ハードマスク等）を形成することを含む。パターン化されたマスキング層は、第２半導体基板１１７の裏面１１７ｂの上に（on/over）マスキング層（図示せず）を形成し（例えば、スピンオンプロセスを介して）、マスキング層をパターンに露光し（例えば、フォトリソグラフィ、極端紫外線リソグラフィ（extreme ultraviolet lithography）等のリソグラフィプロセスを介して）、マスキング層を現像してパターン化されたマスクング層を形成することによって、形成することができる。その後、パターン化されたマスキング層が設置された状態で、第２半導体基板１１７および第２ＩＬＤ構造３１６に対してエッチングプロセスを実行し、パターン化されたマスキング層に従って第２半導体基板１１７および第２ＩＬＤ構造３１６を選択的にエッチングする。エッチングプロセスにより、第２半導体基板１１７のマスクされていない部分および第２ＩＬＤ構造３１６のマスクされていない部分が除去され、それにより、複数のＴＳＶ開口１１０２が形成される。いくつかの実施形態において、エッチングプロセスは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、反応性イオンエッチング（reactive ion etching, RIE）プロセス、その他のエッチングプロセス、またはこれらの組み合わせであってもよく、または含んでもよい。さらなる実施形態において、エッチングプロセスは、第１導電性ワイヤ３１８ｂ１で停止する（例えば、第１導電性ワイヤ３１８ｂ１は、エッチングプロセス中にエッチストップ層として機能する）。

【0138】

理解すべきこととして、図１１Ａ～図１１Ｂの様々な図１１００ａ～１１００ｂは、単に複数のＴＳＶ開口１１０２のうちのいくつかのＴＳＶ開口の形成を示したものである。したがって、理解すべきこととして、複数のＴＳＶ開口１１０２のうちの他のＴＳＶ開口が第２半導体基板１１７（および第２ＩＬＤ構造３１６）内に形成されてもよい。さらに、理解すべきこととして、複数のＴＳＶ開口１１０２のうちの他のＴＳＶ開口は、第２の複数の導電性ワイヤ３１８ｂの他の導電性ワイヤの部分を露出するように形成されてもよい。例えば、第１グループのＴＳＶ開口（その一部を図１１Ａ～図１１Ｂの様々な図１１００ａ～１１００ｂに示す）は、第１導電性ワイヤ３１８ｂ１の一部を露出するように形成され、第２グループのＴＳＶ開口（図示せず）は、第２の複数の導電性ワイヤ３１８ｂのうちの第２導電性ワイヤ（図示せず）を露出するように形成され、第３グループのＴＳＶ開口（図示せず）は、第２の複数の導電性ワイヤ３１８ｂのうちの第３導電性ワイヤ（図示せず）を露出するように形成され、以下同様である。

【0139】

図１２Ａ～図１２Ｂの様々な図１２００ａ～１２００ｂに示すように、複数のＴＳＶ１３６をそれぞれ複数のＴＳＶ開口１１０２（例えば、図１１Ａ～図１１Ｂを参照）内に形成する。いくつかの実施形態において、複数のＴＳＶ１３６は、第２の複数の導電性ワイヤ３１８ｂのうちの対応する導電性ワイヤに電気的に結合されて形成される（例えば、第１グループのＴＳＶは、第１導電性ワイヤ３１８ｂ１に電気的に結合されて形成され、第２グループのＴＳＶは、第２の複数の導電性ワイヤ３１８ｂのうちの第２導電性ワイヤに電気的に結合されて形成され、以下同様である）。

【0140】

いくつかの実施形態において、複数のＴＳＶ１３６は、第１ＴＳＶ１３６ａ、第２ＴＳＶ１３６ｂ、および第３ＴＳＶ１３６ｃを含む。さらなる実施形態において、第１ＴＳＶ１３６ａは、第１ＴＳＶ開口１１０２ａ内に形成され、第２ＴＳＶ１３６ｂは、第２ＴＳＶ開口１１０２ｂ内に形成され、第３ＴＳＶ１３６ｃは、第３ＴＳＶ開口１１０２ｃ内に形成される。さらに別の実施形態において、第１ＴＳＶ１３６ａ、第２ＴＳＶ１３６ｂ、および第３ＴＳＶ１３６ｃのそれぞれは、第１導電性ワイヤ３１８ｂ１に電気的に結合されて形成される。

【0141】

また、図１２Ａ～図１２Ｂの様々な図１２００ａ～１２００ｂに示すように、複数の誘電体ライナー構造１２０２をそれぞれ複数のＴＳＶ開口１１０２内に形成してもよい。別の実施形態において、複数の誘電体ライナー構造１２０２を省略してもよい。複数の誘電体ライナー構造１２０２は、それぞれ複数のＴＳＶ開口１１０２の側壁に沿って形成される。いくつかの実施形態において、複数の誘電体ライナー構造１２０２は、第２半導体基板１１７の側壁に沿って形成される。さらなる実施形態において、複数の誘電体ライナー構造１２０２は、第２ＩＬＤ構造３１６の側壁に沿って形成されてもよい。いくつかの実施形態において、複数の誘電体ライナー構造１２０２は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、炭化物（例えば、シリコンカーバイド（ＳｉＣ））、その他の誘電体材料、またはこれらの組み合わせであってもよく、または含んでもよい。いくつかの実施形態において、複数の誘電体ライナー構造１２０２を形成するプロセスは、誘電体ライナー構造１２０２を複数のＴＳＶ開口１１０２の側壁に沿って堆積または成長させることを含む。誘電体ライナー構造１２０２は、例えば、化学気相堆積（chemical vapor deposition, CVD）、物理気相堆積（physical vapor deposition, PVD）、原子層堆積（atomic layer deposition, ALD）、熱酸化、その他の堆積プロセス、またはこれらの組み合わせによって、堆積または成長させることができる。

【0142】

いくつかの実施形態において、複数のＴＳＶ１３６を形成するプロセスは、導電性材料を複数のＴＳＶ開口１１０２内に堆積することにより、複数のＴＳＶ１３６を複数のＴＳＶ開口１１０２内に形成することを含む。いくつかの実施形態において、導電性材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、プラチナ（Ｐｔ）、ポリシリコン、その他の導電性材料、またはこれらの組み合わせであり、または含む。導電性材料は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、電気化学めっき、無電解めっき、その他の堆積プロセス、またはこれらの組み合わせによって堆積することができる。いくつかの実施形態において、導電性材料に対して平坦化プロセス（例えば、化学機械研磨（chemical-mechanical polishing, CMP））を実行して、ＴＳＶ１３６の表面を第２半導体基板１１７の裏面１１７ｂと平坦化する。

【0143】

図１３Ａ～図１３Ｂの様々な図１３００ａ～１３００ｂに示すように、誘電体構造３２０を第２半導体基板１１７の裏面１１７ｂに沿って形成する。いくつかの実施形態において、誘電体構造３２０は、第２半導体基板１１７の裏面１１７ｂ上、複数のＴＳＶ１３６上、および／または複数の誘電体ライナー構造１２０２上に形成される。

【0144】

また、図１３Ａ～図１３Ｂの様々な図１３００ａ～１３００ｂに示すように、第３の複数の導電性ビア３２２を誘電体構造３２０内に形成する。第３導電性ビア３２２は、それぞれ複数のＴＳＶ１３６に電気的に結合されて形成される。例えば、第３の複数の導電性ビア３２２のうちの第１導電性ビア３２２ａは、第１ＴＳＶ１３６ａに電気的に結合されて形成され、第３の複数の導電性ビア３２２のうちの第２導電性ビア（図示せず）は、第２ＴＳＶ１３６ｂに電気的に結合されて形成され、第３の複数の導電性ビア３２２のうちの第３導電性ビア（図示せず）は、第３ＴＳＶ１３６ｃに電気的に結合されて形成され、以下同様である。

【0145】

また、図１３Ａ～図１３Ｂの様々な図１３００ａ～１３００ｂに示すように、第４の複数の導電性接合構造３２３を誘電体構造３２０内に形成する。第４の複数の導電性接合構造３２３は、それぞれ第３の複数の導電性ビア３２２に電気的に結合されて形成される。例えば、第４の複数の導電性接合構造３２３のうちの第１導電性接合構造３２３ａは、第３の複数の導電性ビア３２２のうちの第３導電性ビア３２２ａに電気的に結合されて形成され、第４の複数の導電性接合構造３２３のうちの第２導電性接合構造３２３ｂは、第３の複数の導電性ビア３２２のうちの第２導電性ビアに電気的に結合されて形成され、第４の複数の導電性接合構造３２３のうちの第３導電性接合構造３２３ｃは、第３の複数の導電性ビア３２２のうちの第３導電性ビアに電気的に結合されて形成され、以下同様である。

【0146】

いくつかの実施形態において、誘電体構造３２０、第３の複数の導電性ビア３２２、および第４の複数の導電性接合構造３２３を形成するプロセスは、第２半導体基板１１７の裏面１１７ｂ上、複数のＴＳＶ１３６上、および複数の誘電体ライナー構造１２０２上に第１誘電体層を形成することを含む。第１誘電体層は、例えば、低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等であってもよく、または含んでもよい。第１誘電体層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオンプロセス、その他の堆積プロセス、またはこれらの組み合わせによって形成することができる。

【0147】

その後、パターン化されたマスキング層（例えば、陽性／陰性フォトレジスト、ハードマスク等）を第１誘電体層上に形成する。パターン化されたマスキング層が設置された状態で、第１誘電体層に対してエッチングプロセス（例えば、ウェットエッチングプロセス、ドライエッチングプロセス、ＲＩＥプロセス等）を実行し、パターン化されたマスキング層に従って第１誘電体層内に第１複数の開口（図示せず）を形成する。その後、パターン化されたマスキング層を除去する（例えば、プラズマアッシング（plasma ashing）プロセスを介して）。それから、第１誘電体層上、および第１複数の開口内に金属材料を堆積する。金属材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。金属材料は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、電気化学めっき、無電解めっき、その他の堆積プロセス、またはこれらの組み合わせによって堆積することができる。その後、金属材料に対して平坦化プロセス（例えば、ＣＭＰ）を実行して、金属材料の一部を除去し、それにより、第３の複数の導電性ビア３２２として第１の複数の開口内に金属材料の残りの部分を残す。

【0148】

その後、第１誘電体層上および第３導電性ビア３２２上に第２誘電体層を形成する。第２誘電体層は、例えば、低ｋ誘電体（例えば、比誘電率が約３．９未満の誘電体材料）、酸化物（例えば、ＳｉＯ２）等であってもよく、または含んでもよい。第２誘電体層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオンプロセス、その他の堆積プロセス、またはこれらの組み合わせによって形成することができる。

【0149】

その後、パターン化されたマスキング層（例えば、ポジ型／ネガ型フォトレジスト、ハードマスク等）を第２誘電体層上に形成する。パターン化されたマスキング層が設置された状態で、第２誘電体層に対してエッチングプロセス（例えば、ウェットエッチングプロセス、ドライエッチングプロセス、ＲＩＥプロセス等）を実行し、それにより、パターン化されたマスキング層に従って第２誘電体層内に第２の複数の開口（図示せず）を形成する。その後、パターン化されたマスキング層を剥離する（例えば、プラズマアッシングプロセスを介して）。それから、第２誘電体層上および第２開口内に金属材料を堆積する。金属材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、その他の導電性材料、またはこれらの組み合わせであってもよく、または含んでもよい。金属材料は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、電気化学めっき、無電解めっき、その他の堆積プロセス、またはこれらの組み合わせによって堆積することができる。その後、金属材料に対して平坦化プロセス（例えば、ＣＭＰ）を実行して、金属材料の一部を除去し、それにより、第４の複数の導電性接合構造３２３として第２の複数の開口内に金属材料の残りの部分を残す。いくつかの実施形態において、第４の複数の導電性接合構造３２３を形成することで、第１誘電体層および第２誘電体層を含む誘電体構造３２０の形成が完了する。さらなる実施形態において、第４の複数の導電性接合構造３２３および誘電体構造３２０を形成することで、第２チップ１０４の形成が完了する。

【0150】

図１４Ａ～図１４Ｂの様々な図１４００ａ～１４００ｂに示すように、第２チップ１０４に第３チップ１０６を接合する。第３チップ１０６は、第３半導体基板１４０を含む。第３半導体基板１４０は、前面１４０ｆおよび裏面１４０ｂを有する。いくつかの実施形態において、第３チップ１０６は、第１の複数の読み出し回路１４２を含む。別の実施形態において、第３チップ１０６は、第２の複数の読み出し回路９０２を含む。さらなる実施形態において、第１の複数の読み出し回路１４２のそれぞれは、増幅回路および／またはＡＤＣを含んでもよい（例えば、図１を参照）。第３チップ１０６は、また、第３半導体基板１４０の前面１４０ｆに沿って配置された第３ＩＬＤ構造３３６を含む。第３内部接続構造３３８は、第３ＩＬＤ構造３３６内に配置される。第３内部接続構造３３８は、第３の複数の導電性コンタクト３３８ａ、第３の複数の導電性ワイヤ３３８ｂ、第４の複数の導電性ビア３３８ｃ、および第１の複数の導電性接合構造１４３を含む。

【0151】

いくつかの実施形態において、第３チップ１０６を第２チップ１０４に接合するプロセスは、第１の複数の導電性接合構造１４３を第４の複数の導電性接合構造３２３にそれぞれ接合することを含む。例えば、第１の導電性接合構造１４３ａは、第１の導電性接合構造３２３ａに接合され、第２導電性接合構造１４３ｂは、第２導電性接合構造３２３ｂに接合され、第３導電性接合構造１４３ｃは、第３導電性接合構造３２３ｃに接合され、以下同様である。さらなる実施形態において、第３チップ１０６を第２チップ１０４に接合するプロセスは、第３ＩＬＤ構造３３６を誘電体構造３２０に接合することを含むことができる。

【0152】

いくつかの実施形態において、第３チップ１０６は、第２半導体基板１１７が第３ＩＬＤ構造３３６と第２ＩＬＤ構造３１６の間に垂直に配置されるように第２チップ１０４に接合される。いくつかの実施形態において、第３チップ１０６は、第１の複数の導電性接合構造１４３がそれぞれ第４の複数の導電性接合構造３２３に電気的に結合されるように第２チップ１０４に接合される。さらに別の実施形態において、第３チップ１０６は、例えば、誘電体－誘電体および金属－金属の接合プロセス（例えば、１つまたはそれ以上の誘電体－誘電体界面および１つまたはそれ以上の金属－金属界面を形成する接合プロセス）、共晶接合（eutectic bonding）プロセス、またはその他の接合プロセスによって、第２チップ１０４に接合することができる。

【0153】

明確にするため、理解すべきこととして、図示した構造を説明するために使用される空間的相対語（例えば、上、下、上部、下部等）は、通常、各図面に示されたこれらの構造の向きに基づいている。例えば、図１４に示した構造を説明する場合、第３チップ１０６が第２チップ１０４を覆うと言うことができる。一方、図３に示した構造を説明する場合、第２チップ１０４が第３チップ１０６を覆うと言うことができる。

【0154】

図１５は、高速読み出しイメージセンサの形成方法のいくつかの実施形態のフローチャート１５００を示したものである。図１５のフローチャート１５００では、一連の動作または事象として図示および説明しているが、理解すべきこととして、そのような動作または事象が説明されている順番は、限定的な意味で解釈されるべきではない。例えば、いくつかの動作は、異なる順序で発生してもよく、および／またはここで図示および／または説明されていない他の動作または事象と同時に発生してもよい。さらに、ここで説明した１つまたはそれ以上の態様または実施形態を実施するために図示した全ての動作が必要であるとは限らず、ここで示した動作のうちの１つまたはそれ以上を１つまたはそれ以上の個別の動作行為および／または段階で実行してもよい。

【0155】

動作１５０２において、第１チップを形成する。図１０Ａ～図１０Ｂから図１３Ａ～図１３Ｂは、動作１５０２に対応するいくつかの実施形態の様々な図を示したものである。いくつかの実施形態において、動作１５０２は、動作１５０４および動作１５０６を含む。

【0156】

動作１５０４において、ワークピースを受け取る。ワークピースは、第１半導体基板上に配置された複数のトランジスタセルを含む。図１０Ａ～図１０Ｂは、動作１５０４に対応するいくつかの実施形態の様々な図１０００ａ～１０００ｂを示したものである。

【0157】

動作１５０６において、第１半導体基板内に複数の貫通基板ビア（ＴＳＶ）を形成する。複数のＴＳＶは、それぞれ複数のトランジスタセルに電気的に結合されて形成される。図１１Ａ～図１１Ｂから図１２Ａ～図１２Ｂは、動作１５０６に対応するいくつかの実施形態の様々な図を示したものである。

【0158】

動作１５０８において、第２チップを第１チップに接合する。第２チップは、第２半導体基板上に配置された１つまたはそれ以上の読み出し回路を含む。第２チップは、複数のトランジスタセルが複数のＴＳＶを介して１つまたはそれ以上の読み出し回路に電気的に結合されるように第１チップに接合される。図１４Ａ～図１４Ｂは、動作１５０８に対応するいくつかの実施形態の様々な図１４００ａ～１４００ｂを示したものである。

【0159】

いくつかの実施形態において、本発明は、イメージセンサを提供される。イメージセンサは、第１チップを含む。第１チップは、第１半導体基板を含み、第１半導体基板は、第１側および第２側を有し、第１半導体基板の第２側は、第１半導体基板の第１側の反対側にある。第１チップは、トランジスタセルアレイ内に配置された第１トランジスタセルおよび第２トランジスタセルを含み、第１トランジスタセルは、第１半導体基板の第１側に沿って配置された第１の複数のトランジスタを含み、第１トランジスタセルは、第１光検出器セルを操作するように構成され、第２トランジスタセルは、第１半導体基板の第１側に沿って配置された第２の複数のトランジスタを含み、第２トランジスタセルは、第２光検出器セルを操作するように構成され、第２トランジスタセルは、第１トランジスタセルから横方向に間隔を空けて配置される。第１チップは、第１半導体基板を通って垂直に延伸する第１貫通基板ビア（ＴＳＶ）を含み、第１トランジスタセルは、第１ＴＳＶに電気的に結合され、第１トランジスタセルは、第１光検出器セルの光検出器に蓄積された電荷の数に対応する第１信号を第１ＴＳＶに提供するように構成される。第１チップは、第１半導体基板を通って垂直に延伸する第２ＴＳＶを含み、第２トランジスタセルは、第２ＴＳＶに電気的に結合され、第２トランジスタセルは、第２光検出器セルの光検出器に蓄積された電荷の数に対応する第２信号を第２ＴＳＶに提供するように構成される。イメージセンサは、第２チップを含む。第２チップは、第２半導体基板を含み、第２チップは、第１チップに接合される。第２チップは、第２半導体基板と第１半導体基板の間に垂直に配置された第１層間絶縁膜（ＩＬＤ）構造を含み、第１半導体基板の第１側は、第２半導体基板の第２側と第２半導体基板の間に垂直に配置される。第２チップは、第１ＴＳＶおよび第２ＴＳＶに電気的に結合された第１読み出し回路を含み、第１読み出し回路は、少なくとも部分的に、第１ＴＳＶと第２ＴＳＶの間に横方向に配置される。

【0160】

いくつかの実施形態において、第１読み出し回路は、第２チップ内にある第１部分、および第２チップに接合された第３チップ内にある第２部分を含む。

【0161】

いくつかの実施形態において、第１読み出し回路は、第２半導体基板上に配置された１つまたはそれ以上の第１読み出しデバイスを含む増幅回路を含む。

【0162】

さらなる実施形態において、１つまたはそれ以上の第１読み出しデバイスは、第１ＴＳＶと第２ＴＳＶの間に横方向に配置される。

【0163】

いくつかの実施形態において、第１トランジスタセルは、第１選択トランジスタを含み、第１選択トランジスタのソース／ドレイン領域は、第１ＴＳＶに電気的に結合され、第２トランジスタセルは、第２選択トランジスタを含み、第２選択トランジスタのソース／ドレイン領域は、第２ＴＳＶに電気的に結合される。

【0164】

いくつかの実施形態において、第１ＴＳＶは、第１トランジスタセルおよび第２トランジスタセルから少なくとも約０．１μｍの間隔を空けて横方向に配置され、第２ＴＳＶは、第１トランジスタセルおよび第２トランジスタセルから少なくとも約０．１μｍの間隔を空けて横方向に配置される。

【0165】

いくつかの実施形態において、イメージセンサは、さらに、第３チップを含む。第３チップは、第３半導体基板を含み、第３チップは、第１チップに接合され、第１光検出器セルの光検出器および第２光検出器セルの光検出器は、いずれも第３半導体基板内に配置され、第１チップは、第２チップと第３チップの間に垂直に配置される。

【0166】

いくつかの実施形態において、トランジスタセルアレイは、複数のトランジスタセルを含み、トランジスタセルアレイは、複数の行および複数の列を含み、第１トランジスタセルは、複数のトランジスタセルのうちの１つのトランジスタセルであり、第２トランジスタセルは、複数のトランジスタセルのうちの別のトランジスタセルであり、第１トランジスタセルおよび第２トランジスタセルは、いずれも複数の列のうちの第１列に配置される。

【0167】

さらなる実施形態において、第１トランジスタセルは、第２トランジスタセルに隣接する。

【0168】

さらなる実施形態において、第１トランジスタセルは、複数のトランジスタセルのうちの第１列に配置された任意の他のトランジスタセルよりも第２トランジスタセルから遠くに間隔を空けて配置される。

【0169】

さらなる実施形態において、第１読み出し回路は、第１トランジスタセルから第１距離だけ横方向に間隔を空けて配置され、第１読み出し回路は、第２トランジスタセルから第２距離だけ横方向に間隔を空けて配置され、第１距離は、第２距離とほぼ同じである。

【0170】

いくつかの実施形態において、第２チップは、第２ＴＳＶに電気的に結合された第２読み出し回路を含み、第２読み出し回路は、第２信号を受信するように構成され、第２読み出し回路は、第１読み出し回路から横方向に離れて配置される。

【0171】

さらなる実施形態において、トランジスタセルアレイは、複数のトランジスタセルを含み、トランジスタセルアレイは、複数の行および複数の列を含み、第１トランジスタセルは、複数のトランジスタセルのうちの１つのトランジスタセルあり、第２トランジスタセルは、複数のトランジスタセルのうちの別のトランジスタセルであり、複数のトランジスタセルは、第３トランジスタセルを含み、複数のトランジスタセルは、第４トランジスタセルを含み、第１トランジスタセル、第２トランジスタセル、第３トランジスタセル、および第４トランジスタセルのそれぞれは、複数の列のうちの第１列に配置され、第３トランジスタセルは、複数のトランジスタセルのうちの第１列に配置された任意の他のトランジスタセルよりも第４トランジスタセルから遠くに間隔を空けて配置され、第１読み出し回路および第２読み出し回路の両方は、第３トランジスタセルと第４トランジスタセルの間に横方向に配置される。

【0172】

いくつかの実施形態において、本発明は、イメージセンサを提供する。イメージセンサは、第１チップを含む。第１チップは、第１半導体基板を含む。第１チップは、トランジスタセルアレイ内に配置された第１トランジスタセルおよび第２トランジスタセルを含み、第１トランジスタセルは、第１半導体基板上に配置された第１の複数のトランジスタを含み、第１トランジスタセルは、第１光検出器セルを操作するように構成され、第２トランジスタセルは、第１半導体基板上に配置された第２の複数のトランジスタを含み、第２トランジスタセルは、第２光検出器セルを操作するように構成され、第１チップの第１領域は、第２トランジスタセルを第１トランジスタセルから横方向に分離する。第１チップは、第１トランジスタセルに電気的に結合された第１読み出し回路を含み、第１トランジスタセルは、第１光検出器セルの光検出器に蓄積された電荷の数に対応する第１信号を第１読み出し回路に提供するように構成され、第１読み出し回路は、第１チップの第１領域の周囲内に配置される。第１チップは、第１半導体基板の一側に沿って配置された第１層間絶縁膜（ＩＬＤ）構造を含む。第１チップは、第１半導体基板内に、および少なくとも部分的に、第１ＩＬＤ構造内に配置された第１貫通基板ビア（ＴＳＶ）を含み、第１ＴＳＶは、第１半導体基板を通って垂直に延伸し、第１ＴＳＶは、第１読み出し回路に電気的に結合され、第１読み出し回路は、第１信号に基づく第２信号を第１ＴＳＶに提供するように構成される。イメージセンサは、第２チップを含む。第２チップは、第２半導体基板を含み、第２チップは、第１チップに接合される。第２チップは、第２ＩＬＤ構造を含み、第２半導体基板は、第１ＩＬＤ構造と第２ＩＬＤ構造の間に垂直に配置される。第２チップは、第１ＴＳＶに電気的に結合された第２読み出し回路を含み、第２読み出し回路は、第２信号を受信して、第２信号に基づく第３信号を出力するように構成される。

【0173】

いくつかの実施形態において、第１トランジスタセルは、第１半導体基板内に配置された第１分離構造を含み、第２トランジスタセルは、第１半導体基板内に配置された第２分離構造を含み、第１分離構造の側壁は、第２分離構造の側壁と向かい合い、第１分離構造の側壁および第２分離構造の側壁は、少なくとも部分的に、第１チップの第１領域の周囲を定義する。

【0174】

いくつかの実施形態において、第１チップは、第２トランジスタセルに電気的に結合された第３読み出し回路を含み、第２トランジスタセルは、第２光検出器セルの光検出器に蓄積された電荷の数に対応する第４信号を第３読み出し回路に提供するように構成され、第３読み出し回路は、第１チップの第２領域の周囲内に配置され、第２トランジスタセルは、第１チップの第２領域を第１チップの第１領域から横方向に分離し、第１チップは、第１半導体基板内、および少なくとも部分的に、第１ＩＬＤ構造内に配置された第２ＴＳＶを含み、第２ＴＳＶは、第１半導体基板を通って垂直に延伸し、第２ＴＳＶは、第１チップの第２領域の周囲内に配置され、第２ＴＳＶは、第３読み出し回路に電気的に結合され、第２読み出し回路は、第２ＴＳＶに電気的に結合され、第３読み出し回路は、第４信号に基づく第５信号を第２ＴＳＶに提供するように構成され、第２読み出し回路は、第５信号を受信して、第５信号に基づく第６信号を出力するように構成される。

【0175】

いくつかの実施形態において、第２チップは、第２ＩＬＤ構造内に配置された導電性ワイヤを含み、導電性ワイヤの第１部分は、第１ＴＳＶと第２読み出し回路の間に配置され、第１ＴＳＶは、導電性ワイヤの第１部分を介して第２読み出し回路に電気的に結合され、導電性ワイヤの第２部分は、第２ＴＳＶと第２読み出し回路の間に配置され、第２ＴＳＶは、導電性ワイヤの第２部分を介して第２読み出し回路に電気的に結合される。

【0176】

いくつかの実施形態において、イメージセンサは、さらに、第３チップを含む。第３チップは、第３半導体基板を含み、第３チップは、第１のチップに接合され、第１光検出器セルの光検出器は、第３半導体基板内に配置され、第１のチップは、第２チップと第３チップの間に垂直に配置される。

【0177】

いくつかの実施形態において、本発明は、イメージセンサを提供する。イメージセンサは、トランジスタセルアレイの行および列内に配置され、それぞれ光検出器セルを操作するように構成された複数のトランジスタを含む複数のトランジスタセルを有する第１チップと、複数の読み出し回路を有する第２チップと、第１チップを通って延伸する複数の貫通基板ビア（ＴＳＶ）とを含み、複数のＴＳＶは、トランジスタセルアレイの第１行内に配置され、且つ第１行内の第１グループの複数のトランジスタセルを複数の読み出し回路のうちの１つまたはそれ以上の第１読み出し回路に電気的に結合するように構成された第１グループの複数のＴＳＶと、トランジスタセルアレイの第２行内に配置され、且つ第２行内の第２グループの複数のトランジスタセルを複数の読み出し回路のうちの１つまたはそれ以上の第２読み出し回路に電気的に結合するように構成された第２グループの複数のＴＳＶとを含む。

【0178】

いくつかの実施形態において、複数のトランジスタセルは、第１半導体基板内に配置された第１分離構造を有する第１トランジスタセルと、第１半導体基板内に配置された第２分離構造を有する第２トランジスタセルとを含み、第１分離構造の側壁は、第２分離構造の側壁と向かい合い、第１分離構造の側壁および第２分離構造の側壁は、少なくとも部分的に、第１チップの第１領域の周囲を定義し、複数の読み出し回路のうちの少なくとも１つは、第１チップの第１領域の周囲内に配置される。

【0179】

いくつかの実施形態において、複数のトランジスタセルのそれぞれは、複数のＴＳＶのうちの個別のＴＳＶを介して、複数の読み出し回路のうちの個別の読み出し回路に結合される。

【0180】

いくつかの実施形態において、第２チップ内の複数の読み出し回路の数は、ＴＳＶの複数の数と等しい。

【0181】

いくつかの実施形態において、イメージセンサは、さらに、第３半導体基板を有する第３チップを含み、第３チップは、第１チップに接合され、第１光検出器セルの光検出器は、第３半導体基板内に配置され、第１チップは、第２チップと第３チップの間に垂直に配置される。

【0182】

いくつかの実施形態において、本発明は、イメージセンサの形成方法を提供する。この方法は、第１チップを形成することを含む。第１チップを形成することは、ワークピースを受け取ることを含む。ワークピースは、第１半導体基板上に配置された第１トランジスタセルと、第１半導体基板上に配置され、第１トランジスタセルから横方向に間隔を空けて配置された第２トランジスタセルと、第１半導体基板の第１側に沿って配置された第１層間絶縁膜（ＩＬＤ）構造と、第１ＩＬＤ構造内に配置され、第１トランジスタセルおよび第２トランジスタセルがいずれも電気的に結合された導電性ワイヤとを含む。第１半導体基板内、および第１ＩＬＤ構造内に開口を形成し、開口は、第１トランジスタセルと第２トランジスタセルの間に横方向に配置された導電性ワイヤの一部を露出する。開口内に貫通基板ビア（ＴＳＶ）を形成し、ＴＳＶは、導電性ワイヤに電気的に結合される。第２チップを第１チップに接合する。第２チップは、第２半導体基板および第２ＩＬＤ構造を含む。第２チップは、増幅回路を含む読み出し回路を含む。第２チップは、増幅回路に電気的に結合された第１接合パッドを含む。第２チップは、第１半導体基板が第２ＩＬＤ構造と第１ＩＬＤ構造の間に垂直に配置されるように第１チップに接合される。第２チップは、ＴＳＶが第１接合パッドに電気的に結合されるように第１チップに接合される。

【0183】

いくつかの実施形態において、第１チップを形成することは、さらに、第１半導体基板の第２側に沿って誘電体構造を形成することを含み、第１半導体基板の第２側は、第１半導体基板の第１側の反対側にある。第１チップを形成することは、さらに、誘電体構造内に第２接合パッドを形成することを含む。第２チップは、第１接合パッドが第２接合パッドに接合されるように第１チップに接合される。

【0184】

当業者が本発明の態様をよりよく理解することができるように、上記の内容は、いくつかの実施形態の特徴を概説したものである。当業者は、本明細書に導入された実施形態の同じ目的を実行し、および／または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、本発明を容易に使用できることを理解されたい。当業者は、また、そのような同等の構成が本発明の精神および範囲から逸脱しないこと、およびそれらが本発明の精神および範囲から逸脱することなく本明細書中の様々な変更、置換、および改変をなし得ることを理解すべきである。

【産業上の利用可能性】

【0185】

本発明のイメージセンサおよびイメージセンサの形成方法は、画像感知において高速性を必要とするアプリケーションにおいて使用することができる。

【符号の説明】

【0186】

１００ａ図／概略図
１００ｂ、１０００ｂ、１４００ｂ図／レイアウト図
１０２第１チップ
１０４第２チップ
１０６第３チップ
１０７第１半導体基板
１０７ｂ、１１７ｂ、１４０ｂ裏面
１０７ｆ、１１７ｆ、１４０ｆ前面
１０８光検出器セル
１０８ａ第１光検出器セル
１０８ｂ第２光検出器セル
１０８ｃ第３光検出器セル
１１０第１の複数の行
１１２第１の複数の列
１１２ａ、１２２ａ、１４８ａ第１列
１１４、２０２、２０８光検出器
１１６、２０４、２１０転送ゲート
１１７第２半導体基板
１１８トランジスタセル
１１８ａ第１トランジスタセル
１１８ｂ第２トランジスタセル
１１８ｃ第３トランジスタセル
１１８ｄ第４トランジスタセル
１１８ｅ第５トランジスタセル
１２０第２の複数の行
１２２第２の複数の列
１２４トランジスタ
１２４ａ、２１４ａ、２２２ａ第１トランジスタ
１２４ｂ、２１４ｂ、２２２ｂ第２トランジスタ
１２４ｃ、２１４ｃ、２２２ｃ第３トランジスタ
１２６、２０６、２１２フローティング拡散ノード
１２８、１３２、１３４第１ソース／ドレインノード
１３０ゲート
１３６貫通基板ビア（ＴＳＶ）
１３６ａ第１ＴＳＶ
１３６ｂ第２ＴＳＶ
１３６ｃ第３ＴＳＶ
１３６ｄ第４ＴＳＶ
１３６ｅ第５ＴＳＶ
１３８第２ソース／ドレインノード
１４０第３半導体基板
１４２第１の複数の読み出し回路
１４２ａ、９０２ａ第１読み出し回路
１４２ｂ、９０２ｂ第２読み出し回路
１４２ｄ第４読み出し回路
１４２ｅ第５読み出し回路
１４３第１の複数の導電性接合構造
１４３ａ、３２３ａ第１導電性接合構造
１４３ｂ、３２３ｂ第２導電性接合構造
１４３ｃ、３２３ｃ第３導電性接合構造
１４３ｄ第４導電性接合構造
１４３ｅ第５導電性接合構造
１４４、２３２増幅回路
１４６、２３４アナログ－デジタル変換器（ＡＤＣ）
１４８第３の複数の列
１４８ｂ第２列
１５０第３の複数の行
２００、５００レイアウト図
２１４第１の複数のトランジスタ
２１６、２２４、３０４、３２６ゲート電極構造
２１８、２２６ソース／ドレイン領域
２２０第１分離構造
２２２第２の複数のトランジスタ
２２８第２分離構造
２３０第１領域
２３６、２３８読み出しデバイス
３００断面図
３０２、３１２、３２４ゲート誘電体構造
３０６、３１４、３２８側壁スペーサ
３０８第１層間絶縁膜（ＩＬＤ）構造
３１０第１内部接続構造
３１０ａ第１の複数の導電性コンタクト
３１０ｂ第１の複数の導電性ワイヤ
３１０ｃ第１の複数の導電性ビア
３１０ｄ第２の複数の導電性接合構造
３１６第２ＩＬＤ構造
３１８第２内部接続構造
３１８ａ第２の複数の導電性コンタクト
３１８ｂ第２の複数の導電性ワイヤ
３１８ｂ１第１導電性ワイヤ
３１８ｃ第２の複数の導電性ビア
３１８ｄ第３の複数の導電性接合構造
３２０誘電体構造
３２２第３の複数の導電性ビア
３２２ａ第１導電性ビア
３２３第４の複数の導電性接合構造
３３０第３分離構造
３３２第１の複数のドープされたウェル
３３４第２の複数のドープされたウェル
３３６第３ＩＬＤ構造
３３８第３内部接続構造
３３８ａ第３の複数の導電性コンタクト
３３８ｂ第３の複数の導電性ワイヤ
３３８ｃ第４の複数の導電性ビア
４００、７００、９００レイアウト図
４０２光検出器セルユニット
５０２第１距離
５０４第２距離
５０６、５０８側壁
５１０第３距離
５１２第４距離
６００、８００回路図
９０２第２の複数の読み出し回路
９０４第２領域
９０６第３領域
１０００ａ、１４００ａ図／断面図
１００２ワークピース
１１００ａ、１１００ｂ、１２００ａ、１２００ｂ、１３００ａ、１３００ｂ図
１１０２貫通基板ビア（ＴＳＶ）開口
１１０２ａ第１ＴＳＶ開口
１１０２ｂ第２ＴＳＶ開口
１１０２ｃ第３ＴＳＶ開口
１２０２誘電体ライナー構造
１５００フローチャート
１５０２、１５０４、１５０６、１５０８動作

【図1A】