特開 2024-97715 炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024097715

(43)【公開日】2024-07-19

(54)【発明の名称】炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240711BHJP

   H01L 29/12 20060101ALI20240711BHJP

   H01L 29/78 20060101ALI20240711BHJP

   H01L 21/265 20060101ALI20240711BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 652T

H01L29/78 652H

H01L29/78 652J

H01L29/78 653A

H01L21/265 Q

H01L21/265 Z

H01L21/265 F

H01L21/265 602A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023001385

(22)【出願日】2023-01-06

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】竹中 研介

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】Ａｌ濃度プロファイルのより深い領域への裾の長い濃度分布（ロングテール）の発生を防止することで、深さ方向での不純物濃度分布を解消して、シミュレーションに近い領域を製造することが可能となる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置の製造方法は、第１導電型の炭化珪素半導体基板１のおもて面に第１導電型の第１半導体層２を形成する第１工程と、第１半導体層２の、炭化珪素半導体基板１側に対して反対側の表面層のロングテールが発生する領域の結晶構造を、不活性元素をイオン注入して、イオン注入ダメージを付与することで破壊する第２工程と、結晶構造を破壊した第１半導体層２の表面層に第２導電型となる不純物を注入して第２導電型のカラム領域３０を形成する第３工程と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層のロングテールが発生する領域の結晶構造にダメージを付与する第２工程と、
前記結晶構造にダメージを付与した前記第１半導体層の表面層に第２導電型となる不純物を注入して第２導電型のカラム領域を形成する第３工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【請求項2】

第１導電型の炭化珪素半導体基板のおもて面側に第１導電型の第１半導体層を形成し、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第１工程と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記並列ｐｎ領域に達するトレンチを形成する第４工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第６工程と、
を含み、
前記第１工程は、
第１導電型の炭化珪素半導体基板のおもて面側に、エピタキシャル成長により第１導電型の第１半導体層を形成する工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層のロングテールが発生する領域の結晶構造にダメージを付与する工程と、
前記結晶構造にダメージを付与した前記第１半導体層の表面層に第２導電型となる不純物を注入して第２導電型のカラム領域を形成する工程と、
を含む工程を１回ないし複数回繰り返すことにより並列ｐｎ領域を形成することを特徴とする炭化珪素半導体装置の製造方法。

【請求項3】

前記結晶構造にダメージを付与する工程は、前記表面層にネオン、ないしアルゴン、ないしクリプトン、ないしキセノンのイオンを注入することで行うことを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記結晶構造にダメージを付与する工程は、活性化アニール処理で前記第１半導体層の４Ｈ－ＳｉＣ結晶構造が回復できる程度の範囲で、結晶構造にイオン注入を行う工程であることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記カラム領域の厚さは、１．０μｍ以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで、縦型ＭＯＳＦＥＴ全体のオン抵抗を低減することを実現できる。

【0003】

しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。

【0004】

上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。

【0005】

ＳＪ－ＭＯＳＦＥＴは、ｎ型ドリフト層中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域）とｎ型領域（ｐ型カラム領域に挟まれたｎ型ドリフト層の部分、以下ｎ型カラム領域と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域と称する）を有している。並列ｐｎ領域を構成するｎ型カラム領域は、ｎ型ドリフト層に対応して不純物濃度を高めた領域である。並列ｐｎ領域では、ｐ型カラム領域およびｎ型カラム領域に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。

【0006】

また、膜面に平行な特定の結晶面を持つ第１の多結晶膜を形成し、第１の多結晶膜に１方向からイオン注入を行うことにより、３次元的に方位制御された所定の結晶方位を有する結晶粒を残す一方、それ以外の結晶粒を非晶質化させ、３次元的に方位制御された所定の結晶方位を有する結晶粒をシ－ドとして非晶質領域を結晶化させる技術が公知である（例えば、下記特許文献１参照）。

【0007】

また、基板１の一主面に、シリコン（Ｓｉ）の斜め回転イオン注入を行い、基板１の一主面を構成するシリコンの結晶構造を破壊し、基板１の一主面は酸素を拡散しやすい状態とする技術が公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１０－１２３７８８号公報

【特許文献2】特開平０５－１６０１１９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

このような構造のＳＪ－ＭＯＳＦＥＴでは、ｎ型ドリフト層をエピタキシャル成長させ、ｎ型ドリフト層にｐ型の不純物をイオン注入して、ｐ型領域を形成することを複数回繰り返すことで、並列ｐｎ領域を形成している。従来、エピタキシャル成長とボックスプロファイルを形成するための多段階でのイオン注入工程を８回繰り返して、並列ｐｎ領域を形成していたが、工数を削減するため、１回で並列ｐｎ領域を形成することが検討されている。

【0010】

この場合、４Ｈ－ＳｉＣ基板上に形成される耐圧１．２ｋＶのＳＪ－ＭＯＳＦＥＴでは、ｎ型バッファ層を４．４０μｍと、ｎ型ドリフト層を４．５５μｍ程度エピタキシャル成長させ、ｎ型ドリフト層にｐ型の不純物をボックスプロファイルとなるように多段階の加速エネルギーにてイオン注入して、４．５５μｍ程度のｐ型領域を形成する工程を１回で、並列ｐｎ領域を形成する。この際、エピタキシャル成長させたｎ型ドリフト層に深いイオン注入が必要となる。

【0011】

従来、この深いイオン注入は、アモルファス状態でのイオン注入プロファイルのシミュレーション結果に基づき、単結晶の状態の４Ｈ－ＳｉＣエピタキシャル成長膜（以下、エピ膜と称する）に対して、Ａｌ（アルミニウム）イオン（ドーパント）を高加速エネルギーで注入している。

【0012】

図４は、ＳｉおよびＳｉＣ中でのＡｌイオンの平均飛程を示すグラフである。図５において、横軸は、加速エネルギーを示し、単位はｋｅＶである。縦軸は、Ａｌイオンの平均飛程を示し、単位はμｍである。図４の平均飛程は、シミュレーションの結果である。図４において、点線の丸はＡｌイオンをＳｉに注入した際の平均飛程を示し、実線の丸はＡｌイオンをＳｉＣに注入した際の平均飛程を示す。なお、Ｓｉの密度は２．３２１２ｇ／ｃｍ³、ＳｉＣの密度は３．２１ｇ／ｃｍ³として、平均飛程のシミュレーションを行った。

【0013】

図４に示すように、ＳｉＣはＳｉよりも平均飛程は短く、深さ４．５５μｍのｐ型領域を１段階のボックスプロファイル注入で、Ａｌイオン注入で形成するには、最高で約１４．２ＭｅＶ前後の加速エネルギーが必要となる。

【0014】

しかしながら、この条件で深さ４．５５μｍのｐ型領域を形成すると、実際のイオン注入プロファイルでは、単結晶４Ｈ－ＳｉＣエピ膜中で散乱したイオンに対する単結晶４Ｈ－ＳｉＣエピ膜の結晶構造に由来したチャネリング効果によると考えられるＡｌイオンのより深い領域への注入に伴い、Ａｌ濃度プロファイルに裾の長い濃度分布（以降、ロングテールと呼ぶ）が発生する。チャネリング効果により、深い領域にイオンが注入され、半導体装置の特性が劣化する、あるいは設計に対してバラツキが生じる。

【0015】

図５は、Ａｌイオン注入プロファイルのシミュレーション結果とＳＩＭＳ分析結果を示すグラフである。図５において、横軸は、Ａｌイオンの注入深さを示し、単位はμｍである。縦軸は、Ａｌイオンの濃度を示し、単位はａｔｏｍｓ／ｃｍ³である。図６は、高加速エネルギーイオン注入を示す断面図である。図５において、実線がＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析結果を示し、点線がシミュレーション結果を示す。図５のＳＩＭＳ分析結果は、図６のように、ＳｉＣ基板にＳｉＣエピ膜を３×１０¹⁶／ｃｍ³の不純物濃度で１０μｍ程度成長させ、６０ｋｅＶ～８ＭｅＶで１５段Ａｌイオン注入した後、おもて面から約５．５μｍの領域を分析した結果である。

【0016】

図５に示すように、シミュレーションでは、３．２μｍ以上では、急激にＡｌイオンの濃度は低下し、ボックスプロファイルとなっているが、ＳＩＭＳ分析結果では、３．２μｍ以上にロングテールが発生している。また、設定濃度の約１．３０×１０¹⁷／ｃｍ³に対して、平均濃度が約１．１３×１０¹⁷／ｃｍ³となり、Ａｌイオンの平均濃度が低下している。なお、ＳＩＭＳ分析における濃度誤差は約±４０％であり、深さ方向の測定誤差は約±５％である。

【0017】

深さ方向でシミュレーション結果とＳＩＭＳ分析結果の乖離が大きくなるのは、シミュレーションは、結晶構造を考慮してない（アモルファス）状態だが、実際のイオン注入では、ＳｉＣエピ膜中の結晶構造に由来したチャネリング効果によると考えられるロングテールが発生しているためである。また、加速エネルギーが高くなるほど（深く注入しようとするほど）、ロングテールはより深く発生する傾向となる。このため、高い加速エネルギーが必要な４．０μｍ以上の深さの領域にイオン注入を行う場合、ロングテールが発生する。

【0018】

この発明は、上述した従来技術による問題点を解消するため、ｐ型ドーパントのイオンのより深い領域への注入に伴うｐ型ドーパント濃度プロファイルのロングテールの発生を防止することで、深さ方向での不純物濃度分布を解消して、シミュレーションに近い領域を製造することが可能となる炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層のロングテールが発生する領域の結晶構造を破壊して、アモルファス化しない程度にイオン注入ダメージを付与する第２工程を行う。次に、イオン注入によりダメージを付与した前記第１半導体層の表面層に第２導電型となる不純物を注入して第２導電型のカラム領域を形成する第３工程を行う。

【0020】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面側に第１導電型の第１半導体層を形成し、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第１工程を行う。次に、前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記並列ｐｎ領域に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第６工程を行う。前記第１工程は、第１導電型の炭化珪素半導体基板のおもて面側に、エピタキシャル成長により第１導電型の第１半導体層を形成する工程と、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層のロングテールが発生する領域の結晶構造を破壊して、アモルファス化しない程度にイオン注入ダメージを付与する工程と、イオン注入によりダメージを付与した前記第１半導体層の表面層に第２導電型となる不純物を注入して第２導電型のカラム領域を形成する工程と、を含む工程を１回ないし複数回繰り返すことにより並列ｐｎ領域を形成する。

【0021】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、イオン注入によるダメージの付与は、前記表面層のロングテールが発生する領域に、先にネオン、アルゴン、クリプトン、キセノンなどの不活性元素からなるイオンを注入することで行うことを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記結晶構造にダメージを付与する工程は、活性化アニール処理で前記第１半導体層の４Ｈ－ＳｉＣ結晶構造が回復できる程度の範囲で、結晶構造にイオン注入を行う工程であることを特徴とする。

【0023】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記カラム領域の厚さは、１．０μｍ以上であることを特徴とする。

【0024】

上述した発明によれば、ｐ型カラム領域をｐ型ドーパントのイオン注入で形成する前に、不活性元素をイオン注入して、単結晶４Ｈ－ＳｉＣエピ膜に対してイオン注入ダメージを付与することで、イオン注入される領域の単結晶４Ｈ-ＳｉＣの結晶構造を破壊しない程度に破壊する。これにより、注入されたイオンが内部まで入りにくく、チャネリングを起きにくくして、結晶構造に由来するｐ型ドーパントのイオンのより深い領域への注入に伴うｐ型ドーパント濃度プロファイルのロングテールの発生を防止できる。

【発明の効果】

【0025】

本発明にかかる炭化珪素半導体装置の製造方法によれば、ｐ型ドーパント濃度プロファイルのロングテールの発生を防止することで、深さ方向での不純物濃度分布を解消して、シミュレーションに近い領域を製造すると同時に、イオン注入ダメージの増大によりドリフト層のライフタイムを短縮させて、ＳＪ－ＭＯＳＦＥＴの通電劣化耐性を向上させることと、蓄積電荷量の低減によるスイッチング時の逆回復損失を低減させることが可能となるという効果を奏する。

【図面の簡単な説明】

【0026】

【図1】実施の形態にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図2】実施の形態にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。

【図3】実施の形態にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。

【図4】ＳｉおよびＳｉＣ中でのＡｌイオンの平均飛程を示すグラフである。

【図5】Ａｌイオン注入プロファイルのシミュレーション結果とＳＩＭＳ分析結果を示すグラフである。

【図6】高加速エネルギーイオン注入を示す断面図である。

【発明を実施するための形態】

【0027】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0028】

（実施の形態）
本発明にかかる半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図１に示す炭化珪素ＳＪ－ＭＯＳＦＥＴ３００は、炭化珪素（ＳｉＣ）からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ^-型ベース領域１６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴである。図１では、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。

【0029】

ｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型バッファ層１’とｎ^-型ドリフト層（第１導電型の第１半導体層）２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型バッファ層、及びｎ型ドリフト層である。ｎ^-型バッファ層１’の不純物濃度は、例えば、５．０×１０¹⁵／ｃｍ³以上２．５×１０¹⁶／ｃｍ³以下である。ｎ^-型ドリフト層２の不純物濃度は、例えば、１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下である。以下、ｎ⁺型半導体基板１とｎ^-型バッファ層１’と、ｎ^-型ドリフト層２と、後述するｐ^-型ベース領域１６とを併せて半導体基体とする。半導体基体のおもて面側には、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極（不図示）が設けられている。

【0030】

炭化珪素ＳＪ－ＭＯＳＦＥＴ３００の活性領域には、並列ｐｎ領域３３が設けられている。並列ｐｎ領域３３は、ｎ型カラム領域３１とｐ型カラム領域３０とが交互に繰り返し配置されている。ｎ型カラム領域３１は、後述するように１回ないし複数回のエピタキシャル成長工程で形成され、ｐ型カラム領域３０は、後述するように１回ないし複数回の多段階からなるイオン注入工程で形成される。ｐ型カラム領域３０は、ｎ^-型ドリフト層２の表面からｎ⁺型半導体基板層１の表面に達しないように設けられているＳｅｍｉ－ＳＪ構造であるが、ｎ⁺型半導体基板層１の表面付近にまで達するＦｕｌｌ－ＳＪ構造としても良い。ｎ型カラム領域３１とｐ型カラム領域３０の平面形状は、例えば、ストライプ状である。並列ｐｎ領域３３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、ｐ^-型ベース領域（第２導電型の第２半導体層）１６が設けられている。

【0031】

また、並列ｐｎ領域３３の表面にｎ型高濃度領域５が設けられてもよい。ｎ型高濃度領域５の内部にｐ⁺型領域３が選択的に設けられてもよい。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型ドリフト２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域５は、例えば、基体おもて面（半導体基体のおもて面）に平行な方向に一様に設けられている。

【0032】

ｐ⁺型領域３の一部は、トレンチ２３の底部に設けられており、ｐ⁺型領域３の幅はトレンチ２３の幅よりも広い。ｐ⁺型領域３は、例えばアルミニウム（Ａｌ）がドーピングされている。また、ｐ⁺型領域３の一部は、トレンチ２３の間に設けられており、表面がｐ^-型ベース領域１６に接し、底面がｐ型カラム領域３０に接する。

【0033】

ｐ⁺型領域３を設けることで、トレンチ２３の底部付近に、ｐ⁺型領域３とｎ型高濃度領域５との間のｐｎ接合を形成することができる。ｐ⁺型領域３とｎ型高濃度領域５とのｐｎ接合がトレンチ２３よりも深い位置にあるため、ｐ⁺型領域３とｎ型高濃度領域５との境界に電界が集中し、トレンチ２３の底部の電界集中を緩和することが可能となる。

【0034】

炭化珪素半導体基体の第１主面側（ｐ^-型ベース領域１６側）には、トレンチ構造が形成されている。具体的には、トレンチ２３は、ｐ^-型ベース領域１６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ^-型ベース領域１６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合は、ｎ型カラム領域３１）に達する。トレンチ２３の内壁に沿って、トレンチ２３の底部および側壁にゲート絶縁膜１９が形成されており、トレンチ２３内のゲート絶縁膜１９の内側にゲート電極２０が形成されている。ゲート絶縁膜１９によりゲート電極２０が、ｎ型カラム領域３１およびｐ^-型ベース領域１６と絶縁されている。ゲート電極２０の一部は、トレンチ２３の上方（ソース電極２２側）からソース電極２２側に突出していてもよい。

【0035】

ｐ^-型ベース領域１６の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）１７が選択的に設けられている。ｎ⁺型ソース領域１７はトレンチ２３に接している。ｐ^-型ベース領域１６の内部に、ｐ⁺⁺型コンタクト領域１８が選択的に設けられていてもよい。この場合ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８は互いに接する。また、実施の形態では、ｐ型カラム領域３０はコンタクトホールの直下に設けられている。つまり、ｐ型カラム領域３０は、ソース電極２２が接するｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８とｎ⁺型炭化珪素基板１との間の領域に設けられている。

【0036】

層間絶縁膜２１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ２３に埋め込まれたゲート電極２０を覆うように設けられている。ソース電極２２は、層間絶縁膜２１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８に接する。ソース電極２２は、層間絶縁膜２１によって、ゲート電極２０と電気的に絶縁されている。ソース電極２２上には、ソース電極パッド（不図示）設けられている。ソース電極２２と層間絶縁膜２１との間に、例えばソース電極２２からゲート電極２０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

【0037】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２～図３は、実施の形態にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である。実施の形態では、１．２ｋＶ耐圧クラスのトレンチ構造を有する炭化珪素ＳＪ－ＭＯＳＦＥＴを例に製造方法を説明する。

【0038】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた膜厚４．４０μｍのｎ^-型炭化珪素バッファ層１’を、不純物濃度が１．８×１０¹⁶／ｃｍ³程度となるようにエピタキシャル成長させる。次に、ｎ^-型バッファ層１’のおもて面側に、例えば窒素原子をドーピングしながら炭化珪素でできた、ｎ^-型バッファ層１’より不純物濃度の高い第１ｎ型カラム領域３１－１となるｎ^-型ドリフト層２を、不純物濃度が３．０×１０¹⁶／ｃｍ³程度となるようにエピタキシャル成長させる。

【0039】

次に、ｎ^-型ドリフト層２の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば膜厚１０．０μｍのポリシリコン膜、あるいは膜厚１０．０μｍのＳｉＯ₂膜で形成する。次に、ｎ^-型ドリフト層２の表面層のロングテールが発生する領域の結晶構造を、イオン注入ダメージを付与することで、アモルファス化しない程度に破壊する。ここで、第１ｐ型カラム領域３０－１が形成される領域全体の単結晶４Ｈ－ＳｉＣの結晶構造を破壊することが好ましい。例えば、第１ｐ型カラム領域３０－１を４．５５μｍ程度の厚さで形成する場合、４．５５μｍ程度の深さまでアモルファス化しない程度に、単結晶４Ｈ－ＳｉＣの結晶構造を破壊することが好ましい。なお、ここで結晶構造を、イオン注入ダメージを付与することで、アモルファス化しない程度に破壊するというのは、後述する活性化アニール処理でダメージを付与された結晶の４Ｈ－ＳｉＣ結晶構造が回復できる程度のダメージを付与するという意味である。イオン注入による結晶構造の破壊の程度は主にイオン注入の加速エネルギーで調整できる。

【0040】

単結晶４Ｈ－ＳｉＣの結晶構造の破壊は、例えば、Ａｒなどの不活性元素のイオンを注入することで実現できる。Ｎｅの場合は加速エネルギーを１１．５５ＭｅＶ、Ａｒの場合は１８．３５ＭｅＶ、Ｋｒの場合は２２．３ＭｅＶ、Ｘｅの場合は２８．８ＭｅＶとすることで平均飛程４．５５μｍとなる。ＳｉＣ中でのロングテールの発生を抑制するには、深さ５．０５μｍ程度までダメージを与えることが望ましく、Ｎｅの場合は加速エネルギーを１３．１６ＭｅＶ、Ａｒの場合は２１．５ＭｅＶ、Ｋｒの場合は２６．７ＭｅＶ、Ｘｅの場合は３４．１ＭｅＶとすることで平均飛程５．０５μｍとなる。次に、アルミニウム等のｐ型の不純物（ドーパント）を、ＳｉＯ₂膜（以降、酸化膜と称する）の開口部に注入し、第１ｐ型カラム領域３０－１を形成する。次に、イオン注入用マスクを除去する。ここまでの状態が図２に記載される。

【0041】

このように、実施の形態では、ｐ型ドーパントのイオン注入前にｎ^-型ドリフト層２のロングテールが発生する領域に、先に不活性元素のイオン注入を行い、イオン注入ダメージを付与することで、単結晶４Ｈ-ＳｉＣの結晶構造を破壊している。これにより、ｐ型ドーパントのイオン注入時にイオンが内部まで入りにくくなり、チャネリングを起きにくくして、結晶構造に由来するｐ型ドーパント濃度プロファイルのロングテールの発生を防止している。このため、深さ方向での不純物濃度分布を解消して、シミュレーションに近い領域を製造することが可能となる。

【0042】

また、炭化珪素半導体基板には、オフ角が設けられており、このオフ角は炭化珪素半導体基板毎にばらつきがある。このばらつきにより、ｐ型ドーパントのイオン注入によるイオンの入射角が異なり、ロングテールの大きさにばらつきが生じる。実施の形態では、ｐ型ドーパントをイオン注入する前の不活性元素のイオン注入により、単結晶４Ｈ-ＳｉＣの結晶構造が破壊されるため、ｐ型ドーパントのイオン注入の際に、オフ角のばらつきによるロングテールの大きさのばらつきを抑制することができる。

【0043】

ここでは、イオン注入からエピタキシャル成長の工程を１回としていたが、更に耐圧の高いＳＪ－ＭＯＳＦＥＴを製造する場合は、この回数は並列ｐｎ領域３３の膜厚、イオン注入の加速エネルギー等に依存し、他の回数であってかまわない。

【0044】

次に、この第１ｎ型カラム領域３１－１および第１ｐ型カラム領域３０－１上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた下部ｎ型高濃度領域５ａをエピタキシャル成長させてもよい。

【0045】

次に、下部ｎ型高濃度領域５ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、下部ｎ型高濃度領域５ａの内部に下部ｐ⁺型領域３ａを形成する。ここまでの状態が図３に記載される。次に、下部ｐ⁺型領域３ａを形成するためのイオン注入時に用いたマスクを除去する。また、下部ｎ型高濃度領域５ａおよび下部ｐ⁺型領域３ａは、エピタキシャル成長とイオン注入を複数回繰り返すことにより形成することもできる。

【0046】

次に、下部ｎ型高濃度領域５ａの表面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた上部ｎ型高濃度領域５ｂをエピタキシャル成長させてもよい。

【0047】

次に、上部ｎ型高濃度領域５ｂの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、上部ｎ型高濃度領域５ｂの内部に上部ｐ⁺型領域３ｂを形成する。上部ｐ⁺型領域３ｂは、トレンチ２３の間に形成されるようにしてもよい。次に、上部ｐ⁺型領域３ｂを形成するためのイオン注入時に用いたマスクを除去する。また、上部ｎ型高濃度領域５ｂおよび上部ｐ⁺型領域３ｂは、エピタキシャル成長とイオン注入を複数回繰り返すことにより形成することもできる。下部ｎ型高濃度領域５ａと上部ｎ型高濃度領域５ｂとを合わせてｎ型高濃度領域５となり、下部ｐ⁺型領域３ａと上部ｐ⁺型領域３ｂとを合わせてｐ⁺型領域３となる。

【0048】

次に、ｎ型高濃度領域５とｐ⁺型領域３との表面上（ｎ型高濃度領域５とｐ⁺型領域３とが設けられない場合、ｎ型カラム領域３１とｐ型カラム領域３０との表面上）に、アルミニウム等のｐ型不純物をドーピングしたｐ^-型ベース領域１６を形成する。次に、ｐ^-型ベース領域１６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ^-型ベース領域１６の表面の一部にｎ⁺型ソース領域１７を形成する。次に、ｎ⁺型ソース領域１７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ^-型ベース領域１６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域１８を設けてもよい。ｐ⁺⁺型コンタクト領域１８の不純物濃度は、ｐ^-型ベース領域１６の不純物濃度より高くなるように設定する。

【0049】

次に、不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ型カラム領域３０－１、第１ｎ型カラム領域３１－１、ｎ型高濃度領域５、ｐ⁺型領域３、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。なおこのアニールにより、ｎ^-型ドリフト層２の表面層のロングテールが発生する領域に付与された前述のイオン注入ダメージも回復し、４Ｈ－ＳｉＣ結晶構造が回復する。

【0050】

次に、ｐ^-型ベース領域１６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ^-型ベース領域１６を貫通し、ｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合、ｎ型カラム領域３１）に達するトレンチ２３を形成する。次に、トレンチ形成用マスクを除去する。

【0051】

次に、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８の表面と、トレンチ２３の底部および側壁と、に沿ってゲート絶縁膜１９を形成する。このゲート絶縁膜１９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜１９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0052】

次に、ゲート絶縁膜１９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ２３内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ２３内部に残すことによって、ゲート電極２０を設ける。ゲート電極２０の一部はトレンチ２３外部に突出していてもよい。

【0053】

次に、ゲート絶縁膜１９およびゲート電極２０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜２１を設ける。次に、層間絶縁膜２１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜２１およびゲート絶縁膜１９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜２１を平坦化する。

【0054】

次に、コンタクトホール内および層間絶縁膜２１の上にソース電極２２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極２２を残す。

【0055】

次に、ｎ⁺型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域１７、ｐ⁺⁺型コンタクト領域１８およびｎ⁺型半導体基板１とオーミック接合するソース電極２２および裏面電極（不図示）を形成する。

【0056】

次に、ｎ⁺型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極２２および層間絶縁膜２１を覆うようにアルミニウムを除去し、ソース電極パッド（不図示）を形成する。

【0057】

次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0058】

以上、説明したように、実施の形態によれば、第１ｐ型カラム領域をｐ型ドーパントのイオン注入で形成する前に、不活性元素をイオン注入して、単結晶４Ｈ－ＳｉＣエピ膜にイオン注入ダメージを付与することで、ｐ型ドーパントをイオン注入する領域の単結晶４Ｈ-ＳｉＣの結晶構造を先に破壊する。これにより、注入されたｐ型ドーパントのイオンが内部まで入りにくく、チャネリングをおきにくくして、結晶構造に由来するｐ型ドーパント濃度プロファイルのロングテールの発生を防止できる。また、イオン注入ダメージの増大によりドリフト層のライフタイムを短縮させて、ＳＪ－ＭＯＳＦＥＴの通電劣化耐性を向上させることと、蓄積電荷量の低減によるスイッチング時の逆回復損失を低減させることが可能となるという効果を奏する。

【0059】

また、実施の形態では、第１ｐ型カラム領域を例に説明してきたが、本願発明は、深さが１．０μｍ以上の領域をイオン注入で形成する場合に適用可能である。さらに、炭化珪素ＳＪ－ＭＯＳＦＥＴ以外の炭化珪素半導体装置にも適用可能である。

【0060】

以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明ではトレンチがｐ型カラム領域、ｎ型カラム領域の長手方向に平行な構造の実施例で説明したが、トレンチがｐ型カラム領域、ｎ型カラム領域の長手方向に垂直な構造でも同様の効果が得られる。

【0061】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0062】

１ ｎ⁺型半導体基板
１’ｎ^-型バッファ層
２ ｎ^-型ドリフト層
３ ｐ⁺型領域
３ａ 下部ｐ⁺型領域
３ｂ 上部ｐ⁺型領域
５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
１６ ｐ^-型ベース領域
１７ ｎ⁺型ソース領域
１８ ｐ⁺⁺型コンタクト領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極
２３ トレンチ
３０ ｐ型カラム領域
３０－１ 第１ｐ型カラム領域
３１ ｎ型カラム領域
３１－１ 第１ｎ型カラム領域
３３ 並列ｐｎ領域
３００ 炭化珪素ＳＪ－ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】