特開 2024-98955 電極及びこれを含む半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024098955

(43)【公開日】2024-07-24

(54)【発明の名称】電極及びこれを含む半導体装置の製造方法

(51)【国際特許分類】

   H10B 63/00 20230101AFI20240717BHJP

   H10N 70/20 20230101ALI20240717BHJP

   H10N 70/00 20230101ALI20240717BHJP

   H10N 97/00 20230101ALI20240717BHJP

   H01L 21/3065 20060101ALI20240717BHJP

【ＦＩ】

H10B63/00

H10N70/20

H10N70/00 Z

H10N97/00

H01L21/302 105B

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023205079

(22)【出願日】2023-12-05

(31)【優先権主張番号】10-2023-0004027

(32)【優先日】2023-01-11

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】トン チャ ドク

(72)【発明者】

【氏名】キム ジョン ミョン

(72)【発明者】

【氏名】チェ コ ラク

【テーマコード（参考）】

5F004

5F083

【Ｆターム（参考）】

5F004AA11

5F004BA11

5F004DB00

5F004EA27

5F083FZ10

5F083JA35

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA45

5F083JA60

5F083PR04

5F083PR05

5F083PR06

5F083PR36

(57)【要約】

【課題】炭素電極の表面平坦化及び硬化によりエッチング抵抗性を高め、後続工程において炭素の流失を最小化できる電極及びこれを含む半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る電極の製造方法は、炭素層を形成するステップと、イオンビームエッチング工程を行って炭素層の表面を平坦化及び硬化させるステップと、不純物ドーピング工程を行うステップとを含むことができる。
【選択図】図１Ｂ

【特許請求の範囲】

【請求項1】

炭素層を形成するステップと、
イオンビームエッチング工程を行って前記炭素層の表面を平坦化及び硬化させるステップと、
前記炭素層内に不純物をドーピングするための不純物ドーピング工程を行うステップと、
を含み、
前記炭素層は、前記イオンビームエッチング工程及び前記不純物ドーピング工程を行って電極に変換される電極の製造方法。

【請求項2】

前記不純物ドーピング工程は、低エネルギーイオン注入（Ｌｏｗ Ｅｎｅｒｇｙ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）工程またはプラズマドーピング（Ｐｌａｓｍａ Ｄｏｐｉｎｇ、「ＰＬＡＤ」）工程により行われる請求項１に記載の電極の製造方法。

【請求項3】

前記低エネルギーイオン注入工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量（ｄｏｓｅ）の条件下でなされる請求項２に記載の電極の製造方法。

【請求項4】

前記ＰＬＡＤ工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量の条件下でなされる請求項１に記載の電極の製造方法。

【請求項5】

前記不純物ドーピング工程によりドーピングされる不純物は、窒素（Ｎ）、ホウ素（Ｂ）、またはその組み合わせのうち、少なくとも１つを含む請求項１に記載の電極の製造方法。

【請求項6】

前記不純物ドーピング工程が行われた後、前記炭素層の厚みは、前記不純物ドーピング工程が行われる前の前記炭素層の厚みより薄い請求項１に記載の電極の製造方法。

【請求項7】

前記不純物ドーピング工程が行われた後、前記炭素層の前記表面は、前記不純物ドーピング工程が行われる前の前記炭素層の前記表面より硬い請求項１に記載の電極の製造方法。

【請求項8】

基板上に第１の電極層を形成するステップと、
前記第１の電極層上部に窒化物層及び酸化物層を順次形成するステップと、
前記窒化物層及び前記酸化物層にイオン注入工程を行ってドーパントを導入し、セレクタ層を形成するステップと、
前記セレクタ層上部に第２の電極層を形成するステップと、
を含み、
前記第１の電極層を形成するステップまたは前記第２の電極層を形成するステップの少なくとも１つは、
炭素層を形成するステップと、
イオンビームエッチング工程を行って前記１つ以上の炭素層の表面を平坦化及び硬化させるステップと、
不純物ドーピング工程を行うステップと、
を含む半導体装置の製造方法。

【請求項9】

前記窒化物層は、１～２ｎｍの厚みで形成される請求項８に記載の半導体装置の製造方法。

【請求項10】

前記酸化物層は、６～１２ｎｍの厚みで形成される請求項８に記載の半導体装置の製造方法。

【請求項11】

前記窒化物層は、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、イットリウム窒化物、ジルコニウム窒化物、またはその組み合わせのうち、少なくとも１つを含み、
前記酸化物層は、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、イットリウム酸化物、ジルコニウム酸化物、またはその組み合わせのうち、少なくとも１つを含み、
前記ドーパントは、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、ゲルマニウム（Ｇｅ）、またはその組み合わせのうち、少なくとも１つを含む請求項８に記載の半導体装置の製造方法。

【請求項12】

前記基板と前記第１の電極層との間、または前記第２の電極層上部にメモリ層を形成するステップをさらに含む請求項８に記載の半導体装置の製造方法。

【請求項13】

前記メモリ層を形成することは、前記メモリ層に印加された電圧に基づいて他の電気的伝導状態を有するセレクタ層を形成することを含む請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記メモリ層を形成することは、前記メモリ層に印加された電圧に基づいて他の抵抗状態を有するメモリパターンを形成することを含む請求項１２に記載の半導体装置の製造方法。

【請求項15】

前記メモリ層が前記基板と前記第１の電極層との間に形成される場合、前記基板と前記メモリ層との間に、または前記メモリ層が前記第２の電極層上部に形成される場合、前記メモリ層上部に、第３の電極層を形成するステップをさらに含む請求項１２に記載の半導体装置の製造方法。

【請求項16】

前記第３の電極層は、金属、窒化物、シリサイド、またはその組み合わせで形成される請求項１５に記載の半導体装置の製造方法。

【請求項17】

前記不純物ドーピング工程は、低エネルギーイオン注入（Ｌｏｗ Ｅｎｅｒｇｙ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）工程またはプラズマドーピング（Ｐｌａｓｍａ Ｄｏｐｉｎｇ、「ＰＬＡＤ」）工程により行われる請求項８に記載の半導体装置の製造方法。

【請求項18】

前記低エネルギーイオン注入工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量（ｄｏｓｅ）の条件下でなされる請求項１７に記載の半導体装置の製造方法。

【請求項19】

前記ＰＬＡＤ工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量の条件下でなされる請求項１７に記載の半導体装置の製造方法。

【請求項20】

前記不純物ドーピング工程によりドーピングされる不純物は、窒素（Ｎ）、ホウ素（Ｂ）、またはその組み合わせを含む請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本特許文献は、メモリ回路または装置と、半導体装置におけるこれらの応用に関する。

【背景技術】

【0002】

近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進まれている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の実施形態等が解決しようとする課題は、炭素電極の表面平坦化及び硬化によりエッチング抵抗性を高め、後続工程において炭素の流失を最小化できる電極及びこれを含む半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0004】

上記課題を解決するための本発明の一実施形態に係る電極の製造方法は、炭素層を形成するステップと、イオンビームエッチング工程を行って炭素層の表面を平坦化及び硬化させるステップと、不純物ドーピング工程を行うステップとを含むことができる。

【0005】

上記課題を解決するための本発明の他の一実施形態に係る半導体装置の製造方法は、基板上に第１の電極層を形成するステップと、前記第１の電極層上部に窒化物層及び酸化物層を順次形成するステップと、前記窒化物層及び前記酸化物層にイオン注入工程を行ってドーパントを導入し、セレクタ層を形成するステップと、前記セレクタ層上部に第２の電極層を形成するステップとを含み、前記第１の電極層を形成するステップまたは前記第２の電極層を形成するステップの少なくとも１つは、炭素層を形成するステップと、イオンビームエッチング工程を行って前記１つ以上の炭素層の表面を平坦化及び硬化させるステップと、不純物ドーピング工程を行うステップとを含むことができる。

【発明の効果】

【0006】

本発明の実施形態等によれば、炭素電極の表面平坦化及び硬化によりエッチング抵抗性を高め、後続工程において炭素の流失を最小化できる電極及びこれを含む半導体装置の製造方法を提供できる。

【図面の簡単な説明】

【0007】

【図1A】本発明の一実施形態に係る電極の製造方法を説明するための図である。

【図1B】本発明の一実施形態に係る電極の製造方法を説明するための図である。

【図1C】本発明の一実施形態に係る電極の製造方法を説明するための図である。

【図2A】本発明の一実施形態に係る半導体装置を示す図である。

【図2B】本発明の一実施形態に係る半導体装置を示す図である。

【図3A】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3B】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3C】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3D】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3E】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3F】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3G】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3H】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3I】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図3J】本発明の一実施形態に係る半導体装置の製造方法を示す図である。

【図4】本発明の他の一実施形態に係る半導体装置を示す図である。

【図5】本発明の他の一実施形態に係る半導体装置を示す図である。

【図6】本発明の他の一実施形態に係る半導体装置を示す図である。

【図7】本発明の他の一実施形態に係る半導体装置を示す図である。

【図8】本発明の他の一実施形態に係る半導体装置を示す図である。

【発明を実施するための形態】

【0008】

以下では、添付された図面を参照して様々な実施形態が詳細に説明される。

【0009】

図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。

【0010】

図１Ａ～図１Ｃは、本発明の一実施形態に係る電極の製造方法を説明するための図である。

【0011】

図１Ａ～図１Ｃの実施形態では、電極自体の製造方法だけを示し、電極の上部及び下部に配置されることができる電極以外の構造については、その説明を省略する。

【0012】

図１Ａに示すように、炭素層１０Ａが形成され得る。

【0013】

炭素は、高抵抗及び高仕事関数特性を有し、電極に有利に適用されることができる。特に、セレクタ層とメモリ層とが同一素子の上下部に積層された形態の構造を有するメモリセルにおいて、セレクタ層に隣接した電極に炭素電極が適用される場合、金属電極、ナイトライド系の電極、またはシリサイド系の電極に比べて安定的かつ均一なセレクタ層を形成できる。

【0014】

炭素層１０Ａは、厚みＴ１で形成されることができる。

【0015】

炭素層１０Ａは、物理的蒸着方式、例えば、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方式で形成されることができる。

【0016】

図１Ｂに示すように、炭素層１０Ａに対してイオンビームエッチング（Ｉｏｎ Ｂｅａｍ Ｅｔｃｈ）工程を行うことができる。イオンビームエッチング工程により厚みが減少され、表面が平坦化及び硬化された炭素層１０Ａを初期電極１０Ｂとして表す。

【0017】

炭素層１０Ａは、スパッタリング方式などにより蒸着されて、表面の粗さ（ｒｏｕｇｈｎｅｓｓ）が不良かつ不安定であるという問題がある。このような場合、上部にイオン注入絶縁層からなるセレクタ層形成工程中に炭素が容易に消失されて電極が形態を保存し難くなり、セレクタ層の膜質が劣化され、メモリセルの動作電圧が均一でないという問題が生じることがある。

【0018】

本実施形態では、イオンビームエッチング工程により炭素層１０Ａをエッチバックし、電極分離（ｉｓｏｌａｔｉｏｎ）が容易な水準に十分に薄く残留させながら表面粗さを安定的に維持させることができる。以下、炭素層１０Ａの残留部分を初期電極１０Ｂという。すなわち、初期電極１０Ｂは、表面が平坦化され、十分に減少された表面粗さを表すことができる。これは、炭素層１０Ａの厚みは、表面粗さと比例するためである。すなわち、炭素層１０Ａの厚みが増加するほど、表面粗さが増加し、炭素層１０Ａの厚みが減少するほど、表面粗さが減少しうる。結果として、初期電極１０Ｂの表面粗さが減少され得る。

【0019】

また、イオンビームエッチング工程により形成された初期電極１０Ｂは、表面部位が内部に比べてより緻密化され、炭素層１０Ａに比べて約３倍以上のエッチング抵抗性を有することができる。初期電極１０Ｂにおいて、平坦化され、硬度が増加された表面部位をＳ１として表す。

【0020】

初期電極１０Ｂの厚みＴ２範囲の下限は、表面粗さの安定化側面を考慮して設定されることができ、一実施形態において、約２ｎｍであることができる。初期電極１０Ｂの厚みＴ２範囲の上限は、炭素層１０Ａの厚みＴ１によって変わることができる。すなわち、炭素層１０Ａの厚みＴ１が大きくなるほど、初期電極１０Ｂの厚みＴ２も大きくなることができる。

【0021】

このように形成された初期電極１０Ｂは、本実施形態に係る電極として作用することができる。また、一実施形態において、初期電極１０Ｂの表面硬度をさらに増加させるための追加的な工程をさらに行うこともできる。これについては、図１Ｃを参照して説明する。

【0022】

図１Ｃに示すように、初期電極１０Ｂに対して不純物をドーピングすることができる。不純物がドーピングされた初期電極１０Ｂを電極１０として表す。

【0023】

不純物ドーピングにより電極１０の密度が増加するようになり、これにより、抵抗が増加することによって電極１０の媒質が強化され得る。したがって、不純物ドーピングにより電極１０の表面硬度がさらに増加しうる。

【0024】

電極１０において、硬度がさらに増加された表面部位をＳ２として表す。

【0025】

不純物は、窒素（Ｎ）、ホウ素（Ｂ）、またはその組み合わせを含むことができる。

【0026】

不純物ドーピングは、低エネルギーイオン注入（Ｌｏｗ Ｅｎｅｒｇｙ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）工程またはプラズマドーピング（Ｐｌａｓｍａ Ｄｏｐｉｎｇ、「ＰＬＡＤ」）工程により行われることができる。低エネルギーイオン注入工程またはＰＬＡＤ工程により不純物をドーピングすることにより、電極１０の密度、及びこれにより抵抗を増加させて媒質を強化させ、表面硬度を高める効果を得るとともに、表面粗さの劣化を防止できる。

【0027】

一実施形態において、低エネルギーイオン注入工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量（ｄｏｓｅ）の条件下でなされることができる。

【0028】

一実施形態において、ＰＬＡＤ工程は、１～５ＫＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量の条件下でなされることができる。

【0029】

不純物ドーピングにより形成された電極１０は、表面の平坦化及び硬度向上がなされた初期電極１０Ｂに追加的な表面強化効果を提供することにより、さらに向上した表面硬度を表すことができる。

【0030】

電極１０は、厚みＴ３で形成されることができる。イオン注入工程の際、初期電極１０Ｂの上部一部が損失するので、電極１０の厚みＴ３は、初期電極１０Ｂの厚みＴ２より小さいことができる。

【0031】

前述した方法によって形成された本実施形態に係る初期電極１０Ｂまたは電極１０は、電極分離が容易な水準であって、十分に薄い厚みを有しながらも、表面粗さを安定的に維持することができる。また、本実施形態に係る初期電極１０Ｂまたは電極１０は、表面部位が内部より緻密化され、硬化されて表面硬度が増加することにより、上部にイオン注入絶縁層からなるセレクタ層を形成する場合、イオン注入による炭素の流失を最小化できる。

【0032】

本実施形態に係る初期電極１０Ｂまたは電極１０は、セレクタ層とメモリ層とが同一素子の上下部に積層された形態の構造を有するメモリセルの電極として適用されることができる。これについては、図２Ａ及び図２Ｂを参照してさらに詳細に説明する。

【0033】

図２Ａ及び図２Ｂは、本発明の一実施形態に係る半導体装置を示す図である。図１Ａ～図１Ｃに示された実施形態と関連して前記説明された内容と類似した内容については、本実施形態においてその詳細な説明を省略する。

【0034】

図２Ａ及び図２Ｂに示すように、本実施形態の半導体装置は、基板１００上に形成され、第１の方向に延びる第１の導電ライン１１０、第１の導電ライン１１０上に位置し、第１の方向と交差する第２の方向に延びる第２の導電ライン１３０、及び第１の導電ライン１１０と第２の導電ライン１３０との間でこれらのそれぞれの交差点に配置されるメモリセル１２０を備えるクロスポイント構造を有することができる。

【0035】

基板１００は、半導体物質、例えば、シリコンなどを含むことができる。基板１００内には、求められる所定の下部構造物（図示せず）が形成され得る。例えば、下部構造物は、基板１００上に形成される第１の導電ライン１１０及び／又は第２の導電ライン１３０を制御するために電気的に連結される駆動回路（図示せず）を備えることができる。

【0036】

第１の導電ライン１１０及び第２の導電ライン１３０は、メモリセル１２０と接続して、メモリセル１２０に電圧または電流を伝達することによりメモリセル１２０を駆動させることができる。第１の導電ライン１１０及び第２の導電ライン１３０のいずれか１つはワードラインとして、他の１つはビットラインとして機能することができる。第１の導電ライン１１０及び第２の導電ライン１３０は、導電物質を含む単一膜構造または多重膜構造を有することができる。導電物質の例は、金属、金属窒化物、導電性炭素物質、またはその組み合わせを含むことができるが、これに制限されるものではない。例えば、第１の導電ライン１１０及び第２の導電ライン１３０は、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉛（Ｐｄ）、タングステン窒化物（ＷＮ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタル窒化物（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、炭素（Ｃ）、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化物（ＳｉＣＮ）、またはその組み合わせを含むことができる。

【0037】

メモリセル１２０は、第１の導電ライン１１０と第２の導電ライン１３０との交差領域と重なるように第１の方向及び第２の方向に沿ってマトリックス形態で配列されることができる。メモリセル１２０は、第１の導電ライン１１０と第２の導電ライン１３０との交差領域以下のサイズを有することができ、または、この交差領域より大きいサイズを有することもできる。

【0038】

メモリセル１２０の形状は、円柱状または四角柱状を有することができるが、これに制限されるものではない。

【0039】

第１の導電ライン１１０、第２の導電ライン１３０、及びメモリセル１２０の間の空間は、絶縁物質（図示せず）で埋め込まれることができる。

【0040】

メモリセル１２０は、積層構造を含むことができ、積層構造は、下部電極１２１、セレクタパターン１２２、中間電極１２３、メモリパターン１２４、及び上部電極１２５を備えることができる。

【0041】

図２Ｂに示された下部電極１２１は、図１Ｃに示された電極１０に対応することができる。これにより、本実施形態において、前述した実施形態と類似した内容については、詳細な説明を省略する。

【0042】

下部電極１２１は、メモリセル１２０の最下部に位置し、第１の導電ライン１１０と電気的に連結されて、第１の導電ライン１１０とメモリセル１２０との間の電流または電圧の伝達通路として機能することができる。中間電極１２３は、セレクタパターン１２２とメモリパターン１２４との間に位置し、これらを物理的に区分しながら、これらを電気的に接続させる役割をすることができる。上部電極１２５は、メモリセル１２０の最上部に位置し、第２の導電ライン１３０とメモリセル１２０との間の電流または電圧の伝達通路として機能することができる。

【0043】

中間電極１２３及び上部電極１２５は、様々な導電物質、例えば、金属、窒化物、シリサイド系物質、またはこれらの組み合わせなどを含む単一膜構造または多重膜構造を有することができる。例えば、中間電極１２３及び上部電極１２５は、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉛（Ｐｄ）、クロム（Ｃｒ）、タングステン窒化物（ＷＮ）、タングステンシリサイド（ＷＳｉ）、チタニウムシリサイド（ＴｉＳｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタル窒化物（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、またはその組み合わせを含むことができる。

【0044】

中間電極１２３及び上部電極１２５は、同じ物質で形成されるか、または互いに異なる物質で形成されることができる。

【0045】

中間電極１２３及び上部電極１２５は、同じ厚みを有するか、または互いに異なる厚みを有することができる。

【0046】

中間電極１２３及び上部電極１２５のうち、少なくとも１つは省略されることができる。例えば、上部電極１２５が省略される場合、省略された上部電極１２５の代りに、第２の導電ライン１３０が上部電極１２５の機能を果たすことができる。

【0047】

下部電極１２１は、炭素層を備えることができる。下部電極１２１の表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、下部電極１２１の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。スパッタリング方式により蒸着された通常的な炭素層と比較して、下部電極１２１の表面は、約３倍以上のエッチング抵抗性を有することができる。

【0048】

下部電極１２１の厚み範囲の下限は、表面粗さの安定化側面を考慮して設定されることができ、一実施形態において、約２ｎｍであることができる。

【0049】

一実施形態において、下部電極１２１の表面部位には、不純物がドーピングされ得る。ドーピングされる不純物は、窒素、ホウ素、またはその組み合わせを含むことができる。下部電極１２１の表面部位に不純物がドーピングされる場合、不純物ドーピングがない場合に比べて、密度が増加するにつれて抵抗が増加し、媒質が強化され得る。結果として、下部電極１２１の表面硬度がさらに増加され得る。

【0050】

セレクタパターン１２２の下部に配置される下部電極１２１が炭素層を備え、表面が平坦化及び硬化されて高い表面硬度を有するので、上部にセレクタパターン１２２形成の際、イオン注入による炭素の損失を防止または最小化することができる。これにより、セレクタパターン１２２を安定的かつ均一に形成することができる。セレクタパターン１２２は、上部のメモリパターン１２４形成の際にメモリパターン１２４の安定的な結晶化に寄与するために平滑度（ｆｌａｔｎｅｓｓ）が極めて重要であり、これは、下部電極１２２から制御されてはじめて効果的である。本実施形態では、下部電極１２１が安定的な表面粗さ及び高い表面硬度を有し、表面構造が緻密化されて、セレクタパターン１２２の膜質が劣化されるか、メモリセルの動作電圧が不均一になる問題点を防止できる。また、炭素は、高抵抗及び高仕事関数特性を有するので、セレクタパターン１２２の動作のための電流水準を十分に減少させることができる。

【0051】

セレクタパターン１２２は、電流の流れを制御できる電流調整層であることができ、第１の導電ライン１１０または第２の導電ライン１３０を共有するメモリセル１２１間で発生しうる電流漏れを防止する機能をすることができる。このために、セレクタパターン１２２は、閾値スイッチング特性、すなわち、印加される電圧が所定閾値未満である場合には電流をほとんど流さず、印加される電圧が所定閾値以上になると、急に増加する電流を流す特性を有することができる。この閾値を閾値電圧といい、閾値電圧を基準にセレクタパターン１２２は、ターンオン状態またはターンオフ状態で実現されることができる。

【0052】

セレクタパターン１２２は、第１のセレクタパターン１２２－１及び第２のセレクタパターン１２２－２を備えることができる。

【0053】

第１のセレクタパターン１２２－１は、下部電極１２１上部に配置されることができ、窒化物及び１つ以上のドーパントを含むことができる。

【0054】

第１のセレクタパターン１２２－１に含まれる窒化物は、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、イットリウム窒化物、ジルコニウム窒化物、またはその組み合わせを含むことができる。

【0055】

第１のセレクタパターン１２２－１に含まれるドーパントは、ｎ型またはｐ型ドーパントを含むことができる。ドーパントは、例えば、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含むことができる。

【0056】

第２のセレクタパターン１２２－２は、第１のセレクタパターン１２２－１上部に配置されることができ、酸化物及び１つ以上のドーパントを含むことができる。

【0057】

第２のセレクタパターン１２２－２に含まれる酸化物は、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、イットリウム酸化物、ジルコニウム酸化物、またはその組み合わせを含むことができる。

【0058】

第２のセレクタパターン１２２－２に含まれるドーパントは、ｎ型またはｐ型ドーパントを含むことができる。ドーパントは、例えば、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含むことができる。

【0059】

セレクタパターン１２２は、平坦化及び硬化された表面を有する下部電極１２１上に形成されて、優れた平滑度特性を有することができ、これにより、上部に形成されるメモリパターン１２４形成の際、安定的な結晶化に寄与することができる。

【0060】

一実施形態において、セレクタパターン１２２形成のための絶縁物質は、酸化物、窒化物、酸窒化物、またはその組み合わせを含むことができる。セレクタパターン１２２にドーピングされるドーパントは、ｎ型またはｐ型ドーパントを含むことができ、イオン注入工程により導入されることができる。一例として、セレクタパターン１２２は、ヒ素（Ａｓ）またはゲルマニウム（Ｇｅ）がドーピングされたシリコン酸化物を含むことができる。

【0061】

メモリパターン１２４は、上端及び下端を介して印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングすることにより、互いに異なるデータを格納する機能をすることができる。メモリパターン１２４は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる物質、例えば、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＡＭなどに用いられる可変抵抗特性を有する物質を含むことができる。メモリパターン１２４は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる転移金属酸化物、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系物質などのような金属酸化物、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質などのような相変化物質、強誘電物質、強磁性物質などを含むことができる。

【0062】

例えば、メモリパターン１２４は、変更可能な磁化方向を有する自由層、固定された磁化方向を有する固定層、及び自由層と固定層との間に介在されるトンネルバリア層を備えるＭＴＪ（Ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）構造を含むことができる。

【0063】

自由層は、変更可能な磁化方向を有することにより、互いに異なるデータを格納できる層であって、ストレージ層（ｓｔｏｒａｇｅ ｌａｙｅｒ）などとも呼ばれることができる。自由層は、相違した磁化方向の１つ、または相違した電子スピン方向の１つを有することができ、ＭＴＪ構造において自由層の極性（ｐｏｌａｒｉｔｙ）を切り替えて、抵抗値が変化され得る。一部実施形態において、自由層の極性は、ＭＴＪ構造に対する電圧または電流信号（例えば、特定閾値以上の駆動電流）を印加するとき、変化または反転される。自由層の極性変化によって自由層及び固定層は、互いに異なる磁化方向または互いに異なる電子のスピン方向を有するようになることで、メモリパターン１２４が互いに異なるデータを格納するか、または互いに異なるデータビットを表すことができる。自由層の磁化方向は、上から下へ向かう方向及び下から上へ向かう方向の間で可変されることができる。このような自由層の磁化方向の変化は、印加された電流または電圧により生成されるスピン伝達トルクにより導かれることができる。

【0064】

固定層は、固定された磁化方向を有することができ、このような固定された磁化方向は、自由層の磁化方向が変わる間、変化しない。固定層は、基準層（ｒｅｆｅｒｅｎｃｅ ｌａｙｅｒ）などとも呼ばれることができる。一部実施形態において、固定層は、上から下へ向かう磁化方向に固定されることができる。一部実施形態において、固定層は、下か亜上へ向かう磁化方向に固定されることができる。

【0065】

自由層及び固定層は、強磁性物質を含む単一膜または多重膜構造を有することができる。例えば、自由層及び固定層は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｂ合金などを含むか、または金属からなる積層構造、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどの積層構造を含むことができる。

【0066】

トンネルバリア層は、データ読み取り及びデータ書き込み動作の両方で電子のトンネリングを可能にすることができる。トンネルバリア層は、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＲｕＯ_２、Ｂ_２Ｏ_３などの酸化物を含むことができる。

【0067】

メモリパターン１２４は、単一膜構造を有するか、または２つ以上の膜の組み合わせで可変抵抗特性を表す多重膜構造を有することができる。しかし、本実施形態がこれに限定されるものではなく、メモリセル１２０は、メモリパターン１２４の代わりに、様々な方式で互いに異なるデータを格納できる他のメモリ層を備えることもできる。

【0068】

本実施形態において、メモリセル１２０は、順次積層された下部電極１２１、セレクタパターン１２２、中間電極１２３、メモリパターン１２４、及び上部電極１２５を備えるが、メモリセル１２０がデータ格納特性を有しさえすれば、様々に変形されることができる。例えば、中間電極１２３及び上部電極１２５のうち、少なくとも１つは省略されることができる。また、セレクタパターン１２２とメモリパターン１２４との位置は、互いに変わることができる。また、メモリセル１２０は、層１２１、１２２、１２３、１２４、１２５に加えて、メモリセル１２０の特性を向上させるか、工程を改善するための１つ以上の層（図示せず）をさらに備えることもできる。例えば、下部電極コンタクト及び上部電極コンタクトの少なくとも１つをさらに備えることができる。また、例えば、ハードマスクパターンが残留しうる。

【0069】

このように形成された複数のメモリセル１２０は、一定間隔で互いに離れて位置し、その間にはトレンチが形成され得る。複数のメモリセル１２０間のトレンチは、例えば、約１：１～４０：１、または約１０：１～４０：１、または約１０：１～２０：１、または約５：１～１０：１、または約１０：１～１５：１、または約１：１～２５：１、または約１：１～３０：１、または約１：１～３５：１、または１：１～４５：１、または約１：１～４０：１の範囲内の高さ－対－幅（Ｈ／Ｗ）縦横比を有することができる。

【0070】

一部実施形態において、このようなトレンチは、基板１００の上部表面に対して実質的に垂直な側壁を有することができる。また、一実施形態において、隣接するトレンチは、互いに実質的に等距離で離間することができる。しかし、他の一実施形態において、隣接するトレンチの間隔は、変化されることができる。

【0071】

本実施形態では、１層のクロスポイント構造物に関して説明したが、２層以上のクロスポイント構造物が垂直方向に積層されることもできる。

【0072】

次に、本実施形態の半導体装置の製造方法の一実施形態を説明する。下記の説明において、下部電極層１２１’、セレクタ層１２２’、中間電極層１２３’、メモリ層１２４’、及び上部電極層１２５’は、各々パターニング工程により下部電極１２１、セレクタパターン１２２、中間電極１２３、メモリパターン１２４、及び上部電極１２５で形成される物質層を表す。

【0073】

図３Ａに示すように、所定の下部構造物（図示せず）が形成された基板１００上に第１の導電ライン１１０を形成できる。第１の導電ライン１１０は、基板１００上に第１の導電ライン１１０形成のための導電層を形成した後、第１の方向に延びるライン状のマスクパターンを利用してエッチングすることにより形成されることができる。

【0074】

図３Ｂに示すように、第１の導電ライン１１０上に炭素層１２１Ａを形成できる。
炭素層１２１Ａは、厚みＴ４で形成されることができる。

【0075】

炭素層１２１Ａは、物理的蒸着方式、例えば、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方式で形成されることができる。

【0076】

図３Ｃに示すように、炭素層１２１Ａに対してイオンビームエッチング（Ｉｏｎ Ｂｅａｍ Ｅｔｃｈ）工程を行うことができる。イオンビームエッチング工程により厚みが減少され、表面が平坦化及び硬化された炭素層１２１Ａを初期下部電極層１２１Ｂとして表す。

【0077】

炭素層１２１Ａは、スパッタリング方式などにより蒸着されて、表面粗さが不良かつ不安定なので、本実施形態では、このように形成された炭素層１２１Ａをイオンビームエッチング工程によりエッチバックし、電極分離が容易な水準に十分に薄く残留させながら表面粗さを安定的に維持させることができる。すなわち、初期下部電極層１２１Ｂは、表面が平坦化され、十分に減少された表面粗さを表すことができる。また、初期下部電極層１２１Ｂは、表面部位が内部に比べて緻密化され、炭素層１２１Ａに比べて約３倍以上のエッチング抵抗性を有することができる。初期下部電極層１２１Ｂにおいて、平坦化され、硬度が増加された表面部位をＳ３として表す。

【0078】

初期下部電極層１２１Ｂの厚みＴ５範囲の下限は、表面粗さの安定化側面を考慮して設定されることができ、一実施形態において、約２ｎｍであることができる。初期下部電極層１２１Ｂの厚みＴ５範囲の上限は、炭素層１２１Ａの厚みＴ４によって変わることができる。すなわち、炭素層１２１Ａの厚みＴ４が大きくなるほど、初期下部電極層１２１Ｂの厚みＴ５も大きくなることができる。

【0079】

図３Ｄに示すように、初期下部電極層１２１Ｂに対して不純物をドーピングすることができる。不純物がドーピングされた初期下部電極層１２１Ｂを下部電極層１２１’として表す。

【0080】

不純物ドーピングにより下部電極層１２１’の密度が増加するようになり、これにより、抵抗が増加することで、下部電極層１２１’の媒質が強化され得る。したがって、不純物ドーピングにより下部電極層１２１’の表面硬度がさらに増加され得る。

【0081】

下部電極層１２１’において、硬度がさらに増加された表面部位をＳ４として表す。

【0082】

不純物は、窒素（Ｎ）、ホウ素（Ｂ）、またはその組み合わせを含むことができる。

【0083】

不純物ドーピングは、低エネルギーイオン注入（Ｌｏｗ Ｅｎｅｒｇｙ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）工程またはプラズマドーピング（Ｐｌａｓｍａ Ｄｏｐｉｎｇ、「ＰＬＡＤ」）工程により行われることができる。低エネルギーイオン注入工程またはＰＬＡＤ工程により不純物をドーピングすることにより、下部電極層１２１’の密度、及びこれにより抵抗を増加させて媒質を強化させ、表面硬度を高める効果を得るとともに、表面粗さの劣化を防止できる。

【0084】

一実施形態において、低エネルギーイオン注入工程は、１～５ＫｅＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量（ｄｏｓｅ）の条件下でなされることができる。

【0085】

一実施形態において、ＰＬＡＤ工程は、１～５ＫＶのエネルギー及び１．０×１０^１３～１．０×１０^１６ｃｍ^－２のイオン注入量の条件下でなされることができる。

【0086】

不純物ドーピングにより形成された下部電極層１２１’は、表面の平坦化及び硬度向上がなされた初期下部電極層１２１Ｂに媒質強化及び追加的な表面強化効果を提供することにより、さらに向上した表面硬度を表すことができる。

【0087】

下部電極層１２１’は、厚みＴ６で形成されることができる。イオン注入工程の際、初期下部電極層１２１Ｂの上部一部が損失するので、下部電極層１２１’の厚みＴ６は、初期下部電極層１２１Ｂの厚みＴ５より小さいことができる。

【0088】

不純物ドーピング工程は、選択的に行われることができる。すなわち、図３Ｃに示されたイオンビームエッチング工程後、不純物ドーピング工程なしに初期下部電極層１２１Ｂ上に窒化物層１２２Ａを形成することもできる。不純物ドーピング工程は、媒質強化及び表面硬度向上のための選択である工程である。

【0089】

図３Ｅに示すように、下部電極層１２１’上部に窒化物層１２２Ａを形成できる。

【0090】

窒化物層１２２Ａは、後続工程であるイオン注入に起因する下部電極層１２１’での炭素流失を防止し、下部電極層１２１’を保護する役割をしながら、イオン注入により第１のセレクタ層１２２’－１に切り換えられて、最終的に第１のセレクタパターン１２２－１として形成されることができる。

【0091】

窒化物層１２２Ａは、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、イットリウム窒化物、ジルコニウム窒化物、シリコン酸窒化物、またはその組み合わせで形成されることができる。

【0092】

窒化物層１２２Ａは、セレクタパターン１２２の一部に切り換えられる層であるので、その厚みは、最終結果物であるセレクタパターン１２２の安定的な厚みを確保するように設定されることができる。一実施形態において、セレクタパターン１２２は、約５～７ｎｍ程度の厚みで形成されるが、セレクタパターン１２２の厚みが厚すぎる場合、抵抗が増加し、Ｖｆ（Ｆｏｒｗａｒｄ ｖｏｌｔａｇｅ）及びＶｔｈ（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が高まり、フォーミングフェイル（Ｆｏｒｍｉｎｇ ｆａｉｌ）の恐れがあり、厚みが薄すぎる場合、抵抗が非常に小さくて、ブレークダウンフェイル（Ｂｒｅａｋｄｏｗｎ ｆａｉｌ）が誘発される可能性がある。したがって、セレクタパターン１２２が安定的な厚みを有し得るようにするためには、最終的にセレクタパターン１２２に切り換えられる窒化物層１２２Ａ及びその上部に形成される酸化物層１２２Ｂの厚みを適宜制御しなければならない。一実施形態において、このような側面を考慮して、窒化物層１２２Ａは、１～２ｎｍの厚みを有することができる。

【0093】

図３Ｆに示すように、窒化物層１２２Ａ上に酸化物層１２２Ｂを形成できる。

【0094】

酸化物層１２２Ｂは、後続工程であるイオン注入により第２のセレクタ層１２２’－２に切り換えられて、最終的に第２のセレクタパターン１２２－２として形成されることができる。

【0095】

酸化物層１２２Ｂは、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、イットリウム酸化物、ジルコニウム酸化物、またはその組み合わせで形成されることができる。

【0096】

酸化物層１２２Ｂは、セレクタパターン１２２の一部に切り換えられる層であるので、その厚みは、最終結果物であるセレクタパターン１２２の安定的な厚みを確保するように設定されることができる。前述したように、セレクタパターン１２２が安定的な厚みを有し得るようにするためには、最終的にセレクタパターン１２２に切り換えられる窒化物層１２２Ａ及び酸化物層１２２Ｂの厚みを適宜制御しなければならない。一実施形態において、このような側面を考慮して、酸化物層１２２Ｂは、６～１２ｎｍの厚みを有することができる。

【0097】

図３Ｇに示すように、窒化物層１２２Ａ及び酸化物層１２２Ｂに対してイオン注入工程を行うことができる。

【0098】

イオン注入工程により窒化物層１２２Ａ及び酸化物層１２２Ｂに導入されるドーパントは、ｎ型またはｐ型ドーパントを含むことができる。ドーパントは、例えば、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含むことができる。

【0099】

イオン注入工程により窒化物１２２Ａ及び酸化物層１２２Ｂは、第１のセレクタ層１２２’－１及び第２のセレクタ層１２２’－２に切り換えられて、セレクタ層１２２’を形成できる。

【0100】

図３Ｈに示すように、セレクタ層１２２’上部に中間電極層１２３’、メモリ層１２４’、及び上部電極層１２５’を順次形成できる。

【0101】

中間電極層１２３’及び上部電極層１２５’は、様々な導電物質、例えば、金属、窒化物、シリサイド系物質、またはこれらの組み合わせなどを含む単一膜構造または多重膜構造を有することができる。

【0102】

メモリ層１２４’は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる物質、例えば、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる可変抵抗特性を有する物質で形成されることができる。一例として、メモリ層１２４’は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる転移金属酸化物、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系物質などのような金属酸化物、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質などのような相変化物質、強誘電物質、強磁性物質などで形成されることができる。

【0103】

図３Ｉに示すように、マスクパターンをエッチングバリアとして、上部電極層１２５’、メモリ層１２４’、中間電極層１２３’、セレクタ層１２２’、及び下部電極層１２１’を順次エッチングし、下部電極１２１、セレクタパターン１２２、中間電極１２３、メモリパターン１２４、及び上部電極１２５が順次積層されたメモリセル１２０を形成できる。

【0104】

図３Ｊに示すように、上部電極１２５上に第２の導電ライン１３０を形成できる。第２の導電ライン１３０は、第２の導電ライン１３０形成のためのトレンチを有する絶縁層を形成した後、トレンチ内に第２の導電ライン１３０形成のための導電層を蒸着し、第２の方向に延びるライン状のマスクパターンを利用して導電層をエッチングすることにより形成されることができる。

【0105】

以上のような過程により、図２Ｂに示された半導体装置が形成され得る。

【0106】

本実施形態に係る半導体装置は、基板１００上に順次形成された第１の導電ライン１１０、メモリセル１２０、及び第２の導電ライン１３０を備えることができる。メモリセル１２０は、順次形成された下部電極１２１、セレクタパターン１２２、中間電極１２３、メモリパターン１２４、及び上部電極１２５を備えることができる。

【0107】

下部電極１２１は、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、下部電極１２１の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。スパッタリング方式により蒸着された通常的な炭素層と比較して、下部電極１２１の表面は、約３倍以上のエッチング抵抗性を有することができる。一実施形態において、下部電極１２１の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。

【0108】

セレクタパターンは、窒化物とドーパントを含む第１のセレクタパターン１２２－１及び酸化物とドーパントを含む第２のセレクタパターン１２２－２の積層構造を有することができる。

【0109】

このような本実施形態による場合の長所を比較例と比べて説明する。

【0110】

スパッタリング方式により炭素層を蒸着して下部電極層を形成する比較例の場合、金属物質、ナイトライド系物質、またはシリサイド系物質で電極を形成する場合に比べて高抵抗及び高仕事関数観点で有利であり、上部にセレクタ層形成の際、イオン注入により消失される炭素の一部がセレクタ層にスキャッタリング（ｓｃａｔｔｅｒｉｎｇ）されても特性劣化が発生しないという長所がある。しかし、炭素層がスパッタリング方式により蒸着されるので、表面粗さが不良かつ不安定であって、容易に消失されてその形態を保存し難いという問題がある。また、上部に形成されるセレクタ層は、メモリセルの特性のために平滑度が非常に重要であり、これは、下部電極から制御されなければならないが、スパッタリング方式により蒸着された炭素からなる下部電極層は、表面粗さが不良なので、結果として、安定的かつ均一なセレクタ層形成が難しくなるという問題がある。

【0111】

本実施形態では、下部電極１２１形成の際、炭素層１２１Ａを蒸着した後、イオンビームエッチングによるエッチバック工程により厚みを十分に減少させ、表面粗さを安定的に維持でき、表面硬度を増加させて、セレクタ層１２２’形成の際、イオン注入による炭素の消失を防止または最小化することができる。また、不純物ドーピング工程を行うことによって下部電極１２１の媒質をさらに強化し、表面硬度をさらに高めることができる。また、下部電極１２１の平滑度が安定的に制御されることにより、上部にセレクタパターン１２２を安定的かつ均一に形成することができる。さらに、高抵抗及び高仕事関数特性を有する炭素を下部電極１２１に適用することにより、セレクタパターン１２２動作のための電流水準を十分に低めることができる。

【0112】

本実施形態では、下部電極１２１形成の際、イオンビームエッチング工程及び不純物ドーピング工程を全て行ったが、他の実施形態では、不純物ドーピング工程が省略されることもできる。

【0113】

本実施形態では、下部電極１２１を本発明の一実施形態に係る電極形成方法、すなわち、炭素層蒸着、イオンビームエッチング工程実行及び不純物ドーピング工程実行により形成したが、セレクタパターン１２２の上部に配置される中間電極１２３または下部電極１２１及び中間電極１２３の両者を本発明の一実施形態に係る電極形成方法により形成することもできる。これについては、図４及び図５を参照して説明する。

【0114】

図４及び図５は、本発明の他の一実施形態に係る半導体装置を示す図である。図１Ａ～図１Ｃ、図２Ａ及び図２Ｂ、図３Ａ～図３Ｊに示された実施形態との相違点を中心に説明する。

【0115】

図４に示すように、本実施形態に係る半導体装置は、下部電極２２１の代りに、セレクタパターン２２２の上部に配置される中間電極２２３が図１Ａ～図１Ｃに説明された電極製造方法により製造された点を除いては、図２Ａ及び図２Ｂ、図３Ａ～図３Ｊの実施形態と類似する。すなわち、本実施形態に係る半導体装置は、基板２００上に順次形成された第１の導電ライン２１０、メモリセル２２０、及び第２の導電ライン２３０を備えることができ、メモリセル２２０は、順次形成された下部電極２２１、セレクタパターン２２２、中間電極２２３、メモリパターン２２４、及び上部電極２２５を備えることができる。セレクタパターン２２２は、第１のセレクタパターン２２２－１及び第２のセレクタパターン２２２－２を備えることができる。

【0116】

中間電極２２３は、図１Ａ～図１Ｃに説明された電極製造方法により形成されることができ、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、中間電極２２３の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。一実施形態において、中間電極２２３の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。

【0117】

下部電極２２１及び上部電極２２５は、金属、窒化物、シリサイド、またはその組み合わせで形成されることができる。

【0118】

図４に示された基板２００、第１の導電ライン２１０、第２の導電ライン２３０、セレクタパターン２２２、メモリパターン２２４、及び上部電極２２５は、図２Ｂに示された基板１００、第１の導電ライン１１０、第２の導電ライン１３０、セレクタパターン１２２、メモリパターン１２４、及び上部電極１２５に対応することができる。

【0119】

図５に示すように、本実施形態に係る半導体装置は、セレクタパターン３２２の下部及び上部に配置される下部電極３２１及び中間電極３２３が共に、図１Ａ～図１Ｃに説明された電極製造方法により製造された点を除いては、図２Ａ及び図２Ｂ、図３Ａ～図３Ｊの実施形態と類似する。すなわち、本実施形態に係る半導体装置は、基板３００上に順次形成された第１の導電ライン３１０、メモリセル３２０、及び第２の導電ライン３３０を備えることができ、メモリセル３２０は、順次形成された下部電極３２１、セレクタパターン３２２、中間電極３２３、メモリパターン３２４、及び上部電極３２５を備えることができる。セレクタパターン３２２は、第１のセレクタパターン３２２－１及び第２のセレクタパターン３２２－２を備えることができる。

【0120】

下部電極３２１及び中間電極３２３は、図１Ａ～図１Ｃに説明された電極製造方法により形成されることができ、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、下部電極３２１及び中間電極３２３の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。一実施形態において、下部電極３２１及び中間電極３２３の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。また、セレクタパターン３２２に隣接した下部電極３２１及び中間電極３２３がこのように形成されることにより、炭素の高抵抗及び高仕事関数特性を活用してセレクタパターン３２２動作のための電流水準を十分に低めることができる。

【0121】

上部電極３２５は、金属、窒化物、シリサイド、またはその組み合わせで形成されることができる。

【0122】

図５に示された基板３００、第１の導電ライン３１０、第２の導電ライン３３０、セレクタパターン３２２、メモリパターン３２４、及び上部電極３２５は、図２Ｂに示された基板１００、第１の導電ライン１１０、第２の導電ライン１３０、セレクタパターン１２２、メモリパターン１２４、及び上部電極１２５に対応することができる。

【0123】

以上で説明された実施形態等においては、セレクタパターン１２２、２２２、３２２がメモリパターン１２４、２２４、３２４の下部に形成されているが、セレクタパターン１２２、２２２、３２２とメモリパターン１２４、２２４、３２４との位置は互いに変わることができる。これについては、図６～図８を参照して説明する。図１Ａ～図１Ｃ、図２Ａ及び図２Ｂ、図３Ａ～図３Ｊ、図４及び図５との相違点を中心に説明する。

【0124】

図６に示すように、本実施形態に係る半導体装置は、セレクタパターン４２２がメモリパターン４２４の上部に形成されている点を除いては、図２Ｂに示された半導体装置と類似する。すなわち、本実施形態に係る半導体装置は、基板４００上に順次形成された第１の導電ライン４１０、メモリセル４２０、及び第２の導電ライン４３０を備えることができ、メモリセル４２０は、順次形成された下部電極４２１、メモリパターン４２４、中間電極４２３、セレクタパターン４２２、及び上部電極４２５を備えることができる。セレクタパターン４２２は、第１のセレクタパターン４２２－１及び第２のセレクタパターン４２２－２を備えることができる。

【0125】

中間電極４２３は、図１Ａ～図１Ｃに説明された電極製造方法により形成されることができ、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、中間電極４２３の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。一実施形態において、中間電極４２３の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。

【0126】

下部電極４２１及び上部電極４２５は、金属、窒化物、シリサイド、またはその組み合わせで形成されることができる。

【0127】

図７に示すように、本実施形態に係る半導体装置は、セレクタパターン５２２がメモリパターン５２４の上部に形成されている点を除いては、図４に示された半導体装置と類似する。すなわち、本実施形態に係る半導体装置は、基板５００上に第１の導電ライン５１０、メモリセル５２０、及び第２の導電ライン５３０を順次備えることができ、メモリセル５２０は、順次形成された下部電極５２１、メモリパターン５２４、中間電極５２３、セレクタパターン５２２、及び上部電極５２５を備えることができる。セレクタパターン５２２は、第１のセレクタパターン５２２－１及び第２のセレクタパターン５２２－２を備えることができる。

【0128】

上部電極５２５は、図１Ａ～図１Ｃに説明された電極製造方法により形成されることができ、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、上部電極５２５の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。一実施形態において、上部電極５２５の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。

【0129】

下部電極５２１及び中間電極５２３は、金属、窒化物、シリサイド、またはその組み合わせで形成されることができる。

【0130】

図８に示すように、本実施形態に係る半導体装置は、セレクタパターン６２２がメモリパターン６２４の上部に形成されている点を除いては、図５に示された半導体装置と類似する。すなわち、本実施形態に係る半導体装置は、基板６００上に第１の導電ライン６１０、メモリセル６２０、及び第２の導電ライン６３０を順次備えることができ、メモリセル６２０は、順次形成された下部電極６２１、メモリパターン６２４、中間電極６２３、セレクタパターン６２２、及び上部電極６２５を備えることができる。セレクタパターン６２２は、第１のセレクタパターン６２２－１及び第２のセレクタパターン６２２－２を備えることができる。

【0131】

中間電極６２３及び上部電極６２５は、図１Ａ～図１Ｃに説明された電極製造方法により形成されることができ、炭素層を備え、表面は、平坦化及び硬化されて、低い表面粗さを有することができる。また、中間電極６２３及び上部電極６２５の表面部位は、内部に比べて緻密化された構造を有することができ、エッチング抵抗性がさらに増加しうる。一実施形態において、中間電極６２３及び上部電極６２５の表面部位には、不純物がドーピングされ得るし、この場合、媒質が強化されて表面硬度がさらに増加しうる。

【0132】

下部電極５２１は、金属、窒化物、シリサイド、またはその組み合わせで形成されることができる。

【0133】

以上により、解決しようとする課題のための様々な実施形態等が記載されたが、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な変更及び修正がなされ得ることは明らかである。

【符号の説明】

【0134】

１０ 電極
１００ 基板
１１０ 第１の導電ライン
１２０ メモリセル
１３０ 第２の導電ライン
１２１ 下部電極
１２２ セレクタパターン
１２３ 中間電極
１２４ メモリパターン
１２５ 上部電極

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図4】

【図5】

【図6】

【図7】

【図8】