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特開2025-103514圧電素子を備える装置、積層基板、及びその装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025103514
(43)【公開日】2025-07-09
(54)【発明の名称】圧電素子を備える装置、積層基板、及びその装置の製造方法
(51)【国際特許分類】
H10N 30/853 20230101AFI20250702BHJP
H10N 30/20 20230101ALI20250702BHJP
H10N 30/30 20230101ALI20250702BHJP
H10N 30/076 20230101ALI20250702BHJP
H10N 30/079 20230101ALI20250702BHJP
H10N 30/071 20230101ALI20250702BHJP
【ＦＩ】
H10N30/853
H10N30/20
H10N30/30
H10N30/076
H10N30/079
H10N30/071
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023220952
(22)【出願日】2023-12-27
(71)【出願人】
【識別番号】000002093
【氏名又は名称】住友化学株式会社
(74)【代理人】
【識別番号】100145872
【弁理士】
【氏名又は名称】福岡 昌浩
(74)【代理人】
【識別番号】100187632
【弁理士】
【氏名又は名称】橘高 英郎
(72)【発明者】
【氏名】田中 康教
(72)【発明者】
【氏名】柴田 憲治
(72)【発明者】
【氏名】黒田 稔顕
(72)【発明者】
【氏名】渡辺 和俊
(57)【要約】
【課題】半導体素子と、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、が同一の基板上に形成されてなる装置を提供する。
【解決手段】半導体素子と、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、半導体素子と圧電素子とが同一の基板上に形成されている。
【選択図】図１
【解決手段】半導体素子と、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、半導体素子と圧電素子とが同一の基板上に形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置。
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置。
【請求項2】
前記圧電素子と、前記半導体素子又は前記基板と、の界面から、前記圧電素子が形成された前記基板の面とは反対側の面に向かって１μｍの深さまでの範囲にわたる領域をＳＩＭＳ分析した際、カリウムの濃度が５Ｅ１５ｃｍ－３以下であり、ナトリウムの濃度が５Ｅ１５ｃｍ－３以下である、請求項１に記載の装置。
【請求項3】
前記圧電膜を構成する結晶の（００１）面方位への配向率が９６％以上である、請求項１又は２に記載の装置。
【請求項4】
前記圧電膜の圧電定数ｅ３１が７Ｃ／ｍ２以上である、請求項１又は２に記載の装置。
【請求項5】
前記半導体素子はＣＭＯＳ構造を有する、請求項１又は２に記載の装置。
【請求項6】
前記圧電素子が前記半導体素子により制御されてなる、請求項１又は２に記載の装置。
【請求項7】
前記圧電素子がアクチュエータとして機能し、
前記圧電素子の動作が前記半導体素子により制御される、
請求項１又は２に記載の装置。
前記圧電素子の動作が前記半導体素子により制御される、
請求項１又は２に記載の装置。
【請求項8】
前記圧電素子がセンサとして機能し、
前記圧電素子が検出した信号が前記半導体素子により処理される、
請求項１又は２に記載の装置。
前記圧電素子が検出した信号が前記半導体素子により処理される、
請求項１又は２に記載の装置。
【請求項9】
前記圧電素子がセンサとして機能し、
前記圧電素子の動作が前記半導体素子により制御される、
請求項１又は２に記載の装置。
前記圧電素子の動作が前記半導体素子により制御される、
請求項１又は２に記載の装置。
【請求項10】
前記圧電素子がエナジーハーベスタとして機能し、
前記圧電素子が作り出した電気エネルギーにより前記半導体素子を動作させる、
請求項１又は２に記載の装置。
前記圧電素子が作り出した電気エネルギーにより前記半導体素子を動作させる、
請求項１又は２に記載の装置。
【請求項11】
前記半導体素子は、ｐ型又はｎ型のドーパントを熱拡散させた領域、または、前記ドーパントがイオン注入された領域のいずれかを有する、請求項１又は２に記載の装置。
【請求項12】
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
積層基板。
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
積層基板。
【請求項13】
半導体素子が形成された基板を用意する工程と、
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が４００℃以上５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法。
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が４００℃以上５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、圧電素子を備える装置、積層基板、及びその装置の製造方法に関する。
【背景技術】
【0002】
圧電体は、センサ、アクチュエータ等の機能性電子部品に広く利用されている。圧電体の材料としては、鉛系材料、特に、組成式Ｐｂ（Ｚｒ１－ｘＴｉｘ）Ｏ３で表されるＰＺＴ系の強誘電体が広く用いられている。ＰＺＴ系の圧電体は鉛を含有しているため、公害防止の面等から好ましくない。そこで、鉛非含有の圧電材料として、カリウム、ナトリウム、ニオブ、及び酸素を含む圧電材料が提案されており、このような圧電材料を用いて製膜された圧電膜（以下、ＫＮＮ膜）を有する圧電素子が提案されている（例えば特許文献１，２参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－１８４５１３号公報
【特許文献2】特開２００８－１５９８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば半導体素子が形成された基板上に、上述のＫＮＮ膜を有する圧電素子を形成することが要求されることがある。この際、半導体素子に対する熱履歴を小さくすることが要求されることがある。このため、半導体素子が形成された基板上にＫＮＮ膜を製膜する際、ＫＮＮ膜を低温で製膜することが求められることがある。しかしながら、ＫＮＮ膜を低温で製膜すると、圧電特性が低下することがある。したがって、半導体素子が形成された基板上にＫＮＮ膜を有する圧電素子を形成することが難しいことがあった。
【0005】
本開示は、半導体素子とＫＮＮ膜を有する圧電素子とが同一の基板上に形成されてなる装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様によれば、
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置又は積層基板が提供される。
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置又は積層基板が提供される。
【0007】
本開示の他の態様によれば、
半導体素子が形成された基板を用意する工程と、
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が４００℃以上５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法が提供される。
半導体素子が形成された基板を用意する工程と、
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が４００℃以上５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法が提供される。
【発明の効果】
【0008】
本開示によれば、半導体素子とＫＮＮ膜を有する圧電素子とが同一の基板上に形成されてなる装置を提供できる。
【図面の簡単な説明】
【0009】
【図1】本開示の一態様にかかる装置の断面構造の一例を示す図である。
【図2】本開示の一態様にかかる圧電積層体の断面構造の一例を示す図である。
【図3】本開示の一態様にかかる装置の断面構造の変形例を示す図である。
【発明を実施するための形態】
【0010】
＜本開示の一態様＞
以下、本開示の一態様について図面を参照しながら説明する。
以下、本開示の一態様について図面を参照しながら説明する。
【0011】
（１）圧電素子を有する装置の構成
図１に、本態様にかかる圧電素子を有する装置１００の概略構成図を示す。装置１００は半導体素子３０と圧電素子（圧電膜を有する素子）２０とを備えている。また、装置１００では、半導体素子３０と圧電素子２０とが同一の基板１上に形成されている。
図１に、本態様にかかる圧電素子を有する装置１００の概略構成図を示す。装置１００は半導体素子３０と圧電素子（圧電膜を有する素子）２０とを備えている。また、装置１００では、半導体素子３０と圧電素子２０とが同一の基板１上に形成されている。
【0012】
装置１００は、圧電膜を有する積層基板（圧電膜を有する積層体（圧電積層体））１０（以下、積層体１０とも称する）を加工することで得られる。図２に、本態様にかかる積層体１０の概略構成図を示す。図２に示すように、積層体１０は、基板１と、基板１上に製膜された下部電極膜２と、下部電極膜２上に製膜された圧電膜（圧電薄膜）３と、圧電膜３上に製膜された上部電極膜４と、を備えている。なお、本開示における「製膜」によって得られた膜は、基板１上に直接堆積させた膜であり、基板１上に貼り合わせた（接合した）膜を含まない。
【0013】
基板１として、例えばｐ型の単結晶シリコン（Ｓｉ）基板１ａを用いることができる。基板１の厚さは例えば３００μｍ以上１０００μｍ以下とすることができる。
【0014】
基板１が有する２つの主面のうちいずれかの主面（上）には、半導体素子３０が形成されている。半導体素子３０は、例えば、ｐ型ＭＯＳＦＥＴ３１とｎ型ＭＯＳＦＥＴ３２とを備え、これらが相補的に機能するＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有している。ｐ型ＭＯＳＦＥＴ３１は、基板１に作り込まれたｎウェル３１１と、ｎウェル３１１内に互いに離間して設けられたｐ型ソース領域３１２及びｐ型ドレイン領域３１３と、ゲート絶縁膜３１４と、ゲート絶縁膜３１４上に形成されたゲート電極３１５と、ｐ型ソース領域３１２に電気的に接続されるソース電極３１６と、ｐ型ドレイン領域３１３に電気的に接続されるドレイン電極３１７と、を備えている。また、ｎ型ＭＯＳＦＥＴ３２は、基板１に互いに離間して設けられたｎ型ソース領域３２１及びｎ型ドレイン領域３２２と、ゲート絶縁膜３２３と、ゲート絶縁膜３２３上に形成されたゲート電極３２４と、ｎ型ソース領域３２１に電気的に接続されるソース電極３２５と、ｎ型ドレイン領域３２２に電気的に接続されるドレイン電極３２６と、を備えている。ｎウェル３１１、ｎ型ソース領域３２１、及びｎ型ドレイン領域３２２は、それぞれ、ｎ型ドーパントの熱拡散等により基板１が有する２つの主面のうちいずれかの主面上に形成した領域である。ｐ型ソース領域３１２及びｐ型ドレイン領域３１３は、それぞれ、ｐ型ドーパントの熱拡散等によりｎウェル３１１の表面に形成した領域である。
【0015】
基板１には、半導体素子３０を保護する酸化膜や窒化膜等の保護膜３３がさらに形成されていてもよい。保護膜３３を半導体素子３０に含めて考えてもよい。
【0016】
半導体素子３０が形成された基板１の面（以下、「基板１の上面」とも称する）のうち、半導体素子３０の形成箇所以外には、熱酸化膜又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜等の表面酸化膜（ＳｉＯ２膜）１ｂが形成されていてもよい。すなわち、基板１は、表面酸化膜１ｂを有するｐ型の単結晶Ｓｉ基板１ａであってもよい。表面酸化膜１ｂの厚さは例えば１ｎｍ以上４０００ｎｍ以下とすることができる。基板１は、表面酸化膜１ｂの代わりに、ＳｉＯ２以外の絶縁性材料により形成された絶縁膜を有していてもよい。また、基板１は、表面酸化膜１ｂ又は絶縁膜を有していなくてもよい。
【0017】
下部電極膜２は、基板１の上面のうち、半導体素子３０の形成箇所とは異なる位置（基板１が表面酸化膜１ｂ又は絶縁膜等を有する場合は表面酸化膜１ｂ又は絶縁膜上）に形成されている。下部電極膜２は、例えば白金（Ｐｔ）を用いて形成することができる。下部電極膜２は、多結晶膜である。以下、Ｐｔを用いて製膜した多結晶膜をＰｔ膜とも称する。Ｐｔ膜は、その（１１１）面が基板１の主面に対して平行である（（１１１）面が基板１の主面に対して±５°以内の角度で傾斜している場合を含む）こと、すなわち、Ｐｔ膜は（１１１）面方位に配向していることが好ましい。Ｐｔ膜が（１１１）面方位に配向しているとは、圧電膜３の表面で測定したＸ線回折（ＸＲＤ）により得られたＸ線回折パターンにおいて（１１１）面に起因するピーク以外のピークが観測されないことを意味する。このように、下部電極膜２の主面（圧電膜３の下地となる面）は、Ｐｔ（１１１）面により構成されていることが好ましい。下部電極膜２は、スパッタリング法、蒸着法等の手法により製膜することができる。下部電極膜２の材料として、Ｐｔ以外に、金（Ａｕ）、ルテニウム（Ｒｕ）、又はイリジウム（Ｉｒ）等の各種金属、これらを主成分とする合金、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３、略称：ＳＲＯ）又はニッケル酸ランタン（ＬａＮｉＯ３、略称：ＬＮＯ）等の金属酸化物等を用いて形成することもできる。なお、金属酸化物を用いて下部電極膜２を製膜する場合、下部電極膜２を構成する結晶は、基板１の表面に対して（００１）面方位に優先配向していることが好ましい。下部電極膜２は、上記各種金属、上記各種金属を主成分とする合金、又は金属酸化物等を用いて形成された単層膜とすることができる。下部電極膜２は、Ｐｔ膜とＰｔ膜上に設けられたＳＲＯを主成分とする膜との積層体や、Ｐｔ膜とＰｔ膜上に設けられたＬＮＯを主成分とする膜との積層体等であってもよい。下部電極膜２の厚さ（下部電極膜２が積層体である場合は、各層の合計厚さ）は例えば１００ｎｍ以上４００ｎｍ以下とすることができる。
【0018】
基板１と下部電極膜２との間には、これらの密着性を高めるため、密着層６が設けられていてもよい。密着層６は、例えば、亜鉛（Ｚｎ）及び酸素（Ｏ）を主成分として含む層（以下、「ＺｎＯ層」とも称する）とすることができる。ＺｎＯ層は、例えば酸化亜鉛を用いて形成することができる。ＺｎＯ層を構成するＺｎ及びＯの組成比はＺｎ：Ｏ＝１：１の関係を満たすことが好ましいが、これに限定されるものではなく、多少のばらつきがあってもよい。ＺｎＯ層は、多結晶層である。ＺｎＯ層は、その（０００１）面が基板１の主面に対して平行である（（０００１）面が基板１の主面に対して±５°以内の角度で傾斜している場合を含む）こと、すなわち、ＺｎＯ層は（０００１）面方位に配向していることが好ましい。ＺｎＯ層が（０００１）面方位に配向しているとは、圧電膜３の表面で測定したＸＲＤにより得られたＸ線回折パターンにおいて、（０００２）面に起因するピークの強度が高いことを意味する。このように、ＺｎＯ層の主面（下部電極膜２の下地となる面）は、ＺｎＯ（０００１）面により構成されていることが好ましい。ＺｎＯ層は、スパッタリング法、蒸着法等の手法により製膜することができる。ＺｎＯ層の厚さは例えば１ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。密着層６として、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、酸化チタン（ＴｉＯ２）、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ２）、イリジウム酸化物（ＩｒＯ２）等を主成分とする層が設けられていてもよい。このような密着層６も、スパッタリング法、蒸着法等の手法により製膜することができ、密着層６の厚さは例えば１ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本明細書では、基板１と下部電極膜２との間に設けられる密着層６を、下部密着層６と称することもある。
【0019】
圧電膜３は、例えば、カリウム（Ｋ）、ナトリウム（Ｎａ）、ニオブ（Ｎｂ）、及び酸素（Ｏ）を含有するアルカリニオブ酸化物から形成される膜である。すなわち、圧電膜３は、Ｋ、Ｎａ、Ｎｂ、及びＯを含有するアルカリニオブ酸化物を主成分とする膜である。圧電膜３は、組成式（Ｋ１－ｘＮａｘ）ＮｂＯ３で表されるアルカリニオブ酸化物、すなわち、ニオブ酸カリウムナトリウム（ＫＮＮ）を用いて形成することができる。上述の組成式中の係数ｘ［＝Ｎａ／（Ｋ＋Ｎａ）］は、０＜ｘ＜１、好ましくは０．４≦ｘ≦０．８の範囲内とすることができる。圧電膜３は、ＫＮＮの多結晶膜（以下、ＫＮＮ膜３とも称する）となる。また、ＫＮＮの結晶構造はペロブスカイト構造となる。すなわち、ＫＮＮ膜３はペロブスカイト構造を有している。また、ＫＮＮ膜３を構成する結晶群のうち半数以上の結晶が柱状構造を有していることが好ましい。なお、本明細書では、ＫＮＮの結晶系を正方晶系とみなすこととする。ＫＮＮ膜３は、スパッタリング法により製膜することができる。ＫＮＮ膜３の厚さは、例えば０．５μｍ以上５μｍ以下、好ましくは１μｍ以上３μｍ以下とすることができる。
【0020】
ＫＮＮ膜３を構成する結晶は、基板１（基板１が例えば表面酸化膜１ｂ又は絶縁膜等を有するＳｉ基板１ａである場合はＳｉ基板１ａ）の主面に対して（００１）面方位に優先配向している。すなわち、ＫＮＮ膜３の主面（上部電極膜４の下地となる面）は、主にＫＮＮ（００１）面により構成されている。例えば、主面が主にＰｔ（１１１）面により構成されているＰｔ膜（下部電極膜２）上にＫＮＮ膜３を直接製膜することにより、主面が主にＫＮＮ（００１）面により構成されたＫＮＮ膜３を得ることができる。なお、本明細書において、ＫＮＮ膜３を構成する結晶が（００１）面方位に配向しているとは、ＫＮＮ膜３を構成する結晶の（００１）面が基板１の主面に対して平行又は略平行であることを意味する。また、ＫＮＮ膜３を構成する結晶が（００１）面方位に優先配向しているとは、（００１）面が基板１の主面に対して平行又は略平行である結晶が多いことを意味する。
【0021】
また、ＫＮＮ膜３を構成するアルカリニオブ酸化物は、リチウム（Ｌｉ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、バナジウム（Ｖ）、インジウム（Ｉｎ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、Ｔｉ、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、銀（Ａｇ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、Ｎｉ、アルミニウム（Ａｌ）、Ｓｉ、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、及びガリウム（Ｇａ）からなる群より選択される少なくとも一種の元素（ドーパント）をさらに含有してもよい。アルカリニオブ酸化物中におけるこれらの元素の濃度は、例えば５ａｔ％以下（上述の元素を複数含有している場合は合計濃度が５ａｔ％以下）とすることができる。
【0022】
上部電極膜４は、例えば、Ｐｔ、Ａｕ、Ａｌ、Ｃｕ等の各種金属又はこれらの合金を主成分としている。上部電極膜４は、スパッタリング法、蒸着法、メッキ法、金属ペースト法等の手法により製膜することができる。上部電極膜４は、下部電極膜２のようにＫＮＮ膜３の結晶構造に大きな影響を与えるものではない。そのため、上部電極膜４の材料、結晶構造、製膜手法は特に限定されない。なお、ＫＮＮ膜３と上部電極膜４との間には、これらの密着性を高めるため、例えば、ＲｕＯ２、ＩｒＯ２、Ｔｉ、Ｔａ、ＴｉＯ２、Ｎｉ等を主成分とする密着層７が設けられていてもよい。上部電極膜４の厚さは例えば５０ｎｍ以上５０００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下、密着層７を設ける場合には密着層７の厚さは例えば１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすることができる。本明細書では、ＫＮＮ膜３と上部電極膜４との間に設けられる密着層７を、上部密着層７と称することもある。
【0023】
上述のように、半導体素子３０と圧電素子２０とを備える装置１００は、積層体１０を加工することで得られる。圧電素子２０は、図１に示すように、下部電極膜２とＫＮＮ膜３と上部電極膜４とを備えて構成されている。なお、基板１を圧電素子２０に含めて考えてもよい。また、上述のように、下部電極膜２は、半導体素子３０が形成された基板１の面のうち、半導体素子３０の形成箇所とは異なる位置に形成されている。結果、圧電素子２０は、半導体素子３０が形成された基板１の面のうち、半導体素子３０の形成位置とは異なる位置に形成されることとなる。
【0024】
また、圧電素子２０は、絶縁膜８と、メタル配線９ａ，９ｂと、をさらに備えている。
【0025】
メタル配線９ａは、下部電極膜２に接続され（接触し）、上部電極膜４に接続されない（接触しない）ように設けられている。また、メタル配線９ｂは、上部電極膜４に接続され、下部電極膜２に接続されないように設けられている。メタル配線９ａ，９ｂは、それぞれ、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｃｒ等の各種金属、これらの各種金属を主成分とする合金を用いて形成することができる。メタル配線９ａ，９ｂは、単層膜であってもよく、複数層を積層した積層体であってもよい。メタル配線９ａ，９ｂは、スパッタリング法、蒸着法、メッキ法、金属ペースト法等の手法により製膜することができる。
【0026】
絶縁膜８は、メタル配線９ｂと下部電極膜２との間を絶縁するように設けられている。絶縁膜８は、例えば、ＫＮＮ膜３の側面の一部を覆うように、上部電極膜４から基板１にかけて設けられている。絶縁膜８は、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）等の酸化物等を用いて形成することができる。絶縁膜８は、単層膜であってもよく、複数層を積層した積層体であってもよい。絶縁膜８は、ＣＶＤ法、スパッタリング法等の手法により製膜することができる。
【0027】
装置１００では、メタル配線９ａ，９ｂを介して圧電素子２０と半導体素子３０とが電気的に接続されており、圧電素子２０が半導体素子３０により制御されてなる。
【0028】
例えば、圧電素子２０がアクチュエータとして機能する場合、圧電素子２０の（変形）動作が半導体素子３０により制御される。具体的には、半導体素子３０により下部電極膜２と上部電極膜４との間に電圧が印加され、圧電素子２０が備えるＫＮＮ膜３を変形させることができる。圧電素子２０（ＫＮＮ膜３）の変形動作により、装置１００に接続された各種部材を作動させることができる。この場合、装置１００の用途としては、例えば、インクジェットプリンタ用のヘッド、スキャナー用のＭＥＭＳミラー、超音波発生装置用の振動子等が挙げられる。
【0029】
また例えば、圧電素子２０がセンサとして機能する場合、圧電素子２０が検出した信号が半導体素子３０により処理される。例えば、圧電素子２０が備えるＫＮＮ膜３が何らかの物理量の変化に伴って変形すると、その変形によって下部電極膜２と上部電極膜４との間に電圧が発生する。この電圧を圧電素子２０が信号として検出し、圧電素子２０が検出した信号を半導体素子３０により処理することで、ＫＮＮ膜３に印加された物理量の大きさを測定することができる。この場合、装置１００の用途としては、例えば、角速度センサ、超音波センサ、圧カセンサ、加速度センサ等が挙げられる。
【0030】
また例えば、圧電素子２０がハーベスタとして機能する場合、圧電素子２０が作り出した電気エネルギーにより半導体素子３０を動作させる。
【0031】
詳しくは後述するが、本態様では装置１００（積層体１０）の作製過程において、低温、高酸素分圧、及び低雰囲気圧力の条件でＫＮＮ膜３を製膜している。これにより、本態様における積層体１０ひいては装置１００は、後述する特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。以下、本態様の積層体１０ひいては装置１００が有し得る種々の特徴について説明する。
【0032】
（特徴１）
ＫＮＮ膜３を製膜する際、アルカリ金属（カリウム原子、ナトリウム原子）が下部電極膜２（及び下部密着層６）を介して基板１まで拡散することがある。アルカリ金属が基板１まで拡散すると、基板１と下部電極膜２（下部密着層６を有する場合は下部密着層６）との間の密着性が低下することがある。結果、装置１００（圧電素子２０）の駆動時に、ＫＮＮ膜３が繰り返し大きく変形すること等により下部電極膜２の周辺（部材）に過大な外力が繰り返し加わると、下部電極膜２ひいてはＫＮＮ膜３が基板１から剥離してしまうことがある。
ＫＮＮ膜３を製膜する際、アルカリ金属（カリウム原子、ナトリウム原子）が下部電極膜２（及び下部密着層６）を介して基板１まで拡散することがある。アルカリ金属が基板１まで拡散すると、基板１と下部電極膜２（下部密着層６を有する場合は下部密着層６）との間の密着性が低下することがある。結果、装置１００（圧電素子２０）の駆動時に、ＫＮＮ膜３が繰り返し大きく変形すること等により下部電極膜２の周辺（部材）に過大な外力が繰り返し加わると、下部電極膜２ひいてはＫＮＮ膜３が基板１から剥離してしまうことがある。
【0033】
このような課題に対し、本態様では、装置１００の作製過程において、ＫＮＮ膜３を低温で製膜している。これにより、アルカリ金属の基板１への拡散を抑制することに成功している。具体的には、本態様における装置１００は、基板１の表層領域を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により分析した際、カリウムの濃度（Ｋ濃度）が５Ｅ１５ｃｍ－３以下であり、ナトリウムの濃度（Ｎａ濃度）が５Ｅ１５ｃｍ－３以下である、という特徴（特徴１）を有している。
【0034】
このように、ＫＮＮ膜３を低温で製膜することで、アルカリ金属の基板１への拡散を抑制でき、基板１の表層領域におけるＫ濃度及びＮａ濃度が低い装置１００が得られることは、本発明者等の鋭意検討の結果初めて見出された新規知見である。
【0035】
なお、本態様における「基板１の表層領域」とは、圧電素子２０と基板１との間の界面から（基板１が表面酸化膜１ｂを有する場合は、圧電素子２０と表面酸化膜１ｂとの間の界面から）、基板１の裏面に向かって１μｍの深さまでの範囲にわたる領域である。なお、本明細書における「基板１の裏面」とは、半導体素子３０が形成された基板１の面（基板１の上面）とは反対側の面を意味する。
【0036】
基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれが５Ｅ１５ｃｍ－３以下であることで、基板１と下部電極膜２（又は下部密着層６）との間の密着性を向上させることができる。これにより装置１００（圧電素子２０）の駆動時に、下部電極膜２の周辺に過大な外力が繰り返し加わったとしても、下部電極膜２ひいてはＫＮＮ膜３の基板１からの剥離を回避できる。その結果、装置１００（圧電素子２０）の信頼性を向上させることが可能となる。
【0037】
基板１の表層領域におけるＫ濃度及びＮａ濃度が低いほど、基板１と下部電極膜２（又は下部密着層６）との間の密着性をより向上させることが可能となる。基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれが３Ｅ１４ｃｍ－３以下であることが好ましく、これにより、上記密着性をより向上させることが可能となる。また、基板１の表層領域におけるＫ濃度は例えば１Ｅ１４ｃｍ－３以下であることがより好ましく、これにより、上記密着性をさらに向上させることが可能となる。
【0038】
基板１の表層領域におけるＫ濃度及びＮａ濃度の下限値は特に限定されない。なお、現時点でのＳＩＭＳ分析によるＫ濃度の検出限界は１Ｅ１４ｃｍ－３程度であり、Ｎａ濃度の検出限界は３Ｅ１４ｃｍ－３程度である。
【0039】
（特徴２）
ＫＮＮ膜３を低温で製膜すると、アルカリ金属の基板１への拡散を抑制できるものの、ＫＮＮ膜３の（００１）配向率が低下してしまうことがある。その結果、圧電素子２０の性能が低下してしまうことがある。
ＫＮＮ膜３を低温で製膜すると、アルカリ金属の基板１への拡散を抑制できるものの、ＫＮＮ膜３の（００１）配向率が低下してしまうことがある。その結果、圧電素子２０の性能が低下してしまうことがある。
【0040】
このような課題に対し、本態様では、装置１００の作製過程において、低温、高酸素分圧、及び低雰囲気圧力の条件でＫＮＮ膜３を製膜している。すなわち、ＫＮＮ膜３の製膜条件を低温にするだけでなく、高酸素分圧及び低雰囲気圧力にしている。これにより、低温で製膜しても、（００１）配向率が高い（結晶の配向性が高い）ＫＮＮ膜３を得ることに成功している。このことは、本発明者等の鋭意検討の結果初めて見出された新規知見である。
【0041】
具体的には、装置１００（積層体１０）は、ＫＮＮ膜３の（００１）配向率が例えば９６％以上、好ましくは９８％以上であるという特徴（特徴２）を有し得る。
【0042】
ＫＮＮ膜３の（００１）配向率が９６％以上であることで、圧電素子２０は高性能を有することが可能となる。ＫＮＮ膜３の（００１）配向率が９８％以上であることで、圧電素子２０はさらに高性能を有することが可能となる。
【0043】
なお、ＫＮＮ膜３の（００１）配向率とは、ＫＮＮ膜３を構成する結晶の（００１）面方位への配向率である。「ＫＮＮ膜３の（００１）配向率が９６％以上である」とは、ＫＮＮ膜３を構成する結晶のうち例えば９６％以上の結晶が基板１の主面に対して（００１）面方位に配向していることを意味する。なお、本明細書における「配向率」とは、ＫＮＮ膜３に対してＸＲＤ測定を行うことにより得られたＸ線回折パターン（２θ／θ）のピーク強度に基づいて、下記式（１）により算出した値である。
【0044】
配向率（％）＝｛（００１）ピーク強度／（（００１）ピーク強度＋（１１０）ピーク強度）｝×１００・・・（１）
【0045】
上記式（１）における「（００１）ピーク強度」とは、ＫＮＮ膜３に対してＸＲＤ測定を行うことにより得られるＸ線回折パターンにおいて、ＫＮＮ膜３を構成する結晶のうち（００１）面方位に配向する結晶（すなわち、（００１）面が基板１の主面に対して平行である結晶）に起因する回折ピークの強度であり、２θが２０°～２３°の範囲内に現れるピークの強度である。２θが２０°～２３°の範囲内に複数のピークが現れる場合は、最も高いピークの強度である。また、上記式（１）における「（１１０）ピーク強度」とは、ＫＮＮ膜３に対してＸＲＤ測定を行うことにより得られるＸ線回折パターンにおいて、ＫＮＮ膜３を構成する結晶のうち（１１０）面方位に配向する結晶（すなわち、（１１０）面が基板１の主面に対して平行である結晶）に起因する回折ピークの強度であり、２θが３０°～３３°の範囲内に現れるピークの強度である。なお、２θが３０°～３３°の範囲内に複数のピークが現れる場合は、最も高いピークの強度である。
【0046】
なお、この特徴を発現させるためには、ＫＮＮ膜３がペロブスカイト構造を有する必要がある。ＫＮＮ膜３がペロブスカイト構造を有しない場合、ＸＲＤ測定を行うことにより得られるＸ線回折パターンにおいて、少なくとも２θが２０°～２３°の範囲内にピークを観察できず、結果、（００１）配向率を算出できないからである。
【0047】
（特徴３）
本態様では、装置１００の作製過程において、低温、高酸素分圧、及び低雰囲気圧力の条件でＫＮＮ膜３を製膜している。これにより、低温で製膜しても、（００１）配向率が高いＫＮＮ膜３を得ることに成功している。結果、圧電定数が高いＫＮＮ膜３を得ることも可能となる。
本態様では、装置１００の作製過程において、低温、高酸素分圧、及び低雰囲気圧力の条件でＫＮＮ膜３を製膜している。これにより、低温で製膜しても、（００１）配向率が高いＫＮＮ膜３を得ることに成功している。結果、圧電定数が高いＫＮＮ膜３を得ることも可能となる。
【0048】
具体的には、装置１００（積層体１０）は、ＫＮＮ膜３の圧電定数ｅ３１の絶対値が例えば７Ｃ／ｍ２以上、好ましくは１０Ｃ／ｍ２以上であるという特徴（特徴３）を有し得る。
【0049】
ＫＮＮ膜３の圧電定数ｅ３１の絶対値が７Ｃ／ｍ２以上であることで、圧電素子２０はより高性能を有することが可能となる。ＫＮＮ膜３の圧電定数ｅ３１の絶対値が１０Ｃ／ｍ２以上であることで、圧電素子２０はさらに高性能を有することが可能となる。
【0050】
（２）圧電積層体、及び圧電素子を有する装置の製造方法
上述の積層体１０及び装置１００の製造方法について説明する。
上述の積層体１０及び装置１００の製造方法について説明する。
【0051】
（基板の用意）
まず、基板１として、ｐ型のＳｉ基板を用意する。また、基板１が有する２つの主面のうちのいずれかの主面上には、例えばＣＭＯＳ構造を有する半導体素子３０が予め形成されている。また、半導体素子３０が形成された基板１の面（基板１の上面）のうち、半導体素子３０の形成箇所以外には、表面酸化膜１ｂが形成されている。なお、半導体素子３０の形成には公知の種々の手法を用いることができる。また、半導体素子３０が有するｎ型領域（ｎウェル３１１、ｎ型ソース領域３２１、ｎ型ドレイン領域３２２）、及びｐ型領域（ｐ型ソース領域３１２、ｐ型ドレイン領域３１３）の形成には、ドーパントを熱拡散させる手法、イオン注入及びアニールによりイオンを活性化させる手法等の手法を用いることができる。これらの手法を用いて形成したＣＭＯＳ構造は熱に弱い。例えば、ｎ型領域やｐ型領域が加熱された場合、ドーパントがマイグレーションしてドーパント濃度が変化してしまうことがある。
まず、基板１として、ｐ型のＳｉ基板を用意する。また、基板１が有する２つの主面のうちのいずれかの主面上には、例えばＣＭＯＳ構造を有する半導体素子３０が予め形成されている。また、半導体素子３０が形成された基板１の面（基板１の上面）のうち、半導体素子３０の形成箇所以外には、表面酸化膜１ｂが形成されている。なお、半導体素子３０の形成には公知の種々の手法を用いることができる。また、半導体素子３０が有するｎ型領域（ｎウェル３１１、ｎ型ソース領域３２１、ｎ型ドレイン領域３２２）、及びｐ型領域（ｐ型ソース領域３１２、ｐ型ドレイン領域３１３）の形成には、ドーパントを熱拡散させる手法、イオン注入及びアニールによりイオンを活性化させる手法等の手法を用いることができる。これらの手法を用いて形成したＣＭＯＳ構造は熱に弱い。例えば、ｎ型領域やｐ型領域が加熱された場合、ドーパントがマイグレーションしてドーパント濃度が変化してしまうことがある。
【0052】
（下部密着層及び下部電極膜の製膜）
基板１の上面（の表面酸化膜１ｂ）上に、例えばスパッタリング法により下部密着層６（例えばＺｎＯ層）及び下部電極膜２（例えばＰｔ膜）をこの順に製膜する。なお、基板１の上面上に、下部密着層６や下部電極膜２が予め製膜された基板１を用意してもよい。
基板１の上面（の表面酸化膜１ｂ）上に、例えばスパッタリング法により下部密着層６（例えばＺｎＯ層）及び下部電極膜２（例えばＰｔ膜）をこの順に製膜する。なお、基板１の上面上に、下部密着層６や下部電極膜２が予め製膜された基板１を用意してもよい。
【0053】
下部密着層６としてのＺｎＯ層を製膜する際の条件としては、下記条件が例示される。下部密着層６の製膜時間は、目標とする下部密着層６の厚さに応じて適宜調整される。
ターゲット：ＺｎＯ焼結体
温度（基板温度）：２００℃以上５００℃未満、好ましくは３００℃以上４５０℃以下、より好ましくは４００℃以上４５０℃以下
放電パワー密度：２Ｗ／ｃｍ２以上６Ｗ／ｃｍ２以下、好ましくは３Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下
雰囲気：アルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスとの混合ガスの雰囲気（以下、「Ａｒ／Ｏ２混合ガス雰囲気」とも称する）
Ｏ２ガスに対するＡｒガスの分圧の比（Ａｒガス分圧／Ｏ２ガス分圧）：５／１～３０／１、好ましくは７／１～２０／１、より好ましくは１０／１～１５／１
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：１ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下
ターゲット：ＺｎＯ焼結体
温度（基板温度）：２００℃以上５００℃未満、好ましくは３００℃以上４５０℃以下、より好ましくは４００℃以上４５０℃以下
放電パワー密度：２Ｗ／ｃｍ２以上６Ｗ／ｃｍ２以下、好ましくは３Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下
雰囲気：アルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスとの混合ガスの雰囲気（以下、「Ａｒ／Ｏ２混合ガス雰囲気」とも称する）
Ｏ２ガスに対するＡｒガスの分圧の比（Ａｒガス分圧／Ｏ２ガス分圧）：５／１～３０／１、好ましくは７／１～２０／１、より好ましくは１０／１～１５／１
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：１ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下
【0054】
本明細書における「５／１～３０／１」のような数値範囲の表記は、下限値及び上限値がその範囲に含まれることを意味する。他の数値範囲についても同様である。また、本明細書における「基板温度」とは、各膜（各層）の製膜時の基板の表面温度を意味する。
【0055】
なお、下部密着層６としてＴｉ層等を製膜する際の条件としては、下記条件が例示される。
ターゲット：Ｔｉ板等
温度（基板温度）：１００℃以上５００℃未満、好ましくは２００℃以上４００℃以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
その他の条件は、ＺｎＯ層を設ける際の条件と同様の条件とすることができる。
ターゲット：Ｔｉ板等
温度（基板温度）：１００℃以上５００℃未満、好ましくは２００℃以上４００℃以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
その他の条件は、ＺｎＯ層を設ける際の条件と同様の条件とすることができる。
【0056】
下部電極膜２としてのＰｔ膜を製膜する際の条件としては、下記条件が例示される。下部電極膜２の製膜時間は、目標とする下部電極膜２の厚さに応じて適宜調整される。
ターゲット：Ｐｔ板
温度（基板温度）：２００℃以上５００℃未満、好ましくは３００℃以上４５０℃以下
放電パワー密度：１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下、好ましくは２Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：１００ｎｍ以上４００ｎｍ以下
ターゲット：Ｐｔ板
温度（基板温度）：２００℃以上５００℃未満、好ましくは３００℃以上４５０℃以下
放電パワー密度：１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下、好ましくは２Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：１００ｎｍ以上４００ｎｍ以下
【0057】
上述の条件で下部密着層６及び下部電極膜２を製膜することで、特に、製膜温度を上述の所定条件の範囲内として下部密着層６及び下部電極膜２を製膜することで、半導体素子３０に対する熱履歴を小さくできる。これにより、半導体素子３０の寿命短縮や性能劣化を抑制することができる。
【0058】
（ＫＮＮ膜の製膜）
下部密着層６及び下部電極膜２の製膜が終了したら、続いて、下部電極膜２上に、ＲＦマグネトロンスパッタリング法等のスパッタリング法によりＫＮＮ膜３を製膜する。ＫＮＮ膜３の組成は、例えばスパッタ製膜時に用いるターゲットの組成を制御することで調整可能である。ターゲットは、Ｋ２ＣＯ３粉末、Ｎａ２ＣＯ３粉末、Ｎｂ２Ｏ５粉末等を混合させて焼成すること等により作製することができる。ターゲットの組成は、Ｋ２ＣＯ３粉末、Ｎａ２ＣＯ３粉末、Ｎｂ２Ｏ５粉末等の混合比率を調整することで制御することができる。ＣｕやＭｎ等の上述の元素を含むＫＮＮ膜３を製膜する場合は、上述の各粉末に加えてＣｕ粉末（又はＣｕＯ粉末）や、Ｍｎ粉末（又はＭｎＯ粉末）等を所定の比率で混合したターゲットを用いればよい。
下部密着層６及び下部電極膜２の製膜が終了したら、続いて、下部電極膜２上に、ＲＦマグネトロンスパッタリング法等のスパッタリング法によりＫＮＮ膜３を製膜する。ＫＮＮ膜３の組成は、例えばスパッタ製膜時に用いるターゲットの組成を制御することで調整可能である。ターゲットは、Ｋ２ＣＯ３粉末、Ｎａ２ＣＯ３粉末、Ｎｂ２Ｏ５粉末等を混合させて焼成すること等により作製することができる。ターゲットの組成は、Ｋ２ＣＯ３粉末、Ｎａ２ＣＯ３粉末、Ｎｂ２Ｏ５粉末等の混合比率を調整することで制御することができる。ＣｕやＭｎ等の上述の元素を含むＫＮＮ膜３を製膜する場合は、上述の各粉末に加えてＣｕ粉末（又はＣｕＯ粉末）や、Ｍｎ粉末（又はＭｎＯ粉末）等を所定の比率で混合したターゲットを用いればよい。
【0059】
本態様では、ＫＮＮ膜３の製膜条件を、低温にし、酸素分圧を高くし、さらに、雰囲気圧力を低くしている。具体的には、ＫＮＮ膜３を製膜する際の条件としては、下記条件が例示される。ＫＮＮ膜３の製膜時間は、目標とするＫＮＮ膜３の厚さに応じて適宜調整される。
温度（基板温度）：４００℃以上５００℃未満、より好ましくは４００℃以上４５０℃以下
雰囲気：Ａｒ／Ｏ２混合ガス雰囲気
雰囲気中の酸素分圧（Ｏ２ガス分圧）：０．００２５Ｐａ以上０．０１Ｐａ未満、好ましくは、０．００３Ｐａ以上０．０１Ｐａ未満
雰囲気圧力（チャンバ圧力）：０．０３Ｐａ以上０．１Ｐａ未満、好ましくは、０．０３Ｐａ以上０．０８Ｐａ以下
放電パワー密度：２．７Ｗ／ｃｍ２以上４．１Ｗ／ｃｍ２以下、好ましくは２．８Ｗ／ｃｍ２以上３．８Ｗ／ｃｍ２以下
製膜速度：０．５μｍ／ｈｒ以上４μｍ／ｈｒ以下、好ましくは０．５μｍ／ｈｒ以上２μｍ／ｈｒ以下
厚さ：０．５μｍ以上５μｍ以下、好ましくは１μｍ以上３μｍ以下
温度（基板温度）：４００℃以上５００℃未満、より好ましくは４００℃以上４５０℃以下
雰囲気：Ａｒ／Ｏ２混合ガス雰囲気
雰囲気中の酸素分圧（Ｏ２ガス分圧）：０．００２５Ｐａ以上０．０１Ｐａ未満、好ましくは、０．００３Ｐａ以上０．０１Ｐａ未満
雰囲気圧力（チャンバ圧力）：０．０３Ｐａ以上０．１Ｐａ未満、好ましくは、０．０３Ｐａ以上０．０８Ｐａ以下
放電パワー密度：２．７Ｗ／ｃｍ２以上４．１Ｗ／ｃｍ２以下、好ましくは２．８Ｗ／ｃｍ２以上３．８Ｗ／ｃｍ２以下
製膜速度：０．５μｍ／ｈｒ以上４μｍ／ｈｒ以下、好ましくは０．５μｍ／ｈｒ以上２μｍ／ｈｒ以下
厚さ：０．５μｍ以上５μｍ以下、好ましくは１μｍ以上３μｍ以下
【0060】
上述の条件でＫＮＮ膜３を製膜することで、特に、製膜温度を上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、半導体素子３０に対する熱履歴を小さくできる。これにより、例えば、半導体素子３０が有するｎ型領域やｐ型領域におけるドーパントのマイグレーションを抑制できる。その結果、半導体素子３０の寿命短縮や性能劣化を抑制することができる。また、装置１００の製造歩留まりを高めることもできる。
【0061】
また、上述の条件でＫＮＮ膜３を製膜することで、特に、製膜温度を上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、アルカリ金属の基板１への拡散を抑制することが可能となる。その結果、基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれを５Ｅ１５ｃｍ－３以下にすることができる。すなわち、上述の特徴１を有する積層体１０ひいては装置１００を得ることができる。
【0062】
また、上述の条件でＫＮＮ膜３を製膜することで、特に、製膜温度、酸素分圧、及び雰囲気圧力を上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、ＫＮＮ膜３の（００１）配向率を９６％以上にすることが可能となる。すなわち、上述の特徴２を有する積層体１０ひいては装置１００を得ることができる。
【0063】
また、ＫＮＮ膜３の（００１）配向率を９６％以上にすることが可能となることで、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にすることも可能となる。すなわち、上述の条件でＫＮＮ膜３を製膜することで、特に、製膜温度、酸素分圧、及び雰囲気圧力を上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にすることも可能となる。結果、上述の特徴３を有する積層体１０ひいては装置１００を得ることも可能となる。
【0064】
ＫＮＮ膜３の製膜温度が５００℃以上である場合、半導体素子３０に対する熱履歴を小さくできず、結果、半導体素子３０の寿命短縮や性能劣化を抑制できないことがある。また、ＫＮＮ膜３の製膜温度が５００℃以上である場合、アルカリ金属の基板１への拡散を抑制できないこともある。
【0065】
ＫＮＮ膜３の製膜温度が５００℃未満であることで、半導体素子３０に対する熱履歴を小さくできる。これにより、例えば、半導体素子３０が有するｎ型領域やｐ型領域におけるドーパントのマイグレーションを抑制できる。その結果、半導体素子３０の寿命短縮や性能劣化を抑制することができる。また、装置１００の製造歩留まりを高めることもできる。また、ＫＮＮ膜３の製膜温度が５００℃未満であることで、アルカリ金属の拡散を抑制でき、基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれを低減できる。結果、基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれを５Ｅ１５ｃｍ－３以下にすることができる。
【0066】
また、ＫＮＮ膜３の製膜温度が例えば４５０℃以下であることで、半導体素子３０に対する熱履歴をさらに小さくできる。また、アルカリ金属の拡散を確実に抑制でき、基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれをより低減できる。例えば、基板１の表層領域におけるＫ濃度及びＮａ濃度のそれぞれを３Ｅ１４ｃｍ－３以下、さらには、基板１の表層領域におけるＫ濃度を１Ｅ１４ｃｍ－３以下にすることができる。
【0067】
ＫＮＮ膜３の製膜温度が例えば４００℃未満である場合、アルカリ金属の基板１への拡散抑制効果が頭打ちになる一方、ＫＮＮ膜３の（００１）配向率が低くなることがある。その結果、ＫＮＮ膜３の製膜時の酸素分圧及び雰囲気圧力を所定条件の範囲内にしたとしても、ＫＮＮ膜３の（００１）配向率を９６％以上にできないことがある。このため、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にできないこともある。これらの結果、圧電素子２０の性能が低くなることがある。
【0068】
ＫＮＮ膜３の製膜温度が例えば４００℃以上であることで、アルカリ金属の基板１への拡散を抑制しつつ、ＫＮＮ膜３の（００１）配向率を９６％以上にしたり、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。結果、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。
【0069】
また、ＫＮＮ膜３の製膜時の酸素分圧が０．００２５Ｐａ未満である場合、ＫＮＮ膜３の（００１）配向率を充分に高めることができないことがある。すなわち、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満である場合において酸素分圧が０．００２５Ｐａ未満であると、ＫＮＮ膜３の（００１）配向率を９６％以上にできないことがある。このため、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にできないこともある。これらの結果、圧電素子２０の性能が低くなることがある。
【0070】
酸素分圧が０．００２５Ｐａ以上であることで、ＫＮＮ膜３の（００１）配向率を充分に高めることができ、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満であっても、ＫＮＮ膜３の（００１）配向率を９６％以上にしたり、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。結果、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。酸素分圧が０．００３Ｐａ以上であることで、ＫＮＮ膜３の（００１）配向率をさらに高めることができ、ＫＮＮ膜３の（００１）配向率を９８％以上にしたり、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を１０Ｃ／ｍ２以上にしたりすることも可能となる。結果、半導体素子３０とさらに高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。
【0071】
酸素分圧が０．０１Ｐａ以上である場合、ＫＮＮ膜３の結晶化に必要なスパッタエネルギーが酸素の電離によって奪われるため、ＫＮＮ膜３の（００１）配向率が低下しやすくなる。したがって、製膜温度が４００℃以上５００℃未満である場合において酸素分圧が０．０１Ｐａ以上であると、ＫＮＮ膜３の（００１）配向率を９６％以上にできないことがある。このため、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にできないこともある。これらの結果、圧電素子２０の性能が低くなることがある。
【0072】
酸素分圧が０．０１Ｐａ未満であることで、ＫＮＮ膜３の（００１）配向率の低下を抑制でき、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満であっても、ＫＮＮ膜３の（００１）配向率を９６％以上にしたり、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。結果、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。
【0073】
また、ＫＮＮ膜３の製膜中の雰囲気圧力が０．１Ｐａ以上である場合、ＫＮＮ膜３の（００１）配向率を充分に高めることができないことがある。したがって、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満である場合において雰囲気圧力が０．１Ｐａ以上であると、ＫＮＮ膜３の（００１）配向率を９６％以上にできないことがある。このため、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にできないこともある。これらの結果、圧電素子２０の性能が低くなることがある。
【0074】
雰囲気圧力が０．１Ｐａ未満であることでＫＮＮ膜３の（００１）配向率を充分に高めることができ、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満であっても、ＫＮＮ膜３の（００１）配向率を９６％以上にしたり、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。結果、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。また、雰囲気圧力が０．０８Ｐａ以下であることで、ＫＮＮ膜３の（００１）配向率をさらに高めることができ、ＫＮＮ膜３の（００１）配向率を９８％以上にしたり、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を１０Ｃ／ｍ２以上にしたりすることも可能となる。結果、半導体素子３０とさらに高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。
【0075】
また、雰囲気圧力が０．０３Ｐａ未満である場合、ＫＮＮ膜３の（００１）配向率を充分に高めることができないことがある。したがって、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満である場合において雰囲気圧力が０．０３Ｐａ未満であると、ＫＮＮ膜３の（００１）配向率を９６％以上にできないことがある。このため、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にできないこともある。これらの結果、圧電素子２０の性能が低くなることがある。
【0076】
雰囲気圧力が０．０３Ｐａ以上であることでＫＮＮ膜３の（００１）配向率を充分に高めることができ、ＫＮＮ膜３の製膜温度が４００℃以上５００℃未満であっても、ＫＮＮ膜３の（００１）配向率を９６％以上にしたり、ＫＮＮ膜３の圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。結果、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。
【0077】
上述のように、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することではじめて、半導体素子３０に対する熱履歴を小さくしつつ、半導体素子３０と圧電素子２０とが同一の基板１上に形成された装置１００（積層体１０）を得ることができる。また、半導体素子３０に対する熱履歴を小さくしながらも、上述の特徴１、特徴２、特徴３の少なくともいずれか、好ましくは、上述の特徴１、特徴２、及び特徴３の全てを有する装置１００（積層体１０）を得ることができる。すなわち、半導体素子３０と高性能な圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることが可能となる。製膜温度、酸素分圧、及び雰囲気圧力の条件のうち少なくともいずれかが上記条件の範囲外であると、半導体素子３０の寿命短縮や性能劣化を抑制できなかったり、圧電素子２０の性能が低下したりすることがある。その結果、半導体素子３０と圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００が得られないことがある。
【0078】
（上部密着層及び上部電極膜の製膜）
ＫＮＮ膜３の製膜が終了したら、ＫＮＮ膜３上に、例えばスパッタリング法により、上部密着層７（例えばＲｕＯ２層）及び上部電極膜４（例えばＰｔ膜）をこの順に製膜する。
ＫＮＮ膜３の製膜が終了したら、ＫＮＮ膜３上に、例えばスパッタリング法により、上部密着層７（例えばＲｕＯ２層）及び上部電極膜４（例えばＰｔ膜）をこの順に製膜する。
【0079】
上部密着層７としてのＲｕＯ２層等を製膜する際の条件としては、下記条件が例示される。上部密着層７の製膜時間は、目標とする上部密着層７の厚さに応じて適宜調整される。
ターゲット：Ｒｕ板等
温度（基板温度）：室温（２５℃）以上５００℃未満、好ましくは室温（２５℃）以上４５０℃以下
放電パワー密度：０．３Ｗ／ｃｍ２以上２Ｗ／ｃｍ２以下、好ましくは０．５Ｗ／ｃｍ２以上１Ｗ／ｃｍ２以下
雰囲気：Ａｒ／Ｏ２混合ガス雰囲気
Ｏ２ガスに対するＡｒガスの分圧の比（Ａｒガス分圧／Ｏ２ガス分圧）：３／５～１／１、好ましくは３／４～１／１
雰囲気圧力：０．１Ｐａ以上１．０Ｐａ以下、好ましくは０．２Ｐａ以上０．７Ｐａ以下
厚さ：１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下
ターゲット：Ｒｕ板等
温度（基板温度）：室温（２５℃）以上５００℃未満、好ましくは室温（２５℃）以上４５０℃以下
放電パワー密度：０．３Ｗ／ｃｍ２以上２Ｗ／ｃｍ２以下、好ましくは０．５Ｗ／ｃｍ２以上１Ｗ／ｃｍ２以下
雰囲気：Ａｒ／Ｏ２混合ガス雰囲気
Ｏ２ガスに対するＡｒガスの分圧の比（Ａｒガス分圧／Ｏ２ガス分圧）：３／５～１／１、好ましくは３／４～１／１
雰囲気圧力：０．１Ｐａ以上１．０Ｐａ以下、好ましくは０．２Ｐａ以上０．７Ｐａ以下
厚さ：１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下
【0080】
上部電極膜４としてのＰｔ膜等を製膜する際の条件としては、下記条件が例示される。上部電極膜４の製膜時間は、目標とする上部電極膜４の厚さに応じて適宜調整される。
ターゲット：Ｐｔ板等
温度（基板温度）：室温（２５℃）以上５００℃未満、好ましくは室温（２５℃）以上４５０℃以下
放電パワー密度：１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下、好ましくは２Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：５０ｎｍ以上５０００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下
ターゲット：Ｐｔ板等
温度（基板温度）：室温（２５℃）以上５００℃未満、好ましくは室温（２５℃）以上４５０℃以下
放電パワー密度：１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下、好ましくは２Ｗ／ｃｍ２以上４Ｗ／ｃｍ２以下
雰囲気：Ａｒガス雰囲気
雰囲気圧力：０．１Ｐａ以上０．５Ｐａ以下、好ましくは０．２Ｐａ以上０．４Ｐａ以下
厚さ：５０ｎｍ以上５０００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下
【0081】
上述の条件で上部密着層７及び上部電極膜４を製膜することで、特に、製膜温度を上述の所定条件の範囲内として上部密着層７及び上部電極膜４を製膜することで、半導体素子３０に対する熱履歴を小さくしながらも、基板１へのアルカリ金属の拡散をさらに確実に抑制できる。結果、半導体素子３０に対する熱履歴を小さくしつつ、上述の特徴１、特徴２、特徴３の少なくともいずれか、好ましくは、上述の特徴１、特徴２、及び特徴３の全てを有する装置１００（積層体１０）をより確実に得ることができる。
【0082】
上述のように、下部密着層６、下部電極膜２、ＫＮＮ膜３、上部密着層７、上部電極膜４を順に製膜することにより、図２に示すような積層体１０が得られる。
【0083】
（圧電素子の形成）
図２に示すような積層体１０を作製した後、積層体１０を加工して、基板１上に圧電素子２０を形成する。
図２に示すような積層体１０を作製した後、積層体１０を加工して、基板１上に圧電素子２０を形成する。
【0084】
具体的には、まず、例えばＡｒガス又は反応性ガスを用いたドライエッチングにより、上部電極膜４（上部密着層７を含む）及びＫＮＮ膜３に対して、それぞれ個別にパターン加工を行う。パターン加工では、上部電極膜４（上部密着層７を含む）及びＫＮＮ膜３を、それぞれ、所定形状に成形するとともに、下部電極膜２の一部を露出させる。また、パターン加工では、エッチングマスクとしてフォトレジストを用いることができる。
【0085】
上部電極膜４（上部密着層７を含む）及びＫＮＮ膜３のパターン加工が終了したら、例えばＡｒガス又は反応性ガスを用いたドライエッチングにより、下部電極膜２及び下部密着層６に対して、それぞれパターン加工を行い、下部電極膜２及び下部密着層６をそれぞれ所定形状に成形する。このパターン加工では、エッチングマスクとしてフォトレジストを用いることができる。
【0086】
下部電極膜２及び下部密着層６のパターン加工が終了したら、絶縁膜８及びメタル配線９ａ，９ｂを設ける。具体的には、まず、ＫＮＮ膜３の側面を覆うように、上部電極膜４から基板１にかけて絶縁材料からなる層（すなわち絶縁膜８）を、ＣＶＤ法、スパッタリング法等の手法により設ける。そして、Ａｒガス、又はＣＦ４ガス等の反応性ガスを用いたドライエッチングや、ウエットエッチングにより、絶縁膜８に対してパターン加工を行い、絶縁膜８を所定形状に成形する。
【0087】
絶縁膜８を設けた後、スパッタリング法、蒸着法、メッキ法、金属ペースト法等の手法により、金属を含む材料からなる層（メタル配線層）を設ける。そして、Ａｒガス又は反応性ガスを用いたドライエッチングや、ウエットエッチングにより、メタル配線層に対してパターン加工を行い、メタル配線９ａ，９ｂを形成する。メタル配線９ａは、下部電極膜２に接続され、上部電極膜４に接続されないように形成（パターニング）されており、メタル配線９ｂは、上部電極膜４に接続され、下部電極膜２に接続されないように形成されている。
【0088】
なお、絶縁膜８及びメタル配線９ａ，９ｂの形成時のパターン加工におけるエッチング条件、及び圧電積層体１０を圧電素子２０に加工する際の基板１のエッチング条件は、ＫＮＮ膜３の絶縁性を劣化させない条件であれば、半導体デバイス製造プロセスで利用されている一般的なエッチング条件とすることができる。
【0089】
また、Ｄｅｅｐ－ＲＩＥ又はウエットエッチングにより、基板１の裏面側から、基板１の一部を除去する。これにより、基板１上に圧電素子２０が形成される。結果、図１に示すような圧電素子２０と半導体素子３０とが同一の基板１上に形成された装置１００が得られる。
【0090】
（３）効果
本態様によれば、以下に示す１つ又は複数の効果が得られる。
本態様によれば、以下に示す１つ又は複数の効果が得られる。
【0091】
（ａ）本態様では、装置１００の作製過程において、４００℃以上５００℃未満の温度条件でＫＮＮ膜３を製膜している。これにより、半導体素子３０に対する熱履歴を小さくしつつ、半導体素子３０と圧電素子２０とが同一の基板１上に形成された装置１００を得ることができる。また、半導体素子３０に対する熱履歴が小さくなることで、半導体素子３０の寿命短縮や性能劣化を抑制することができる。また、装置１００の製造歩留まりを高めることもできる。
【0092】
（ｂ）また、４００℃以上５００℃未満の温度条件でＫＮＮ膜３を製膜することで、積層体１０ひいては装置１００は、「基板１の表層領域におけるＫ濃度が５Ｅ１５ｃｍ－３以下であり、Ｎａ濃度が５Ｅ１５ｃｍ－３以下である」という特徴（特徴１）を有することが可能となる。装置１００（積層体１０）が上記特徴１を有することで、基板１と下部電極膜２（下部密着層６）との間の密着性を向上させることが可能となる。これにより、装置１００（圧電素子２０）の駆動時に、ＫＮＮ膜３が繰り返し大きく変形すること等により下部電極膜２の周辺（部材）に過大な外力が繰り返し加わっても、下部電極膜２ひいてはＫＮＮ膜３の基板１からの剥離を回避できる。その結果、装置１００の信頼性を向上させることが可能となる。
【0093】
（ｃ）また、本態様では、装置１００の作製過程において、製膜温度が４００℃以上５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件でＫＮＮ膜３を製膜している。これにより、４００℃以上５００℃未満の低温でＫＮＮ膜３を製膜しながらも、半導体素子３０が形成された基板１上に製膜するＫＮＮ膜３の（００１）配向率を９６％以上にしたり、圧電定数ｅ３１の絶対値を７Ｃ／ｍ２以上にしたりすることが可能となる。すなわち、積層体１０ひいては装置１００は、「ＫＮＮ膜３の（００１）配向率が９６％以上である」という特徴（特徴２）を有することが可能となる。その結果、積層体１０ひいては装置１００は、「ＫＮＮ膜３の圧電定数ｅ３１の絶対値が７Ｃ／ｍ２以上である」という特徴（特徴３）を有することも可能となる。装置１００（積層体１０）が上記特徴２及び特徴３のうち少なくともいずれかを有することで、圧電素子２０は、高い性能を有することが可能となる。このように、本態様では、半導体素子３０に対する熱履歴を小さくしつつ（半導体素子３０の性能劣化を抑制しつつ）、半導体素子３０が形成された基板１上に高性能な圧電素子２０を形成することが可能となる。
【0094】
（ｄ）製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することにより、半導体素子３０に対する熱履歴を小さくしながらも、上述の特徴１～３の全てを有する積層体１０ひいては装置１００を得ることができる。
【0095】
なお、貼り合わせ（接合）を用いた手法で圧電積層体を作製することも提案されている。すなわち、第１基板上に、第１電極膜、ＫＮＮ膜、第２電極膜をこの順に製膜し、第２電極膜の上面に、半導体素子３０が予め形成されている第２基板を貼り合わせ、その後、第１基板を除去することにより、圧電積層体を作製する手法も提案されている。貼り合わせの手法を用いて作製した圧電積層体では、半導体素子３０に対する熱履歴が小さく、また、アルカリ金属が第２基板に拡散していないと考えられる。なお、この手法を用いて作製した圧電積層体では、第２電極膜が下部電極膜として機能し、第１電極膜が上部電極膜として機能することとなる。しかしながら、このような貼り合わせを用いた手法で作製した圧電積層体では、基板（第２基板）と下部電極膜（第２電極膜）との間の密着性が非常に低いという課題がある。また、貼り合わせを用いた手法では、圧電積層体の作製の工程数が増えることから、作製工程の複雑化、生産性の低下、コスト増大等の懸念もある。これに対し、本態様では、貼り合わせの手法を用いることなく、半導体素子３０と圧電素子２０とが同一の基板１上に形成されている積層体１０を作製し、さらに、その作製過程において、半導体素子３０に対する熱履歴を小さくしつつ、アルカリ金属の基板１への拡散を抑制している。これにより、半導体素子３０に対する熱履歴を小さくしながらも、基板１と下部電極膜２（下部密着層６）との間の密着性を向上させることに成功している。また、貼り合わせの手法を用いることなく積層体１０を作製していることから、本態様にかかる積層体１０（ひいては、圧電素子２０）には、貼り合わせに由来する痕跡がない。すなわち、本態様にかかる積層体１０（ひいては、圧電素子２０）では、基板１とＫＮＮ膜３との間の界面、基板１と下部電極膜２（下部密着層６を有する場合は下部密着層６）との間の界面、又は、下部電極膜２とＫＮＮ膜３との間の界面に、貼り合わせに由来する痕跡がない。なお、ここでいう「貼り合わせに由来する痕跡」としては、貼り合わせに用いる介在物（例えば接着剤）の存在（分布）や、製膜処理に由来しない不純物（例えば接着剤に由来する不純物）の存在（分布）が例示される。
【0096】
（４）変形例
本態様は、以下の変形例のように変形することができる。なお、以下の変形例の説明において、上述の態様と同一の構成要素には同一の符号を付し、その説明を省略する。また、上述の態様及び以下の変形例は任意に組み合わせることができる。
本態様は、以下の変形例のように変形することができる。なお、以下の変形例の説明において、上述の態様と同一の構成要素には同一の符号を付し、その説明を省略する。また、上述の態様及び以下の変形例は任意に組み合わせることができる。
【0097】
（変形例１）
上述の態様では、圧電素子２０が、基板１の上面の半導体素子３０の形成位置とは異なる位置に形成される例について説明したが、これに限定されない。例えば、図３に示すように、圧電素子２０が半導体素子３０上に形成されていてもよい。この場合、「基板１の表層領域」は、「圧電素子２０と半導体素子３０（保護膜３３が設けられている場合は、保護膜３３）との間の界面から、基板１の裏面に向かって１μｍの深さまでの範囲にわたる領域」となる。また例えば、圧電素子２０の一部分が半導体素子３０上に位置するように、圧電素子２０が基板１の上面上に形成されていてもよい。この場合、「基板１の表層領域」は、「圧電素子２０と、半導体素子３０（保護膜３１）又は基板１との間の界面から、基板１の裏面に向かって１μｍの深さまでの範囲にわたる領域」となる。
上述の態様では、圧電素子２０が、基板１の上面の半導体素子３０の形成位置とは異なる位置に形成される例について説明したが、これに限定されない。例えば、図３に示すように、圧電素子２０が半導体素子３０上に形成されていてもよい。この場合、「基板１の表層領域」は、「圧電素子２０と半導体素子３０（保護膜３３が設けられている場合は、保護膜３３）との間の界面から、基板１の裏面に向かって１μｍの深さまでの範囲にわたる領域」となる。また例えば、圧電素子２０の一部分が半導体素子３０上に位置するように、圧電素子２０が基板１の上面上に形成されていてもよい。この場合、「基板１の表層領域」は、「圧電素子２０と、半導体素子３０（保護膜３１）又は基板１との間の界面から、基板１の裏面に向かって１μｍの深さまでの範囲にわたる領域」となる。
【0098】
本変形例においても、装置１００の作製過程において、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、半導体素子３０に対する熱履歴を小さくできる。結果、本変形例においても、半導体素子３０と圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることができる。また、本変形例においても、積層体１０ひいては装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。このように、本変形例においても上述の態様と同様の効果が得られる。
【0099】
（変形例２）
上述の態様では、基板１がｐ型の単結晶Ｓｉ基板１ａである場合、すなわち、基板１がｐ型の半導体基板である場合を例に説明したが、これに限定されない。基板１はｎ型の半導体基板であってもよい。この場合、ｐ型ＭＯＳＦＥＴ３１はｎウェル３１１を備えておらず、ｐ型ソース領域３１２及びｐ型ドレイン領域３１３は、それぞれ、基板１の上面上に互いに離間して設けられる。また、ｎ型ＭＯＳＦＥＴ３２が有するｎ型ソース領域３２１及びｎ型ドレイン領域３２２は、それぞれ、基板１の上面上に作り込まれたｐウェル内に、互いに離間して設けられる。本変形例においても、装置１００の作製過程において、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、半導体素子３０に対する熱履歴を小さくできる。結果、本変形例においても、半導体素子３０と圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることができる。また、本変形例においても、積層体１０ひいては装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。このように、本変形例においても上述の態様と同様の効果が得られる。
上述の態様では、基板１がｐ型の単結晶Ｓｉ基板１ａである場合、すなわち、基板１がｐ型の半導体基板である場合を例に説明したが、これに限定されない。基板１はｎ型の半導体基板であってもよい。この場合、ｐ型ＭＯＳＦＥＴ３１はｎウェル３１１を備えておらず、ｐ型ソース領域３１２及びｐ型ドレイン領域３１３は、それぞれ、基板１の上面上に互いに離間して設けられる。また、ｎ型ＭＯＳＦＥＴ３２が有するｎ型ソース領域３２１及びｎ型ドレイン領域３２２は、それぞれ、基板１の上面上に作り込まれたｐウェル内に、互いに離間して設けられる。本変形例においても、装置１００の作製過程において、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、半導体素子３０に対する熱履歴を小さくできる。結果、本変形例においても、半導体素子３０と圧電素子２０とが同一の基板１上に形成された積層体１０ひいては装置１００を得ることができる。また、本変形例においても、積層体１０ひいては装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。このように、本変形例においても上述の態様と同様の効果が得られる。
【0100】
（変形例３）
上述の態様や変形例では、半導体素子３０がＣＭＯＳ構造を有する例について説明した。しかしながら、半導体素子３０は、熱に弱い素子構造を有するものであれば、ＣＭＯＳに限定されない。ｎ型領域又はｐ型領域の形成にドーパントの熱拡散やイオン注入の手法を用いて形成した素子は熱に弱い。したがって、半導体素子３０がこれらの手法を用いて形成されている場合、すなわち、半導体素子３０がｐ型又はｎ型のドーパントを熱拡散させた領域、または、前記ドーパントがイオン注入された領域のいずれかを有する場合に、本態様は好適に適用でき、上述の態様や変形例と同様の効果が得られる。
上述の態様や変形例では、半導体素子３０がＣＭＯＳ構造を有する例について説明した。しかしながら、半導体素子３０は、熱に弱い素子構造を有するものであれば、ＣＭＯＳに限定されない。ｎ型領域又はｐ型領域の形成にドーパントの熱拡散やイオン注入の手法を用いて形成した素子は熱に弱い。したがって、半導体素子３０がこれらの手法を用いて形成されている場合、すなわち、半導体素子３０がｐ型又はｎ型のドーパントを熱拡散させた領域、または、前記ドーパントがイオン注入された領域のいずれかを有する場合に、本態様は好適に適用でき、上述の態様や変形例と同様の効果が得られる。
【0101】
（変形例４）
上述の態様や変形例では、基板１として、半導体素子３０が形成された基板を用いる例について説明したが、これに限定されない。
上述の態様や変形例では、基板１として、半導体素子３０が形成された基板を用いる例について説明したが、これに限定されない。
【0102】
上述のように、ＫＮＮ膜３を４００℃以上５００℃未満の低温で製膜することから、基板１として、熱履歴を小さくすることが求められる他の基板を用いることも可能である。例えば、基板１として、ＣＭＵＴ（Capacitive Micro-machined Ultrasound Transducer）構造が形成された基板を用いることも可能である。また、基板１として、熱に弱い樹脂基板又はガラス基板のいずれかを用いることも可能である。基板１としてこのような基板を用いた場合であっても、装置１００の作製過程において、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、熱履歴を小さくすることが求められる基板１や熱に弱い基板１上に高性能な圧電素子２０を形成することができる。また、本変形例においても、積層体１０ひいては装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。
【0103】
また、基板１として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、石英ガラス（ＳｉＯ２）基板を用いることもできる。この場合においても、積層体１０ひいては装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。
【0104】
（変形例５）
上述の態様や変形例では、下部密着層６及び下部電極膜２を設ける例について説明したがこれに限定されない。下部密着層６及び下部電極膜２は設けられていなくてもよい。すなわち、基板１上に直接ＫＮＮ膜３が製膜されていてもよい。本変形例では、圧電素子２０は、ＫＮＮ膜３及び上部電極膜４（上部密着層７を含む）を少なくとも備えて構成されることとなる。また、本変形例においても、ＫＮＮ膜３を４００℃以上５００℃未満の低温で製膜することから、基板１として、上述の変形例１～４のいずれかに記載の基板を用いることができる。
上述の態様や変形例では、下部密着層６及び下部電極膜２を設ける例について説明したがこれに限定されない。下部密着層６及び下部電極膜２は設けられていなくてもよい。すなわち、基板１上に直接ＫＮＮ膜３が製膜されていてもよい。本変形例では、圧電素子２０は、ＫＮＮ膜３及び上部電極膜４（上部密着層７を含む）を少なくとも備えて構成されることとなる。また、本変形例においても、ＫＮＮ膜３を４００℃以上５００℃未満の低温で製膜することから、基板１として、上述の変形例１～４のいずれかに記載の基板を用いることができる。
【0105】
本変形例においても、装置１００の作製過程において、製膜温度、酸素分圧、及び雰囲気圧力の全てを上述の所定条件の範囲内としてＫＮＮ膜３を製膜することで、半導体素子３０と圧電素子２０とを同一の基板１上に形成することができる。また、本変形例においても、積層体１０、ひいては、装置１００は、上述の特徴１、特徴２、及び特徴３のうち少なくともいずれかを有し得る。このように、本変形例においても、上述の態様と同様の効果が得られる。
【0106】
＜他の態様＞
以上、本開示の態様及び変形例を具体的に説明した。但し、本開示は上述の態様や変形例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
以上、本開示の態様及び変形例を具体的に説明した。但し、本開示は上述の態様や変形例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0107】
また、上述の実施形態では基板１と下部電極膜２との間に下部密着層６を設け、ＫＮＮ膜３と上部電極膜４との間に上部密着層７を設ける場合について説明したが、これに限定されない。必要な密着性が確保できれば、下部密着層６、上部密着層７は設けられていなくてもよい。
【0108】
＜本開示の好ましい態様＞
以下、本開示の好ましい態様について付記する。
以下、本開示の好ましい態様について付記する。
【0109】
（付記１）
本開示の一態様によれば、
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置が提供される。
本開示の一態様によれば、
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
装置が提供される。
【0110】
（付記２）
好ましくは、
前記圧電素子と、前記半導体素子又は前記基板と、の界面から、前記圧電素子が形成された前記基板の面とは反対側の面に向かって１μｍの深さまでの範囲にわたる領域をＳＩＭＳ分析した際、カリウムの濃度が５Ｅ１５ｃｍ－３以下であり、ナトリウムの濃度が５Ｅ１５ｃｍ－３以下である。
好ましくは、
前記圧電素子と、前記半導体素子又は前記基板と、の界面から、前記圧電素子が形成された前記基板の面とは反対側の面に向かって１μｍの深さまでの範囲にわたる領域をＳＩＭＳ分析した際、カリウムの濃度が５Ｅ１５ｃｍ－３以下であり、ナトリウムの濃度が５Ｅ１５ｃｍ－３以下である。
【0111】
（付記３）
好ましくは、前記圧電膜を構成する結晶の（００１）面方位への配向率が９６％以上である。
好ましくは、前記圧電膜を構成する結晶の（００１）面方位への配向率が９６％以上である。
【0112】
（付記４）
好ましくは、前記圧電膜の圧電定数ｅ３１が７Ｃ／ｍ２以上である。
好ましくは、前記圧電膜の圧電定数ｅ３１が７Ｃ／ｍ２以上である。
【0113】
（付記５）
好ましくは、前記半導体素子はＣＭＯＳ構造を有する。
好ましくは、前記半導体素子はＣＭＯＳ構造を有する。
【0114】
（付記６）
好ましくは、前記圧電素子が前記半導体素子により制御されてなる。
好ましくは、前記圧電素子が前記半導体素子により制御されてなる。
【0115】
（付記７）
好ましくは、
前記圧電素子がアクチュエータとして機能し、
前記圧電素子の動作が前記半導体素子により制御される。
好ましくは、
前記圧電素子がアクチュエータとして機能し、
前記圧電素子の動作が前記半導体素子により制御される。
【0116】
（付記８）
好ましくは、
前記圧電素子がセンサとして機能し、
前記圧電素子が検出した信号が前記半導体素子により処理される。
好ましくは、
前記圧電素子がセンサとして機能し、
前記圧電素子が検出した信号が前記半導体素子により処理される。
【0117】
（付記９）
好ましくは、
前記圧電素子がセンサとして機能し、
前記圧電素子の動作が前記半導体素子により制御される。
好ましくは、
前記圧電素子がセンサとして機能し、
前記圧電素子の動作が前記半導体素子により制御される。
【0118】
（付記１０）
好ましくは、
前記圧電素子がエナジーハーベスタとして機能し、
前記圧電素子が作り出した電気エネルギーにより前記半導体素子を動作させる。
好ましくは、
前記圧電素子がエナジーハーベスタとして機能し、
前記圧電素子が作り出した電気エネルギーにより前記半導体素子を動作させる。
【0119】
（付記１１）
好ましくは、前記半導体素子は、ｐ型又はｎ型のドーパントを熱拡散させた領域、または、前記ドーパントがイオン注入された領域のいずれかを有する。
好ましくは、前記半導体素子は、ｐ型又はｎ型のドーパントを熱拡散させた領域、または、前記ドーパントがイオン注入された領域のいずれかを有する。
【0120】
（付記１２）
本開示の他の態様によれば、
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
積層基板が提供される。
本開示の他の態様によれば、
半導体素子と、
カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を有する圧電素子と、を備え、
前記半導体素子と前記圧電素子とが同一の基板上に形成されている、
積層基板が提供される。
【0121】
（付記１３）
付記１～１１のいずれかに記載の装置、又は付記１２に記載の積層基板であって、好ましくは、
前記基板と前記圧電膜との間の界面、前記基板と前記下部電極膜（下部密着層を含む場合は下部密着層）との間の界面、又は、前記下部電極膜と前記圧電膜との間の界面に、貼り合わせに由来する痕跡がない。なお、貼り合わせに由来する痕跡とは、貼り合わせに用いる介在物や製膜処理に由来しない不純物の分布等を意味する。
付記１～１１のいずれかに記載の装置、又は付記１２に記載の積層基板であって、好ましくは、
前記基板と前記圧電膜との間の界面、前記基板と前記下部電極膜（下部密着層を含む場合は下部密着層）との間の界面、又は、前記下部電極膜と前記圧電膜との間の界面に、貼り合わせに由来する痕跡がない。なお、貼り合わせに由来する痕跡とは、貼り合わせに用いる介在物や製膜処理に由来しない不純物の分布等を意味する。
【0122】
（付記１４）
本開示のさらに他の態様によれば、
半導体素子が形成された基板を用意する工程と、
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法が提供される。
本開示のさらに他の態様によれば、
半導体素子が形成された基板を用意する工程と、
前記基板上に、圧電素子を形成する工程と、を備え、
前記圧電素子を形成する工程は、前記基板上に、カリウム、ナトリウム、ニオブ、及び酸素を含むアルカリニオブ酸化物で構成される圧電膜を、製膜温度が５００℃未満、酸素分圧が０．００２５Ｐａ以上０．０１Ｐａ未満、雰囲気圧力が０．０３Ｐａ以上０．１Ｐａ未満の条件で製膜する工程を含む、
装置の製造方法が提供される。
【符号の説明】
【0123】
１ 基板
２ 下部電極膜
３ 圧電膜（ＫＮＮ膜）
４ 上部電極膜
６ 下部密着層
７ 上部密着層
８ 絶縁膜
９ａ，９ｂ メタル配線
１０ 積層体
２０ 圧電素子
３０ 半導体素子
１００ （圧電膜を有する）装置
２ 下部電極膜
３ 圧電膜（ＫＮＮ膜）
４ 上部電極膜
６ 下部密着層
７ 上部密着層
８ 絶縁膜
９ａ，９ｂ メタル配線
１０ 積層体
２０ 圧電素子
３０ 半導体素子
１００ （圧電膜を有する）装置
【図1】
【図2】
【図3】