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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025012885
(43)【公開日】2025-01-24
(54)【発明の名称】位相比較回路及びＰＬＬ回路
(51)【国際特許分類】
H03L 7/089 20060101AFI20250117BHJP
H03L 7/095 20060101ALI20250117BHJP
【ＦＩ】
H03L7/089
H03L7/095
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023116052
(22)【出願日】2023-07-14
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】佐藤 裕樹
(72)【発明者】
【氏名】矢野 由紀江
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106CC01
5J106CC24
5J106CC41
5J106CC52
5J106CC58
5J106DD24
5J106DD32
5J106DD43
5J106DD48
5J106EE10
5J106GG04
5J106HH02
5J106JJ02
5J106KK26
5J106LL02
(57)【要約】
【課題】線形性を高くしつつ電流雑音及び位相比較スプリアスの低減を図った位相比較回路及びＰＬＬ回路を提供する。
【解決手段】基準信号Φｒｅｆから遅延時間Ｔｄ経過するまでの間、ソース電流源４１をループフィルタ５に接続すると共に、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ＋時間差ΔＴ）が経過するまでの間、シンク電流源４２をループフィルタ５に接続し、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ－時間差ΔＴ）が経過するまでの間、シンク電流源４２をループフィルタ５に接続する。
【選択図】図３
【解決手段】基準信号Φｒｅｆから遅延時間Ｔｄ経過するまでの間、ソース電流源４１をループフィルタ５に接続すると共に、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ＋時間差ΔＴ）が経過するまでの間、シンク電流源４２をループフィルタ５に接続し、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ－時間差ΔＴ）が経過するまでの間、シンク電流源４２をループフィルタ５に接続する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１のパルス信号及び第２のパルス信号の立ち上がりの時間差に応じて、ループフィルタにソース電流を供給するソース電流源及び前記ループフィルタからシンク電流を吸い上げるシンク電流源を有するチャージポンプ回路を制御する位相比較回路であって、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
位相比較回路。
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
位相比較回路。
【請求項2】
請求項１に記載の位相比較回路において、
前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第２のパルス信号の立ち上がりから前記第１のパルス信号の立ち上がりまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、
前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから前記第２のパルス信号の立ち上がりまでの間及び前記第２のパルス信号の立ち上がりから前記第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続する第２の制御を実行でき、
前記時間差が所定値以下の場合に、前記第１の制御を実行し、前記時間差が前記所定値より大きい場合に、前記第２の制御を実行する、
位相比較回路。
前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第２のパルス信号の立ち上がりから前記第１のパルス信号の立ち上がりまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、
前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから前記第２のパルス信号の立ち上がりまでの間及び前記第２のパルス信号の立ち上がりから前記第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続する第２の制御を実行でき、
前記時間差が所定値以下の場合に、前記第１の制御を実行し、前記時間差が前記所定値より大きい場合に、前記第２の制御を実行する、
位相比較回路。
【請求項3】
請求項１に記載の位相比較回路において、
前記第１のパルス信号の立ち上がりから前記第１の所定時間経過後に第１のリセット信号を出力する第１のリセット回路と、
クロック端子に前記第１のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第１のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第１のＤフリップフロップ回路のＱ端子が入力に接続され、出力が前記第１のＤフリップフロップ回路のリセット端子に接続された第１のＡＮＤ回路と、
クロック端子に前記第２のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第２のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第２のＤフリップフロップ回路のＱ端子が入力され、出力が前記第２のＤフリップフロップ回路のリセット端子に接続された第２のＡＮＤ回路とを備えた、
位相比較回路。
前記第１のパルス信号の立ち上がりから前記第１の所定時間経過後に第１のリセット信号を出力する第１のリセット回路と、
クロック端子に前記第１のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第１のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第１のＤフリップフロップ回路のＱ端子が入力に接続され、出力が前記第１のＤフリップフロップ回路のリセット端子に接続された第１のＡＮＤ回路と、
クロック端子に前記第２のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第２のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第２のＤフリップフロップ回路のＱ端子が入力され、出力が前記第２のＤフリップフロップ回路のリセット端子に接続された第２のＡＮＤ回路とを備えた、
位相比較回路。
【請求項4】
請求項３に記載の位相比較回路において、
前記時間差が所定値以下であるロックを検出するロック検出回路と、
前記第１のパルス信号及び前記第２のパルス信号のうち立ち上がりが遅い方が立ち上がったタイミングで第２のリセット信号を出力する第２のリセット回路と、
前記第２のリセット信号が出力されてから第２の所定時間経過後に第３のリセット信号を出力する第３のリセット回路と、
前記ロック検出回路がロックを検出した場合に、前記第１のリセット回路の出力を前記第１のＡＮＤ回路及び前記第２のＡＮＤ回路の入力に接続し、前記ロック検出回路がロックを検出していない場合に、前記第２のリセット回路の出力を前記第２のＡＮＤ回路の入力に接続すると共に、前記第３のリセット回路の出力を前記第１のＡＮＤ回路の入力に接続する切り替え回路とを備えた、
位相比較回路。
前記時間差が所定値以下であるロックを検出するロック検出回路と、
前記第１のパルス信号及び前記第２のパルス信号のうち立ち上がりが遅い方が立ち上がったタイミングで第２のリセット信号を出力する第２のリセット回路と、
前記第２のリセット信号が出力されてから第２の所定時間経過後に第３のリセット信号を出力する第３のリセット回路と、
前記ロック検出回路がロックを検出した場合に、前記第１のリセット回路の出力を前記第１のＡＮＤ回路及び前記第２のＡＮＤ回路の入力に接続し、前記ロック検出回路がロックを検出していない場合に、前記第２のリセット回路の出力を前記第２のＡＮＤ回路の入力に接続すると共に、前記第３のリセット回路の出力を前記第１のＡＮＤ回路の入力に接続する切り替え回路とを備えた、
位相比較回路。
【請求項5】
基準信号及び帰還信号の何れか一方を第１のパルス信号、他方を第２のパルス信号とし、前記第１のパルス信号及び前記第２のパルス信号の位相を比較する位相比較回路と、
ソース電流を供給するソース電流源及びシンク電流を吸い上げるシンク電流源を有し、前記位相比較回路により制御されるチャージポンプ回路と、
前記チャージポンプ回路から出力される電流を電圧に変換した制御電圧を出力するループフィルタと、
前記制御電圧に応じた周波数の出力信号を出力するＶＣＯと、
前記出力信号を分周して前記帰還信号として前記位相比較回路に入力する分周器とを備えたＰＬＬ回路において、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記第１のパルス信号及び前記第２のパルス信号の立ち上がりの時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
ＰＬＬ回路。
ソース電流を供給するソース電流源及びシンク電流を吸い上げるシンク電流源を有し、前記位相比較回路により制御されるチャージポンプ回路と、
前記チャージポンプ回路から出力される電流を電圧に変換した制御電圧を出力するループフィルタと、
前記制御電圧に応じた周波数の出力信号を出力するＶＣＯと、
前記出力信号を分周して前記帰還信号として前記位相比較回路に入力する分周器とを備えたＰＬＬ回路において、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記第１のパルス信号及び前記第２のパルス信号の立ち上がりの時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
ＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、位相比較回路及びＰＬＬ回路
【背景技術】
【0002】
ＰＬＬ(Phase Locked Loop)回路を構成する位相比較回路は、基準信号の位相が帰還信号の位相よりも遅い場合、ループフィルタからシンク電流を吸い上げ、帰還信号の位相が基準信号の位相よりも遅い場合、ループフィルタにソース電流を供給するように、チャージポンプ回路を制御する。ソース電流とシンク電流は電流値が一致するように設計されているが、実際には差がある。このため、図１４に示すように、位相差に対するチャージポンプ回路の平均出力電流ＩＣＰ特性に非線形歪が発生し、ＰＬＬ特性を悪化させる、という問題があった。特に、小数点分周型ＰＬＬは、線形性の要求が高い。
【0003】
そこで、従来は、電流オフセットを生成して強制的に線形領域で動作させるカレントブリーディング手法が提案されている（非特許文献１）。非特許文献１によれば、図７に示すように、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから位相差に相当する時間差ΔＴだけループフィルタからシンク電流を吸い上げ、シンク電流の吸い上げが終わった後、ブリード時間Ｔｂだけソース電流の供給を行っている。また、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、基準信号Φｒｅｆの立ち上がりから時間差ΔＴ＋ブリード時間Ｔｂだけループフィルタにソース電流を供給している。
【0004】
上述した従来のカレントブリーディング手法を用いた位相比較回路では、線形性は高くなるが、電流雑音が増え、位相比較スプリアスが大きくなる、という問題があった。詳しく説明すると、従来のカレントブリーディング手法を用いた位相比較回路では、斜線で示すように、電流をオフセットした分、チャージポンプ回路から出力される出力電流が多くなり、電流雑音が増える。また、シンク電流の吸い上げが終わった後に、ソース電流が供給されるため、ループフィルタから出力される制御電圧の変化が多くなり、位相比較スプリアスが大きくなる。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】Ａ．Ｈｏｍａｙｏｕｎ、Ｂ．Ｒａｚａｖｉ“Ａｎａｌｙｓｉｓ ｏｆ Ｐｈａｓｅ Ｎｏｉｓｅ ｉｎ Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｉ：Ｒｅｇｕｌａｒ Ｐａｐｅｒｓ（Ｖｏｌｕｍｅ：６０、Ｉｓｓｕｅ：３、Ｍａｒｃｈ ２０１３）
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、線形性を高くしつつ電流雑音及び位相比較スプリアスの低減を図った位相比較回路及びＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【0007】
前述した目的を達成するために、本発明に係る位相比較回路及びＰＬＬ回路は、下記の［１］～［５］を特徴としている。
［１］
第１のパルス信号及び第２のパルス信号の立ち上がりの時間差に応じて、ループフィルタにソース電流を供給するソース電流源及び前記ループフィルタからシンク電流を吸い上げるシンク電流源を有するチャージポンプ回路を制御する位相比較回路であって、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
位相比較回路であること。
［２］
［１］に記載の位相比較回路において、
前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第２のパルス信号の立ち上がりから前記第１のパルス信号の立ち上がりまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、
前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから前記第２のパルス信号の立ち上がりまでの間及び前記第２のパルス信号の立ち上がりから前記第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続する第２の制御を実行でき、
前記時間差が所定値以下の場合に、前記第１の制御を実行し、前記時間差が前記所定値より大きい場合に、前記第２の制御を実行する、
位相比較回路であること。
［３］
［１］に記載の位相比較回路において、
前記第１のパルス信号の立ち上がりから前記第１の所定時間経過後に第１のリセット信号を出力する第１のリセット回路と、
クロック端子に前記第１のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第１のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第１のＤフリップフロップ回路のＱ端子が入力に接続され、出力が前記第１のＤフリップフロップ回路のリセット端子に接続された第１のＡＮＤ回路と、
クロック端子に前記第２のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第２のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第２のＤフリップフロップ回路のＱ端子が入力され、出力が前記第２のＤフリップフロップ回路のリセット端子に接続された第２のＡＮＤ回路とを備えた、
位相比較回路であること。
［４］
［３］に記載の位相比較回路において、
前記時間差が所定値以下であるロックを検出するロック検出回路と、
前記第１のパルス信号及び前記第２のパルス信号のうち立ち上がりが遅い方が立ち上がったタイミングで第２のリセット信号を出力する第２のリセット回路と、
前記第２のリセット信号が出力されてから第２の所定時間経過後に第３のリセット信号を出力する第３のリセット回路と、
前記ロック検出回路がロックを検出した場合に、前記第１のリセット回路の出力を前記第１のＡＮＤ回路及び前記第２のＡＮＤ回路の入力に接続し、前記ロック検出回路がロックを検出していない場合に、前記第２のリセット回路の出力を前記第２のＡＮＤ回路の入力に接続すると共に、前記第３のリセット回路の出力を前記第１のＡＮＤ回路の入力に接続する切り替え回路とを備えた、
位相比較回路であること。
［５］
基準信号及び帰還信号の何れか一方を第１のパルス信号、他方を第２のパルス信号とし、前記第１のパルス信号及び前記第２のパルス信号の位相を比較する位相比較回路と、
ソース電流を供給するソース電流源及びシンク電流を吸い上げるシンク電流源を有し、前記位相比較回路により制御されるチャージポンプ回路と、
前記チャージポンプ回路から出力される電流を電圧に変換した制御電圧を出力するループフィルタと、
前記制御電圧に応じた周波数の出力信号を出力するＶＣＯと、
前記出力信号を分周して前記帰還信号として前記位相比較回路に入力する分周器とを備えたＰＬＬ回路において、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記第１のパルス信号及び前記第２のパルス信号の立ち上がりの時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
ＰＬＬ回路であること。
［１］
第１のパルス信号及び第２のパルス信号の立ち上がりの時間差に応じて、ループフィルタにソース電流を供給するソース電流源及び前記ループフィルタからシンク電流を吸い上げるシンク電流源を有するチャージポンプ回路を制御する位相比較回路であって、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
位相比較回路であること。
［２］
［１］に記載の位相比較回路において、
前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第２のパルス信号の立ち上がりから前記第１のパルス信号の立ち上がりまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、
前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第１のパルス信号の立ち上がりから前記第２のパルス信号の立ち上がりまでの間及び前記第２のパルス信号の立ち上がりから前記第２の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続する第２の制御を実行でき、
前記時間差が所定値以下の場合に、前記第１の制御を実行し、前記時間差が前記所定値より大きい場合に、前記第２の制御を実行する、
位相比較回路であること。
［３］
［１］に記載の位相比較回路において、
前記第１のパルス信号の立ち上がりから前記第１の所定時間経過後に第１のリセット信号を出力する第１のリセット回路と、
クロック端子に前記第１のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第１のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第１のＤフリップフロップ回路のＱ端子が入力に接続され、出力が前記第１のＤフリップフロップ回路のリセット端子に接続された第１のＡＮＤ回路と、
クロック端子に前記第２のパルス信号が入力され、Ｄ端子にＨレベルが常時入力された第２のＤフリップフロップ回路と、
前記第１のリセット回路の出力及び前記第２のＤフリップフロップ回路のＱ端子が入力され、出力が前記第２のＤフリップフロップ回路のリセット端子に接続された第２のＡＮＤ回路とを備えた、
位相比較回路であること。
［４］
［３］に記載の位相比較回路において、
前記時間差が所定値以下であるロックを検出するロック検出回路と、
前記第１のパルス信号及び前記第２のパルス信号のうち立ち上がりが遅い方が立ち上がったタイミングで第２のリセット信号を出力する第２のリセット回路と、
前記第２のリセット信号が出力されてから第２の所定時間経過後に第３のリセット信号を出力する第３のリセット回路と、
前記ロック検出回路がロックを検出した場合に、前記第１のリセット回路の出力を前記第１のＡＮＤ回路及び前記第２のＡＮＤ回路の入力に接続し、前記ロック検出回路がロックを検出していない場合に、前記第２のリセット回路の出力を前記第２のＡＮＤ回路の入力に接続すると共に、前記第３のリセット回路の出力を前記第１のＡＮＤ回路の入力に接続する切り替え回路とを備えた、
位相比較回路であること。
［５］
基準信号及び帰還信号の何れか一方を第１のパルス信号、他方を第２のパルス信号とし、前記第１のパルス信号及び前記第２のパルス信号の位相を比較する位相比較回路と、
ソース電流を供給するソース電流源及びシンク電流を吸い上げるシンク電流源を有し、前記位相比較回路により制御されるチャージポンプ回路と、
前記チャージポンプ回路から出力される電流を電圧に変換した制御電圧を出力するループフィルタと、
前記制御電圧に応じた周波数の出力信号を出力するＶＣＯと、
前記出力信号を分周して前記帰還信号として前記位相比較回路に入力する分周器とを備えたＰＬＬ回路において、
前記第１のパルス信号の立ち上がりから第１の所定時間経過するまでの間、前記ソース電流源及び前記シンク電流源の一方を前記ループフィルタに接続すると共に、前記第１のパルス信号の位相が前記第２のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間＋前記第１のパルス信号及び前記第２のパルス信号の立ち上がりの時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続し、前記第２のパルス信号の位相が前記第１のパルス信号の位相よりも遅い場合、前記第２のパルス信号の立ち上がりから（前記第１の所定時間－前記時間差）が経過するまでの間、前記ソース電流源及び前記シンク電流源の他方を前記ループフィルタに接続する第１の制御を実行できる、
ＰＬＬ回路であること。
【発明の効果】
【0008】
本発明によれば、線形性を高くしつつ電流雑音及び位相比較スプリアスの低減を図った位相比較回路及びＰＬＬ回路を提供することができる。
【0009】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0010】
【図3】図３（Ａ）～（Ｅ）は、図１及び図２に示す位相比較回路に入力される基準信号Φｒｅｆ、帰還信号Φｆｂ、位相比較回路から出力されるソース信号Ｓ１、シンク信号Ｓ２、チャージポンプ回路から出力される出力電流のタイムチャートである。
【発明を実施するための形態】
【0011】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0012】
（第１実施形態）
まず、第１実施形態について説明する。図１は、本発明の位相比較回路を組み込んだＰＬＬ回路の一実施形態を示すブロック図である。図１に示すように、本実施形態のＰＬＬ回路１は、小数点分周型であり、入力信号Φｉｎを分周した基準信号Φｒｅｆの周波数をｎ倍（Ｎ（Ｎは整数）＜ｎ＜Ｎ＋１）した出力信号Φｏｕｔを出力し、入力信号Φｉｎと出力信号Φｏｕｔとを同期させる回路である。
まず、第１実施形態について説明する。図１は、本発明の位相比較回路を組み込んだＰＬＬ回路の一実施形態を示すブロック図である。図１に示すように、本実施形態のＰＬＬ回路１は、小数点分周型であり、入力信号Φｉｎを分周した基準信号Φｒｅｆの周波数をｎ倍（Ｎ（Ｎは整数）＜ｎ＜Ｎ＋１）した出力信号Φｏｕｔを出力し、入力信号Φｉｎと出力信号Φｏｕｔとを同期させる回路である。
【0013】
ＰＬＬ回路１は、入力分周器２と、位相比較回路３と、チャージポンプ回路４と、ループフィルタ５と、ＶＣＯ（Voltage-controlled oscillator:電圧制御発振器）６と、分周器７と、ΔΣ変調器８とを備えている。
【0014】
入力分周器２は、入力信号Φｉｎの周波数を１／Ｒに分周した基準信号Φｒｅｆ（＝第１のパルス信号）を位相比較回路３に出力する。位相比較回路３は、基準信号Φｒｅｆと分周器７から出力される帰還信号Φｆｂ（＝第２のパルス信号）との位相差に応じたデューティのソース信号Ｓ１またはシンク信号Ｓ２を出力する。位相比較回路３の詳細については後述する。
【0015】
チャージポンプ回路４は、位相比較回路３から出力されるソース信号Ｓ１及びシンク信号Ｓ２に応じた電流をループフィルタ５に出力する回路である。図２に示すように、チャージポンプ回路４は、ソース電流源４１と、ソース側スイッチＳＷ１と、シンク電流源４２と、シンク側スイッチＳＷ２とを有している。
【0016】
ソース電流源４１は、第１の電源ＶＤＤとループフィルタ５との間に接続され、第１の電源ＶＤＤからループフィルタ５に向かってソース電流Ｉ１を供給する。ソース側スイッチＳＷ１は、ソース電流源４１とループフィルタ５との間に接続される。ソース側スイッチＳＷ１がオンすると、ループフィルタ５とソース電流源４１とが接続され、ループフィルタ５にソース電流Ｉ１が供給される。ソース側スイッチＳＷ１がオフすると、ループフィルタ５とソース電流源４１との接続が切り離され、ソース電流Ｉ１が遮断される。ソース側スイッチＳＷ１は、ソース信号Ｓ１によりオンオフが制御される。本実施形態では、ソース側スイッチＳＷ１は、Ｌレベルのソース信号Ｓ１が出力されるとオンする。
【0017】
シンク電流源４２は、第１の電源ＶＤＤよりも低い電源電圧を出力する第２の電源ＶＳＳとループフィルタ５との間に接続され、ループフィルタ５から第２の電源ＶＳＳに向かってシンク電流Ｉ２を吸い上げる。シンク側スイッチＳＷ２は、シンク電流源４２とループフィルタ５との間に接続される。シンク側スイッチＳＷ２がオンすると、ループフィルタ５とシンク電流源４２とが接続され、ループフィルタ５からシンク電流Ｉ２が吸い上げられる。シンク側スイッチＳＷ２がオフすると、ループフィルタ５とシンク電流源４２との接続が切り離され、シンク電流Ｉ２が遮断される。シンク側スイッチＳＷ２は、シンク信号Ｓ２によりオンオフが制御される。本実施形態では、シンク側スイッチＳＷ２は、Ｈレベルのシンク信号Ｓ２が出力されるとオンする。
【0018】
ループフィルタ５は、チャージポンプ回路４から出力するソース電流Ｉ１、シンク電流Ｉ２を電圧に変換した制御電圧を出力する。ループフィルタ５は、図示しない抵抗及びキャパシタによって構成されている。ループフィルタ５においてキャパシタは、ソース電流Ｉ１の出力に応じて充電し、シンク電流Ｉ２の出力に応じて放電し、制御電圧を発生してＶＣＯ６に対して出力する。
【0019】
ＶＣＯ６は、制御電圧に応じた周波数で発振し、制御電圧に応じた周波数の出力信号Φｏｕｔを出力する。分周器７は、出力信号Φｏｕｔを分周して帰還信号Φｆｂとして位相比較回路３に入力する。本実施形態では、分周器７は、分周比を１／Ｎ及び１／（Ｎ＋１）の何れか一方に切り替えることができる。ΔΣ変調器８は、分周器７の分周比を１／Ｎ及び１／（Ｎ＋１）の間で定期的に切り替えて、分周比１／ｎを１／Ｎ＜１／ｎ＜１／（Ｎ＋１）とする。
【0020】
上述したチャージポンプ回路４において、ソース電流Ｉ１とシンク電流Ｉ２とは電流値が一致するように設計されている。しかしながら、実際にはソース電流Ｉ１とシンク電流Ｉ２とには差が発生し、これにより位相差に対しチャージポンプ回路４から出力される平均出力電流特性に非線形歪が発生してしまう。特に、小数点分周型のＰＬＬ回路１は、分周器７の分周比が切り替わるたびに位相差が変動するため、高い線形性が求められる。
【0021】
そこで、第１実施形態の位相比較回路３は、図３に示すようなソース信号Ｓ１及びシンク信号Ｓ２を出力するように構成される。図３において、ΔＴは、基準信号Φｒｅｆ及び帰還信号Φｆｂの立ち上がりの時間差である。同図に示すように、位相比較回路３は、基準信号Φｒｅｆの立ち上がりから遅延時間Ｔｄ（＝第１の所定時間）経過するまでの間、Ｌレベルとなるソース信号Ｓ１を出力してソース電流源４１をループフィルタ５に接続する。即ち、ソース信号Ｓ１のパルス長は遅延時間Ｔｄに固定される。
【0022】
また、位相比較回路３は、図３の左側に示すように、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ＋時間差ΔＴ）が経過するまでの間、Ｈレベルとなるシンク信号Ｓ２を出力してシンク電流源４２をループフィルタ５に接続する。位相比較回路３は、図３の右側に示すように、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから（遅延時間Ｔｄ－時間差ΔＴ）が経過するまでの間、Ｈレベルとなるシンク信号Ｓ２を出力してシンク電流源４２をループフィルタ５に接続する。即ち、シンク信号Ｓ２のパルス長は、基準信号Φｒｅｆ及び帰還信号Φｆｂの位相差に応じた長さとなり、ソース信号Ｓ１及びシンク信号Ｓ２のパルスが終了するタイミングが同じとなる。
【0023】
図３に示すようなソース信号Ｓ１及びシンク信号Ｓ２を出力することにより、以下に説明する出力電流がチャージポンプ回路４から出力される。基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから基準信号Φｒｅｆの立ち上がりまでの間、ループフィルタ５からシンク電流Ｉ２が吸い上げられる。基準信号Φｒｅｆの立ち上がり後は、ソース電流源４１及びシンク電流源４２の双方がループフィルタ５に接続され、ソース電流Ｉ１とシンク電流Ｉ２との差が出力電流として流れる。ソース電流Ｉ１及びシンク電流Ｉ２はほぼ同じ電流値であるため、このときの出力電流は小さい。
【0024】
帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、基準信号Φｒｅｆの立ち上がりから帰還信号Φｆｂの立ち上がりまでの間、ループフィルタ５にソース電流Ｉ１が供給される。帰還信号Φｆｂの立ち上がり後は、ソース電流源４１及びシンク電流源４２の双方がループフィルタ５に接続され、ソース電流Ｉ１とシンク電流Ｉ２との差が出力電流として流れる。ソース電流Ｉ１及びシンク電流Ｉ２はほぼ同じ電流値であるため、このときの出力電流は小さい。
【0025】
上述した位相比較回路３によれば、従来のカレントブリーディングと同様に、電流オフセットを形成して強制的に線形領域で動作させることができ、基準信号Φｒｅｆ及び帰還信号Φｆｂの位相差に対するチャージポンプ回路４からの平均出力電流特性の線形性を高くすることができる。しかも、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、シンク電流Ｉ２により吸い上げた後、大きなソース電流Ｉ１が供給されることがない。このため、出力電流及び制御電圧の変化を低減することができ、電流雑音及び位相比較スプリアスを低減することができる。
【0026】
次に、図３に示すソース信号Ｓ１及びシンク信号Ｓ２を出力する位相比較回路３の詳細な構成の一例について図４を参照して説明する。位相比較回路３は、リセット回路３１（＝第１のリセット回路）と、Ｄフリップフロップ回路３２（＝第１のＤフリップフロップ回路）と、ＡＮＤ回路３３（＝第１のＡＮＤ回路）と、ＮＯＴ回路３４と、Ｄフリップフロップ回路３５（＝第２のＤフリップフロップ回路）と、ＡＮＤ回路３６（＝第２のＡＮＤ回路）とを有している。
【0027】
リセット回路３１は、基準信号Φｒｅｆの立ち上がりから遅延時間Ｔｄ後にリセット信号Ｓｒ１（＝第１のリセット信号）を出力する。本実施形態では、リセット回路３１は、基準信号Φｒｅｆが入力される遅延回路３１１と、遅延回路３１１の出力がクロック（ＣＫ）端子に接続されたＤフリップフロップ回路３１２とを有している。遅延回路３１１は、基準信号Φｒｅｆを遅延時間Ｔｄだけ遅延した遅延信号ＳｄをＤフリップフロップ回路３１２に出力する。Ｄフリップフロップ回路３１２は、Ｄ端子に１（Ｈレベル）が常時入力され、リセット（Ｒ）端子とＱ端子が接続されている。Ｄフリップフロップ回路３１２は、基準信号Φｒｅｆの立ち上がりから遅延時間Ｔｄだけ遅れて遅延信号Ｓｄが立ち上がると、Ｑ端子からＨレベルのワンショットパルスであるリセット信号Ｓｒ１を出力する。
【0028】
Ｄフリップフロップ回路３２は、ＣＫ端子に基準信号Φｒｅｆが入力され、Ｄ端子に１が常時入力されている。ＡＮＤ回路３３は、リセット回路３１の出力及びＤフリップフロップ回路３２のＱ端子が２つの入力にそれぞれ接続され、出力がＤフリップフロップ回路３２のＲ端子に接続される。Ｄフリップフロップ回路３２は、基準信号Φｒｅｆの立ち上がりでＨレベルとなり、リセット信号Ｓｒ１が出力されるとＬレベルとなる信号をＱ端子から出力する。この信号は、ＮＯＴ回路３４により反転され、ソース信号Ｓ１として出力される。
【0029】
Ｄフリップフロップ回路３５は、ＣＫ端子に帰還信号Φｆｂが入力され、Ｄ端子に１が常時入力されている。ＡＮＤ回路３６は、リセット回路３１の出力及びＤフリップフロップ回路３５のＱ端子が２つの入力にそれぞれ接続され、出力がＤフリップフロップ回路３５のＲ端子に接続される。Ｄフリップフロップ回路３５は、帰還信号Φｆｂの立ち上がりでＨレベルとなり、リセット信号Ｓｒ１が出力されるとＬレベルとなるシンク信号Ｓ２を出力する。
【0030】
以上の構成によれば、簡単な構成で図３に示すようなソース信号Ｓ１及びシンク信号Ｓ２を出力することができる。
【0031】
次に、本発明者らは、上述したＰＬＬ回路１の効果を確認すべく、ソース電流Ｉ１とシンク電流Ｉ２との差を１０％与えて、位相差に対するチャージポンプ回路４の平均出力電流を測定した。結果を図５に示す。同図に示すように、位相差に対するチャージポンプ回路４の平均出力電流特性の線形性を高くできる。
【0032】
（第２実施形態）
次に、第２実施形態について説明する。ところで、上述した第１実施形態では、図５に示すように、相差に対するチャージポンプ回路４の平均出力電流特性の線形性を高くできる。しかしながら、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅れている場合、時間差ΔＴが遅延時間Ｔｄよりも大きいと、（遅延時間Ｔｄ－時間差ΔＴ）がマイナスとなり、線形性が悪化する、という課題があった。この課題を解決するために、第２実施形態では、位相比較回路３Ｂを図６に示すように構成する。図６に示す位相比較回路３Ｂは、時間差ΔＴが小さい間は図３に示す第１実施形態のソース信号Ｓ１及びシンク信号Ｓ２を出力する第１の制御を行い、時間差ΔＴが大きい間は図７に示す従来のカレントブリーディング手法を用いたソース信号Ｓ１及びシンク信号Ｓ２を出力する第２の制御を行う。
次に、第２実施形態について説明する。ところで、上述した第１実施形態では、図５に示すように、相差に対するチャージポンプ回路４の平均出力電流特性の線形性を高くできる。しかしながら、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅れている場合、時間差ΔＴが遅延時間Ｔｄよりも大きいと、（遅延時間Ｔｄ－時間差ΔＴ）がマイナスとなり、線形性が悪化する、という課題があった。この課題を解決するために、第２実施形態では、位相比較回路３Ｂを図６に示すように構成する。図６に示す位相比較回路３Ｂは、時間差ΔＴが小さい間は図３に示す第１実施形態のソース信号Ｓ１及びシンク信号Ｓ２を出力する第１の制御を行い、時間差ΔＴが大きい間は図７に示す従来のカレントブリーディング手法を用いたソース信号Ｓ１及びシンク信号Ｓ２を出力する第２の制御を行う。
【0033】
第２の制御において、第２実施形態の位相比較回路３Ｂは、図７に示すようなソース信号Ｓ１及びシンク信号Ｓ２を出力する。同図に示すように、位相比較回路３Ｂは、図７の左側に示すように、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、基準信号Φｒｅｆの立ち上がりからブリード時間Ｔｂ（＝第２の所定時間）経過するまでの間、ソース電流源４１をループフィルタ５に接続するソース信号Ｓ１を出力する。また、位相比較回路３Ｂは、基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから基準信号Φｒｅｆの立ち上がりまでの間、シンク電流源４２をループフィルタ５に接続するシンク信号Ｓ２を出力する。
【0034】
位相比較回路３Ｂは、図７の右側に示すように、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、基準信号Φｒｅｆの立ち上がりから帰還信号Φｆｂの立ち上がりまでの間及び帰還信号Φｆｂの立ち上がりからブリード時間Ｔｂ経過するまでの間、ソース電流源４１をループフィルタ５に接続する。また、位相比較回路３Ｂは、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、シンク電流源４２をループフィルタ５に接続しない。
【0035】
図７に示すようなソース信号Ｓ１及びシンク信号Ｓ２を出力することにより、以下に示す出力電流がチャージポンプ回路４から出力される。基準信号Φｒｅｆの位相が帰還信号Φｆｂの位相よりも遅い場合、帰還信号Φｆｂの立ち上がりから基準信号Φｒｅｆの立ち上がりまでの間、ループフィルタ５からシンク電流Ｉ２が吸い上げられる。基準信号Φｒｅｆの立ち上がり後はブリード時間Ｔｂが経過するまでの間、ループフィルタ５にソース電流Ｉ１が供給される。
【0036】
帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅い場合、基準信号Φｒｅｆの立ち上がりから帰還信号Φｆｂが立ち上がるまでの間に加えて、帰還信号Φｆｂが立ち上がってからブリード時間Ｔｂが経過するまでの間、ループフィルタ５にソース電流Ｉ１が供給される。
【0037】
【0038】
位相比較回路３Ｂは、リセット回路３１と、Ｄフリップフロップ回路３２と、ＡＮＤ回路３３と、ＮＯＴ回路３４と、Ｄフリップフロップ回路３５と、ＡＮＤ回路３６と、ロック検出回路３７と、ＡＮＤ回路（＝第２のリセット回路）３８と、ブリード回路（＝第３のリセット回路）３９と、切り替え回路３１０Ａ，３１０Ｂとを備えている。リセット回路３１、Ｄフリップフロップ回路３２、ＡＮＤ回路３３、ＮＯＴ回路３４、Ｄフリップフロップ回路３５、ＡＮＤ回路３６は、第１実施形態と同等であるため、詳細な説明を省略する。
【0039】
ロック検出回路３７は、時間差ΔＴが所定値以下であるロックを検出する。本実施形態では、所定値は遅延時間Ｔｄに設定され、ロック検出回路３７は、ＡＮＤ回路３３，３６の出力を比較によってロックを検出する。詳しく説明すると、第１の制御を実行している間、時間差ΔＴが遅延時間Ｔｄ以下である場合、ＡＮＤ回路３３，３６からはリセット信号Ｓｒ１が出力されるタイミングでＨレベルの信号が出力される。
【0040】
一方、帰還信号Φｆｂの位相が基準信号Φｒｅｆの位相よりも遅く、時間差ΔＴが遅延時間Ｔｄより大きい場合、リセット信号Ｓｒ１が出力されるタイミングでは帰還信号Φｆｂが立ち上がっていないため、ＡＮＤ回路３６からＨレベルの信号を出力しない。このため、ロック検出回路３７は、ＡＮＤ回路３３，３６の出力を比較によってロックを検出することができる。
【0041】
ＡＮＤ回路３８は、Ｄフリップフロップ回路３２，３５のＱ端子が２つの入力にそれぞれ接続されている。これにより、ＡＮＤ回路３８は、基準信号Φｒｅｆ及び帰還信号Φｆｂのうち立ち上がりが遅い方が立ち上がったタイミングでＨレベルのリセット信号Ｓｒ２（＝第２のリセット信号）を出力する。ブリード回路３９は、リセット信号Ｓｒ２が出力されてからブリード時間Ｔｂ経過後にリセット信号Ｓｒ３（＝第３のリセット信号）を出力する。
【0042】
切り替え回路３１０Ａは、ＡＮＤ回路３３の入力の接続先を、リセット回路３１の出力とブリード回路３９の出力との間で切り替える。切り替え回路３１０Ｂは、ＡＮＤ回路３６の入力の接続先を、リセット回路３１の出力とＡＮＤ回路３８の出力との間で切り替える。切り替え回路３１０Ａ，３１０Ｂは、第１の制御を実行中にロック検出回路３７がロックを検出している場合に、リセット回路３１の出力をＡＮＤ回路３３，３６の入力に接続する。これにより、位相比較回路３Ｂからは図３に示すソース信号Ｓ１及びシンク信号Ｓ２が出力され、位相比較回路３Ｂは第１の制御を実行する。
【0043】
切り替え回路３１０Ａ，３１０Ｂは、第１の制御を実行中にロック検出回路３７がロックを検出していない場合に、ＡＮＤ回路３８の出力をＡＮＤ回路３６の入力に接続すると共に、ブリード回路３９の出力をＡＮＤ回路３３の入力に接続する。これにより、位相比較回路３Ｂからは図６に示すソース信号Ｓ１及びシンク信号Ｓ２が出力され、位相比較回路３Ｂは第２の制御を実行する。
【0044】
これにより、時間差ΔＴが遅延時間Ｔｄよりも大きくなっても位相差に対するチャージポンプ回路４の平均出力電流特性の線形性を高いままとすることができる。
【0045】
次に、本発明者らは、本実施形態の効果を確認すべく、図６に示す位相比較回路３Ｂを組み込んだＰＬＬ回路１と、従来のカレントブリーディング手法のみを用いた位相比較回路を組み込んだＰＬＬ回路と、を作成して、ロック検出時のＶＣＯ６に入力される制御電圧をＦＦＴ（Fast Fourier Transform:高速フーリエ変換）した。結果を図８及び図９に示す。図８及び図９に示すように、従来の位相比較回路においては、位相比較周期で大きなスプリアス（矢印で示す）が発生しているのに対して、本実施形態の位相比較回路３Ｂにおいてはスプリアスを低減することができる。
【0046】
また、本発明者らは、図６に示す位相比較回路３Ｂを組み込んだＰＬＬ回路１と、従来のカレントブリーディング手法のみを用いた位相比較回路を組み込んだＰＬＬ回路と、を作成して、ロック時のＶＣＯ６の出力である出力信号ΦｏｕｔをＦＦＴした。結果を図１０及び図１１に示す。図１０及び図１１に示すように、従来の位相比較回路においては、発振周波数における信号成分とスプリアスとの差が－８０ｄＢｃしかないのに対して、本実施形態の位相比較回路３Ｂでは－１１５ｄＢｃと大きくできる。
【0047】
図１２は、図１０の発振周波数付近を拡大した図面であり、図１３は、図１１の発振周波数付近を拡大した図面であるが、図１２及び図１３からも明らかなように従来の位相比較回路に比べて、本実施形態の位相比較回路３Ｂのほうが全体的に雑音成分を低減できる。
【0048】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0049】
上述した実施形態では、第１のパルス信号を基準信号Φｒｅｆ、第２のパルス信号を帰還信号Φｆｂとしていたが、これに限ったものではない。第１のパルス信号を帰還信号Φｆｂ、第２のパルス信号を基準信号Φｒｅｆとしてもよい。この場合、遅延回路３１１の入力には帰還信号Φｆｂが供給すればよい。
【0050】
上述した実施形態では、パルス長が固定されたＤフリップフロップ回路３２のＱ端子からの出力を反転してソース信号Ｓ１を出力し、時間差ΔＴに応じたＤフリップフロップ回路３３のＱ端子からの出力をシンク信号Ｓ２として出力していたが、これに限ったものではない。例えば、Ｄフリップフロップ回路３２のＱ端子からの出力をシンク信号Ｓ２として出力し、Ｄフリップフロップ回路３３のＱ端子からの出力を反転してソース信号Ｓ１として出力するようにしてもよい。
【0051】
上述したロック検出回路３７は、時間差ΔＴが遅延時間Ｔｄ以下をロックとして検出していたが、これに限ったものではない。ロック検出回路３７としては、遅延時間Ｔｄ以下に設定された所定値以下をロックとして検出するようにしてもよい。
【0052】
上述した実施形態では、位相比較回路３，３Ｂは小数点分周型のＰＬＬ回路１に適用していたが、これに限ったものではない。分周比が整数のＰＬＬ回路１に適用してもよい。
【符号の説明】
【0053】
１ ＰＬＬ回路
３ 位相比較回路
４ チャージポンプ回路
５ ループフィルタ
６ ＶＣＯ
７ 分周器
３１ リセット回路（第１のリセット回路）
３２ Ｄフリップフロップ回路（第１のＤフリップフロップ回路）
３３ ＡＮＤ回路（第１のＡＮＤ回路）
３５ Ｄフリップフロップ回路（第２のＤフリップフロップ回路）
３６ ＡＮＤ回路（第２のＡＮＤ回路）
３７ ロック検出回路
３８ ＡＮＤ回路（第２のリセット回路）
３９ ブリード回路（第３のリセット回路）
４１ ソース電流源
４２ シンク電流源
３１０Ａ，３１０Ｂ 切り替え回路
Ｓｒ１ リセット信号（第１のリセット信号）
Ｓｒ２ リセット信号（第２のリセット信号）
Ｓｒ３ リセット信号（第３のリセット信号）
Ｔｄ 遅延時間（第１の所定時間）
ΔＴ 時間差
Φｒｅｆ 基準信号（第１のパルス信号）
Φｆｂ 帰還信号（第２のパルス信号）
３ 位相比較回路
４ チャージポンプ回路
５ ループフィルタ
６ ＶＣＯ
７ 分周器
３１ リセット回路（第１のリセット回路）
３２ Ｄフリップフロップ回路（第１のＤフリップフロップ回路）
３３ ＡＮＤ回路（第１のＡＮＤ回路）
３５ Ｄフリップフロップ回路（第２のＤフリップフロップ回路）
３６ ＡＮＤ回路（第２のＡＮＤ回路）
３７ ロック検出回路
３８ ＡＮＤ回路（第２のリセット回路）
３９ ブリード回路（第３のリセット回路）
４１ ソース電流源
４２ シンク電流源
３１０Ａ，３１０Ｂ 切り替え回路
Ｓｒ１ リセット信号（第１のリセット信号）
Ｓｒ２ リセット信号（第２のリセット信号）
Ｓｒ３ リセット信号（第３のリセット信号）
Ｔｄ 遅延時間（第１の所定時間）
ΔＴ 時間差
Φｒｅｆ 基準信号（第１のパルス信号）
Φｆｂ 帰還信号（第２のパルス信号）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
