特開 2025-3276 積層構造を有する半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025003276

(43)【公開日】2025-01-09

(54)【発明の名称】積層構造を有する半導体装置及びその製造方法

(51)【国際特許分類】

   H10F 39/12 20250101AFI20241226BHJP

   H10F 39/18 20250101ALI20241226BHJP

【ＦＩ】

H01L27/146 D

H01L27/146 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024006539

(22)【出願日】2024-01-19

(31)【優先権主張番号】10-2023-0080647

(32)【優先日】2023-06-22

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】パク ウォンゼ

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA10

4M118AB01

4M118CA02

4M118CA05

4M118CA40

4M118CB20

4M118HA25

(57)【要約】

【課題】多様な機能を遂行しながらチップサイズを減らす。
【解決手段】一実施形態によるイメージセンシング装置は、入射光を変換してピクセル信号を生成するユニットピクセルが形成された第１基板１１２及びユニットピクセルと連結された第１導電ラインを含む第１配線層１２０を含む第１積層構造体１００；ユニットピクセルを動作させてピクセル信号をリードアウトする第１回路素子が形成された第２基板２１２、第１回路素子と連結された第２導電ライン及び電極パッドを含む第２配線層２２０、及び第２基板２１２を貫通する第１貫通電極２４０を含む第２積層構造体２００；第２積層構造体２００から提供を受けた信号を処理する第２回路素子が形成された第３基板３１２及び第２回路素子と連結された第３導電ラインを含む第３配線層３２０を含む第３積層構造体３００；及び電極パッドＰＡＤの上部面を外部に露出させるパッドオープン領域ＰＯを含むことができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

入射光を変換してピクセル信号を生成するユニットピクセルが形成された第１基板及び前記ユニットピクセルと連結された第１導電ラインを含む第１配線層を含む第１積層構造体；
前記ユニットピクセルを動作させて前記ピクセル信号をリードアウトする第１回路素子が形成された第２基板、前記第１回路素子と連結された第２導電ライン及び電極パッドを含む第２配線層、及び前記第２基板を貫通する第１貫通電極を含む第２積層構造体；
前記第２積層構造体から提供を受けた信号を処理する第２回路素子が形成された第３基板及び前記第２回路素子と連結された第３導電ラインを含む第３配線層を含む第３積層構造体；及び
前記電極パッドの上部面を外部に露出させるパッドオープン領域を含み、
前記第１積層構造体と前記第２積層構造体は、前記第１配線層と前記第２配線層がボンディングされるように積層され、
前記第３積層構造体は、前記第３配線層が前記第２配線層と反対側に位置するように前記第２積層構造と積層され、
前記第１貫通電極の第１面は前記電極パッドの下部面と接し、前記第１面と反対となる第２面は前記第３配線層とボンディングされる、半導体装置。

【請求項2】

前記第２積層構造体は、
前記第２基板で前記第２配線層と接する面と反対となる面に接するように位置するボンディング絶縁層を含むことを特徴とする、請求項１に記載の半導体装置。

【請求項3】

前記第１貫通電極は、
前記第２面が前記ボンディング絶縁層の底面と同じレベルに位置するように前記第２基板及び前記ボンディング絶縁層を貫通することを特徴とする、請求項２に記載の半導体装置。

【請求項4】

前記第１貫通電極は、
前記第２基板を貫通する第１領域；
前記ボンディング絶縁層を貫通する第２領域；及び
前記第１領域から前記電極パッドまで延長される第３領域を含み、
前記第１領域と前記第３領域は互いに異なる幅を有することを特徴とする、請求項３に記載の半導体装置。

【請求項5】

前記第１領域及び前記第２領域は、同一の幅を有することを特徴とする、請求項４に記載の半導体装置。

【請求項6】

前記パッドオープン領域は、
前記第１基板と前記第１配線層を貫通し、前記第２配線層が部分的に食刻されたことを特徴とする、請求項１に記載の半導体装置。

【請求項7】

前記第２導電ラインは、
最上層の導電ラインと前記最上層の導電ラインの下に位置する導電ラインが互いに異なる物質を含むことを特徴とする、請求項１に記載の半導体装置。

【請求項8】

前記電極パッドは、
前記最上層の導電ラインと同じ物質を含むことを特徴とする、請求項７に記載の半導体装置。

【請求項9】

前記第１配線層は、前記第１導電ラインのうち最上層の導電ラインと連結される第１ボンディングパッドを含み、
前記第２配線層は、前記第２導電ラインのうち最上層の導電ラインと連結される第２ボンディングパッドを含み、
前記第１ボンディングパッドと前記第２ボンディングパッドはダイレクトボンディングされることを特徴とする、請求項１に記載の半導体装置。

【請求項10】

前記第３配線層は、
前記第１貫通電極の第２面とダイレクトボンディングされる第３ボンディングパッドを含むことを特徴とする、請求項１に記載の半導体装置。

【請求項11】

前記第２基板を貫通して前記第２導電ラインと前記第３導電ラインを電気的に連結する第２貫通電極をさらに含むことを特徴とする、請求項１に記載の半導体装置。

【請求項12】

前記第１配線層は、
前記パッドオープン領域を取り囲むシールリング構造をさらに含むことを特徴とする、請求項１に記載の半導体装置。

【請求項13】

第１前面及び前記第１前面と反対となる第１後面を含む第１基板；
第２前面及び前記第２前面と反対となる第２後面を含む第２基板；
第３前面及び前記第３前面と反対となる第３後面を含む第３基板；
前記第１前面の上に位置し、第１導電ラインを含む第１配線層；
前記第２前面と前記第１配線層の間に位置し、電極パッド及び第２導電ラインを含む第２配線層；
前記第２後面と前記第３前面の間に位置し、第３導電ラインを含む第３配線層；
前記第２基板を貫通し、前記電極パッドと前記第３導電ラインを連結する第１貫通電極；及び
前記第２基板を貫通し、前記第２導電ラインと前記第３導電ラインを連結する第２貫通電極を含む、半導体装置。

【請求項14】

第１ボンディングパッドを含む第１配線層が第１基板の第１前面の上に形成された第１積層構造体、第２ボンディングパッドと電極パッドを含む第２配線層が第２基板の第２前面の上に形成された第２積層構造体、及び第３ボンディングパッドを含む第３配線層が第３基板の第３前面の上に形成された第３積層構造体を形成する段階；
前記第１ボンディングパッドと前記第２ボンディングパッドがダイレクトボンディングされるように前記第１積層構造体と前記第２積層構造体を積層する段階；
前記第２基板及び前記第２配線層を食刻して前記第２基板を貫通しながら前記電極パッドと接する貫通電極を形成する段階；及び
前記貫通電極と前記第３ボンディングパッドがダイレクトボンディングされるように前記第３積層構造体を前記第２積層構造体に積層する段階を含む、半導体装置の製造方法。

【請求項15】

前記貫通電極を形成する段階は、
前記第２基板を食刻して第１幅を有する第１貫通ホールを形成する段階；
前記電極パッドが露出するように前記第２配線層を食刻して前記第１幅より小さい第２幅を有する第２貫通ホールを形成する段階；及び
前記第１貫通ホール及び前記第２貫通ホールが埋め込まれるように導電物質を形成する段階を含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。

【請求項16】

第１積層構造体と前記第２積層構造体を積層した後、前記貫通電極を形成する以前に、
前記第２基板を食刻して前記第２基板の厚さを既設定された厚さに減少させる段階をさらに含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。

【請求項17】

前記第２基板の厚さを減少させた後、
前記第２基板で前記第２配線層が形成された面と反対となる面の上にボンディング絶縁層を形成する段階をさらに含むことを特徴とする、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記貫通電極を形成する段階は、
前記ボンディング絶縁層及び前記第２基板を順次食刻して第１幅を有する第１貫通ホールを形成する段階；
前記電極パッドが露出するように前記第２配線層を食刻して前記第１幅より小さい第２幅を有する第２貫通ホールを形成する段階；及び
前記第１貫通ホール及び前記第２貫通ホールが埋め込まれるように導電物質を形成する段階を含むことを特徴とする、請求項１７に記載の半導体装置の製造方法。

【請求項19】

前記第３積層構造体を前記第２積層構造体に積層した後、
前記第１基板を食刻して前記第１基板の厚さを既設定された厚さに減少させる段階；
前記第１基板内に光電変換素子及び前記光電変換素子を分離するためのピクセル分離構造を形成する段階；及び
前記第２基板の上にカラーフィルター及びマイクロレンズを形成する段階をさらに含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。

【請求項20】

前記第１基板、前記第１配線層及び前記第２配線層を食刻して前記電極パッドを露出させるパッドオープン領域を形成する段階をさらに含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層構造を有する半導体装置及びその製造方法に関する。

【背景技術】

【0002】

半導体装置のうちイメージセンサー（ｉｍａｇｅ ｓｅｎｓｏｒ）は、光学映像を電気信号に変換させる素子である。近年、コンピューター産業と通信産業の発達に伴い、デジタルカメラ、カムコーダ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ビデオゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど、多様な分野において集積度及び性能が向上したイメージセンサーの需要が増大している。

【0003】

イメージセンサーの解像度が高くなって高速動作が求められるに伴い、下部素子上に上部素子を積層し、貫通電極構造体を利用して下部素子と上部素子の電気回路を電気的に連結した積層型イメージセンシング装置が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、多様な機能を遂行しながらチップサイズを減らすことができる半導体装置の提供を図る。

【0005】

本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、下記の記載から当業者に明確に理解され得るであろう。

【課題を解決するための手段】

【0006】

本発明の一実施形態による半導体装置は、入射光を変換してピクセル信号を生成するユニットピクセルが形成された第１基板及び前記ユニットピクセルと連結された第１導電ラインを含む第１配線層を含む第１積層構造体；前記ユニットピクセルを動作させて前記ピクセル信号をリードアウトする第１回路素子が形成された第２基板、前記第１回路素子と連結された第２導電ライン及び電極パッドを含む第２配線層、及び前記第２基板を貫通する第１貫通電極を含む第２積層構造体；前記第２積層構造体から提供を受けた信号を処理する第２回路素子が形成された第３基板及び前記第２回路素子と連結された第３導電ラインを含む第３配線層を含む第３積層構造体；及び前記電極パッドの上部面を外部に露出させるパッドオープン領域を含み、前記第１積層構造体と前記第２積層構造体は、前記第１配線層と前記第２配線層がボンディングされるように積層され、前記第３積層構造体は、前記第３配線層が前記第２配線層と反対側に位置するように前記第２積層構造と積層され、前記第１貫通電極の第１面は前記電極パッドの下部面と接し、前記第１面と反対となる第２面は前記第３配線層とボンディングされてよい。

【0007】

本発明の他の実施形態による半導体装置は、第１前面及び前記第１前面と反対となる第１後面を含む第１基板；第２前面及び前記第２前面と反対となる第２後面を含む第２基板；第３前面及び前記第３前面と反対となる第３後面を含む第３基板；前記第１前面の上に位置し、第１導電ラインを含む第１配線層；前記第２前面と前記第１配線層の間に位置し、電極パッド及び第２導電ラインを含む第２配線層；前記第２後面と前記第３前面の間に位置し、第３導電ラインを含む第３配線層；前記第２基板を貫通し、前記電極パッドと前記第３導電ラインを連結する第１貫通電極；及び前記第２基板を貫通し、前記第２導電ラインと前記第３導電ラインを連結する第２貫通電極を含むことができる。

【0008】

本発明の一実施形態による半導体装置の製造方法は、第１ボンディングパッドを含む第１配線層が第１基板の第１前面の上に形成された第１積層構造体、第２ボンディングパッドと電極パッドを含む第２配線層が第２基板の第２前面の上に形成された第２積層構造体、及び第３ボンディングパッドを含む第３配線層が第３基板の第３前面の上に形成された第３積層構造体を形成する段階；前記第１ボンディングパッドと前記第２ボンディングパッドがダイレクトボンディングされるように前記第１積層構造体と前記第２積層構造体を積層する段階；前記第２基板及び前記第２配線層を食刻して前記第２基板を貫通しながら前記電極パッドと接する貫通電極を形成する段階；及び前記貫通電極と前記第３ボンディングパッドがダイレクトボンディングされるように前記第３積層構造体を前記第２積層構造体に積層する段階を含むことができる。

【発明の効果】

【0009】

本発明の実施形態による半導体装置は、互いに異なる機能を遂行する基板層が積層されることにより多様な機能を遂行するとともにチップサイズを減らすことができる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態によるイメージセンシング装置の構成を概略的に図示したブロック図である。

【図2】本発明の一実施形態によるイメージセンシング装置の構造を概略的に図示した斜視図である。

【図3】図２のイメージセンシング装置の平面配置構造を例示的に示す平面図である。

【図4】図３においてＸ－Ｘ’切取線に沿って切断された断面の姿を例示的に示す断面図である。

【図5】図４の構造を形成する過程を説明するための図面である。

【図6】図４の構造を形成する過程を説明するための図面である。

【図7】図４の構造を形成する過程を説明するための図面である。

【図8】図４の構造を形成する過程を説明するための図面である。

【図9】図４の構造を形成する過程を説明するための図面である。

【図10】図４の構造を形成する過程を説明するための図面である。

【図11】図４の構造を形成する過程を説明するための図面である。

【図12】図４の構造を形成する過程を説明するための図面である。

【発明を実施するための形態】

【0011】

以下、本発明の一部の実施形態を例示的な図を介して詳細に説明する。各図の構成要素に参照符号を付加するに当たって、同一の構成要素に対しては、たとえ別の図上に表示されるとしても、できる限り同一の符号を有するようにしていることに留意しなければならない。また、本発明の実施形態を説明するにおいて、関連した公知の構成又は機能に対する具体的な説明が、本発明の実施形態に対する理解を妨害すると判断される場合は、その詳細な説明を省略する。

【0012】

図１は、本発明の一実施形態によるイメージセンシング装置の構成を概略的に図示したブロック図である。

【0013】

図１を参照すると、イメージセンシング装置は、ピクセルアレイ（ｐｉｘｅｌ ａｒｒａｙ）１０、ロードライバー（ｒｏｗ ｄｒｉｖｅｒ）２０、相関二重サンプラ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｅｒ、ＣＤＳ）３０、アナログ－デジタルコンバータ（ａｎａｌｏｇ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）４０、出力バッファ（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）５０、カラムドライバー（ｃｏｌｕｍｎ ｄｒｉｖｅｒ）６０、タイミングコントローラ（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）７０及びメモリ（ｍｅｍｏｒｙ）装置８０を含むことができる。ここで、イメージセンシング装置の各構成は例示的なものに過ぎず、必要に応じて少なくとも一部の構成が追加されるか省略されてよい。

【0014】

ピクセルアレイ１０は、複数のロー（ｒｏｗｓ）及び複数のカラム（ｃｏｌｕｍｎｓ）に配列された複数のユニットピクセルを含むことができる。一実施形態において、複数のユニットピクセルは、複数のロー及び複数のカラムを含む２次元ピクセルアレイに配列されてよい。他の実施形態において、複数のユニットピクセルは、３次元ピクセルアレイに配列されてよい。複数のユニットピクセルは、ユニットピクセル単位で又はピクセルグループ単位で光信号を変換して電気的信号を生成することができる。ピクセルグループ内のユニットピクセルは、一部の内部構成（例えば、フローティングディフュージョン領域、ピクセルトランジスタ）を共有することができる。複数のユニットピクセルは、入射光を変換して撮影客体に対応されるイメージを生成するための電気的信号（ピクセル信号）を生成することができる。

【0015】

ピクセルアレイ１０は、ロー選択信号、リセット信号及び伝送信号のような駆動信号をロードライバー２０から提供を受けることができる。ユニットピクセルは、駆動信号が受信されると活性化され、ロー選択信号、リセット信号及び伝送信号に対応される動作を行うことができる。

【0016】

ロードライバー２０は、タイミングコントローラ７０のような制御回路から提供される制御信号に基づいてユニットピクセルを動作させることができる。ロードライバー２０は、ピクセルアレイ１０の少なくとも１つのローラインに連結された少なくとも１つのユニットピクセルを選択することができる。ロードライバー２０は、複数のローラインのうち少なくとも１つのローラインを選択するためのロー選択信号を生成することができる。ロードライバー２０は、選択されたローラインのユニットピクセルに対するリセット信号と伝送信号を順次イネーブルさせることができる。選択されたローラインのユニットピクセルから生成されたピクセル信号は、相関二重サンプラ３０に出力されてよい。

【0017】

相関二重サンプラ３０は、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）方式を用いてユニットピクセルの望まないオフセット（ｏｆｆｓｅｔ）値を除去することができる。例えば、相関二重サンプラ３０は、入射光によって生成された光電荷がセンシングノード（フローティングディフュージョンノード）に蓄積される前後に得られたユニットピクセルの出力電圧を比べ、ユニットピクセルの望まないオフセット値を除去することができる。これを介し、ノイズ成分なしで入射光によってだけ生成されたピクセル信号を得ることができる。相関二重サンプラ３０は、タイミングコントローラ７０から提供されたクロック信号に基づき、基準信号の電圧レベルと複数のカラムラインを介してピクセルアレイ１０から受信されるピクセル信号の電圧レベルを順次サンプリング及びホールディングすることができる。相関二重サンプラ３０は、基準信号とピクセル信号を相関二重サンプリング（ＣＤＳ）信号としてアナログ－デジタルコンバータ４０に出力することができる。

【0018】

アナログ－デジタルコンバータ４０は、相関二重サンプラ３０から受信されるＣＤＳ信号をデジタル信号に変換することができる。アナログ－デジタルコンバータ４０は、ランプ－比較タイプアナログ－デジタルコンバータを含むことができる。アナログ－デジタルコンバータ４０は、タイミングコントローラ７０から提供されるランプ信号と相関二重サンプラ３０から提供されるＣＤＳ信号とを互いに比べて比較信号を生成することができる。アナログ－デジタルコンバータ４０は、タイミングコントローラ７０から提供されるランプ信号に基づいて比較信号のレベル転移（ｔｒａｎｓｉｔｉｏｎ）時間をカウントし、カウント値を出力バッファ５０に出力することができる。

【0019】

出力バッファ５０は、アナログ－デジタルコンバータ４０から提供されるそれぞれのカラム単位のデータをタイミングコントローラ７０の制御により一時保存することができる。出力バッファ５０は、イメージセンシング装置と連結された他の装置との間の伝送（または処理）速度の差を補償するインターフェースとして動作することができる。

【0020】

カラムドライバー６０は、タイミングコントローラ７０の制御により出力バッファ５０のカラムを選択し、選択された出力バッファ５０のカラムに一時保存されたデータを順次出力することができる。カラムドライバー６０は、タイミングコントローラ７０からアドレス信号が受信されると、該アドレス信号に基づいてカラム選択信号を生成し出力バッファ５０のカラムを選択することにより、選択された出力バッファ５０のカラムからの映像データが出力信号として出力されるように制御することができる。

【0021】

タイミングコントローラ７０は、ロードライバー２０、アナログ－デジタルコンバータ４０、出力バッファ５０及びカラムドライバー６０の動作を制御するための信号を生成することができる。タイミングコントローラ７０は、イメージセンシング装置の各構成の動作に要求されるクロック信号、タイミングコントロールのための制御信号、及びロー又はカラムを選択するためのアドレス信号をロードライバー２０、カラムドライバー６０、アナログ－デジタルコンバータ４０及び出力バッファ５０に提供することができる。実施形態により、タイミングコントローラ７０は、ロジック制御回路（Ｌｏｇｉｃ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ、ＰＬＬ）回路、タイミングコントロール回路（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）及び通信インターフェース回路（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ）などを含むことができる。

【0022】

メモリ装置８０は、出力バッファ５０から出力されるピクセル信号を保存するためのメモリ回路を含むことができる。

【0023】

図２は、本発明の一実施形態によるイメージセンシング装置の構造を概略的に図示した斜視図であり、図３は、図２のイメージセンシング装置の平面配置構造を例示的に示す平面図である。

【0024】

図２及び図３を参照すると、本実施形態のイメージセンシング装置は、第１積層構造体１００、第２積層構造体２００及び第３積層構造体３００が積層された構造を含むことができる。

【0025】

第１積層構造体１００は、第２積層構造体２００と接しながら互いに電気的に連結されるように第２積層構造体２００の上に形成されてよい。第１積層構造体１００は、図１におけるピクセルアレイ１０が形成されるピクセル領域（ＰＡ）及びピクセル領域（ＰＡ）の外側に位置して第２積層構造体２００に形成された電極パッド（ＰＡＤ）を露出させるパッドオープン領域（ＰＯ）を含むことができる。ピクセル領域（ＰＡ）は、第１積層構造体１００の中央部に位置することができる。ピクセル領域（ＰＡ）は、複数のロー（ｒｏｗｓ）及び複数のカラム（ｃｏｌｕｍｎｓ）で配列された複数のユニットピクセル（ＰＸ）を含むことができる。

【0026】

第１積層構造体１００は、第１前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）及び第１前面と反対となる第１後面（ｂａｃｋ ｓｕｒｆａｃｅ）を含む第１基板、第１基板の第１前面の下に位置する第１配線層及び第１基板の第１後面の上に位置する受光層を含むことができる。第１基板は、ピクセル（ＰＸ）に対応されるように位置する光電変換素子を含むことができる。第１基板の第１後面には、ピクセルトランジスタ及びフローティングディフュージョン領域が形成されてよい。第１配線層は、第１積層構造体１００と第２積層構造体２００を互いに電気的に連結させるための導電ラインを含むことができる。第１配線層は、絶縁層内にメタルラインが形成された構造を含むことができる。第１配線層のメタルラインは、ハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式で第２積層構造体２００のメタルラインと電気的に連結されてよい。受光層は、カラーフィルター、オーバーコーティング層及びマイクロレンズを含むことができる。

【0027】

第２積層構造体２００は、第１積層構造体１００のユニットピクセル（ＰＸ）を駆動させてユニットピクセル（ＰＸ）で生成された電気的信号（ピクセル信号）をリードアウトするための駆動回路（ｄｒｉｖｅ ｃｉｒｃｕｉｔ）を含むことができる。例えば、第２積層構造体２００は、図１におけるロードライバー２０、相関二重サンプラ３０、アナログ－デジタルコンバータ４０、出力バッファ５０、カラムドライバー６０及びタイミングコントローラ７０が形成されるロジック領域（ＬＡ）を含むことができる。ロジック領域（ＬＡ）は、第２積層構造体２００の中央部に位置することができる。

【0028】

第２積層構造体２００は、第２前面及び第２前面と反対となる第２後面を含む第２基板、及び第１積層構造体１００の第１配線層と接するように第２基板の第２前面の上に位置する第２配線層を含むことができる。第２基板の第２前面には、ロジック回路を構成する電子素子（例えば、ロジックトランジスタ）が形成されてよい。第２配線層は、第１配線層の導電ラインと第２基板のロジック回路を電気的に連結する導電ラインを含むことができる。第２配線層は、絶縁層内にメタルラインが形成された構造を含むことができる。第２配線層のメタルラインは、ハイブリッドボンディング方式で第１積層構造体１００のメタルラインと電気的に連結されてよい。

【0029】

第２積層構造体２００は、外部機器との連結のための電極パッド（ＰＡＤ）を含むことができる。電極パッド（ＰＡＤ）は、第２配線層に形成されるメタルラインのうちの一部であってよい。例えば、電極パッド（ＰＡＤ）は、第２配線層に形成されるメタルラインのうち最上層に位置するメタルラインの一部がパッド形態で形成されたものであってよい。電極パッド（ＰＡＤ）は、第１積層構造体１００のパッドオープン領域（ＰＯ）を介して外部に露出され、ワイヤボンディングボールとダイレクトボンディング（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）方式で直接連結されてよい。第２積層構造体２００は、第２基板を貫通する貫通電極を含むことができる。貫通電極は、第２配線層の電極パッド（ＰＡＤ）とメタルラインを第３積層構造体３００のメタルラインと電気的に連結させることができる。

【0030】

第３積層構造体３００は、第２積層構造体２００と接しながら互いに電気的に連結されるように第２積層構造体２００の下に形成されてよい。第３積層構造体３００は、第２積層構造体２００から提供を受けた信号を処理するためのロジック回路を含むことができる。例えば、第３積層構造体３００は、図１におけるメモリ装置８０を含むことができる。また、第３積層構造体３００は、第２積層構造体２００から提供を受けた信号を既設定されたロジックにより処理するためのプロセッサ（例えば、アプリケーションプロセッサ）を含むことができる。以下では、第３積層構造体３００がメモリ装置８０を含む場合に対して例示的に説明する。

【0031】

第３積層構造体３００は、第３前面及び第３前面と反対となる第３後面を含む第３基板、及び第３基板の第３前面の上に位置する第３配線層を含むことができる。第３基板の第３前面には、メモリ回路を構成する電子素子（例えば、メモリセル及びロジック回路を構成するメモリトランジスタ）が形成されてよい。第３配線層は、第２積層構造体２００の貫通電極と第３基板のメモリ回路を電気的に連結する導電ラインを含むことができる。第３配線層は、絶縁層内にメタルラインが形成された構造を含むことができる。第３配線層のメタルラインは、ハイブリッドボンディング方式で第２積層構造体２００の貫通電極と電気的に連結されてよい。

【0032】

図４は、図３においてＸ－Ｘ’切取線に沿って切断された断面の姿を例示的に示す断面図である。

【0033】

図４を参照すると、第１積層構造体１００は、第１基板層１１０、第１配線層１２０及び受光層１３０を含むことができる。

【0034】

第１基板層１１０は、第１基板１１２、光電変換素子１１４、ピクセル分離構造１１６及びピクセルトランジスタ１１８を含むことができる。

【0035】

第１基板１１２は、第１前面及び第１前面の反対側にある第１後面を含むことができる。第１後面は光が入射される受光面であって、第１後面の上には受光層１３０が形成されてよい。第１前面は、ピクセルトランジスタ１１８が形成される面であって、第１前面の下には第１配線層１２０が形成されてよい。第１基板１１２は、半導体基板を含むことができる。例えば、第１基板１１２は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板であってよい。または、第１基板１１２は、ベース基板上にエピ層が形成されたものであってよい。

【0036】

光電変換素子１１４は、受光層１３０を介して入射された光を変換して光電荷を生成することができる。光電変換素子１１４は、ピクセル領域（ＰＡ）でユニットピクセル（ＰＸ）に対応されるように第１基板１１２内に形成されてよい。光電変換素子１１４は、入射光の量に比例して光電荷を生成することができる。光電変換素子１１４は、フォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピンドフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏ ｄｉｏｄｅ）、有機フォトダイオード（ｏｒｇａｎｉｃ ｐｈｏｔｏ ｄｉｏｄｅ）、量子ドット（ｑｕａｎｔｕｍ ｄｏｔ）、及びこれらの組み合わせを含むことができるが、これらに制限されるものではない。

【0037】

ピクセル分離構造１１６は、第１基板１１２内で光電変換素子１１４を分離させることができる。ピクセル分離構造１１６は、トレンチアイソレーション構造を含むことができる。

【0038】

ピクセルトランジスタ１１８は、第１基板１１２の第１前面に形成されてよく、第１配線層１２０の第１メタルライン１２４と電気的に連結されて第２積層構造体２００のロジック回路の制御により動作することができる。ピクセルトランジスタ１１８は、光電変換素子１１４で生成された光電荷に対応されるピクセル信号を生成して第１配線層１２０の第１メタルライン１２４を介して出力することができる。ピクセル信号は、第１配線層１２０の第１メタルライン１２４と第１ボンディングパッド１２６及び第２配線層２２０の第２メタルライン２２４、２２５と第２ボンディングパッド２２６を介してロジックトランジスタ２１４に伝達されてよい。ピクセルトランジスタ１１８は、伝送トランジスタ、リセットトランジスタ、ソースフォロワートランジスタ及び選択トランジスタを含むことができる。

【0039】

第１配線層１２０は、第２積層構造体２００の第２配線層２２０と接するように第１基板１１２の第１前面の下に形成されてよい。第１配線層１２０は、第１層間絶縁層１２２、第１層間絶縁層１２２内に形成される第１メタルライン１２４、第１ボンディングパッド１２６及びシールリング（ｓｅａｌ ｒｉｎｇ）構造１２８を含むことができる。

【0040】

第１層間絶縁層１２２は、ピクセルトランジスタ１１８、第１メタルライン１２４、第１ボンディングパッド１２６及びシールリング構造１２８の間に形成された絶縁物質を含むことができる。第１層間絶縁層１２２は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物のうち少なくとも１つを含むことができる。

【0041】

第１メタルライン１２４は、第１層間絶縁層１２２内に形成されてよく、ピクセルトランジスタ１１８と第１ボンディングパッド１２６を電気的に連結させることができる。また、第１メタルライン１２４は、ピクセル領域（ＰＡ）内でピクセルトランジスタ１１８を電気的に連結させることができる。第１メタルライン１２４は、銅（Ｃｕ）を含むことができ、多層構造で形成されてよい。本実施形態において、第１メタルライン１２４は、水平方向に延長されるメタルライン及び互いに異なるレイヤーに位置するメタルラインの間を垂直方向に連結するビア（ｖｉａ）（図示せず）を含むことができる。

【0042】

第１ボンディングパッド１２６は、第１メタルライン１２４と第２積層構造体２００の配線層２２０を電気的に連結させることができる。第１ボンディングパッド１２６の上部面は第１メタルライン１２４と連結されてよく、第１ボンディングパッド１２６の底面は、第１層間絶縁層１２２の底面と同じレベルに形成されてよい。第１ボンディングパッド１２６の底面は、第２積層構造体２００の第２配線層２２０に形成された第２ボンディングパッド２２６の上部面とボンディングされてよい。本実施形態において、第１積層構造体１００と第２積層構造体２００は、接合面（ｂｏｎｄｉｎｇ ｉｎｔｅｒｆａｃｅ）でボンディングパッド１２６、２２６が互いにダイレクトボンディングされ、層間絶縁層１２２、２２２が互いにダイレクトボンディングされるハイブリッドボンディング方式でボンディングされてよい。第１ボンディングパッド１２６は、銅（Ｃｕ）を含むことができる。

【0043】

シールリング（ｓｅａｌ ｒｉｎｇ）構造１２８は、パッドオープン領域（ＰＯ）を取り囲むように形成され、第１層間絶縁層１２２を介してピクセル領域（ＰＡ）側に湿気が浸透されるか割れが伝播されることを防止することができる。シールリング（ｓｅａｌ ｒｉｎｇ）構造１２８は、多層構造のメタルライン及びメタルラインの間に位置するビアを含むことができる。

【0044】

受光層１３０は、第１基板１１２の第１後面の上に形成されたカラーフィルター１３２及びマイクロレンズ１３４を含むことができる。

【0045】

カラーフィルター１３２は、ユニットピクセル（ＰＸ）に対応されるように配列されてよく、入射光から可視光をフィルタリングすることができる。カラーフィルター１３２は、ベイヤーパターンに配列された赤色フィルター（Ｒ）、緑色フィルター（Ｇ）及び青色フィルター（Ｂ）を含むことができる。

【0046】

マイクロレンズ１３４は、カラーフィルター１３２の上に形成されてよい。マイクロレンズ１３４は、所定の曲率半径を有する凸状に形成されることにより、入射光を対応されるユニットピクセル（ＰＸ）の光電変換素子１１４に集光させることができる。

【0047】

第２積層構造体２００は、第２基板層２１０、第２配線層２２０、ボンディング絶縁層２３０及び貫通電極２４０を含むことができる。

【0048】

第２基板層２１０は、第２基板２１２及びロジックトランジスタ２１４を含むことができる。

【0049】

第２基板２１２は、第２前面及び第２前面の反対側にある第２後面を含むことができる。第２基板２１２の第２前面は第２配線層２２０と接する面であって、ロジックトランジスタ２１４が形成されてよい。第２基板２１２は、第１基板１１２と同じ物質で形成されてよい。

【0050】

ロジックトランジスタ２１４は、第２メタルライン２２４と連結されるように第２基板２１２の第２前面に形成されてよい。ロジックトランジスタ２１４は、ユニットピクセル（ＰＸ）の動作を制御するための制御信号を生成し、ユニットピクセル（ＰＸ）から出力されたピクセル信号を処理することができる。例えば、ロジックトランジスタ２１４は、図１におけるロードライバー２０、相関二重サンプラ３０、アナログ－デジタルコンバータ４０、出力バッファ５０、カラムドライバー６０及びタイミングコントローラ７０をなすトランジスタを含むことができる。ロジックトランジスタ２１４は、第２基板２１２でロジック領域（ＬＡ）内に形成されてよい。

【0051】

第２配線層２２０は、第２基板２１２の第２前面の上に形成されてよく、第１積層構造体１００の第１配線層１２０と接するように形成されてよい。第２配線層２２０は、第２層間絶縁層２２２、第２メタルライン２２４、２２５及び第２ボンディングパッド２２６を含むことができる。

【0052】

第２層間絶縁層２２２は、ロジックトランジスタ２１４、第２メタルライン２２４、２２５及び第２ボンディングパッド２２６の間に形成された絶縁物質を含むことができる。第２層間絶縁層２２２は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物のうち少なくとも１つを含むことができる。

【0053】

第２メタルライン２２４、２２５は、第２層間絶縁層２２２内に形成されてよく、ロジックトランジスタ２１４と第２ボンディングパッド２２６を電気的に連結させることができる。また、第２メタルライン２２４、２２５は、ロジック領域（ＬＡ）内でロジックトランジスタ２１４を電気的に連結させることができる。第２メタルライン２２４、２２５は、多層構造で形成されてよい。第２メタルライン２２４、２２５で最上層に位置する第２メタルライン２２５はアルミニウムを含むことができ、他の第２メタルライン２２４は銅を含むことができる。

【0054】

第２メタルライン２２５は、第２ボンディングパッド２２６と連結されてよく、電極パッド（ＰＡＤ）は、ワイヤボンディングボールとダイレクトボンディング方式でボンディングされてよい。図４においては、説明の便宜のため、電極パッド（ＰＡＤ）が第２メタルライン２２５と区分されて表示されたが、電極パッド（ＰＡＤ）は第２メタルライン２２５の一部であってよい。例えば、電極パッド（ＰＡＤ）は、第２メタルライン２２５と同じレイヤーに位置してよく、第２メタルライン２２５が形成される際にともに形成されてよい。

【0055】

第２メタルライン２２４と電極パッド（ＰＡＤ）は、貫通電極２４０を介して第３積層構造体３００と連結されてよい。本実施形態において、第２メタルライン２２４、２２５は、水平方向に延長されるメタルライン及び互いに異なるレイヤーに位置するメタルラインの間を垂直方向に連結するビア（図示せず）を含むことができる。

【0056】

第２ボンディングパッド２２６は、第１積層構造体１００の第１配線層１２０と第２メタルライン２２４、２２５を電気的に連結させることができる。第２ボンディングパッド２２６の底面は、第２メタルライン２２５と連結されてよく、第２ボンディングパッド２２６の上部面は、第１ボンディングパッド１２６の底面とボンディングされてよい。第２ボンディングパッド２２６の上部面は、第２層間絶縁層２２２の上部面と同じレベルに形成されてよい。第２ボンディングパッド２２６は、銅（Ｃｕ）を含むことができる。

【0057】

ボンディング絶縁層２３０は、第２基板２１２の第２後面と接するように第２後面の下に形成されてよい。ボンディング絶縁層２３０は、第２積層構造体２００と第３積層構造体３００のハイブリッドボンディングのために形成される絶縁層であって、ボンディング絶縁層２３０の底面は、貫通電極２４０の底面と同じレベルになるように形成されてよい。ボンディング絶縁層２３０は、第２基板２１２の第２後面の方に突出された貫通電極２４０の間に形成され、貫通電極２４０の間を絶縁させることもできる。

【0058】

貫通電極２４０は、第２基板２１２及びボンディング絶縁層２３０を貫通して第２積層構造体２００の第２配線層２２０と第３積層構造体３００の第３配線層３２０を電気的に連結させることができる。例えば、貫通電極２４０は、第２配線層２２０の第２メタルライン２２４及び電極パッド（ＰＡＤ）を第３配線層３２０の第３ボンディングパッド３２６と電気的に連結させることができる。貫通電極２４０の底面は、ボンディング絶縁層２３０の底面と同じレベルに形成されてよい。本実施形態において、第２積層構造体２００と第３積層構造体３００は、接合面（ｂｏｎｄｉｎｇ ｉｎｔｅｒｆａｃｅ）で貫通電極２４０と第３ボンディングパッド３２６が互いにダイレクトボンディングされ、絶縁層２３０、３２２が互いにダイレクトボンディングされるハイブリッドボンディング方式でボンディングされてよい。貫通電極２４０は、銅（Ｃｕ）を含むことができる。

【0059】

第３積層構造体３００は、第３基板層３１０及び第３配線層３２０を含むことができる。

【0060】

第３基板層３１０は、第３基板３１２及びメモリトランジスタ３１４を含むことができる。

【0061】

第３基板３１２は、第３前面及び第３前面の反対側にある第３後面を含むことができる。第３基板３１２の第３前面は、第３配線層３２０と接する面であって、メモリトランジスタ３１４が形成されてよい。第３基板３１２は、第２基板２１２と同じ物質で形成されてよい。

【0062】

メモリトランジスタ３１４は、第３メタルライン３２４と連結されるように第３基板３１２の第３前面に形成されてよい。メモリトランジスタ３１４は、第２積層構造体２００のロジック回路で処理された信号（データ）及び電極パッド（ＰＡＤ）を介して入力されたデータを、第３メタルライン３２４によって提供を受けて保存するメモリ回路をなすことができる。

【0063】

第３配線層３２０は、第２積層構造体２００のボンディング絶縁層２３０と接するように第３基板３１２の第３前面の上に形成されてよい。第３配線層３２０は、第３層間絶縁層３２２、第３メタルライン３２４及び第３ボンディングパッド３２６を含むことができる。

【0064】

第３層間絶縁層３２２は、メモリトランジスタ３１４、第３メタルライン３２４及び第３ボンディングパッド３２６の間に形成された絶縁物質を含むことができる。

【0065】

第３メタルライン３２４は、第３層間絶縁層３２２内に形成されてよく、メモリトランジスタ３１４と第３ボンディングパッド３２６を電気的に連結させることができる。また、第３メタルライン３２４は、メモリトランジスタ３１４を電気的に連結させることができる。第３メタルライン３２４は、銅（Ｃｕ）を含むことができ、多層構造で形成されてよい。本実施形態において、第３メタルライン３２４は、水平方向に延長されるメタルライン及び互いに異なるレイヤーに位置するメタルラインの間を垂直方向に連結するビア（図示せず）を含むことができる。

【0066】

第３ボンディングパッド３２６は、第２積層構造体２００の貫通電極２４０と第３メタルライン３２４を電気的に連結させることができる。第３ボンディングパッド３２６の底面は、第３メタルライン３２４と連結されてよく、第３ボンディングパッド３２６の上部面は、第３層間絶縁層３２２の上部面と同じレベルに形成されて貫通電極２４０の底面とボンディングされてよい。本実施形態において、第２積層構造体２００と第３積層構造体３００は、接合面（ｂｏｎｄｉｎｇ ｉｎｔｅｒｆａｃｅ）で貫通電極２４０と第３ボンディングパッド３２６が互いにダイレクトボンディングされ、絶縁層２３０、３２２が互いにダイレクトボンディングされるハイブリッドボンディング方式でボンディングされてよい。第３ボンディングパッド３２６は、銅（Ｃｕ）を含むことができる。

【0067】

図５から図１２は、図４の構造を形成する過程を説明するための図面である。

【0068】

図５を参照すると、第１積層構造体１００’と第２積層構造体２００’が別途の工程を介してそれぞれ形成されてよい。

【0069】

第１積層構造体１００’の場合、第１基板１１２’の第１前面にピクセルトランジスタ１１８が形成され、第１基板１１２’の第１前面の上に第１配線層１２０が形成されてよい。

【0070】

第１配線層１２０は、第１層間絶縁層１２２内に第１メタルライン１２４が多層構造で形成され、互いに異なるレイヤーに位置する第１メタルライン１２４がビアを介して互いに連結される構造に形成されてよい。例えば、第１層間絶縁層１２２は、複数の絶縁層が順次積層された形態に形成されてよく、各絶縁層が形成された後で当該絶縁層を貫通するビアが形成され、当該絶縁層上にビアと連結されるようにメタルラインがパターニングされてよい。第１メタルライン１２４は、銅を含むことができる。

【0071】

第１層間絶縁層１２２内でパッドオープン領域が形成される領域（パッドオープン予定領域）と隣接した領域には、メタルラインとビアが互いに連結されて隔壁構造をなすシールリング構造１２８が形成されてよい。シールリング構造１２８は、第１メタルライン１２４とは電気的に分離されてよく、平面的にパッドオープン予定領域を取り囲むように形成されてよい。

【0072】

ピクセルトランジスタ１１８及び第１配線層１２０は、従来のような方法で形成されてよい。

【0073】

第１メタルライン１２４が形成された後で最上層のメタルラインと連結される第１ボンディングパッド１２６が形成されてよい。第１ボンディングパッド１２６の上部面は、第１層間絶縁層１２２の上部面と同じレベルになるように形成されてよい。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程のような平坦化工程を介して第１配線層１２０の上部面を平坦化することにより、第１ボンディングパッド１２６と第１層間絶縁層１２２は、上部面が同じレベルになるように形成されてよい。第１ボンディングパッド１２６は、第１メタルライン１２４と同じ物質で形成されてよい。

【0074】

第２積層構造体２００’の場合、第２基板２１２’の第２前面にロジックトランジスタ２１４が形成され、第２基板２１２’の第２前面の上に第２配線層２２０が形成されてよい。

【0075】

第２配線層２２０は、第２層間絶縁層２２２内に第２メタルライン２２４、２２５が多層構造で形成され、互いに異なるレイヤーに位置する第２メタルライン２２４、２２５がビアを介して互いに連結される構造に形成されてよい。例えば、第２層間絶縁層２２２は、複数の絶縁層が順次積層された形態に形成されてよく、各絶縁層が形成された後で当該絶縁層を貫通するビアが形成され、当該絶縁層上にビアと連結されるようにメタルラインがパターニングされてよい。

【0076】

第２メタルライン２２４、２２５において、最上層の第２メタルライン２２５は、その下にある他の第２メタルライン２２４と互いに異なる物質で形成されてよい。例えば、第２メタルライン２２４は銅を含むことができ、最上層の第２メタルライン２２５はアルミニウムを含むことができる。

【0077】

電極パッド（ＰＡＤ）は、第２メタルライン２２５と同じ物質を含むことができ、第２メタルライン２２５と同じレイヤーに位置することができる。例えば、電極パッド（ＰＡＤ）は、第２メタルライン２２５が形成される際に広い平板状にともに形成されてよい。

【0078】

第２メタルライン２２５及び電極パッド（ＰＡＤ）が形成された後、第２メタルライン２２５と連結される第２ボンディングパッド２２６が形成されてよい。第２ボンディングパッド２２６の上部面は、第２層間絶縁層２２２の上部面と同じレベルになるように形成されてよい。

【0079】

次に、図６を参照すると、第１ボンディングパッド１２６と第２ボンディングパッド２２６がボンディングされるよう、ハイブリッドボンディング方式を用いて第１積層構造体１００’と第２積層構造体２００’がボンディングされてよい。

【0080】

次に、第２基板２１２’の第２後面を全体的に食刻して基板の厚さを薄くすることにより第２基板２１２が形成されてよい。例えば、ウェットシンニング（ｗｅｔ ｔｈｉｎｎｉｎｇ）工程を用いて第２基板２１２’の第２後面を研磨することにより基板の厚さを薄くすることができる。このとき、基板の厚さは、予め設計された厚さだけ減少され得る。

【0081】

次いで、第２基板２１２の第２後面の上にボンディング絶縁層２３０が形成されてよい。

【0082】

次に、図７を参照すると、電極パッド（ＰＡＤ）と第２メタルライン２２４を露出させる貫通ホール２３２、２３４が形成されてよい。

【0083】

例えば、パッド領域では、電極パッド（ＰＡＤ）が露出するようにボンディング絶縁層２３０及び第２基板２１２が貫通されるに伴い、第２層間絶縁層２２２の一部が食刻された貫通ホール２３２が形成されてよい。また、ロジック回路が形成される領域では、第２メタルライン２２４のうち最上層のメタルラインが露出するようにボンディング絶縁層２３０及び第２基板２１２が貫通されるに伴い、第２層間絶縁層２２２の一部が食刻された貫通ホール２３４が形成されてよい。

【0084】

貫通ホール２３２、２３４において、ボンディング絶縁層２３０及び第２基板２１２が貫通された領域と第２層間絶縁層２２２が食刻された領域は、互いに段差が生ずるように貫通ホールの幅が互いに異なるように形成されてよい。例えば、先ず、第２層間絶縁層２２２が露出するようにボンディング絶縁層２３０と第２基板２１２が順次食刻され第１貫通ホールが形成されてよい。次いで、第２メタルライン２２４と電極パッド（ＰＡＤ）が露出するように第２層間絶縁層２２２が食刻され、第１貫通ホールより小さな幅を有する第２貫通ホールが形成されてよい。

【0085】

次に、図８を参照すると、貫通ホール２３２、２３４が埋め込まれるように導電物質（例えば、銅）が形成されることにより、第２メタルライン２２４又は電極パッド（ＰＡＤ）と連結される貫通電極２４０が形成されてよい。

【0086】

次に、図９を参照すると、第１積層構造体１００’及び第２積層構造体２００と別途の工程を介して第３積層構造体３００が形成されてよい。例えば、第３基板３１２の第３前面にメモリトランジスタ３１４が形成され、第３基板３１２の第３前面の上に第３配線層３２０が形成されることにより第３積層構造体３００が形成されてよい。

【0087】

第３配線層３２０は、第３層間絶縁層３２２内に第３メタルライン３２４が多層構造で形成され、互いに異なるレイヤーに位置する第３メタルライン３２４がビアを介して互いに連結される構造に形成されてよい。例えば、第３層間絶縁層３２２は、複数の絶縁層が順次積層された形態に形成されてよく、各絶縁層が形成された後で当該絶縁層を貫通するビアが形成され、当該絶縁層上にビアと連結されるようにメタルラインがパターニングされてよい。第３メタルライン３２４は、銅を含むことができる。

【0088】

第３メタルライン３２４が形成された後、最上層のメタルラインと連結される第３ボンディングパッド３２６が形成されてよい。第３ボンディングパッド３２６の上部面は、第３層間絶縁層３２２の上部面と同じレベルになるように形成されてよい。

【0089】

本実施形態においては、第１積層構造体１００’及び第２積層構造体２００が形成された後で第３積層構造体３００が形成されたように説明されたが、積層構造体１００’、２００、３００はそれぞれ別個の工程で形成されるので、形成される順序は関係がない。

【0090】

次に、図１０を参照すると、第３ボンディングパッド３２６と貫通電極２４０がボンディングされるよう、ハイブリッドボンディング方式を用いて第３積層構造体３００が第２積層構造体２００にボンディングされてよい。

【0091】

次に、図１１を参照すると、第１基板１１２’の第１後面を全体的に食刻して基板の厚さを薄くすることにより第１基板１１２が形成されてよい。例えば、ウェットシンニング（ｗｅｔ ｔｈｉｎｎｉｎｇ）工程を用いて第１基板１１２’の第１後面を研磨することにより基板の厚さを薄くすることができる。このとき、基板の厚さは、予め設計された厚さだけ減少され得る。

【0092】

次いで、第１基板１１２に光電変換素子１１４及びピクセル分離構造１１６が形成されてよい。

【0093】

次に、第１基板１１２の第１後面の上に受光層１３０が形成されてよい。例えば、第１基板１１２の第１後面の上にカラーフィルター層１３２が形成され、カラーフィルター層１３２の上にマイクロレンズ１３４が形成されてよい。

【0094】

次に、図１２を参照すると、電極パッド（ＰＡＤ）が露出するようにパッドオープン予定領域の第１基板１１２、第１層間絶縁層１２２及び第２層間絶縁層２２２が食刻されることにより、パッドオープン領域（ＰＯ）が形成されてよい。

【0095】

その後、ワイヤボンディング工程を介して電極パッド（ＰＡＤ）とダイレクトボンディングされるよう、電極パッド（ＰＡＤ）上にワイヤボンディングボールが形成されてよい。

【0096】

前述した実施形態においては、本発明の積層構造がイメージセンシング装置に用いられる場合を例示的に説明したが、本発明は、これに限定されず、多様な機能の半導体装置に適用されてよい。

【0097】

例えば、第１積層構造体１００の第１基板１１２にはメモリ素子のセルアレイが形成され、第２積層構造体２００の第２基板２１２にはセルアレイにデータを保存するか、セルアレイに保存されたデータをリードアウトするための回路素子が形成されてよい。また、第３積層構造体３００の第３基板３１２には、セルアレイに保存されたデータを用いて多様なサービスを提供するアプリケーション回路が形成されてよい。

【0098】

以上の説明は、本発明の技術思想を例示的に説明したことに過ぎないものであって、本発明の属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で多様な修正及び変形が可能なはずである。

【0099】

したがって、本発明に開示されている実施形態は、本発明の技術思想を限定するためではなく説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は、下記の特許請求の範囲により解釈されなければならず、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されなければならない。

【符号の説明】

【0100】

１０： ピクセルアレイ
２０： ロードライバー
３０： 相関二重サンプラ
４０： アナログ－デジタルコンバータ
５０： 出力バッファ
６０： カラムドライバー
７０： タイミングコントローラ
８０： メモリ装置
１００： 第１積層構造体
２００： 第２積層構造体
３００： 第３積層構造体

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】