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特開2025-40393スタティックランダムアクセスメモリ用ゲートコンタクトパターニング
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025040393
(43)【公開日】2025-03-24
(54)【発明の名称】スタティックランダムアクセスメモリ用ゲートコンタクトパターニング
(51)【国際特許分類】
H10B 10/00 20230101AFI20250314BHJP
H10B 99/00 20230101ALI20250314BHJP
H10D 86/40 20250101ALI20250314BHJP
H10D 64/60 20250101ALI20250314BHJP
H01L 21/768 20060101ALI20250314BHJP
H01L 25/07 20060101ALI20250314BHJP
【ＦＩ】
H10B10/00
H10B99/00 461
H01L29/78 613B
H01L21/28 301S
H01L21/90 B
H01L25/08 H
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024106424
(22)【出願日】2024-07-01
(31)【優先権主張番号】18/464,392
(32)【優先日】2023-09-11
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ラマナタン ミーナクシスンダラム
(72)【発明者】
【氏名】ガネサン クリシュナ
(72)【発明者】
【氏名】クロッカー ジョン
(72)【発明者】
【氏名】松林 輝知
(72)【発明者】
【氏名】イン ジアンフア
(72)【発明者】
【氏名】パテル レケン
【テーマコード（参考）】
4M104
5F033
5F083
5F110
【Ｆターム（参考）】
4M104BB04
4M104BB13
4M104BB25
4M104CC01
4M104DD33
4M104DD37
4M104DD43
4M104DD84
4M104FF13
4M104GG16
5F033GG01
5F033GG02
5F033HH07
5F033HH15
5F033HH17
5F033HH18
5F033HH21
5F033HH36
5F033HH38
5F033JJ01
5F033JJ07
5F033JJ08
5F033JJ15
5F033JJ17
5F033JJ18
5F033JJ20
5F033JJ21
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5F033KK07
5F033KK08
5F033KK15
5F033KK17
5F033KK18
5F033KK21
5F033KK27
5F033KK36
5F033KK38
5F033MM05
5F033MM17
5F033NN29
5F033PP06
5F033PP12
5F033PP14
5F033PP15
5F033QQ09
5F033QQ12
5F033QQ13
5F033QQ48
5F033QQ58
5F033QQ70
5F033RR03
5F033RR04
5F033RR06
5F033RR09
5F033RR12
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5F033RR25
5F033TT08
5F033VV16
5F033XX02
5F083BS01
5F083BS13
5F083BS27
5F083GA09
5F083HA02
5F083JA38
5F083JA39
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083ZA05
5F083ZA23
5F083ZA29
5F110AA04
5F110BB07
5F110BB11
5F110DD05
5F110EE04
5F110GG01
5F110HK04
(57)【要約】 （修正有）
【課題】スタティックランダムアクセスメモリ（ＳＲＡＭ）製造方法、関連付けられるトランジスタ配置、ＩＣ構造及びデバイスを提供する。
【解決手段】ナノリボントランジスタ１１０を有するＩＣ構造１００であって、トランジスタは、ソース／ドレイン（Ｓ／Ｄ）メタライゼーション後にゲートコンタクトパターニングを用いて製造され、Ｓ／Ｄ領域１１４－１、１１４－２及びゲート電極材料１０８を有する、当該Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト及びゲート電極材料と電気接触しているゲートコンタクトを備える。Ｓ／Ｄコンタクトは、第１の導電性材料を有し、ゲートコンタクトは、第２の導電性材料を有し、第２の導電性材料の部分は第１の導電性材料の部分と電気接触しており、第１の導電性材料の部分における平均粒径又は配向は、第２の導電性材料の部分における平均粒径又は配向とは異なる。
【選択図】図１
【解決手段】ナノリボントランジスタ１１０を有するＩＣ構造１００であって、トランジスタは、ソース／ドレイン（Ｓ／Ｄ）メタライゼーション後にゲートコンタクトパターニングを用いて製造され、Ｓ／Ｄ領域１１４－１、１１４－２及びゲート電極材料１０８を有する、当該Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト及びゲート電極材料と電気接触しているゲートコンタクトを備える。Ｓ／Ｄコンタクトは、第１の導電性材料を有し、ゲートコンタクトは、第２の導電性材料を有し、第２の導電性材料の部分は第１の導電性材料の部分と電気接触しており、第１の導電性材料の部分における平均粒径又は配向は、第２の導電性材料の部分における平均粒径又は配向とは異なる。
【選択図】図１
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）構造であって：
チャネル領域、及び、ドープされた半導体材料を含む領域、を有するトランジスタ、ここで、前記領域は、前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造、ここで、前記コンタクト構造は、第１の導電性材料を有する；及び
前記チャネル領域に結合されたゲート構造、ここで、前記ゲート構造は、ゲート電極材料及び第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は、前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える
ＩＣ構造。
チャネル領域、及び、ドープされた半導体材料を含む領域、を有するトランジスタ、ここで、前記領域は、前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造、ここで、前記コンタクト構造は、第１の導電性材料を有する；及び
前記チャネル領域に結合されたゲート構造、ここで、前記ゲート構造は、ゲート電極材料及び第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は、前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える
ＩＣ構造。
【請求項2】
前記第１の導電性材料及び前記第２の導電性材料は、異なる材料組成を有する、請求項１に記載のＩＣ構造。
【請求項3】
前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、請求項１又は２に記載のＩＣ構造。
【請求項4】
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、請求項１又は２に記載のＩＣ構造。
【請求項5】
前記界面の下方にチタンを有するライナ材料を更に備え、前記ライナ材料の側壁は前記界面と実質的に位置合わせされている、請求項１又は２に記載のＩＣ構造。
【請求項6】
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、請求項５に記載のＩＣ構造。
【請求項7】
前記ゲートスペーサの前記側壁は、前記ライナ材料の前記側壁と接触している、請求項６に記載のＩＣ構造。
【請求項8】
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、請求項１又は２に記載のＩＣ構造。
【請求項9】
前記第１の導電性材料及び前記領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、請求項１又は２に記載のＩＣ構造。
【請求項10】
前記界面材料の厚さは少なくとも約５ナノメートルである、請求項９に記載のＩＣ構造。
【請求項11】
集積回路（ＩＣ）構造であって、
ソース又はドレイン（Ｓ／Ｄ）領域及びゲート電極材料を有するトランジスタ；
前記Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、ここで、前記Ｓ／Ｄコンタクトは第１の導電性材料を有する；及び
前記ゲート電極材料と電気接触しているゲートコンタクト、ここで、前記ゲートコンタクトは第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は前記第１の導電性材料の部分と電気接触しており、前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、ＩＣ構造。
ソース又はドレイン（Ｓ／Ｄ）領域及びゲート電極材料を有するトランジスタ；
前記Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、ここで、前記Ｓ／Ｄコンタクトは第１の導電性材料を有する；及び
前記ゲート電極材料と電気接触しているゲートコンタクト、ここで、前記ゲートコンタクトは第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は前記第１の導電性材料の部分と電気接触しており、前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、ＩＣ構造。
【請求項12】
前記第１の導電性材料は、前記第２の導電性材料とは異なる、請求項１１に記載のＩＣ構造。
【請求項13】
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、請求項１１又は１２に記載のＩＣ構造。
【請求項14】
前記ゲート電極材料及び前記第１の導電性材料の間にゲートスペーサを更に備える、請求項１１又は１２に記載のＩＣ構造。
【請求項15】
前記第２の導電性材料の第１の部分は、前記ゲート電極材料の上方にあり、これと電気接触しており、かつ、前記第２の導電性材料の第２の部分は、前記ゲートスペーサの上方にある、請求項１４に記載のＩＣ構造。
【請求項16】
前記第１の導電性材料の前記部分及び前記第２の導電性材料の前記部分の間に粒子境界を更に備える、請求項１１又は１２に記載のＩＣ構造。
【請求項17】
前記第１の導電性材料及び前記Ｓ／Ｄ領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、請求項１１又は１２に記載のＩＣ構造。
【請求項18】
前記界面材料の厚さは少なくとも約５ナノメートルである、請求項１７に記載のＩＣ構造。
【請求項19】
ゲート電極材料、及び、ドープされた半導体材料を含む領域、を有するトランジスタを設ける段階、ここで、前記領域は前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第１の導電性材料を有する；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第２の導電性材料を有する；及び
前記ゲート電極材料に結合されたゲート構造を設ける段階、ここで、前記ゲート構造は第２の導電性材料を有する
を備え、前記ゲート構造は前記コンタクト構造を設けた後に設けられる、集積回路（ＩＣ）構造を製造する方法。
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第１の導電性材料を有する；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第２の導電性材料を有する；及び
前記ゲート電極材料に結合されたゲート構造を設ける段階、ここで、前記ゲート構造は第２の導電性材料を有する
を備え、前記ゲート構造は前記コンタクト構造を設けた後に設けられる、集積回路（ＩＣ）構造を製造する方法。
【請求項20】
前記第２の導電性材料の部分は前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
組み込みメモリは、最新のシステムオンチップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ：ＳｏＣ）技術の性能にとって重要である。スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）は、組み込みメモリとして実装され得る一例であり、コンピューティングロジックの生産に使用される製造プロセス、例えば、フロントエンドオブライン（ｆｒｏｎｔ－ｅｎｄ ｏｆ ｌｉｎｅ：ＦＥＯＬ）プロセスとのその互換性に起因して、最新のＳｏＣにとって特に好適である。幾つかの展開シナリオにおいて、ＳＲＡＭは、他のタイプのメモリ、例えば、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）に対する優位性を有し得る。
【図面の簡単な説明】
【0002】
実施形態は、添付図面と併せて以下の発明を実施するための形態によって容易に理解されるであろう。この説明を容易にするために、同様の構成要素には、同様の参照番号を指定するものとする。実施形態は、添付図面の複数の図において、限定としてではなく例として示される。
【0003】
【図1】本開示の幾つかの実施形態による、例示的なナノリボン電界効果トランジスタ（ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の斜視図を提供する。
【0004】
【図2】本開示の幾つかの実施形態による、例示的なＳＲＡＭセルの電気回路図を提供する。
【0005】
【図3】幾つかの実施形態による、例示的なＳＲＡＭ製造方法のフロー図である。
【0006】
【0007】
【図5】本明細書で開示される実施形態のうちのいずれかによる、本明細書で開示されるＩＣ構造のうちのいずれかを含み得るウェハ及びダイの上面図である。
【0008】
【図6】本明細書で開示される実施形態のうちのいずれかによる、本明細書で開示されるＩＣ構造のうちのいずれかを含み得るＩＣデバイスの側面断面図である。
【0009】
【図7】様々な実施形態による、本明細書で開示されるＩＣ構造のうちのいずれかを含み得るＩＣパッケージの側面断面図である。
【0010】
【図8】本明細書で開示される実施形態のうちのいずれかによる、本明細書で開示されるＩＣ構造のうちのいずれかを含み得るＩＣデバイスアセンブリの側面断面図である。
【0011】
【図9】本明細書で開示される実施形態のうちのいずれかによる、本明細書で開示されるＩＣ構造のうちのいずれかを含み得る例示的な電気デバイスのブロック図である。
【発明を実施するための形態】
【0012】
本明細書では、ＳＲＡＭ製造方法、及び、関連付けられるトランジスタ配置、ＩＣ構造、及びデバイスが開示される。
本開示のシステム、方法及びデバイスは、各々が複数の革新的な態様を有するが、そのいずれも、単独では、本明細書で開示される全ての望ましい属性を担うものではない。本明細書で説明される主題の１つ又は複数の実装形態の詳細は、以下の説明及び添付図面において記載される。
本開示のシステム、方法及びデバイスは、各々が複数の革新的な態様を有するが、そのいずれも、単独では、本明細書で開示される全ての望ましい属性を担うものではない。本明細書で説明される主題の１つ又は複数の実装形態の詳細は、以下の説明及び添付図面において記載される。
【0013】
本明細書で提案されるＳＲＡＭ製造方法を示す目的において、ＳＲＡＭ製造中に生じ得る現象を最初に理解することが有用であり得る。以下の基本的情報は、本開示が適切に説明され得る上での基礎とみなされ得る。そのような情報は、説明の目的のみで提供され、従って、本開示の広い範囲及びその潜在的応用をいかなる方式でも限定するものと解釈されるべきでない。
【0014】
過去数十年間にわたり、ＩＣ構造におけるフィーチャの微細化は、成長し続ける半導体産業の背後にある原動力となっている。ますます微細なフィーチャへと微細化することで、半導体チップの限られた面積上での機能ユニットの密度増大が可能となる。
例えば、トランジスタサイズを縮小することにより、数が増大したメモリ又はロジックデバイスをチップ上に組み込むことが可能となり、容量が増加した製品の製造に貢献する。しかしながら、増加し続ける容量の推進に、問題が無いわけではない。ＩＣ構造のあらゆる部分を最適化する必要性が、ますます重要になっている。ＳＲＡＭの入念な設計は、そのような最適化に役立ち得る。
例えば、トランジスタサイズを縮小することにより、数が増大したメモリ又はロジックデバイスをチップ上に組み込むことが可能となり、容量が増加した製品の製造に貢献する。しかしながら、増加し続ける容量の推進に、問題が無いわけではない。ＩＣ構造のあらゆる部分を最適化する必要性が、ますます重要になっている。ＳＲＡＭの入念な設計は、そのような最適化に役立ち得る。
【0015】
ＳＲＡＭセルは、当該セルのビット値又はメモリ状態（例えば、ロジック「１」又は「０」）を記憶するための複数のトランジスタ、及び、当該セルへのアクセス（例えば、セルに情報を書き込むためのアクセス、又はセルから情報を読み出すためのアクセス）を制御するための１つ又は複数のアクセストランジスタ、を含む。例示的なＳＲＡＭセルは、６つのトランジスタ（ｓｉｘ ｔｒａｎｓｉｓｔｏｒ：６Ｔ）で構成され得、従って、「６Ｔ ＳＲＡＭセル」と称され得、ここで、４つのトランジスタはビット値を記憶するために使用され、２つのトランジスタはアクセストランジスタであり、ビットライン（ｂｉｔｌｉｎｅ：ＢＬ）及びワードライン（ｗｏｒｄｌｉｎｅ：ＷＬ）に結合される。そのようなＳＲＡＭセルにおいて、トランジスタのうちの４つは第１型のトランジスタであり、トランジスタのうちの２つは第２型であり、ここで、トランジスタの型は、トランジスタ内の多数キャリアの観点において定義される：Ｎ型トランジスタ（例えば、Ｎ型金属酸化膜半導体（Ｎ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＮＭＯＳ）トランジスタ）は多数キャリアとして電子を有し、Ｐ型トランジスタ（例えば、Ｐ型金属酸化膜半導体（Ｐ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＰＭＯＳ）トランジスタ）は多数キャリアとして正孔を有する。従って、６Ｔ ＳＲＡＭセルの幾つかの実施形態において、トランジスタのうちの４つはＮ型トランジスタであり得、一方、当該トランジスタのうちの２つはＰ型トランジスタであり、６Ｔ ＳＲＡＭセルの他の実施形態において、トランジスタのうちの４つはＰ型トランジスタであり得、一方、当該トランジスタのうちの２つはＮ型トランジスタである。ＳＲＡＭセルの他の例は、追加のトランジスタを含み得、例えば、ＳＲＡＭセルは８つのトランジスタを含み得るが、そのようなＳＲＡＭセルは、６Ｔ ＳＲＡＭセルの６つのトランジスタをも含むことになる。
【0016】
６つ又はそれより多くのトランジスタを有するＳＲＡＭセルにおいて、幾つかのトランジスタのゲートコンタクトは、他のトランジスタのソース又はドレイン（ｓｏｕｒｃｅ ｏｒ ｄｒａｉｎ：Ｓ／Ｄ）コンタクトと意図的に短絡（すなわち、直接電気的に接続）される。ＳＲＡＭデバイス性能は、そのような意図的な短絡の品質に高度に依存している。特に、Ｓ／Ｄコンタクトに短絡されるゲートコンタクトのエッチング深さ、限界寸法、及び均一性を制御することは、トランジスタ性能にとって重要である。例えば、Ｓ／Ｄコンタクトに短絡されるゲートコンタクトが、十分に深く、完全に接地されて、適切な無抵抗ゲートコンタクトを有することが重要である。しかしながら、同時に、Ｓ／Ｄ領域及びＳ／Ｄコンタクトの間の界面で形成されたチタンシリサイドを損傷しないために、ゲートコンタクトが深過ぎないことが重要であり、ＳＲＡＭ製造中のプロセスマージンに厳格な要件が課される。
【0017】
本明細書で提案されるＳＲＡＭ製造方法は、上記で説明された１つ又は複数の課題を改善する上で役立つ可能性があり、例えば、信頼性の高いゲート及びＳ／Ｄコンタクトを作成しつつ、隣接構造へのゲートコンタクト短絡のためのプロセスマージンを拡大する上で役立ち得る。本明細書で開示される方法は、Ｓ／Ｄコンタクトのメタライゼーションを実行した後にゲートコンタクトパターニングを実装するものであり、これは、Ｓ／Ｄコンタクトメタライゼーションの前にゲートコンタクトパターニングが実行される従来のＳＲＡＭ製造方法とは際立って対照的である。本開示の実施形態は、Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより、Ｓ／Ｄ領域及びＳ／Ｄコンタクトの間の界面で形成されたチタンシリサイドを保護し、これらの界面におけるチタンシリサイドの損傷を低減又は除去する上で役立ち得るとの認識に基づいている。ゲートコンタクトパターニングがＳ／Ｄコンタクトメタライゼーション後に実行される場合、チタンシリサイドはＳ／Ｄコンタクトの材料によって覆われることができ、これにより、より良好なゲートコンタクト深さのプロセスマージンが提供され、ひいてはＳＲＡＭの歩留まりが改善する。
【0018】
ゲートコンタクトパターニングがＳ／Ｄコンタクトメタライゼーション後に実行されるＳＲＡＭ製造方法を実装することで、最終的なＩＣ構造における本方法の使用に特性的な複数の特徴がもたらされ得る。例えば、一態様において、Ｓ／Ｄコンタクトメタライゼーション後のゲートコンタクトパターニングを用いて製造される例示的なＩＣ構造は、Ｓ／Ｄ領域及びゲート電極材料を有するトランジスタ、当該Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、及び、当該ゲート電極材料と電気接触しているゲートコンタクト、を備える。Ｓ／Ｄコンタクトは、第１の導電性材料を有し、ゲートコンタクトは、第２の導電性材料を有し、第２の導電性材料の部分は第１の導電性材料の部分と電気接触しており、第１の導電性材料の部分における平均粒径又は配向は、第２の導電性材料の部分における平均粒径又は配向とは異なる。
【0019】
本明細書で説明されるＩＣ構造、特に、Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより製造されたＳＲＡＭを有するＩＣ構造は、ＩＣに関連付けられた１つ又は複数のコンポーネントにおいて、又は／及び様々なそのようなコンポーネント間で、実装され得る。様々な実施形態において、ＩＣに関連付けられたコンポーネントは、例えば、トランジスタ、ダイオード、電源、抵抗器、コンデンサ、インダクタ、センサ、送受信機、受信機、アンテナ等を含む。ＩＣに関連付けられたコンポーネントは、ＩＣに搭載されたもの、又は、ＩＣに接続されたものを含み得る。ＩＣは、アナログ又はデジタルのいずれかであり得、ＩＣに関連付けられたコンポーネントに応じて、マイクロプロセッサ、オプトエレクトロニクス、ロジックブロック、オーディオ増幅器等のような多数の用途において使用され得る。幾つかの実施形態において、本明細書で説明されるＩＣ構造は、高周波ＩＣ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ＩＣ：ＲＦＩＣ）に含まれ得、これは、例えば、基地局（ｂａｓｅ ｓｔａｔｉｏｎｓ：ＢＳ）又はユーザ機器（ｕｓｅｒ ｅｑｕｉｐｍｅｎｔ：ＵＥ）内の電気通信において使用されるような、例えば、ＲＦ受信機、ＲＦ送信機、又はＲＦ送受信機のＩＣに関連付けられた任意のコンポーネントに含まれ得る。そのようなコンポーネントは、電力増幅器、低ノイズ増幅器、ＲＦフィルタ（ＲＦフィルタのアレイ又はＲＦフィルタバンクを含む）、スイッチ、アップコンバータ、ダウンコンバータ、及びデュプレクサを含み得るが、これらに限定されない。幾つかの実施形態において、本明細書で説明されるＩＣ構造は、メモリデバイス又は回路に含まれ得る。幾つかの実施形態において、本明細書で説明されるＩＣ構造は、コンピュータ内で１つ又は複数の関連機能を実行するためのチップセットの一部として採用され得る。
【0020】
説明の目的で、例示的な実装形態の徹底的な理解を提供するために、特定の数、材料及び構成が記載される。しかしながら、本開示が具体的な詳細を伴わずに実践され得ること、又は／及び、本開示が、説明された態様の一部のみで実践され得ることが当業者には明らかである。他の事例では、周知の複数の特徴は、複数の例示的な実装形態を不明瞭にしないようにするべく、省略され、又は簡略化されている。「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」、「近い（ｃｌｏｓｅ）」、「およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、「ほぼ（ｎｅａｒ）」、及び「約（ａｂｏｕｔ）」という用語は、概して、本明細書で説明される、又は、当技術分野において既知の特定の値の文脈に基づいて、目標値の＋／－１０％以内、例えば、目標値の＋／－５％以内であることを指す。同様に、様々な要素の配向を示す用語、例えば、「同一平面」、「垂直」、「直交」、「平行」、又は、要素間の任意の他の角度は、概して、本明細書で説明される、又は、当技術分野において既知の特定の値の文脈に基づいて、目標値の＋／－１０％以内、例えば、目標値の＋／－５％以内であることを指す。
【0021】
以下の説明において、本明細書の一部を形成する添付図面への参照がなされ、その中で、実践され得る実施形態が例示によって示される。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、かつ、構造的又は論理的な変更がなされてよいことが理解されるべきである。従って、以下の詳細な説明は、限定する意味で解釈されるべきではない。便宜上、異なる文字で指定される図面の集合、例えば、図４Ａ～図４Ｆが存在する場合、そのような集合体は、本明細書において、文字を伴うことなく、例えば「図４」として参照され得る。
【0022】
図面において、本明細書で説明される様々なデバイス及びアセンブリの例示的な構造の幾つかの概略図は、正確な直角及び直線で示され得るが、これは単に例示を容易にするためであり、これらのアセンブリの実施形態は、半導体デバイスアセンブリを製造するために使用される製造プロセスによって指示される通り、かつ、場合によっては不可避的にそれに起因して、湾曲し、丸みを帯び、又はそうでなければ不規則な形状であり得る。従って、そのような概略図は、実際のプロセスの限界を反映しないことがあり得、当該限界により、例えば、走査電子顕微鏡（ＳＥＭ）画像、又は、透過電子顕微鏡（ＴＥＭ）画像を使用して、本明細書で説明される構造のいずれかが検証されるときに、フィーチャをそれほど「理想的」に見えないようにさせ得ることが理解されるべきである。実際の構造のそのような画像において、起こり得る加工欠陥は、可視である可能性もあり、加工不良は、例えば、材料の完全にまっすぐでない縁端部、先細り状のビア又は他の開口部、角部の意図しない丸まり又は異なる材料層の厚みのばらつき、時折発生する結晶領域内でのらせん転位、刃状転位、又は組み合わせの転位、及び／又は時折発生する単一原子又は原子のクラスタの転位欠陥である。ここに列挙されないが、デバイス製造の分野内で一般的な他の欠陥があり得る。例えば、光学顕微鏡法、ＴＥＭ、又はＳＥＭを使用して回路を再構築するための、デバイスの一部のレイアウト及びマスクデータの検査、及びリバースエンジニアリング、及び／又は、例えば、物理的故障解析（Ｐｈｙｓｉｃａｌ Ｆａｉｌｕｒｅ Ａｎａｌｙｓｉｓ：ＰＦＡ）を使用して、本明細書で説明される様々なデバイス要素の形状及び位置を検出するためのデバイスの断面の検査は、本明細書で説明されるようにＳ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより製造されたＳＲＡＭの存在の判定を可能にする。
【0023】
例示的な実装形態の様々な態様が、自らの研究の内容を他の当業者に伝えるために当業者によって一般的に採用される用語を使用して説明される。例えば、「酸化物」、「炭化物」、「窒化物」、「シリサイド」等の用語は、それぞれ酸素、炭素、窒素、ケイ素等を含む化合物を指し；「ｈｉｇｈ－ｋ誘電体」という用語は、酸化ケイ素に比べてより高い誘電率を有する材料を指し；「ｌｏｗ－ｋ誘電体」という用語は、酸化ケイ素に比べてより低い誘電率を有する材料を指す。本明細書で化学式を用いて又は化合物として参照される材料は、当該化学式又は化合物の元素を含む全ての材料を包含し、例えば、ＴｉＳｉ又はチタンシリサイドはチタン及びケイ素を含む任意の材料を指し得、ＷＮ又は窒化タングステンはタングステン及び窒素を含む任意の材料を指し得る、等である。別段の指定がない限り、「絶縁する」という用語は、「電気的に絶縁する」ことを意味し、「伝導する」という用語は、「電気的に伝導する」ことを意味する。更に、「接続」という用語は、いかなる中間デバイスも伴うことなく接続されているものの間の直接の電気的又は磁気的接続を説明するために使用され得、一方、「結合」という用語は、接続されているものの間の直接の電気的又は磁気的接続のいずれか、又は、１つ又は複数の受動又は能動中間デバイスを通じた間接接続を説明するために使用され得る。第２のコンポーネントに電気的に結合されていると説明される第１のコンポーネントは、第１のコンポーネントが第２のコンポーネントと導電性接触している（すなわち、第１及び第２のコンポーネントの間で電気信号／電力をルーティングするための導電性経路が設けられている）ことを意味する。
【0024】
様々な動作が、特許請求の範囲に記載の主題を理解する際に最も有用な様式において、複数の別個の作用又は動作として順番に説明され得る。しかしながら、説明の順序は、これらの動作が必ずしも順序に依存するものであることを示唆するものとして解釈されるべきではない。これらの動作は、提示の順序で実行されない場合がある。説明される動作は、説明された実施形態とは異なる順序で実行され得る。様々な追加の動作が実行されてよく、及び／又は、説明される動作は、追加の実施形態において省略されてよい。
【0025】
本開示の目的において、「Ａ及び／又はＢ」という文言は、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。本開示の目的において、「Ａ、Ｂ及び／又はＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。「間」という用語は、測定範囲を参照して使用されるとき、測定範囲の終端を含む。
【0026】
説明は、「実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態において（ｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」という文言を使用するが、これらはそれぞれ、同じ又は異なる実施形態のうちの１つ又は複数を指してよい。本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、及び「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本開示は、「上方」、「下方」、「上」、「底」及び「側」などの視点に基づく説明を使用し得るが、そのような説明は、論述を容易にするために使用されており、開示された実施形態の適用を制限することを意図するものではない。添付図面は、必ずしも縮尺通りに描画されるものではない。別段の指定がない限り、共通の物体を説明するために序数形容詞「第１」、「第２」及び「第３」等を使用することは、同様の物体の異なるインスタンスが参照されていることを示しているに過ぎず、そのように説明される物体が、時間的、空間的、序列、又は任意の他の様式のいずれかで所与の順序でなければならないと示唆することを意図するものではない。一部の材料は単数形で説明され得るが、そのような材料は複数の材料を含み得、例えば、半導体材料は、２つ又はそれより多くの異なる半導体材料を含み得る。
【0027】
Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行する段階を備えるＳＲＡＭ製造方法は、任意の非平面又は平面アーキテクチャなど、任意のアーキテクチャのトランジスタで遂行され得る。ダブルゲートトランジスタ、トライゲートトランジスタ、ＦｉｎＦＥＴ、及びナノワイヤ／ナノリボン／ナノシートトランジスタなどの非平面トランジスタは、非平面アーキテクチャを有するトランジスタを指す。トランジスタチャネルが閉じ込め表面を１つのみ有する平面アーキテクチャと比較して、非平面アーキテクチャは、トランジスタチャネルが１つよりも多くの閉じ込め表面を有する任意のタイプのアーキテクチャである。閉じ込め表面とは、ゲート電界によって閉じ込められるチャネル表面の特定の配向を指す。非平面トランジスタは、単一ゲートトランジスタなどの平面アーキテクチャを有するトランジスタと比較して、性能を潜在的に改善し得る。
【0028】
ナノリボントランジスタは、チャネル材料の４つの側面全ての上でゲートを形成する可能性に起因して、相補型金属－酸化膜－半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）技術ノードの継続的な微細化のために特に有利であり得る（故に、そのようなトランジスタは、場合によっては「ゲートオールアラウンド」トランジスタと称される）。従って、本明細書で示される一部のＩＣ構造は、例としてナノリボントランジスタを示すが（例えば、図１及び図４Ａ～図４Ｆにおいて示されるＩＣ構造）、本明細書で説明されるＳＲＡＭ製造方法は、そのようなトランジスタに限定されない。
【0029】
本明細書で使用される場合、「ナノリボン」という用語は、そのような構造がその上に構築される支持構造（例えば、基板、ダイ、チップ、又はウェハ）と平行な長手方向軸を有する半導体材料の細長構造を指す。通常、そのような構造の長さ（すなわち、本図面においては図１に示される例示的なｘ－ｙ－ｚ座標系１０５のｙ軸に沿うものとして示される、長手方向軸に沿って測定される寸法）は、幅（すなわち、座標系１０５のｘ軸に沿って測定される寸法）及び厚さ／高さ（すなわち、座標系１０５のｚ軸に沿って測定される寸法）の各々に比べてより大きい。幾つかの設定において、「ナノリボン」又は「ナノシート」という用語は、長方形の横断断面（すなわち、構造の長手方向軸と垂直な平面における断面）を有する細長半導体構造を説明するために使用されており、一方、「ナノワイヤ」という用語は、同様の、但し円形横断断面を有する細長構造を説明するために使用されている。本開示において、「ナノリボン」という用語は、全てのそのようなナノワイヤ、ナノリボン、及びナノシート、並びに、支持構造と平行な長手方向軸を有し、任意のジオメトリの横断断面（例えば、楕円形、又は丸みを帯びた角部を有する多角形の形状における横断断面）を有する細長半導体構造、を指すために使用される。次に、トランジスタのチャネルがナノリボンの部分、すなわち、トランジスタのゲートスタックがその周辺を取り囲み得る部分である場合、当該トランジスタは「ナノリボントランジスタ」として説明され得る。トランジスタのチャネルを形成するナノリボンの部分における半導体材料は「チャネル材料」と称され得、トランジスタのソース領域及びドレイン領域が当該チャネル材料の両側上に設けられる。
【0030】
図１は、本開示の幾つかの実施形態による、ナノリボントランジスタ１１０を有する例示的なＩＣ構造１００の斜視図を提供する。図１において示されるように、ＩＣ構造１００は、支持体１０２と実質的に平行に延在するナノリボン１０４として形成された半導体材料を含む。トランジスタ１１０は、ゲートスタック１０６に「チャネル部分」と称されるナノリボンの少なくとも部分を取り囲ませることにより、及び、図１において第１のＳ／Ｄ領域１１４－１及び第２のＳ／Ｄ領域１１４－２として示されるソース領域及びドレイン領域をゲートスタック１０６の両側上に有することにより、ナノリボン１０４をベースに形成され得る。Ｓ／Ｄ領域１１４のうちの一方はソース領域であり、他方はドレイン領域である。しかしながら、ＦＥＴの分野においては一般的であるように、ソース及びドレインの呼称は多くの場合交換可能であるため、本明細書において、それらは単に、第１のＳ／Ｄ領域１１４－１及び第２のＳ／Ｄ領域１１４－２と称される。
【0031】
本開示の実装形態は、基板、ダイ、ウェハ、又はチップなどの任意の好適な支持体１０２の上で形成又は遂行され得る。支持体１０２は、例えば、以下で論述される、図５のウェハ１５００であり得、かつ、ダイ、例えば、以下で論述される図５の個片化ダイ１５０２であり得る、又はこれに含まれ得る。支持体１０２は、例えばＮ型又はＰ型材料系を含む半導体材料系で構成される半導体基板であり得る。一実装形態において、半導体基板は、バルクシリコン又はシリコンオンインシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基礎構造を用いて形成される結晶基板であり得る。他の実装形態において、半導体基板は、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化アルミニウム、ヒ化インジウムアルミニウム、アンチモン化アルミニウムインジウム、ヒ化インジウムガリウム、窒化ガリウム、窒化インジウムガリウム、窒化アルミニウムインジウム、又はアンチモン化ガリウム、又は、ＩＩＩ－Ｖ族材料（すなわち、元素の周期系のＩＩＩ族及びＶ族からの材料）、ＩＩ－ＶＩ族（すなわち、元素の周期系のＩＩ族及びＶＩ族からの材料）、又は、ＩＶ族材料（すなわち、元素の周期系のＩＶ族からの材料）の他の組み合わせを含むが、これらに限定されない代替材料を用いて形成され得、これらは、シリコンと組み合わされる場合又は組み合わされない場合がある。幾つかの実施形態において、基板は非結晶性であり得る。幾つかの実施形態において、支持体１０２は、印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ：ＰＣＢ）基板、パッケージ基板、インタポーザ、ウェハ、又はダイであり得る。支持体１０２が形成され得る幾つかの材料の例がここで説明されているが、本明細書で説明されるようにＳ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより製造されたＳＲＡＭを有するＩＣ構造がその上に構築され得る基板として機能し得る任意の材料は、本開示の趣旨及び範囲内に含まれる。図１においては１つのナノリボン１０４のみが示されているが、ＩＣ構造１００は、例えば、ＩＣ構造１００の例であり得るＩＣ構造を示す図４Ａ～図４Ｆにおいて示されるように、複数のナノリボン１０４が互いの上に積み重ねられた、そのようなナノリボンのスタックを含み得る。幾つかの実施形態において、ナノリボントランジスタの分野において既知であるように、スタックの最下位のナノリボン１０４の直下にある支持体１０２の部分は、ベースから離れるように延在するサブフィンのような形状であり得る。
【0032】
ナノリボン１０４は、例えばナノワイヤ又はナノリボンの形態を取り得る。幾つかの実施形態において、ナノリボン１０４の横断断面の面積（すなわち、ナノリボン１０４の長手方向軸１２０と垂直な、座標系１０５のｘ－ｚ平面における面積）は、その中の全ての値及び範囲を含めて、約２５～１００００平方ナノメートルの間（例えば、約２５～１０００平方ナノメートルの間、又は、約２５～５００平方ナノメートルの間）であり得る。幾つかの実施形態において、ナノリボン１０４の幅（すなわち、支持体１０２と平行な平面内で、かつ、ナノリボン１０４の長手方向軸１２０と垂直な方向において、例えば座標系１０５のｙ軸に沿って測定される寸法）は、その中の全ての値及び範囲を含めて、ナノリボン１０４の高さ（すなわち、支持体１０２と垂直な平面内で、例えば座標系１０５のｚ軸に沿って測定される寸法）に比べて少なくとも約３倍大きい場合があり、例えば、少なくとも約４倍大きい、又は少なくとも約５倍大きい。図１において示されるナノリボン１０４は、長方形断面を有するものとして示されているが、ナノリボン１０４は代わりに、角部が丸みを帯びた断面、又は、そうでなければ不規則な形状の断面を有し得、ゲートスタック１０６はナノリボン１０４の形状に適合し得る。ナノリボンの「面」という用語は、（ナノリボン１０４の長手方向軸１２０と実質的に垂直な平面において測定された場合に）それと垂直な側面に比べてより大きいナノリボン１０４の側面を指す場合があり、後者の側面は、ナノリボンの「側壁」と称される。
【0033】
様々な実施形態において、ナノリボン１０４の半導体材料は、例えばＮ型又はＰ型材料系を含む半導体材料系で構成され得る。幾つかの実施形態において、ナノリボン１０４は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウム、又は酸化タングステンなどの高移動度酸化物半導体材料を含み得る。幾つかの実施形態において、ナノリボン１０４は、半導体材料の組み合わせを含み得る。幾つかの実施形態において、ナノリボン１０４は、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）などの単結晶半導体を含み得る。幾つかの実施形態において、ナノリボン１０４は、周期表のＩＩＩ族からの少なくとも１つの元素（例えば、Ａｌ、Ｇａ、Ｉｎ）の第１の副格子、及び、周期表のＶ族の少なくとも１つの元素（例えば、Ｐ、Ａｓ、Ｓｂ）の第２の副格子を有する化合物半導体を含み得る。
【0034】
幾つかの例示的なＮ型トランジスタの実施形態について（すなわち、トランジスタ１１０がＮＭＯＳトランジスタである実施形態について）、ナノリボン１０４のチャネル材料は、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂ、及びＩｎＡｓなどの、但しこれらに限定されない、相対的に高い電子移動度を有するＩＩＩ－Ｖ族材料を含み得る。幾つかのそのような実施形態について、ナノリボン１０４のチャネル材料は、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＡｓＰ又はＩｎＰＳｂなどの三元ＩＩＩ－Ｖ合金であり得る。幾つかのＩｎｘＧａ１－ｘ、Ａｓ ｆｉｎ実施形態について、Ｉｎ含有量（ｘ）は０．６～０．９の間であり得、有利なことに少なくとも０．７であり得る（例えば、Ｉｎ０．７Ｇａ０．３Ａｓ）。幾つかの例示的なＰ型トランジスタの実施形態について（すなわち、トランジスタ１１０がＰＭＯＳトランジスタである実施形態について）、ナノリボン１０４のチャネル材料は、有利なことに、Ｇｅ又はＧｅリッチＳｉＧｅ合金などの、但しこれらに限定されない、高い正孔移動度を有するＩＶ族材料であり得る。幾つかの例示的な実施形態について、ナノリボン１０４のチャネル材料は、０．６～０．９の間のＧｅ含有量を有し得、有利なことに、少なくとも０．７であり得る。
【0035】
幾つかの実施形態において、ナノリボン１０４のチャネル材料は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、酸化ガリウム、酸窒化チタン、酸化ルテニウム、又は酸化タングステンなどの高移動度酸化物半導体材料などの薄膜材料であり得る。概して、ナノリボンにおいて形成されたトランジスタが薄膜トランジスタ（ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）である場合、ナノリボン１０４のチャネル材料は、酸化スズ、酸化コバルト、酸化銅、酸化アンチモン、酸化ルテニウム、酸化タングステン、酸化亜鉛、酸化ガリウム、酸化チタン、酸化インジウム、酸窒化チタン、酸化インジウムスズ、酸化亜鉛インジウム、酸化ニッケル、酸化ニオブ、過酸化銅、ＩＧＺＯ、テルル化インジウム、モリブデナイト、モリブデンジセレニド、タングステンジセレニド、タングステンジスルフィド、Ｎ型又はＰ型アモルファス又は多結晶シリコン、ゲルマニウム、ヒ化インジウムガリウム、シリコンゲルマニウム、窒化ガリウム、窒化アルミニウムガリウム、亜リン酸インジウム、及び黒リンのうちの１つ又は複数を含み得、その各々は、場合により、ガリウム、インジウム、アルミニウム、フッ素、ホウ素、リン、ヒ素、窒素、タンタル、タングステン、及びマグネシウム等のうちの１つ又は複数でドープされ得る。幾つかの実施形態において、ナノリボン１０４のチャネル材料は、その中の全ての値及び範囲を含めて、約５～７５ナノメートルの間の厚さを有し得る。幾つかの実施形態において、薄膜チャネル材料は相対的に低温で成膜され得、これにより、バックエンド製造に課されるサーマルバジェット内でチャネル材料を成膜し、他のコンポーネント、例えばロジックデバイスなどのフロントエンドコンポーネントを損傷するのを回避することが可能となる。
【0036】
ゲート電極材料１０８、及び任意選択的にゲート絶縁体材料１１２を含むゲートスタック１０６は、図１に示されているように、ナノリボン１０４の部分の周囲を完全に又はほぼ完全に取り囲み得、トランジスタ１１０のチャネル材料の活性領域（チャネル領域）は、ゲートスタック１０６によって取り囲まれたナノリボン１０４の部分に対応する。図１において示されるように、ゲート絶縁体材料１１２は、ナノリボン１０４の横断部分の周囲を取り囲み得、ゲート電極材料１０８はゲート絶縁体材料１１２の周囲を取り囲み得る。
【0037】
ゲート電極材料１０８は１つ又は複数のゲート電極材料を含み得、ここで、ゲート電極材料の選択は、トランジスタ１１０がＰＭＯＳトランジスタであるか又はＮＭＯＳトランジスタであるかに依存し得る。ＰＭＯＳトランジスタの場合、ゲート電極材料１０８の異なる部分において使用され得るゲート電極材料は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、及び導電性金属酸化物（例えば、酸化ルテニウム）を含み得るが、これらに限定されない。ＮＭＯＳトランジスタの場合、ゲート電極材料１０８の異なる部分において使用され得るゲート電極材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、及びこれらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル及び炭化アルミニウム）を含むが、これらに限定されない。幾つかの実施形態において、ゲート電極材料１０８は、複数のゲート電極材料のスタックを含み得、ここで、当該スタックの０又はそれより多くの材料は仕事関数（ｗｏｒｋｆｕｎｃｔｉｏｎ：ＷＦ）材料であり、当該スタックの少なくとも１つの材料は、充填金属層である。拡散バリア層又は／及び接着層として作用するなどの他の目的において、ゲート電極材料１０８の隣に更なる材料／層が含まれ得る。
【0038】
幾つかの実施形態において、ゲート絶縁体材料１１２は、トランジスタ１１０の部分を囲み得る絶縁体材料を参照して本明細書で論述される材料のうちのいずれかを含む１つ又は複数のｈｉｇｈ－ｋ誘電体を含み得る。幾つかの実施形態において、ゲート絶縁体材料１１２の品質を改善するために、トランジスタ１１０の製造中にゲート絶縁体材料１１２上でアニール処理が遂行され得る。ゲート絶縁体材料１１２は、幾つかの実施形態において、その中の全ての値及び範囲を含めて、約０．５ナノメートル～３ナノメートルの間（例えば、約１～３ナノメートルの間、又は、約１～２ナノメートルの間）であり得る厚さを有し得る。幾つかの実施形態において、ゲートスタック１０６は、図１においては示されていないが、ゲートスペーサによって囲まれ得る。そのようなゲートスペーサは、トランジスタ１１０のゲートスタック１０６及びＳ／Ｄコンタクトの間の分離を提供するように構成され、その幾つかの例が上記で提供されたｌｏｗ－ｋ誘電体材料から作られている場合がある。
【0039】
トランジスタ１１０のＳ／Ｄ領域１１４に目を向けると、幾つかの実施形態において、Ｓ／Ｄ領域は、それぞれのＳ／Ｄコンタクト（図１においては示されていない）とのオーミックコンタクトを有利に形成するために、例えば、約１０２１ｃｍ－３のドーパント濃度で高濃度にドープされ得るが、幾つかの実装形態において、これらの領域はまた、より低いドーパント濃度を有し得、ショットキーコンタクトを形成し得る。正確なドーピングレベルに関係なく、トランジスタのＳ／Ｄ領域は、他の領域に比べてより高いドーパント濃度を有する領域であり、例えば、トランジスタチャネルにおける（すなわち、第１のＳ／Ｄ領域１１４－１及び第２のＳ／Ｄ領域１１４－２の間に延在するチャネル材料における）ドーパント濃度に比べてより高く、従って、「高濃度にドープされる」（ｈｉｇｈｌｙ ｄｏｐｅｄ：ＨＤ）領域と称され得る。本明細書で説明されるように閾値電圧チューニングを実現するためにドープされた場合でも、トランジスタのチャネル部分は、通常、Ｓ／Ｄ領域１１４のそれらに比べて著しくより小さいドーピング濃度を有する半導体材料を含む。
【0040】
トランジスタ１１０のＳ／Ｄ領域１１４は、概して、注入／拡散プロセス又はエッチング／成膜プロセスのいずれかを使用して形成され得る。前者のプロセスにおいて、ホウ素、アルミニウム、アンチモン、リン、又はヒ素などのドーパントがナノリボン１０４にイオン注入され、ソース及びドレイン領域が形成され得る。ドーパントを活性化し、それらをナノリボン１０４へと更に拡散させるアニール処理がイオン注入プロセスに続き得る。後者のプロセスにおいて、ナノリボン１０４の部分が最初にエッチングされ、将来のＳ／Ｄ領域１１４の位置にリセスが形成され得る。次に、エピタキシャル成長プロセスが遂行され、リセスをＳ／Ｄ領域１１４を製造するために使用される材料で充填し得る。幾つかの実装形態において、Ｓ／Ｄ領域１１４は、シリコンゲルマニウム又は炭化ケイ素などのシリコン合金を用いて製造され得る。幾つかの実装形態において、エピタキシャル成長させたシリコン合金は、ホウ素、ヒ素又はリンなどのドーパントでその場でドープされ得る。更なる実施形態において、Ｓ／Ｄ領域１１４は、ゲルマニウム又はＩＩＩ－Ｖ族材料、又は合金などの１つ又は複数の代替的な半導体材料を用いて形成され得る。更なる実施形態において、金属及び／又は金属合金の１つ又は複数の層が、Ｓ／Ｄ領域１１４を形成するために使用され得る。幾つかの実施形態において、第１及び第２のＳ／Ｄ領域１１４の間の距離（すなわち、ナノリボン１０４の長手方向軸１２０に沿って測定される寸法）は、その中の全ての値及び範囲を含めて、約５～４０ナノメートルの間（例えば、約２２～３５ナノメートルの間、又は約２０～３０ナノメートルの間）であり得る。
【0041】
図１において示されるＩＣ構造１００、並びに本開示の他の図において示されるＩＣ構造は、その中のコンポーネントのうちの幾つかの相対的配置を示すことを意図したものであり、ＩＣ構造１００又はその部分は、示されていない他のコンポーネント（例えば、トランジスタ１１０のＳ／Ｄ領域１１４への電気接触、トランジスタ１１０のゲート電極の周囲のスペーサ層などの追加の層等）を含み得る。例えば、図１においては具体的に示されていないが、ソース、ゲート、及びドレイン電極の間の電気的分離を提供するために、トランジスタ１１０の第１のＳ／Ｄ領域１１４－１に結合された第１のＳ／Ｄコンタクト（これは、「第１のＳ／Ｄ電極」とも称され得る）及びゲートスタック１０６の間、並びに、トランジスタ１１０の第２のＳ／Ｄ領域１１４－２に結合された第２のＳ／Ｄコンタクト（これは、「第２のＳ／Ｄ電極」とも称され得る）及びゲートスタック１０６の間に誘電体スペーサが設けられ得る。別の例において、図１においては具体的に示されていないが、トランジスタ１１０の少なくとも部分は、任意の好適な層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）材料などの絶縁体材料で囲まれ得る。幾つかの実施形態において、そのような絶縁体材料は、ハフニウム、ケイ素、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、及び亜鉛などの元素を含むｈｉｇｈ－ｋ誘電体であり得る。この目的のために使用され得るｈｉｇｈ－ｋ材料の例は、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化ケイ素タンタル、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛を含み得るが、これらに限定されない。他の実施形態において、トランジスタ１１０の部分を囲む絶縁体材料は、ｌｏｗ－ｋ誘電体材料であり得る。ｌｏｗ－ｋ誘電体材料の幾つかの例は、二酸化ケイ素、炭素ドープ酸化物、窒化ケイ素、ペルフルオロシクロブタン又はポリテトラフルオロエチレンなどの有機ポリマー、溶融石英ガラス（ＦＳＧ）、及びシルセスキオキサン、シロキサン、又は有機シリケートガラスなどの有機シリケートを含むが、これらに限定されない。
【0042】
図２は、本開示の幾つかの実施形態による、例示的なＳＲＡＭセル２００の電気回路図を提供する。ＳＲＡＭセル２００は、セルのビット値又はメモリ状態（例えば、ロジック「１」又は「０」）を記憶するためのトランジスタＭ１～Ｍ４、及び、セルへのアクセス（例えば、セルに情報を書き込むためのアクセス、又はセル２００から情報を読み出すためのアクセス）を制御するための２つのアクセストランジスタＭ５及びＭ６、を含む。トランジスタＭ１～Ｍ６の各々はナノリボントランジスタ（例えば、図１において示されるようなトランジスタ１１０）であり得、それを説明するために、図２は、トランジスタＭ１～Ｍ６の各々について、第１及び第２のＳ／Ｄ領域１１４－１及び１１４－２、及びゲートスタック１０６にラベル付けしている。しかしながら、ＳＲＡＭセル２００の他の実施形態において、トランジスタＭ１～Ｍ６のうちの１つ又は複数は、図１において示されるものとは異なるジオメトリ／アーキテクチャで実装され得る。図２の説明、及び、図２において説明された結合を参照する後続の図の説明において、要素Ａが要素Ｂに結合されると説明されている場合、「結合される」という用語は、要素Ａが要素Ｂに直接接続される実施形態を包含する。例えば、トランジスタＭ１のゲートスタック１０６がトランジスタＭ２のゲートスタック１０６に結合され得るとの説明は、トランジスタＭ１のゲートスタック１０６がトランジスタＭ２のゲートスタック１０６に直接接続される実施形態を包含する。
【0043】
図２は、幾つかのトランジスタをＮ型トランジスタ（すなわち、トランジスタＭ１、Ｍ３、Ｍ５、及びＭ６）として、及び、他のトランジスタをＰ型トランジスタ（すなわち、トランジスタＭ２及びＭ４）として、そのようなトランジスタについての従来の電気回路図表記を用いて示す。しかしながら、ＳＲＡＭセル２００の他の実施形態において、この表記は逆になり得（すなわち、トランジスタＭ１、Ｍ３、Ｍ５、及びＭ６はＰ型トランジスタであり得、トランジスタＭ２及びＭ４はＮ型トランジスタであり得る）、一方、図２において示される接地電圧２３２及び供給電圧２３４の呼称も逆になり、それらの実施形態の全てが本開示の範囲内である。
【0044】
ＳＲＡＭセル２００内で、各ビットは、それぞれ入力２２２及び出力２２４を有する２つの交差結合されたインバータ２２０を形成する４つのトランジスタ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）上に記憶され得る。第１のインバータ２２０－１は、トランジスタＭ１及びトランジスタＭ２によって形成され得、一方、第２のインバータ２２０－２は、トランジスタＭ３及びトランジスタＭ４によって形成され得る。図２において示されている通り、トランジスタＭ１のゲートスタック１０６は、トランジスタＭ２のゲートスタック１０６に結合され得、これらのゲートスタックの両方が第１のインバータ２２０－１の入力２２２－１に結合され得る。他方、トランジスタＭ１の第１のＳ／Ｄ領域１１４－１は、トランジスタＭ２の第１のＳ／Ｄ領域１１４－１に結合され得、これらの第１のＳ／Ｄ領域１１４－１の両方が第１のインバータ２２０－１の出力２２４－１に結合され得る。同様に、第２のインバータ２２０－２について、トランジスタＭ３のゲートスタック１０６は、トランジスタＭ４のゲートスタック１０６に結合され得、これらのゲートスタックの両方が第２のインバータ２２０－２の入力２２２－２に結合され得、一方、トランジスタＭ３の第１のＳ／Ｄ領域１１４－１は、トランジスタＭ４の第１のＳ／Ｄ領域１１４－１に結合され得、これらの第１のＳ／Ｄ領域１１４－１の両方が第２のインバータ２２０－２の出力２２４－２に結合され得る。図２においても示されている通り、トランジスタＭ１及びＭ３がＮ型トランジスタである場合、及び、図２において示されている通り、トランジスタＭ２及びＭ４がＰ型トランジスタである場合、トランジスタＭ１及びＭ３の第２のＳ／Ｄ領域１１４－２は接地電圧２３２に結合され得、一方、トランジスタＭ２及びＭ４の第２のＳ／Ｄ領域１１４－２は、供給電圧２３４、例えばＶＤＤに結合され得る。図２において示されるＮ型トランジスタがＰ型トランジスタと置換され、逆もまた同様であるＳＲＡＭセル２００の実施形態において、接地電圧２３２及び供給電圧２３４の呼称も逆になり得る。
【0045】
そのような構成における４つのトランジスタＭ１～Ｍ４は、０又は１のビット値を記憶するための安定した記憶セルを形成する。図２において更に示されている通り、２つの追加のアクセストランジスタＭ５及びＭ６は、読み出し及び書き込み動作中にトランジスタＭ１～Ｍ４の記憶セルへのアクセスを制御するように機能し得る。図２において示される通り、アクセストランジスタＭ５の第１のＳ／Ｄ領域１１４－１は、第１のインバータ２２０－１の出力２２４－１に結合され得る。言い換えれば、アクセストランジスタＭ５の第１のＳ／Ｄ領域１１４－１は、トランジスタＭ１の第１のＳ／Ｄ領域１１４－１及びトランジスタＭ２の第１のＳ／Ｄ領域１１４－１の各々に結合され得る。アクセストランジスタＭ５の第２のＳ／Ｄ領域１１４－２は、第１のＢＬ２４０－１に結合され得る。従って、トランジスタＭ１の第１のＳ／Ｄ領域１１４－１及びトランジスタＭ２の第１のＳ／Ｄ領域１１４－１の各々は、（例えば、アクセストランジスタＭ５を介して）第１のＢＬ２４０－１に結合され得る。アクセストランジスタＭ５のゲートスタック１０６は、ＷＬ２５０に結合され得る。図２において更に示される通り、アクセストランジスタＭ６の第１のＳ／Ｄ領域１１４－１は、第２のインバータ２２０－２の出力２２４－２に結合され得る。言い換えれば、アクセストランジスタＭ６の第１のＳ／Ｄ領域１１４－１は、トランジスタＭ３の第１のＳ／Ｄ領域１１４－１及びトランジスタＭ４の第１のＳ／Ｄ領域１１４－１の各々に結合され得る。アクセストランジスタＭ６の第２のＳ／Ｄ領域１１４－２は、第２のＢＬ２４０－２に結合され得る。従って、トランジスタＭ３の第１のＳ／Ｄ領域１１４－１及びトランジスタＭ４の第１のＳ／Ｄ領域１１４－１の各々は、（例えば、アクセストランジスタＭ６を介して）第２のＢＬ２４０－２に結合され得る。アクセストランジスタＭ６のゲートスタック１０６は、ＷＬ２５０に結合され得る。従って、アクセストランジスタＭ５及びＭ６の両方のゲートスタック１０６が、単一の共有ＷＬであるＷＬ２５０に結合され得る。図２においても示される通り、第１のインバータ２２０－１の入力２２２－１は、アクセストランジスタＭ６の第１のＳ／Ｄ領域１１４－１に結合され得、一方、第２のインバータ２２０－２の入力２２２－２は、アクセストランジスタＭ５の第１のＳ／Ｄ領域１１４－１に結合され得る。換言すれば、トランジスタＭ１のゲートスタック１０６及びトランジスタＭ２のゲートスタック１０６の各々は、アクセストランジスタＭ６の第１のＳ／Ｄ領域１１４－１に結合され得、一方、トランジスタＭ３のゲートスタック１０６及びトランジスタＭ４のゲートスタック１０６の各々は、アクセストランジスタＭ５の第１のＳ／Ｄ領域１１４－１に結合され得る。言い換えれば、トランジスタＭ１のゲートスタック１０６及びトランジスタＭ２のゲートスタック１０６の各々は、（例えば、アクセストランジスタＭ６を介して）第２のＢＬ２４０－２に結合され得、一方、トランジスタＭ３のゲートスタック１０６及びトランジスタＭ４のゲートスタック１０６の各々は、（例えば、アクセストランジスタＭ５を介して）第１のＢＬ２４０－１に結合され得る。
【0046】
ＷＬ２５０、及び、第１及び第２のＢＬ２４０は、ＳＲＡＭセル２００を読み出し、これをプログラミングする（すなわち、これに書き込む）ために共に使用され得る。特に、セルへのアクセスは、２つのアクセストランジスタＭ５及びＭ６を制御するＷＬ２５０によって可能になり得、これらは次に、セル２００がＢＬ２４０－１及び２４０－２に接続されるべきかどうかを制御する。ＳＲＡＭセル２００の動作中において、第１のＢＬ２４０－１上の信号は、第２のＢＬ２４０－２上の信号と相補的であり得る。２つのＢＬ２４０は、読み出し及び書き込み動作の両方についてデータを転送するために使用され得る。ＳＲＡＭセル２００の他の実施形態において、２つのＢＬ２４０－１及び２４０－２の代わりに、単一のＢＬ２４０のみが使用され得る（すなわち、ＢＬ２４０－１及びＢＬ２４０－２上の信号は同じであり得る）が、２つのＢＬ２４０など、１つの信号ＢＬ及び１つの反転を有することは、ノイズマージンを改善する上で役立ち得る。
【0047】
読み出しアクセス中に、ＢＬ２４０は、ＳＲＡＭセル２００内のインバータ２２０によってハイ及びローにアクティブに駆動される。これにより、ＤＲＡＭと比較したＳＲＡＭ帯域幅が改善され得る。ＳＲＡＭセル２００の対称構造はまた、差動信号伝達を可能にし、これにより、小さな電圧振幅を検出する際に改善がもたらされ得る。ＳＲＡＭをＤＲＡＭに比べてより高速にすることに寄与し得る、ＤＲＡＭとの別の差異は、市販チップが１度に全てのアドレスビットを受け入れることである。比較すると、汎用ＤＲＡＭでは、それらのサイズ及びコストを低く抑えるために、同じパッケージピンを介して、アドレスが二等分、すなわち上位ビット及びそれに続く下位ビットに多重化され得る。
【0048】
ＷＬ２５０及びＢＬ２４０の各々、並びに、本明細書で説明される様々な端子にこれらの線を結合する中間要素は、合金又は複数の導電性材料のスタックを含み得る任意の好適な導電性材料で形成され得る。幾つかの実施形態において、そのような導電性材料は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、及びアルミニウムなどの金属を有する１つ又は複数の金属又は金属合金を含み得る。幾つかの実施形態において、そのような導電性材料は、１つ又は複数の導電性合金、１つ又は複数の金属の酸化物又は炭化物を含み得る。
【0049】
図３は、幾つかの実施形態による、例示的なＳＲＡＭ製造方法３００のフロー図である。図４Ａ～図４Ｆは、幾つかの実施形態による、図３の方法に従った例示的なＩＣ構造の製造における様々な段階での側面断面図を提供する。図４Ａ～図４Ｆの各々は、図１の軸１２０に沿った座標系１０５のｙ－ｚ平面における所与のＩＣ構造の側面断面図を示す。図４Ａ～図４Ｆの説明において、参照番号を用いて参照される多数の要素は、異なるパターンでこれらの図面内に示されており、参照番号及びパターンの間の対応を示す凡例が、図４Ａ～図４Ｆを含む各図面の頁の下部に提供されている。例えば、凡例は、図４Ａ～図４Ｆが、支持体４０２、ナノリボン４０４、ゲート電極材料４０８、及びゲート絶縁体材料４１２などを示す異なるパターンを使用していることを示す。
【0050】
方法３００の動作は、それぞれ１度ずつ、及び特定の順序で示されるが、当該動作は、任意の好適な順序で実行されてよく、所望に応じて繰り返されてよい。例えば、ＳＲＡＭセルを有する複数のＩＣ構造を実質的に同時に製造するために、１つ又は複数の動作が並行して実行され得る。別の例において、Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより製造されたＳＲＡＭが実装されることになるＩＣデバイスの構造を反映するように、動作が異なる順序において実行され得る。
【0051】
加えて、例示的な製造方法３００は、当技術分野において既知であるような様々な洗浄又は平坦化動作など、図３において具体的に示されていない他の動作を含み得る。例えば、幾つかの実施形態において、支持体４０２、並びに、その上で後に成膜される様々な他の材料の層は、本明細書で説明される方法３００のプロセスのうちのいずれかの前、後、又はその間に、例えば、酸化物、表面結合した有機及び金属汚染物質、並びに地下汚染を除去するために洗浄され得る。幾つかの実施形態において、洗浄は、例えば、（過酸化物などの）化学溶液を用いて、及び／又はオゾンと組み合わされた紫外線（ｕｌｔｒａｖｉｏｌｅｔ：ＵＶ）放射により、及び／又は（例えば、熱酸化を用いて）表面を酸化させ、次に、（例えば、フッ化水素酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ：ＨＦ）を用いて）酸化物を除去することにより、遂行され得る。別の例において、本明細書で説明される中間ＩＣ構造は、本明細書で説明される方法３００のプロセスのうちのいずれかの前、後、又はその間に、例えば、オーバーバーデン又は余剰材料を除去するために平坦化され得る。幾つかの実施形態において、平坦化は、湿式又は乾式平坦化プロセスのいずれかを用いて遂行され得、例えば、平坦化は、研磨面、研磨剤及びスラリーを利用してオーバーバーデンを除去し、表面を平坦化するプロセスとして理解され得る化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）である。
【0052】
方法３００は、解放されたナノリボンのスタックを支持体上に設けること、及び、ゲートスタック、Ｓ／Ｄ領域、及びＳ／Ｄコンタクトのための開口部を形成することを含むプロセス３０２で開始され得る。図４ＡのＩＣ構造４５２は、プロセス３０２の例示的な結果を示す。ＩＣ構造４５２は、支持体４０２、支持体４０２上の解放されたナノリボン４０４のスタック、ゲート電極材料４０８及びゲート絶縁体材料４１２を有するゲートスタック４０６（ゲートスタック４０６は、個々にゲートスタック４０６－１、４０６－２、４０６－３及び４０６－４とラベル付けされる）、及びＳ／Ｄ領域４１４を示す。支持体４０２、ナノリボン４０４、ゲートスタック４０６、ゲート電極材料４０８、ゲート絶縁体材料４１２、及びＳ／Ｄ領域４１４は、それぞれ、上記で説明された図１の支持体１０２、ナノリボン１０４、ゲートスタック１０６、ゲート電極材料１０８、ゲート絶縁体材料１１２、及びＳ／Ｄ領域１１４の例であり得る。
【0053】
図４Ａは、複数のナノリボン４０４が互いの上に積み重ねられ得ることを示す。図４Ａ及び後続の図は、スタック内の４つのナノリボン４０４を示すが、他の実施形態において、ナノリボン４０４のスタックは、任意の他の数の２つ又はそれより多くのナノリボン４０４を含み得る。ナノリボン４０４の異なるスタックの材料組成は、上記で提供された説明に沿って、当該スタックがＮＭＯＳ又はＰＭＯＳトランジスタのいずれを実装することになるかに応じて異なり得る。ナノリボン４０４は、ナノリボン４０４のチャネル部分の周囲に開口部が以前に形成されているという点で「解放」されており、その開口部内に、上記で説明されたようなゲート絶縁体材料４１２及びゲート電極材料４０８が続いて設けられる。図４Ａはまた、ゲートスタック４０６の各々を囲むゲートスペーサ４２２を示す。ゲートスペーサ４２２は、ゲートスタック４０６、及び、ナノリボン４０４のスタックに沿って設けられたトランジスタ１１０の将来のＳ／Ｄコンタクトの間の分離を提供するように構成され得、その幾つかの例が上記で提供されたｌｏｗ－ｋ誘電体材料から作られている場合がある。幾つかの実施形態において、ゲートスペーサ４２２は、それらの誘電率を更に低減するための孔又はエアギャップを含み得る。幾つかの実施形態において、ゲートスペーサ４２２は、シリコン、及び、酸素、炭素又は窒素のうちの１つ又は複数を含み得る。図４Ａは、ゲート電極材料４０８上に設けられ得る絶縁体材料４２４を更に示す。絶縁体材料４２４は、任意の好適な絶縁体材料、例えば、ＩＬＤ材料を参照して説明された１つ又は複数の材料を含み得る。
【0054】
図４Ａは、ナノリボン４０４のスタックを通って延在するＳ／Ｄ領域４１４、並びに、ゲートスタック４０６のゲート電極材料４０８から、及び、支持体４０２から、Ｓ／Ｄ領域４１４を電気的に絶縁／分離するための絶縁体材料４１６を示す。Ｓ／Ｄ領域４１４のそれぞれの側から、ゲートスタック４０６が設けられたナノリボン４０４の間の開口部へと延在する絶縁体材料４１６の部分は、「ディンプル」４１７と称され得る。他の実施形態において、絶縁体材料４１６のディンプル４１７がＳ／Ｄ領域４１４及びゲート電極材料４０８の間の電気的分離を提供する限り、ディンプル４１７の形状は、図４Ａにおいて示されるものとは異なり得る。絶縁体材料４１６は、任意の好適な絶縁体材料、例えば、ＩＬＤ材料を参照して説明された１つ又は複数の材料を含み得る。
【0055】
支持体４０２、ゲートスタック４０６、及びＳ／Ｄ領域４１４上に設けられた、解放されたナノリボン４０４のスタックは、当技術分野において既知の技法のいずれかに従い形成され得る。図４Ａは、Ｓ／Ｄ領域４１４を露出させるべくナノリボン４０４のスタックの上方に設けられた、開口部４２６－１、４２６－２、及び４２６－３と個々にラベル付けされた開口部４２６を更に示す。図２のＳＲＡＭセル２００のようなＳＲＡＭセルを形成するために、どのゲートがどのＳ／Ｄコンタクトに意図的に短絡されるかの説明を助けるべく、ゲートスタック４０６及び開口部４２６は個々にラベル付けされる。特に、ナノリボン４０４が、それらに沿ってＰＭＯＳトランジスタを形成するためのチャネル材料を有する場合、開口部４２６－１において設けられたＳ／Ｄコンタクトに後に短絡されるゲートスタック４０６－１は、（入力２２２－１及び出力２２４－２のノードの結合により）ＳＲＡＭセル２００のトランジスタＭ４の第１のＳ／Ｄ領域１１４－１へのトランジスタＭ２のゲートスタック１０６の結合を実装し得、開口部４２６－２において設けられたＳ／Ｄコンタクトに後に短絡されるゲートスタック４０６－３は、（入力２２２－２のノード及び出力２２４－１の結合により）ＳＲＡＭセル２００のトランジスタＭ２の第１のＳ／Ｄ領域１１４－１へのトランジスタＭ４のゲートスタック１０６の結合を実装し得、又は、逆もまた同様である。他方、ナノリボン４０４が、それらに沿ってＮＭＯＳトランジスタを形成するためのチャネル材料を有する場合、開口部４２６－１において設けられたＳ／Ｄコンタクトに後に短絡されるゲートスタック４０６－１は、（やはり、入力２２２－１及び出力２２４－２のノードの結合により）ＳＲＡＭセル２００のトランジスタＭ３の第１のＳ／Ｄ領域１１４－１へのトランジスタＭ１のゲートスタック１０６の結合を実装し得、開口部４２６－２において設けられたＳ／Ｄコンタクトに後に短絡されるゲートスタック４０６－３は、（やはり、入力２２２－２のノード及び出力２２４－１の結合により）ＳＲＡＭセル２００のトランジスタＭ１の第１のＳ／Ｄ領域１１４－１へのトランジスタＭ３のゲートスタック１０６の結合を実装し得、又は、逆もまた同様である。
【0056】
次に、方法３００は、ＩＣ構造４５２のＳ／Ｄコンタクトのための開口部の側壁及び底部にライナ材料が成膜され、次に、絶縁体材料４２４の下になるように凹まされるプロセス３０４に進み得る。図４ＢのＩＣ構造４５４は、プロセス３０４の例示的な結果を示す。図４Ｂにおいて示されるように、ライナ材料４２８は、開口部４２６の側壁及び底部をライニングし得る。ライナ材料４２８は、Ｓ／Ｄ領域４１４及び将来のＳ／Ｄコンタクトの導電性材料の間のオーミックコンタクトを形成するための任意の好適な材料を含み得る。例えば、幾つかの実施形態において、ライナ材料４２８はチタンを含み得る。ライナ材料４２８は、任意の好適な成膜技法、例えば、原子層成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）などの任意の好適なコンフォーマル成膜技法を用いて成膜され得る。幾つかの実施形態において、ライナ材料４２８の厚さは、その中の全ての値及び範囲を含めて、約１ナノメートル～約８ナノメートルの間、例えば、約１ナノメートル～５ナノメートルの間、又は、約１ナノメートル～３ナノメートルの間であり得る。
【0057】
方法３００はまた、Ｓ／Ｄ領域４１４と接触しているライナ材料４２８の部分（すなわち、開口部４２６の底部の部分）がＳ／Ｄ領域４１４の材料と相互作用し、それにより界面材料を形成するプロセス３０６を含む。図４ＣのＩＣ構造４５６は、プロセス３０６の例示的な結果を示す。図４Ｃにおいて示されるように、ライナ材料４２８の底部部分はＳ／Ｄ領域４１４の材料と相互作用し、開口部４２６の底部で界面材料４３０を形成する。例えば、ライナ材料４２８がチタンであり、かつＳ／Ｄ領域４１４がシリコンを含む場合、界面材料４３０はチタンシリサイドであり得る、又はより一般的には、チタン及びシリコンを有する材料であり得る。開口部４２６の側壁上の材料は半導体材料ではなく絶縁体材料であるため、開口部４２６の側壁上のライナ材料４２８は、実質的に、最初に成膜されたままの状態である。幾つかの実施形態において、側壁上のライナ材料４２８の厚さは約１ナノメートル～約３ナノメートルの間、例えば、約２ナノメートルであり得る。幾つかの実施形態において、界面材料４３０の厚さは、その中の全ての値及び範囲を含めて、約２～８ナノメートルの間、例えば約１ナノメートル～約５ナノメートルの間、又は約６ナノメートル未満であり得る。
【0058】
次に、方法３００は、ＩＣ構造４５６のＳ／Ｄコンタクトのための開口部の残りの部分に導電性充填材料が成膜されるプロセス３０８に進み得る。図４ＤのＩＣ構造４５８は、プロセス３０８の例示的な結果を示す。図４Ｄにおいて示されるように、導電性充填材料４３２は、それらの側壁においてライナ材料４２８でライニングされ、それらの底部において界面材料４３０でライニングされた開口部４２６を充填し得、それにより、開口部４２６において導電性Ｓ／Ｄコンタクトを形成する。導電性充填材料４３２は、Ｓ／Ｄコンタクト材料として機能するのに好適な任意の導電性材料を含み得、ＡＬＤ、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、プラズマ励起ＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）、又は／及びスパッタなどの物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）プロセス、などの技法を用いてプロセス３０８において成膜され得る。導電性充填材料４３２の例は、モリブデン、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、及びアルミニウムなどの金属を有する１つ又は複数の金属又は金属合金を含む。プロセス３０４、３０６、及び３０８は、共に「Ｓ／Ｄコンタクトメタライゼーション」と称され得る。所与の開口部４２６について、ライナ材料４２８及びその上に成膜された導電性材料４３２を含むＳ／Ｄコンタクト構造は、「Ｓ／Ｄコンタクト」と称され得る。
【0059】
Ｓ／Ｄコンタクトメタライゼーションが完了すると、方法３００は、ゲートコンタクトの一部をＳ／Ｄコンタクトの一部と電気的に接続するために開口部が形成されるプロセス３１０に進み得る。図４ＥのＩＣ構造４６０は、プロセス３１０の例示的な結果を示す。図４Ｅは、ＩＣ構造４５８の頂部上に犠牲材料４３４が設けられ得、犠牲材料４３４内に開口部４３６が形成されて開口部４３６－１及び４３６－２と個々にラベル付けされ得ることを示す。開口部４３６－１は、ゲートスタック４０６－１のゲート電極材料４０８、及び開口部４２６－１内に成膜された導電性充填材料４３２を露出させる開口部であり得る。開口部４３６－２は、ゲートスタック４０６－３のゲート電極材料４０８、及び開口部４２６－２内に成膜された導電性充填材料４３２を露出させる開口部であり得る。犠牲材料４３４は、開口部４３６を形成するようにパターニングされ得る任意の好適な材料、例えば、任意の好適な絶縁体材料を含み得る。例えば、幾つかの実施形態において、犠牲材料４３４は、炭素系材料、例えば、炭素ハードマスク（ｃａｒｂｏｎ ｈａｒｄ ｍａｓｋ：ＣＨＭ）、又は、高温ＣＨＭ（ｈｉｇｈ－ｔｅｍｐｅｒａｔｕｒｅ ＣＨＭ：ＨＴＣＨＭ）を含み得る。犠牲材料４３４内の開口部４３６の位置及び寸法を定義するために、フォトリソグラフィ又は電子ビーム（ｅｌｅｃｔｒｏｎ－ｂｅａｍ：ｅ－ｂｅａｍ）パターニングなどの、但しこれらに限定されない、任意の好適なパターニング技法がプロセス３１０において使用され得る。開口部４３６の位置及び寸法がパターニング／定義されると、開口部４３６内の絶縁体材料を除去するために、任意の好適なエッチング技法、例えば高周波（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ：ＲＦ）反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ：ＲＩＥ）又は誘導結合プラズマ（ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：ＩＣＰ）ＲＩＥなどの、例えば乾式エッチングが使用され得る。幾つかの実施形態において、プロセス３１０において実行されるエッチングは、例えば臭素（Ｂｒ）及び塩化物（Ｃｌ）系化学物質を用いる、例えば化学的に活性なイオン化ガス（すなわち、プラズマ）の形態におけるエッチャントを用いる異方性エッチングを含み得る。幾つかの実施形態において、プロセス３１０のエッチング中に、ＩＣ構造は、エッチングの副生成物が表面から除去されるように十分に揮発することを促すべく、高温（ｅｌｅｖａｔｅｄ ｔｅｍｐｅｒａｔｕｒｅ）、例えば、その中の全ての値及び範囲を含めて、ほぼ室温及び摂氏２００度の間の温度に加熱され得る。
【0060】
通常、導電性材料は絶縁体材料に対してエッチング選択的であるため、開口部４３６を形成するためにプロセス３１０において使用されるエッチングは、開口部４３６内の導電性材料（例えば、ゲート電極材料４０８及び導電性充填材料４３２）を実質的にエッチングすることなく、開口部４３６内の絶縁体材料（例えば、犠牲材料４３４、絶縁体材料４２４及びゲートスペーサ４２２）を除去することになる。当技術分野において既知である通り、一方の材料をエッチングするために使用されるエッチャントが他方の材料を実質的にエッチングせず、一方の材料の選択的エッチングを可能にするが他方の材料の選択的エッチングを可能にしない場合、２つの材料は互いに対して「エッチング選択的」であると言われる（又は、「十分なエッチング選択性」を有すると言われる）。
【0061】
方法３００は、犠牲材料４３４が除去され、ＩＣ構造４６０の残りの開口部４３６が導電性充填材料で充填されるプロセス３１２を更に含み得る。図４ＦのＩＣ構造４６２は、プロセス３１２の例示的な結果を示す。図４Ｆにおいて示されるように、導電性充填材料４３８は、開口部４３６を充填し得る。導電性充填材料４３８は、導電性充填材料４３２を参照して説明された材料のいずれかのような任意の好適な導電性材料を含み得、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、又はＰＶＤなどの技法を用いてプロセス３１２において成膜され得る。プロセス３１０及び３１２は、共に「ゲートコンタクトパターニング」と称され得る。所与のゲートスタック４０６について、ゲート電極材料４０８及びその上に成膜された導電性材料４３８を含むゲート構造は、「ゲートコンタクト」と称され得る。Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより、プロセス３１２において成膜された導電性充填材料４３８を使用して、プロセス３１０において開口部４３６によって露出されたゲート電極材料４０８の部分、及び、Ｓ／Ｄコンタクトメタライゼーション中に開口部４２６において形成されたＳ／Ｄコンタクトの導電性充填材料４３２の間に（例えば、これらと接触する）電気的導通を提供することが可能になる。図４Ｆは、導電性充填材料４３８の部分４４０－１が、プロセス３１０において開口部４３６－１によって露出された、ゲートスタック４０６－１のゲート電極材料４０８、及び、開口部４２６－１内に形成されたＳ／Ｄコンタクトの導電性充填材料４３２と導電性接触し得ることを示す。図４Ｆは、導電性充填材料４３８の部分４４０－２が、プロセス３１０において開口部４３６－２によって露出された、ゲートスタック４０６－３のゲート電極材料４０８、及び、開口部４２６－２内に形成されたＳ／Ｄコンタクトの導電性充填材料４３２と導電性接触し得ることを更に示す。
【0062】
方法３００を実行することにより、本明細書で説明されるように、Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することによって製造されていないＳＲＡＭを有するＩＣ構造においては見られることのない、ＩＣ構造４６２における複数の特性的特徴がもたらさることになる。例えば、１つのそのような特徴は、界面材料４３０（例えば、チタンシリサイド）が、約２ナノメートル～１０ナノメートルの間、例えば、約５ナノメートルの厚さ（Ｓ／Ｄ領域４１４と垂直に、例えば座標系１０５のｚ軸に沿って測定される寸法）を有するその全体を保存されることである。Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行しない製造方法が採用された場合、界面材料４３０は、部分的に又は完全に損傷し得る。方法３００の使用に特性的な別の特徴は、（図４Ｆにおいて界面４４２－１及び４４２－２と個々にラベル付けされた）界面４４２が、ゲート電極材料４０８の上方の導電性充填材料４３８及びＳ／Ｄコンタクトの導電性充填材料４３２の間で検出可能になることである。図４Ｆにおいて、界面４４２－１は、ゲートスタック４０６－１のゲート電極材料４０８の上方の導電性充填材料４３８及び開口部４２６－１内のＳ／Ｄコンタクトの導電性充填材料４３２の間の界面であり、一方、界面４４２－２は、ゲートスタック４０６－３のゲート電極材料４０８の上方の導電性充填材料４３８及び開口部４２６－２内のＳ／Ｄコンタクトの導電性充填材料４３２の間の界面である。幾つかの実施形態において、界面４４２は、シーム及び／又は粒子境界を含み得る。幾つかの実施形態において、界面４４２は、界面４４２の異なる側面上のコントラスト、平均粒径、又は平均粒子配向のうちの１つ又は複数における差異に関連付けられ得る。方法３００の使用に特性的な更に別の特徴は、対応する界面４４２に最も近接するＳ／Ｄコンタクトの側壁上のゲートスペーサ４２２及びライナ材料４２８が実質的に保存されることである。Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行しない製造方法が採用された場合、Ｓ／Ｄコンタクトの側壁上のゲートスペーサ４２２及び／又はライナ材料４２８は、部分的に又は完全に損傷し得る。方法３００の使用に特性的なもう１つの特徴は、方法３００の二重金属充填及び研磨に起因して、絶縁体材料４２４の高さ、及びそれに応じて導電性充填材料４３８の高さ（座標系１０５のｚ軸に沿って測定される寸法）が、他の製造方法を用いて達成可能なものに比べてより小さくなり得ることである。
【0063】
本明細書で説明されるように（例えば、図１～図４を参照して説明されるように）、Ｓ／Ｄコンタクトメタライゼーション後にゲートコンタクトパターニングを実行することにより製造されるＳＲＡＭを有するＩＣ構造が、任意の好適なコンポーネントを実装するために使用され得る。例えば、様々な実施形態において、本明細書で説明されるＩＣ構造は：中央処理装置、メモリデバイス（例えば、高帯域幅メモリデバイス）、メモリセル、ロジック回路、入力／出力回路、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ：ＦＰＧＡ）コンポーネント、例えばＦＰＧＡ送受信機又はＦＰＧＡロジック、電力供給回路、増幅器（例えば、ＩＩＩ－Ｖ増幅器）、周辺コンポーネント相互接続エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩＥ）回路、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）転送回路、コンピューティングデバイス（例えば、ウェアラブル又はハンドヘルドコンピューティングデバイス）等、のうちの１つ又は複数の一部であり得る。
【0064】
【0065】
図５は、本明細書で開示される実施形態のいずれかによる１つ又は複数のＩＣ構造４６２を含み得るウェハ１５００及びダイ１５０２の上面図である。ウェハ１５００は半導体材料で構成されてよく、ウェハ１５００の表面上に形成された複数のＩＣ構造を有する１つ又は複数のダイ１５０２を含み得る。ダイ１５０２の各々は、任意の好適なＩＣを含む半導体製品の繰り返し単位であってよい。半導体製品の製造が完了した後、ウェハ１５００は、ダイ１５０２が互いに分離されて、半導体製品の別個の「チップ」を提供する単体化プロセスを経てよい。ダイ１５０２は、１つ又は複数のＩＣ構造４６２、及び／又は１つ又は複数のＩＣ構造４６２のトランジスタに電気信号をルーティングするためのサポート回路、並びに任意の他のＩＣコンポーネントを含み得る。幾つかの実施形態において、ウェハ１５００又はダイ１５０２は、メモリデバイス（例えば、スタティックＲＡＭ（ｓｔａｔｉｃ ＲＡＭ：ＳＲＡＭ）デバイス、磁気ＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ：ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ：ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ｃｏｎｄｕｃｔｉｖｅ－ｂｒｉｄｇｉｎｇ ＲＡＭ：ＣＢＲＡＭ）デバイスなどのランダムアクセスメモリ（ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＡＭ）デバイス等）、ロジックデバイス（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート又はＮＯＲゲート）又は任意の他の好適な回路要素を含み得る。これらのデバイスのうち複数のものが、単一のダイ１５０２上で組み合わされてよい。例えば、複数のメモリデバイスにより形成されるメモリアレイが、処理デバイス（例えば、図９の処理デバイス１８０２）又は情報をメモリデバイスに記憶するように、又はメモリアレイに記憶された命令を実行するように構成された他のロジックとして同じダイ１５０２上に形成され得る。
【0066】
図６は、本明細書で開示される実施形態のいずれかによる１つ又は複数のＩＣ構造１００を含み得る、ＩＣデバイス１６００の側面断面図である。ＩＣデバイス１６００のうちの１つ又は複数は、１つ又は複数のダイ１５０２（図５）に含まれ得る。ＩＣデバイス１６００は、本明細書で開示される１つ又は複数のＩＣ構造４６２を含むデバイス領域１６０４を含み得る。デバイス領域１６０４は、デバイス領域１６０４に含まれるトランジスタのゲート及びＳ／Ｄコンタクトへの電気接触を更に含み得る。
【0067】
電力及び／又は入力／出力（Ｉ／Ｏ）信号などの電気信号は、デバイス領域１６０４上に配設された（相互接続層１６０６、１６０８及び１６１０として図６に示される）１つ又は複数の相互接続層を通じて、デバイス領域１６０４のデバイス（例えば、トランジスタ）へ、及び／又は当該デバイスからルーティングされ得る。例えば、デバイス領域１６０４の導電性フィーチャ（例えば、ゲート電極材料１０８、導電性材料４３２、及びＩＣ構造４６２の導電性材料４３８）は、相互接続層１６０６、１６０８及び１６１０の相互接続構造１６２８に電気的に結合され得る。１つ又は複数の相互接続層１６０６、１６０８及び１６１０は、ＩＣデバイス１６００のメタライゼーションスタック（「ＩＬＤスタック」とも称される）１６１９を形成し得る。
【0068】
相互接続構造１６２８は、多様な設計に従って電気信号をルーティングするように相互接続層１６０６、１６０８及び１６１０内に配置され得る（特に、当該配置は、図６において示される相互接続構造１６２８の特定の構成に限定されない）。特定の数の相互接続層１６０６、１６０８及び１６１０が図６において示されているが、本開示の実施形態は、示されているものに比べてより多いか又はより少ない相互接続層を有するＩＣ構造を含む。
【0069】
幾つかの実施形態において、相互接続構造１６２８は、金属などの導電性材料で充填された線１６２８ａ及び／又はビア１６２８ｂを含み得る。線１６２８ａは、デバイス領域１６０４がその上に形成される支持体１０２の表面と実質的に平行である平面の方向に電気信号をルーティングするように配置され得る。例えば、線１６２８ａは、図６の視点から当該頁の内側及び外側の方向に電気信号をルーティングし得る。ビア１６２８ｂは、デバイス領域１６０４が形成される支持体１０２の表面と実質的に垂直である平面の方向に電気信号をルーティングするように配置され得る。幾つかの実施形態において、ビア１６２８ｂは、異なる相互接続層１６０６、１６０８及び１６１０の線１６２８ａを共に電気的に結合させ得る。
【0070】
図６において示されるように、相互接続層１６０６、１６０８及び１６１０は、相互接続構造１６２８間に配設された誘電体材料１６２６を含み得る。幾つかの実施形態において、相互接続層１６０６、１６０８及び１６１０の異なるものにおいて相互接続構造１６２８間に配設された誘電体材料１６２６は、異なる組成を有し得；他の実施形態において、異なる相互接続層１６０６、１６０８及び１６１０間の誘電体材料１６２６の組成は、同じであり得る。
【0071】
第１の相互接続層１６０６は、デバイス領域１６０４の上方に形成され得る。示されるように、幾つかの実施形態において、第１の相互接続層１６０６は、線１６２８ａ及び／又はビア１６２８ｂを含み得る。第１の相互接続層１６０６の線１６２８ａは、デバイス領域１６０４のコンタクト（例えば、ＩＣ構造１００のＳ／Ｄ領域１１４へのコンタクト）と結合され得る。
【0072】
第２の相互接続層１６０８は、第１の相互接続層１６０６の上方に形成され得る。幾つかの実施形態において、第２の相互接続層１６０８は、第２の相互接続層１６０８の線１６２８ａを第１の相互接続層１６０６の線１６２８ａと結合させるためのビア１６２８ｂを含み得る。線１６２８ａ及びビア１６２８ｂは、明確さのために、各相互接続層内の（例えば、第２の相互接続層１６０８内の）線で構造的に描かれているが、幾つかの実施形態において、線１６２８ａ及びビア１６２８ｂは、構造的に及び／又は物質的に連続し（例えば、デュアルダマシンプロセス中に同時に充填され）得る。
【0073】
第３の相互接続層１６１０（及び所望に応じて追加の相互接続層）は、第２の相互接続層１６０８又は第１の相互接続層１６０６に関連して説明されたものと同様の技法及び構成に従って、第２の相互接続層１６０８上に連続的に形成され得る。幾つかの実施形態において、ＩＣデバイス１６００内のメタライゼーションスタック１６１９において「より高い」（すなわち、デバイス領域１６０４からより遠く離れている）相互接続層は、より厚くてよい。
【0074】
ＩＣデバイス１６００は、相互接続層１６０６、１６０８及び１６１０上に形成されたはんだレジスト材料１６３４（例えば、ポリイミド又は同様の材料）及び１つ又は複数の導電性コンタクト１６３６を含み得る。図６において、導電性コンタクト１６３６は接合パッドの形態を取るように示されている。導電性コンタクト１６３６は、相互接続構造１６２８と電気的に結合されてよく、デバイス領域１６０４のトランジスタの電気信号を他の外部デバイスにルーティングするように構成されてよい。例えば、ＩＣデバイス１６００を含むチップを別のコンポーネント（例えば、回路基板）と機械的及び／又は電気的に結合させるために、はんだ接合が、１つ又は複数の導電性コンタクト１６３６上に形成され得る。ＩＣデバイス１６００は、相互接続層１６０６、１６０８及び１６１０からの電気信号をルーティングするための追加の又は代替的な構造を含み得；例えば、導電性コンタクト１６３６は、電気信号を外部コンポーネントにルーティングする他の類似のフィーチャ（例えば、ポスト）を含み得る。
【0075】
図７は、本明細書で開示される実施形態のいずれかによる１つ又は複数のＩＣ構造４６２を含み得る例示的なＩＣパッケージ１６５０の側面断面図である。幾つかの実施形態において、ＩＣパッケージ１６５０はシステムインパッケージ（ＳｉＰ）であり得る。
【0076】
パッケージ基板１６５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、充填剤粒子をその中に有するエポキシ膜、ガラス、有機物、無機物、有機物及び無機物の組み合わせ、異なる材料で形成された埋め込み部分等）で形成され得、誘電体材料を通って面１６７２及び面１６７４の間に、又は面１６７２上の異なる位置間に、及び／又は面１６７４上の異なる位置間に延在する導電性経路を有し得る。これらの導電性経路は、図６を参照して上記で論述された相互接続１６２８のいずれかの形態を取り得る。
【0077】
パッケージ基板１６５２は、パッケージ基板１６５２を通じて導電性経路（図示せず）に結合されることにより、ダイ１６５６及び／又はインタポーザ１６５７内の回路が導電性コンタクト１６６４の様々なものに（又は、図示されていない、パッケージ基板１６５２に含まれるデバイスに）電気的に結合することを可能にする、導電性コンタクト１６６３を含み得る。
【0078】
ＩＣパッケージ１６５０は、インタポーザ１６５７の導電性コンタクト１６６１と、第１レベル相互接続１６６５、及びパッケージ基板１６５２の導電性コンタクト１６６３を介してパッケージ基板１６５２に結合されたインタポーザ１６５７を含み得る。図７において示される第１レベル相互接続１６６５は、はんだバンプであるが、任意の好適な第１レベル相互接続１６６５が使用され得る。幾つかの実施形態において、インタポーザ１６５７がＩＣパッケージ１６５０に含まれないことがあり得；代わりに、ダイ１６５６は第１レベル相互接続１６６５によって面１６７２において導電性コンタクト１６６３に直接結合され得る。より一般的には、１つ又は複数のダイ１６５６が、任意の好適な構造（例えば、シリコンブリッジ、有機ブリッジ、１つ又は複数の導波路、１つ又は複数のインタポーザ、ワイヤボンド等）を介してパッケージ基板１６５２に結合され得る。
【0079】
ＩＣパッケージ１６５０は、ダイ１６５６の導電性コンタクト１６５４、第１レベル相互接続１６５８、及びインタポーザ１６５７の導電性コンタクト１６６０を介してインタポーザ１６５７に結合された１つ又は複数のダイ１６５６を含み得る。導電性コンタクト１６６０は、インタポーザ１６５７を通じて導電性経路（図示せず）に結合され得、ダイ１６５６内の回路が導電性コンタクト１６６１の様々なものに（又は、図示されていないインタポーザ１６５７に含まれる他のデバイスに）電気的に結合することを可能にする。図７において示される第１レベル相互接続１６５８は、はんだバンプであるが、任意の好適な第１レベル相互接続１６５８が使用され得る。
本明細書で使用される場合、「導電性コンタクト」は、異なるコンポーネント間の界面として機能する導電性材料（例えば、金属）の部分を指し得；導電性コンタクトは、あるコンポーネントの表面内に凹んでいてもよく、当該表面と同一平面上にあってもよく、又は当該表面から離れるように延在してもよく、かつ、任意の好適な形態（例えば、導電性パッド又はソケット）を取ってよい。
本明細書で使用される場合、「導電性コンタクト」は、異なるコンポーネント間の界面として機能する導電性材料（例えば、金属）の部分を指し得；導電性コンタクトは、あるコンポーネントの表面内に凹んでいてもよく、当該表面と同一平面上にあってもよく、又は当該表面から離れるように延在してもよく、かつ、任意の好適な形態（例えば、導電性パッド又はソケット）を取ってよい。
【0080】
幾つかの実施形態において、アンダーフィル材料１６６６は、第１レベル相互接続１６６５の周囲のパッケージ基板１６５２及びインタポーザ１６５７の間に配設されてよく、モールド化合物１６６８が、ダイ１６５６及びインタポーザ１６５７の周囲に配設され、パッケージ基板１６５２と接触してよい。幾つかの実施形態において、アンダーフィル材料１６６６はモールド化合物１６６８と同じであり得る。アンダーフィル材料１６６６及びモールド化合物１６６８について使用され得る例示的な材料は、好適な場合、エポキシモールド材料である。第２レベル相互接続１６７０は、導電性コンタクト１６６４に結合され得る。図７において示される第２レベル相互接続１６７０は、（例えば、ボールグリッドアレイ配置用の）はんだボールであるが、任意の好適な第２レベル相互接続１６７０（例えば、ピングリッドアレイ配置におけるピン又はランドグリッドアレイ配置におけるランド）が使用され得る。第２レベル相互接続１６７０は、回路基板（例えば、マザーボード）、インタポーザ、又は当技術分野において既知であり、かつ、図８を参照して以下で論述される別のＩＣパッケージなどの別のコンポーネントにＩＣパッケージ１６５０を結合させるために使用され得る。
【0081】
ダイ１６５６は、本明細書で論述されるダイ１５０２の実施形態のいずれかの形態を取り得る（例えば、ＩＣデバイス１６００の実施形態のいずれかを含み得る）。ＩＣパッケージ１６５０が複数のダイ１６５６を含む実施形態において、ＩＣパッケージ１６５０はマルチチップパッケージ（ＭＣＰ）と称され得る。ダイ１６５６は、任意の所望の機能を実行するための回路を含み得る。例えば、ダイ１６５６のうちの１つ又は複数は、ロジックダイ（例えば、シリコン系ダイ）であり得、ダイ１６５６のうちの１つ又は複数は、メモリダイ（例えば、高帯域幅メモリ）であり得る。
【0082】
図７において示されるＩＣパッケージ１６５０はフリップチップパッケージであるが、他のパッケージアーキテクチャが使用され得る。例えば、ＩＣパッケージ１６５０は、組み込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのボールグリッドアレイ（ＢＧＡ）パッケージであり得る。別の例において、ＩＣパッケージ１６５０は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）又はパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ１６５６が図７のＩＣパッケージ１６５０内に示されているが、ＩＣパッケージ１６５０は、任意の所望の数のダイ１６５６を含み得る。ＩＣパッケージ１６５０は、パッケージ基板１６５２の第１の面１６７２又は第２の面１６７４上、又は、インタポーザ１６５７のいずれかの面上に配設される表面実装型の抵抗器、コンデンサ、及びインダクタなどの追加の受動コンポーネントを含み得る。より一般的には、ＩＣパッケージ１６５０は、当技術分野において既知の任意の他の能動又は受動コンポーネントを含み得る。
【0083】
図８は、本明細書で開示される実施形態のいずれかによる１つ又は複数のＩＣ構造１００を含む１つ又は複数のＩＣパッケージ又は他の電子コンポーネント（例えば、ダイ）を有し得るＩＣデバイスアセンブリ１７００の側面断面図である。
ＩＣデバイスアセンブリ１７００は、回路基板１７０２（これは、例えばマザーボードであってよい）上に配設された多数のコンポーネントを含む。ＩＣデバイスアセンブリ１７００は、回路基板１７０２の第１の面１７４０、及び、回路基板１７０２の対向する第２の面１７４２上に配設されたコンポーネントを含み；一般的に、コンポーネントは面１７４０及び１７４２の一方又は両方に配設され得る。ＩＣデバイスアセンブリ１７００を参照して以下で論述されるＩＣパッケージのいずれも、図７を参照して上記で論述されたＩＣパッケージ１６５０の実施形態のいずれかの形態を取り得る（例えば、１つ又は複数のＩＣ構造１００を含み得る）。
ＩＣデバイスアセンブリ１７００は、回路基板１７０２（これは、例えばマザーボードであってよい）上に配設された多数のコンポーネントを含む。ＩＣデバイスアセンブリ１７００は、回路基板１７０２の第１の面１７４０、及び、回路基板１７０２の対向する第２の面１７４２上に配設されたコンポーネントを含み；一般的に、コンポーネントは面１７４０及び１７４２の一方又は両方に配設され得る。ＩＣデバイスアセンブリ１７００を参照して以下で論述されるＩＣパッケージのいずれも、図７を参照して上記で論述されたＩＣパッケージ１６５０の実施形態のいずれかの形態を取り得る（例えば、１つ又は複数のＩＣ構造１００を含み得る）。
【0084】
幾つかの実施形態において、回路基板１７０２は、誘電体材料の層によって互いに分離され、かつ導電性ビアによって相互接続された複数の金属層を含むＰＣＢであってよい。当該金属層のうちのいずれか１つ又は複数は、回路基板１７０２に結合されたコンポーネント間で電気信号を（任意選択的に、他の金属層と併せて）ルーティングするために、所望の回路パターンで形成され得る。他の実施形態において、回路基板１７０２は、非ＰＣＢ基板であってよい。
【0085】
図８において示されたＩＣデバイスアセンブリ１７００は、結合コンポーネント１７１６によって回路基板１７０２の第１の面１７４０に結合されたパッケージ－オン－インタポーザ構造１７３６を含む。結合コンポーネント１７１６は、パッケージ－オン－インタポーザ構造１７３６を回路基板１７０２に電気的にかつ機械的に結合してよく、（図８に示される）はんだボール、ソケットの雄部分及び雌部分、接着剤、アンダーフィル材料、及び／又は任意の他の好適な電気的及び／又は機械的な結合構造を含み得る。
【0086】
パッケージ－オン－インタポーザ構造１７３６は、結合コンポーネント１７１８によりパッケージインタポーザ１７０４に結合されたＩＣパッケージ１７２０を含み得る。結合コンポーネント１７１８は、結合コンポーネント１７１６を参照して上記で論述された形態など、当該用途での任意の好適な形態を取り得る。単一のＩＣパッケージ１７２０が図８において示されているが、複数のＩＣパッケージがパッケージインタポーザ１７０４に結合されてよく；実際、追加のインタポーザがパッケージインタポーザ１７０４に結合されてよい。パッケージインタポーザ１７０４は、回路基板１７０２及びＩＣパッケージ１７２０をブリッジするために使用される介在基板を提供し得る。ＩＣパッケージ１７２０は、例えば、ダイ（図５のダイ１５０２）、ＩＣデバイス（例えば、図６のＩＣデバイス１６００）又は任意の他の好適なコンポーネントであってよく、又はそれらを含んでよい。一般的に、パッケージインタポーザ１７０４は、接続をより広いピッチに広げてもよく、又は、或る接続を異なる接続に再ルーティングしてもよい。例えば、パッケージインタポーザ１７０４は、回路基板１７０２に結合するために、ＩＣパッケージ１７２０（例えば、ダイ）を結合コンポーネント１７１６のＢＧＡ導電性コンタクトのセットに結合させてよい。図８において示される実施形態において、ＩＣパッケージ１７２０及び回路基板１７０２は、パッケージインタポーザ１７０４の対向する側に取り付けられ；他の実施形態において、ＩＣパッケージ１７２０及び回路基板１７０２は、パッケージインタポーザ１７０４の同じ側に取り付けられ得る。幾つかの実施形態において、３つ又はそれより多くのコンポーネントが、パッケージインタポーザ１７０４により相互接続され得る。
【0087】
幾つかの実施形態において、パッケージインタポーザ１７０４は、誘電体材料の層によって互いに分離され、導電性ビアによって相互接続される複数の金属層を含むＰＣＢとして形成されてよい。幾つかの実施形態において、パッケージインタポーザ１７０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、無機充填剤を有するエポキシ樹脂、セラミック材料、又はポリイミドなどのポリマー材料で形成され得る。幾つかの実施形態において、パッケージインタポーザ１７０４は、代替的な強固又は柔軟な材料で形成され得、これは、シリコン、ゲルマニウム、及び、他のＩＩＩ－Ｖ族材料及びＩＶ族材料など、半導体基板において使用されるための、上記で説明されたものと同じ材料を含み得る。パッケージインタポーザ１７０４は、金属線１７１０、及びシリコン貫通ビア（ＴＳＶ）１７０６を含むがこれに限定されないビア１７０８を含んでよい。パッケージインタポーザ１７０４は、受動デバイス及び能動デバイスの両方を含む埋め込みデバイス１７１４を更に含み得る。そのようなデバイスは、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス及びメモリデバイスを含み得るが、これらに限定されない。ＲＦデバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、及び微小電気機械システム（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ：ＭＥＭＳ）デバイスなどのより複雑なデバイスも、パッケージインタポーザ１７０４上に形成され得る。パッケージ－オン－インタポーザ構造１７３６は、当技術分野において既知のパッケージ－オン－インタポーザ構造のいずれかの形態を取り得る。
【0088】
ＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２２によって、回路基板１７０２の第１の面１７４０に結合されたＩＣパッケージ１７２４を含んでよい。結合コンポーネント１７２２は、結合コンポーネント１７１６を参照して上記で論述された実施形態のいずれかの形態を取り得、ＩＣパッケージ１７２４は、ＩＣパッケージ１７２０を参照して上記で論述された実施形態のいずれかの形態を取り得る。
【0089】
図８において示されたＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２８によって回路基板１７０２の第２の面１７４２に結合されたパッケージ－オン－パッケージ構造１７３４を含む。パッケージ－オン－パッケージ構造１７３４は、ＩＣパッケージ１７２６が回路基板１７０２及びＩＣパッケージ１７３２の間に配設されるように、結合コンポーネント１７３０によって共に結合されるＩＣパッケージ１７２６及びＩＣパッケージ１７３２を含み得る。結合コンポーネント１７２８及び１７３０は、上記で論述された結合コンポーネント１７１６の実施形態のいずれかの形態を取ってよく、ＩＣパッケージ１７２６及び１７３２は、上記で論述されたＩＣパッケージ１７２０の実施形態のいずれかの形態を取ってよい。パッケージ－オン－パッケージ構造１７３４は、当技術分野において既知のパッケージ－オン－パッケージ構造のいずれかに従い構成され得る。
【0090】
図９は、本明細書で開示される実施形態のいずれかによる１つ又は複数のＩＣ構造４６２を含み得る例示的な電気デバイス１８００のブロック図である。例えば、電気デバイス１８００のコンポーネントのうちの任意の好適なものは、本明細書で開示されるＩＣデバイスアセンブリ１７００、ＩＣパッケージ１６５０、ＩＣ構造１６００又はダイ１５０２のうちの１つ又は複数を含み得る。多数のコンポーネントが電気デバイス１８００に含まれるものとして図９に示されているが、これらのコンポーネントのうちのいずれか１つ又は複数は、当該用途に好適な場合、省略又は重複され得る。幾つかの実施形態において、電気デバイス１８００に含まれるコンポーネントの幾つか又は全ては、１つ又は複数のマザーボードに取り付けられ得る。幾つかの実施形態において、これらのコンポーネントの幾つか又は全ては、単一のＳｏＣダイ上で製造される。
【0091】
追加的に、様々な実施形態において、電気デバイス１８００は、図９において示されるコンポーネントのうちの１つ又は複数を含まなくてよいが、電気デバイス１８００は、１つ又は複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、電気デバイス１８００は、ディスプレイデバイス１８０６を含まなくてよいが、ディスプレイデバイス１８０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタ及びドライバ回路）を含んでよい。別の例のセットにおいて、電気デバイス１８００は、オーディオ入力デバイス１８２４又はオーディオ出力デバイス１８０８を含まなくてよいが、オーディオ入力デバイス１８２４又はオーディオ出力デバイス１８０８が結合され得るオーディオ入力又は出力デバイスインタフェース回路（例えば、コネクタ及びサポート回路）を含んでよい。
【0092】
電気デバイス１８００は、処理デバイス１８０２（例えば、１つ又は複数の処理デバイス）を含み得る。本明細書で使用される場合、「処理デバイス」又は「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、当該電子データをレジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス又はデバイスの部分を指し得る。処理デバイス１８０２は、１つ又は複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサ又は任意の他の好適な処理デバイスを含み得る。電気デバイス１８００はメモリ１８０４を含んでよく、これはそれ自体が、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブなどの１つ又は複数のメモリデバイスを含んでよい。幾つかの実施形態において、メモリ１８０４は、処理デバイス１８０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用されてよく、埋め込みＤＲＡＭ（ｅＤＲＡＭ）又はスピントランスファトルク磁気ＲＡＭ（ＳＴＴ－ＭＲＡＭ）を含んでよい。
【0093】
幾つかの実施形態において、電気デバイス１８００は、通信チップ１８１２（例えば、１つ又は複数の通信チップ）を含み得る。例えば、通信チップ１８１２は、電気デバイス１８００との間でのデータの転送のためのワイヤレス通信を管理するために構成され得る。「ワイヤレス」という用語及びその派生語は、非固体媒体を通じた変調済み電磁放射の使用を通じてデータを通信し得る、回路、デバイス、システム、方法、技法、通信チャネル等を説明するために用いられ得る。関連付けられたデバイスは、幾つかの実施形態において配線を含まないことがあるが、当該用語は、それらが任意の配線を含まない可能性があることを示唆しているわけではない。
【0094】
通信チップ１８１２は、限定されないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５修正）、任意の修正、更新及び／又は改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ（登録商標）２」とも称される）等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数のワイヤレス規格又はプロトコルのいずれかを実装し得る。ＩＥＥＥ８０２．１６と互換性のあるブロードバンドワイヤレスアクセス（ＢＷＡ）ネットワークは、一般的にＷｉＭＡＸ（登録商標）ネットワークと称される。この頭字語はＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表し、これは、ＩＥＥＥ ８０２．１６規格の準拠性テスト及び相互運用性テストを通過した製品についての認証マークである。通信チップ１８１２は、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）、又はＬＴＥネットワークに従って動作し得る。通信チップ１８１２は、ＧＳＭ進化型高速データレート（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、又は進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）及びそれらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降のものとして指定される任意の他のワイヤレスプロトコルに従って動作し得る。通信チップ１８１２は、他の実施形態において他のワイヤレスプロトコルに従って動作し得る。電気デバイス１８００は、ワイヤレス通信を容易にするための、及び／又は他のワイヤレス通信（ＡＭ又はＦＭ無線伝送など）を受信するためのアンテナ１８２２を含み得る。
【0095】
幾つかの実施形態において、通信チップ１８１２は、電気、光又は任意の他の好適な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理し得る。上記のように、通信チップ１８１２は、複数の通信チップを含み得る。例えば、第１の通信チップ１８１２は、Ｗｉ－Ｆｉ（登録商標）又はＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離のワイヤレス通信専用であってよく、第２の通信チップ１８１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯ又は他のものなどのより長距離のワイヤレス通信専用であってよい。幾つかの実施形態において、第１の通信チップ１８１２は、ワイヤレス通信専用であってよく、第２の通信チップ１８１２は、有線通信専用であってよい。
【0096】
電気デバイス１８００は、バッテリ／電源回路１８１４を含み得る。バッテリ／電源回路１８１４は、１つ又は複数のエネルギー貯蔵デバイス（例えば、バッテリ又はコンデンサ）、及び／又は、電気デバイス１８００のコンポーネントを電気デバイス１８００とは別個のエネルギー源（例えば、ＡＣ線電力）に結合するための回路を含み得る。
【0097】
電気デバイス１８００は、ディスプレイデバイス１８０６（又は、上記で論述された対応するインタフェース回路）を含み得る。ディスプレイデバイス１８０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ又はフラットパネルディスプレイなどの任意の視覚インジケータを含み得る。
【0098】
電気デバイス１８００は、オーディオ出力デバイス１８０８（又は、上記で論述された対応するインタフェース回路）を含み得る。オーディオ出力デバイス１８０８は、スピーカ、ヘッドセット又はイヤホンなど、可聴インジケータを生成する任意のデバイスを含み得る。
【0099】
電気デバイス１８００は、オーディオ入力デバイス１８２４（又は、上記で論述された対応するインタフェース回路）を含み得る。オーディオ入力デバイス１８２４は、マイク、マイクアレイ、又はデジタル機器（例えば、楽器デジタルインタフェース（ＭＩＤＩ）出力を有する機器）など、音を表す信号を生成する任意のデバイスを含み得る。
【0100】
電気デバイス１８００は、ＧＰＳデバイス１８１８（又は、上記で論述された対応するインタフェース回路）を含み得る。当技術分野において既知の通り、ＧＰＳデバイス１８１８は、衛星ベースのシステムと通信し得、電気デバイス１８００の位置を受信し得る。
【0101】
電気デバイス１８００は、他の出力デバイス１８１０（又は、上記で論述された対応するインタフェース回路）を含み得る。他の出力デバイス１８１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線又はワイヤレスの送信機、又は追加の記憶デバイスを含み得る。
【0102】
電気デバイス１８００は、他の入力デバイス１８２０（又は、上記で論述された対応するインタフェース回路）を含み得る。他の入力デバイス１８２０の例は、加速度計、ジャイロスコープ、コンパス、撮像デバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、又は高周波識別（ＲＦＩＤ）リーダを含み得る。
【0103】
電気デバイス１８００は、ハンドヘルド電気デバイス又はモバイル電気デバイス（例えば、セルフォン、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ（登録商標））、ウルトラモバイルパーソナルコンピュータ等）、デスクトップ電気デバイス、サーバデバイス又は他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダ又はウェアラブル電気デバイスなど、任意の所望のフォームファクタを有し得る。幾つかの実施形態において、電気デバイス１８００は、データを処理する任意の他の電子デバイスであってよい。
【0104】
以下の段落は、本明細書で開示された実施形態のうちの様々な例を提供する。
【0105】
例１は、ＩＣ構造であって：チャネル領域、及び、ドープされた半導体材料を含む領域、を有するトランジスタ、ここで、前記領域は、前記トランジスタのソース領域又はドレイン領域のいずれかである；前記領域に結合されたコンタクト構造、ここで、前記コンタクト構造は、第１の導電性材料（例えば、導電性材料４３２；そのようなコンタクト構造は、トランジスタの「Ｓ／Ｄコンタクト」と称され得る）を有する；及び、前記チャネル領域に結合されたゲート構造、ここで、前記ゲート構造は、ゲート電極材料（例えば、ゲート電極材料４０８）及び第２の導電性材料（例えば、導電性材料４３８；そのようなゲート構造は、トランジスタの「ゲートコンタクト」と称され得る）を有する、を備え、前記第２の導電性材料の部分は、前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える、ＩＣ構造を提供する。
【0106】
例２は、前記第１の導電性材料及び前記第２の導電性材料が異なる材料組成を有する、例１に記載のＩＣ構造を提供する。
【0107】
例３は、前記第１の導電性材料の前記部分における平均粒径が、前記第２の導電性材料の前記部分における平均粒径とは異なる、例１～２のうちのいずれか１つに記載のＩＣ構造を提供する。
【0108】
例４は、前記第１の導電性材料の前記部分における平均粒子配向が、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、例１～３のうちのいずれか１つに記載のＩＣ構造を提供する。
【0109】
例５は、前記界面の下方にチタンを有するライナ材料を更に備え、前記ライナ材料の側壁は前記界面と実質的に位置合わせされている、例１～４のうちのいずれか１つに記載のＩＣ構造を提供する。
【0110】
例６は、前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、例５に記載のＩＣ構造を提供する。
【0111】
例７は、前記ゲートスペーサの前記側壁が前記ライナ材料の前記側壁と接触している、例６に記載のＩＣ構造を提供する。
【0112】
例８は、前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、例１～４のうちのいずれか１つに記載のＩＣ構造を提供する。
【0113】
例９は、前記第１の導電性材料及び前記領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、例１～８のうちのいずれか１つに記載のＩＣ構造を提供する。
【0114】
例１０は、前記界面材料の厚さが少なくとも約５ナノメートルである、例９に記載のＩＣ構造を提供する。
【0115】
例１１は、ソース又はドレイン（Ｓ／Ｄ）領域及びゲート電極材料を有するトランジスタ；前記Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、ここで、前記Ｓ／Ｄコンタクトは第１の導電性材料（例えば、導電性材料４３２）を有する；及び、前記ゲート電極材料と電気接触しているゲートコンタクト、ここで、前記ゲートコンタクトは第２の導電性材料（例えば、導電性材料４３８）を有する、を備え、前記第２の導電性材料の部分は前記第１の導電性材料の部分と電気接触しており、前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、ＩＣ構造を提供する。本明細書で使用される場合、ＡはＢと電気接触している、とは、１）ＡはＢと物理的に接触している、２）ＡはＢと直接接触している、３）ＡはＢと導電性界面を形成している、又は４）ＡはＢと導通している、のうちのいずれかを指す。
【0116】
例１２は、前記第１の導電性材料が前記第２の導電性材料とは異なる、例１１に記載のＩＣ構造を提供する。
【0117】
例１３は、前記第１の導電性材料の前記部分における平均粒子配向が、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、例１１～１２のうちのいずれか１つに記載のＩＣ構造を提供する。
【0118】
例１４は、前記ゲート電極材料及び前記第１の導電性材料の間にゲートスペーサを更に備える、例１１～１３のうちのいずれか１つに記載のＩＣ構造を提供する。
【0119】
例１５は、前記第２の導電性材料の第１の部分が、前記ゲート電極材料の上方にあり、これと電気接触しており、かつ、前記第２の導電性材料の第２の部分は、前記ゲートスペーサの上方にある、例１４に記載のＩＣ構造を提供する。
【0120】
例１６は、前記第１の導電性材料の前記部分及び前記第２の導電性材料の前記部分の間に粒子境界を更に備える、例１１～１５のうちのいずれか１つに記載のＩＣ構造を提供する。
【0121】
例１７は、前記第１の導電性材料及び前記Ｓ／Ｄ領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、例１１～１６のうちのいずれか１つに記載のＩＣ構造を提供する。
【0122】
例１８は、前記界面材料の厚さが少なくとも約５ナノメートルである、例１７に記載のＩＣ構造を提供する。
【0123】
例１９は、ゲート電極材料、及び、ドープされた半導体材料を含む領域、を有するトランジスタを設ける段階、ここで、前記領域は前記トランジスタのソース領域又はドレイン領域のいずれかである；前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第１の導電性材料を有する；前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第２の導電性材料（例えば、導電性材料３４２；そのようなコンタクト構造は、トランジスタの「Ｓ／Ｄコンタクト」と称され得る）を有する；及び、前記ゲート電極材料に結合されたゲート構造を設ける段階、ここで、前記ゲート構造は第２の導電性材料を有する、を備え、前記ゲート構造は前記コンタクト構造を設けた後に設けられる、ＩＣ構造を製造する方法を提供する。
【0124】
例２０は、前記第２の導電性材料の部分が前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える、例１９に記載の方法を提供する。
【0125】
例２１は、ＩＣ構造が前述の例のうちのいずれか１つに記載のＩＣ構造である、例１９～２０のうちのいずれか１つに記載の方法を提供する。
【0126】
例２２は、例１～１８のうちのいずれか１つに記載のＩＣ構造を有するＩＣダイ；及び、当該ＩＣダイに結合された更なるＩＣコンポーネント、を備えるＩＣパッケージを提供する。
【0127】
例２３は、当該更なるＩＣコンポーネントがパッケージ基板を有する、例２２に記載のＩＣパッケージを提供する。
【0128】
例２４は、当該更なるＩＣコンポーネントがインタポーザを有する、例２２に記載のＩＣパッケージを提供する。
【0129】
例２５は、当該更なるＩＣコンポーネントが更なるＩＣダイを有する、例２２に記載のＩＣパッケージを提供する。
【0130】
例２６は、キャリア基板、及び、当該キャリア基板に結合されたＩＣ構造、を備えるコンピューティングデバイスを提供し、当該ＩＣ構造は、例１～１８のうちのいずれか１つに記載のＩＣ構造である、又は、当該ＩＣ構造は、例２２～２５のうちのいずれか１つに記載のＩＣパッケージに含まれる。
【0131】
例２７は、例２６に記載のコンピューティングデバイスを提供し、当該コンピューティングデバイスは、ウェアラブル又はハンドヘルドコンピューティングデバイスである。
【0132】
例２８は、例２６又は２７に記載のコンピューティングデバイスを提供し、当該コンピューティングデバイスは、１つ又は複数の通信チップを更に備える。
【0133】
例２９は、例２６～２８のうちのいずれか１つに記載のコンピューティングデバイスを提供し、当該コンピューティングデバイスは、アンテナを更に備える。
【0134】
例３０は、キャリア基板がマザーボードである、例２６～２９のうちのいずれか１つに記載のコンピューティングデバイスを提供する。
【0135】
例３１は、例１～１８のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、中央処理装置を含む、又はその一部である。
【0136】
例３２は、例１～３１のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、メモリデバイス、例えば高帯域幅メモリデバイスを含む、又はその一部である。
【0137】
例３３は、例１～３２のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、ロジック回路を含む、又はその一部である。
【0138】
例３４は、例１～３３のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、入力／出力回路を含む、又はその一部である。
【0139】
例３５は、例１～３４のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、ＦＰＧＡ送受信機を含む、又はその一部である。
【0140】
例３６は、例１～３５のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、ＦＰＧＡロジックを含む、又はその一部である。
【0141】
例３７は、例１～３６のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、電力供給回路を含む、又はその一部である。
【0142】
例３８は、例１～３７のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、ＩＩＩ－Ｖ増幅器を含む、又はその一部である。
【0143】
例３９は、例１～３８のうちのいずれか１つに記載のＩＣ構造を提供し、当該ＩＣ構造は、ＰＣＩＥ回路又はＤＤＲ転送回路を含む、又はその一部である。
【0144】
要約書において説明される事項を含む、示された本開示の実装形態の上記の説明は、包括的であること、又は開示された厳密な形式に本開示を限定することを意図するものではない。例示の目的で、本開示についての具体的な実装形態及び例が本明細書で説明されているが、当業者が認識することになる通り、様々な同等の修正が、本開示の範囲内において可能である。
上記の発明を実施するための形態に鑑みて、本開示にこれらの修正が加えられ得る。
［他の可能な項目］
［項目１］
集積回路（ＩＣ）構造であって：
チャネル領域、及び、ドープされた半導体材料を含む領域、を有するトランジスタ、ここで、前記領域は、前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造、ここで、前記コンタクト構造は、第１の導電性材料を有する；及び
前記チャネル領域に結合されたゲート構造、ここで、前記ゲート構造は、ゲート電極材料及び第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は、前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える
集積回路（ＩＣ）構造。
［項目２］
前記第１の導電性材料及び前記第２の導電性材料は、異なる材料組成を有する、項目１に記載のＩＣ構造。
［項目３］
前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、項目１に記載のＩＣ構造。
［項目４］
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、項目１に記載のＩＣ構造。
［項目５］
前記界面の下方にチタンを有するライナ材料を更に備え、前記ライナ材料の側壁は前記界面と実質的に位置合わせされている、項目１に記載のＩＣ構造。
［項目６］
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、項目５に記載のＩＣ構造。
［項目７］
前記ゲートスペーサの前記側壁は、前記ライナ材料の前記側壁と接触している、項目６に記載のＩＣ構造。
［項目８］
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、項目１に記載のＩＣ構造。
［項目９］
前記第１の導電性材料及び前記領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、項目１に記載のＩＣ構造。
［項目１０］
前記界面材料の厚さは少なくとも約５ナノメートルである、項目９に記載のＩＣ構造。
［項目１１］
ソース又はドレイン（Ｓ／Ｄ）領域及びゲート電極材料を有するトランジスタ；
前記Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、ここで、前記Ｓ／Ｄコンタクトは第１の導電性材料を有する；及び
前記ゲート電極材料と電気接触しているゲートコンタクト、ここで、前記ゲートコンタクトは第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は前記第１の導電性材料の部分と電気接触しており、前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、集積回路（ＩＣ）構造。
［項目１２］
前記第１の導電性材料は、前記第２の導電性材料とは異なる、項目１１に記載のＩＣ構造。
［項目１３］
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、項目１１に記載のＩＣ構造。
［項目１４］
前記ゲート電極材料及び前記第１の導電性材料の間にゲートスペーサを更に備える、項目１１に記載のＩＣ構造。
［項目１５］
前記第２の導電性材料の第１の部分は、前記ゲート電極材料の上方にあり、これと電気接触しており、かつ、前記第２の導電性材料の第２の部分は、前記ゲートスペーサの上方にある、項目１４に記載のＩＣ構造。
［項目１６］
前記第１の導電性材料の前記部分及び前記第２の導電性材料の前記部分の間に粒子境界を更に備える、項目１１に記載のＩＣ構造。
［項目１７］
前記第１の導電性材料及び前記Ｓ／Ｄ領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、項目１１に記載のＩＣ構造。
［項目１８］
前記界面材料の厚さは少なくとも約５ナノメートルである、項目１７に記載のＩＣ構造。
［項目１９］
ゲート電極材料、及び、ドープされた半導体材料を含む領域、を有するトランジスタを設ける段階、ここで、前記領域は前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第１の導電性材料を有する；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第２の導電性材料を有する；及び
前記ゲート電極材料に結合されたゲート構造を設ける段階、ここで、前記ゲート構造は第２の導電性材料を有する
を備え、前記ゲート構造は前記コンタクト構造を設けた後に設けられる、集積回路（ＩＣ）構造を製造する方法。
［項目２０］
前記第２の導電性材料の部分は前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える、項目１９に記載の方法。
上記の発明を実施するための形態に鑑みて、本開示にこれらの修正が加えられ得る。
［他の可能な項目］
［項目１］
集積回路（ＩＣ）構造であって：
チャネル領域、及び、ドープされた半導体材料を含む領域、を有するトランジスタ、ここで、前記領域は、前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造、ここで、前記コンタクト構造は、第１の導電性材料を有する；及び
前記チャネル領域に結合されたゲート構造、ここで、前記ゲート構造は、ゲート電極材料及び第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は、前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える
集積回路（ＩＣ）構造。
［項目２］
前記第１の導電性材料及び前記第２の導電性材料は、異なる材料組成を有する、項目１に記載のＩＣ構造。
［項目３］
前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、項目１に記載のＩＣ構造。
［項目４］
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、項目１に記載のＩＣ構造。
［項目５］
前記界面の下方にチタンを有するライナ材料を更に備え、前記ライナ材料の側壁は前記界面と実質的に位置合わせされている、項目１に記載のＩＣ構造。
［項目６］
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、項目５に記載のＩＣ構造。
［項目７］
前記ゲートスペーサの前記側壁は、前記ライナ材料の前記側壁と接触している、項目６に記載のＩＣ構造。
［項目８］
前記界面の下方にゲートスペーサを更に備え、前記ゲートスペーサの側壁は前記界面と実質的に位置合わせされている、項目１に記載のＩＣ構造。
［項目９］
前記第１の導電性材料及び前記領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、項目１に記載のＩＣ構造。
［項目１０］
前記界面材料の厚さは少なくとも約５ナノメートルである、項目９に記載のＩＣ構造。
［項目１１］
ソース又はドレイン（Ｓ／Ｄ）領域及びゲート電極材料を有するトランジスタ；
前記Ｓ／Ｄ領域と電気接触しているＳ／Ｄコンタクト、ここで、前記Ｓ／Ｄコンタクトは第１の導電性材料を有する；及び
前記ゲート電極材料と電気接触しているゲートコンタクト、ここで、前記ゲートコンタクトは第２の導電性材料を有する；
を備え、前記第２の導電性材料の部分は前記第１の導電性材料の部分と電気接触しており、前記第１の導電性材料の前記部分における平均粒径は、前記第２の導電性材料の前記部分における平均粒径とは異なる、集積回路（ＩＣ）構造。
［項目１２］
前記第１の導電性材料は、前記第２の導電性材料とは異なる、項目１１に記載のＩＣ構造。
［項目１３］
前記第１の導電性材料の前記部分における平均粒子配向は、前記第２の導電性材料の前記部分における平均粒子配向とは異なる、項目１１に記載のＩＣ構造。
［項目１４］
前記ゲート電極材料及び前記第１の導電性材料の間にゲートスペーサを更に備える、項目１１に記載のＩＣ構造。
［項目１５］
前記第２の導電性材料の第１の部分は、前記ゲート電極材料の上方にあり、これと電気接触しており、かつ、前記第２の導電性材料の第２の部分は、前記ゲートスペーサの上方にある、項目１４に記載のＩＣ構造。
［項目１６］
前記第１の導電性材料の前記部分及び前記第２の導電性材料の前記部分の間に粒子境界を更に備える、項目１１に記載のＩＣ構造。
［項目１７］
前記第１の導電性材料及び前記Ｓ／Ｄ領域の間に界面材料を更に備え、前記界面材料はチタン及びシリコンを有する、項目１１に記載のＩＣ構造。
［項目１８］
前記界面材料の厚さは少なくとも約５ナノメートルである、項目１７に記載のＩＣ構造。
［項目１９］
ゲート電極材料、及び、ドープされた半導体材料を含む領域、を有するトランジスタを設ける段階、ここで、前記領域は前記トランジスタのソース領域又はドレイン領域のいずれかである；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第１の導電性材料を有する；
前記領域に結合されたコンタクト構造を設ける段階、ここで、前記コンタクト構造は第２の導電性材料を有する；及び
前記ゲート電極材料に結合されたゲート構造を設ける段階、ここで、前記ゲート構造は第２の導電性材料を有する
を備え、前記ゲート構造は前記コンタクト構造を設けた後に設けられる、集積回路（ＩＣ）構造を製造する方法。
［項目２０］
前記第２の導電性材料の部分は前記第１の導電性材料の部分と導電性接触しており、前記ＩＣ構造は、前記第２の導電性材料の前記部分及び前記第１の導電性材料の前記部分の間の界面においてシーム又は粒子境界を備える、項目１９に記載の方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図6】
【図7】
【図8】
【図9】
【外国語明細書】