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特開2025-54173ゲート誘電体を保護するための、モリブデンを含む材料層の使用
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025054173
(43)【公開日】2025-04-07
(54)【発明の名称】ゲート誘電体を保護するための、モリブデンを含む材料層の使用
(51)【国際特許分類】
H10D 30/01 20250101AFI20250328BHJP
H10D 30/60 20250101ALI20250328BHJP
H10D 84/85 20250101ALI20250328BHJP
H10D 84/83 20250101ALI20250328BHJP
H10D 64/27 20250101ALI20250328BHJP
H10D 64/20 20250101ALI20250328BHJP
H10D 64/60 20250101ALI20250328BHJP
H10D 64/01 20250101ALI20250328BHJP
H01L 21/285 20060101ALI20250328BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301G
H01L27/092 D
H01L27/088 C
H01L29/58 G
H01L29/44 S
H01L21/28 301R
H01L21/28 B
H01L21/285 Z
【審査請求】未請求
【請求項の数】25
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024105948
(22)【出願日】2024-07-01
(31)【優先権主張番号】18/473,618
(32)【優先日】2023-09-25
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】チャン ユーン ジュン
(72)【発明者】
【氏名】ジャグー ザフルラ
(72)【発明者】
【氏名】ゴヴィンダラジュ スリダル
【テーマコード（参考）】
4M104
5F048
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA03
4M104AA04
4M104AA05
4M104BB01
4M104BB02
4M104BB04
4M104BB18
4M104BB31
4M104CC01
4M104CC05
4M104DD03
4M104DD33
4M104DD43
4M104DD52
4M104DD53
4M104DD79
4M104EE03
4M104EE06
4M104EE14
4M104EE16
4M104FF06
4M104GG09
5F048AB03
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5F048BA15
5F048BB05
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5F140BK28
5F140BK29
5F140BK30
5F140CB04
(57)【要約】 （修正有）
【課題】モリブデンを含む少なくとも１つの層を含むゲート電極を有する集積回路を形成する方法を提供する。
【解決手段】半導体デバイス１０１は、ゲート誘電体１１０上の、導電性フィル１０８および１つまたは複数の金属仕事関数層１０９で構成されたゲート電極を含むゲート構造を有する。ゲート構造は、半導体材料のフィン或いは任意の数のナノワイヤ、ナノリボンまたはナノシートの周囲に延在している。ゲート電極は、ゲート誘電体上の１つまたは複数の導電層を含み、それらの導電層のうちの少なくとも１つは、モリブデン（例えば窒化モリブデン）を含む。モリブデンを含む導電層は、ゲート誘電体の形成中（例えばアニール処理中）に用いられてよく、したがって、より高い品質のゲート誘電体がもたらされる。
【選択図】図１Ａ
【解決手段】半導体デバイス１０１は、ゲート誘電体１１０上の、導電性フィル１０８および１つまたは複数の金属仕事関数層１０９で構成されたゲート電極を含むゲート構造を有する。ゲート構造は、半導体材料のフィン或いは任意の数のナノワイヤ、ナノリボンまたはナノシートの周囲に延在している。ゲート電極は、ゲート誘電体上の１つまたは複数の導電層を含み、それらの導電層のうちの少なくとも１つは、モリブデン（例えば窒化モリブデン）を含む。モリブデンを含む導電層は、ゲート誘電体の形成中（例えばアニール処理中）に用いられてよく、したがって、より高い品質のゲート誘電体がもたらされる。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
【請求項2】
前記導電層を形成する段階は、原子層堆積（ＡＬＤ）処理を用いて前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項3】
前記導電層は、モリブデンおよび窒素を含み、前記ＡＬＤ処理は、モリブデンをアンモニア（ＮＨ３）前駆体ガスと共に用いる、請求項２に記載の方法。
【請求項4】
前記導電層を形成する段階は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さへ前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項5】
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、請求項１に記載の方法。
【請求項6】
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、請求項１に記載の方法。
【請求項7】
前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む、請求項６に記載の方法。
【請求項8】
前記１つまたは複数の追加の導電層を形成する段階は、窒素およびタンタルまたはチタンのうちの一方を含む少なくとも１つの追加の導電層を形成する段階を有する、請求項１に記載の方法。
【請求項9】
前記犠牲ゲートを形成する段階は、前記犠牲ゲートの側壁上にスペーサを形成する段階を有し、前記犠牲ゲートを除去する段階は、前記スペーサの間の前記１つまたは複数の半導体層を露出させるべく、前記スペーサの間の前記犠牲ゲートを除去する段階を有する、請求項１に記載の方法。
【請求項10】
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、請求項１に記載の方法。
【請求項11】
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、請求項１０に記載の方法。
【請求項12】
前記アニールする段階は、約３０秒から約９０秒にわたって約５５０℃から約６５０℃で前記１つまたは複数の誘電体層をアニールする段階を有する、請求項１から１１のいずれか一項に記載の方法。
【請求項13】
第１の方向においてソースまたはドレイン領域から延在している半導体領域、ここで、前記ソースまたはドレイン領域は、シリコンおよびゲルマニウムのうちの一方または両方を含み、ｎ型ドーパントがドープされている；および
前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造
を備え、
ここで、前記ゲート構造は、
前記半導体領域上の１つまたは複数の誘電体層、および
前記１つまたは複数の誘電体層上の１つまたは複数の導電層、ここで、前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む
を有する、
集積回路。
前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造
を備え、
ここで、前記ゲート構造は、
前記半導体領域上の１つまたは複数の誘電体層、および
前記１つまたは複数の誘電体層上の１つまたは複数の導電層、ここで、前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む
を有する、
集積回路。
【請求項14】
前記導電層は、前記１つまたは複数の誘電体層の直接上にある、請求項１３に記載の集積回路。
【請求項15】
前記導電層は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する、請求項１３に記載の集積回路。
【請求項16】
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、請求項１３に記載の集積回路。
【請求項17】
前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む、請求項１６に記載の集積回路。
【請求項18】
前記半導体領域は、１つまたは複数の半導体ナノリボンを有する、請求項１３に記載の集積回路。
【請求項19】
前記導電層は、第１の導電層であり、前記１つまたは複数の導電層は、窒素およびタンタルまたはチタンのうちの一方を含む、前記第１の導電層上の第２の導電層を含む、請求項１３に記載の集積回路。
【請求項20】
前記半導体領域は、第１の半導体領域であり、前記ソースまたはドレイン領域は、第１のソースまたはドレイン領域であり、前記ゲート構造は、第１のゲート構造であり、前記１つまたは複数の誘電体層は、第１の１つまたは複数の誘電体層であり、前記１つまたは複数の導電層は、第１の１つまたは複数の導電層であり、前記１つまたは複数のダイのうちの少なくとも１つは、
前記第１の方向において第２のソースまたはドレイン領域から延在している第２の半導体領域、ここで、前記第２のソースまたはドレイン領域は、ｐ型ドーパントがドープされたシリコンを含む、および
前記第２の方向において前記第２の半導体領域の上に延在している第２のゲート構造
をさらに含み、
ここで、前記第２のゲート構造は、
前記第２の半導体領域上の１つまたは複数の第２の誘電体層、および
前記１つまたは複数の第２の誘電体層上の１つまたは複数の第２の導電層、ここで、前記１つまたは複数の第２の導電層は、モリブデンおよび窒素を含む導電層を含む
を含む、
請求項１３から１９のいずれか一項に記載の集積回路。
前記第１の方向において第２のソースまたはドレイン領域から延在している第２の半導体領域、ここで、前記第２のソースまたはドレイン領域は、ｐ型ドーパントがドープされたシリコンを含む、および
前記第２の方向において前記第２の半導体領域の上に延在している第２のゲート構造
をさらに含み、
ここで、前記第２のゲート構造は、
前記第２の半導体領域上の１つまたは複数の第２の誘電体層、および
前記１つまたは複数の第２の誘電体層上の１つまたは複数の第２の導電層、ここで、前記１つまたは複数の第２の導電層は、モリブデンおよび窒素を含む導電層を含む
を含む、
請求項１３から１９のいずれか一項に記載の集積回路。
【請求項21】
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
ｎ型ドーパントがドープされたシリコンを含むソースまたはドレイン領域を前記１つまたは複数の半導体層の端部から、および前記凹部内に形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
ｎ型ドーパントがドープされたシリコンを含むソースまたはドレイン領域を前記１つまたは複数の半導体層の端部から、および前記凹部内に形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
【請求項22】
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階をさらに備える、請求項２１に記載の方法。
【請求項23】
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、請求項２１に記載の方法。
【請求項24】
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、請求項２１から２３のいずれか一項に記載の方法。
【請求項25】
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、請求項２４に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
集積回路のサイズが縮小し続けるにつれ、多数の課題が生じている。例えば、デバイス層におけるデバイス間隔が低減しているので、相互接続構造内のメモリおよび論理セルのサイズを低減することがますます、より難しくなっている。様々なトランジスタ要素の間で特定のレベルの品質を維持することが、これらのトランジスタが受け得る異なる製造処理の数に起因して、課題になり得る。したがって、そのような高密度半導体デバイスの形成に関し、多数の些細ではない課題が残っている。
【図面の簡単な説明】
【0002】
【図1A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を含む集積回路の断面図である。
【図1B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を含む集積回路の断面図である。
【0003】
【図2A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における１つのステージを示す断面図である。
【図2B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における１つのステージを示す断面図である。
【0004】
【図3A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図3B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0005】
【図4A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図4B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0006】
【図5A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図5B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0007】
【図6A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図6B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0008】
【図7A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図7B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0009】
【図8A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図8B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0010】
【図9A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図9B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0011】
【図10A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図10B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0012】
【図11A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図11B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0013】
【図12A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図12B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0014】
【図13A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図13B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0015】
【図14A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図14B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0016】
【図15A】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【図15B】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された集積回路を形成するための例示的な処理における別のステージを示す断面図である。
【0017】
【図16】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を用いて構成された別の例示的な半導体デバイスの断面図である。
【0018】
【図17】本開示のいくつかの実施形態による、１つまたは複数の半導体ダイを含むチップパッケージの断面図を示す。
【0019】
【図18】本開示の一実施形態による、モリブデンを含む少なくとも１つの層を含むゲート構造を含む集積回路の製造プロセスのフローチャートである。
【0020】
【図19】本開示の一実施形態による、本明細書において多様に説明される、１つまたは複数の集積回路を含むコンピューティングシステムを示す。
【0021】
以下の発明を実施するための形態について例示的な実施形態に言及しながら説明を進めるが、それらの多くの代替例、修正例および変形例が、本開示に照らして明らかになるであろう。さらに理解されるように、これらの図は、必ずしも縮尺どおりに描かれているわけではなく、または、示されている特定の構成へ本開示を限定するようには意図されていない。例えば、いくつかの図が概して、完全な直線、直角および滑らかな表面を示しているが、用いられる処理機器および技術についての現実世界の制限を想定すると、集積回路構造の実際の実装は、完全未満の直線、直角を有することがあり（例えば、いくつかのフィーチャが、テーパ形状側壁、および／または丸みを帯びた角を有し得る）、いくつかのフィーチャは、表面トポロジを有することがあり、またはそうでなければ、滑らかではないことがある。
【発明を実施するための形態】
【0022】
モリブデンを含む少なくとも１つの層を含むゲート電極を有する集積回路を形成するための技術が、本明細書において提供される。これらの技術は、任意の数の集積回路用途において用いることができ、ＦｉｎＦＥＴまたはゲートオールアラウンドトランジスタ（例えば、リボンＦＥＴおよびナノワイヤＦＥＴ）を用いるセルなど、論理およびメモリセルに関して特に有用である。１つのそのような例において、ＦＥＴ（電界効果トランジスタ）は、ゲート誘電体上のゲート電極を有するゲート構造を含む。ゲート構造は、半導体材料のフィンまたは任意の数のナノワイヤ（または、場合に応じて、ナノリボンまたはナノシート）の周囲に延在している。半導体材料は、第１の方向においてソースおよびドレイン領域の間に延在してよく、一方、ゲート構造は、第１の方向と実質的に直交する第２の方向において、半導体材料の上に延在している。ゲート電極は、ゲート誘電体上の１つまたは複数の導電層を含み、それらの導電層のうちの少なくとも１つは、モリブデンおよび窒素（例えば、窒化モリブデン）を含む。モリブデンを含む導電層は、アニールステップ中にゲート誘電体を保護すべくゲート誘電体の形成中に用いられてよく、したがって、より高い品質のゲート誘電体がもたらされる。多数の変形および実施形態が、本開示に照らして明らかになるであろう。
［概要］
［概要］
【0023】
前述のように、集積回路製造に関して、多数の些細ではない課題が残っている。より詳細には、ＦＥＴのゲート誘電体は、トランジスタの半導体材料からゲート電極を分離する重要な要素である。ゲート誘電体の品質に何らかの低下があると、トランジスタの性能に負の影響が及び得る。所与のゲート誘電体は、ゲート誘電体の完全性を強化し、特定の所望の要素をゲート誘電体へ組み込むために、アニール処理を受け得る。アニールの前に追加の材料層がゲート誘電体上に堆積させられてよく、これにより、アニール処理中のゲート誘電体に対してある程度の保護が提供され得る。しかしながら、これらの追加の層の堆積は実際には、下にあるゲート誘電体を損傷させ、後の製造中に部分的に除去してしまい得る。例えば、窒化チタンの層は、アニール工程の前にゲート誘電体上に堆積させられることが多い。しかし、窒化チタンの堆積には高温の塩素系前駆体（ＴｉＣｌ４）が用いられ、これにより、ゲート誘電体を腐食させ、ゲート誘電体が後のゲートパターニング処理中に除去されてしまう可能性を高める副産物が生成され得る。
【0024】
したがって、かつ、本開示の一実施形態によれば、デバイス製造中にゲート誘電体を保護するための技術が、本明細書において提供される。この技術は、例えば、窒化チタン（ＴｉＮ）の層、または、下にあるゲート誘電体に対する損傷を引き起こし得る他の層を置換するために用いられ得る。そのような潜在的に損傷を生じさせる層（例えば、ＴｉＮ）は、モリブデンを含む層で置換され得る。例えば、モリブデンを含む層は、アニール処理中にゲート誘電体を効果的に保護するために、ゲート誘電体の上に堆積させられ得る。次に、モリブデンを含む層は、ゲート電極内の導電層のうちの１つとしてゲート誘電体の上に残り得る。いくつかの実施形態によれば、ゲート誘電体は、二酸化ハフニウムなど、少なくとも１つの高ｋ誘電体層（例えば、二酸化シリコンの誘電率よりも高い誘電率または３．９よりも高い誘電率を有する材料）を含む。ゲート誘電体上で用いられる導電層は、例えば、窒化モリブデンを含み得る。ゲート電極の形成中、仕事関数金属層、および仕事関数金属層上の金属フィルを作成するために、追加の導電層が、窒化モリブデンの層上に形成され得る。様々な仕事関数金属層の材料タイプおよび相対的厚さは、トランジスタがｎ型またはｐ型のいずれであるか、およびトランジスタの所望の閾値電圧に応じて変わり得る。概して、デバイスの閾値電圧は、所与の仕事関数層の厚さが増すと下がる。いくつかの実施形態において、ｐ型ＦＥＴは、窒化モリブデンを含む材料層を含む複数の仕事関数層、窒化タンタルを含む材料層、および窒化チタンを含む材料層を含む。いくつかの実施形態において、ｎ型ＦＥＴは、窒化モリブデンを含む材料層を含む複数の仕事関数層、および窒化タンタル（例えば、窒化チタンがない）を含む材料層を含む。いくつかの実施形態において、窒化モリブデンを含む層は、いくつかのｎ型ＦＥＴデバイスのために除去され、その結果、それらのｎ型ＦＥＴデバイスは、モリブデンを含む仕事関数層を含まないが、それでもなお、改善されたゲート誘電体の恩恵を受ける。仕事関数層上の例示的な充填金属は、タングステンである。ゲート誘電体の品質は、ゲートリーク、閾値電圧およびトランジスタ破壊前最大電圧（ＶＭＡＸ）などのパラメータの測定値を用いて判定され得る。
【0025】
一実施形態によれば、集積回路を形成する方法は、１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向において基板の上に延在している；犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；前記フィンの周囲から前記犠牲ゲートを除去する段階；前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンおよび窒素を含む；前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および前記導電層の上に１つまたは複数の追加の導電層を形成する段階を備える。
【0026】
別の実施形態によれば、集積回路は、第１の方向においてソースまたはドレイン領域から延在している半導体領域および前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造を含む。前記ゲート構造は、前記半導体領域上の１つまたは複数の誘電体層および前記１つまたは複数の誘電体層上の１つまたは複数の導電層を含む。前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む。前記ソースまたはドレイン領域は、例えば、ｎ型ドーパントがドープされたシリコン、ゲルマニウムまたはシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
【0027】
別の実施形態によれば、電子デバイスは、１つまたは複数のダイを含むチップパッケージを含む。前記１つまたは複数のダイのうちの少なくとも１つは、第１の方向においてソースまたはドレイン領域から延在している半導体領域および前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造を有する半導体デバイスを含む。前記ゲート構造は、前記半導体領域上の１つまたは複数の誘電体層および前記１つまたは複数の誘電体層上の１つまたは複数の導電層を含む。前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む。前記ソースまたはドレイン領域は、例えば、ｎ型ドーパントがドープされたシリコン、ゲルマニウムまたはＳｉＧｅを含み得る。
【0028】
これらの技術は、いくつかの例を挙げると、ＦｉｎＦＥＴを含む任意のタイプのプレーナまたは非プレーナトランジスタ（ダブルゲートトランジスタまたはトライゲートトランジスタと呼ばれることがある）、または、ナノワイヤおよびナノリボントランジスタ（ゲートオールアラウンドトランジスタと呼ばれることがある）またはフォークシートトランジスタと共に用いられ得る。より一般的には、本明細書において説明される技術は、比較的高温のアニール（例えば、５００℃から７００℃）を受けるゲート誘電体層を有する任意のトランジスタアーキテクチャに恩恵を与え得る。ソースおよびドレイン領域は、例えば、所与のフィンまたは基板のドープ部分、または、エッチングおよび置換によるソース／ドレイン形成処理中に堆積させられるエピタキシャル領域であり得る。ソースおよびドレイン領域内のドーパントタイプは、対応するトランジスタの極性に依存する。ゲート構造は、ゲートファースト処理またはゲートラスト処理（置換金属ゲート（すなわち、ＲＭＧ）処理と呼ばれることがある）または任意の他のゲート形成処理を用いて実装され得る。トランジスタを形成する際には、ＩＶ族材料（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム）またはＩＩＩ－Ｖ族材料（例えば、ガリウムヒ素、インジウムガリウムヒ素）など、任意の数の半導体材料が用いられ得る。
【0029】
本明細書において提供される技術および構造の使用は、いくつかの適切な例示的分析ツールを挙げると、走査型／透過型電子顕微鏡法（ＳＥＭ／ＴＥＭ）、走査型透過型電子顕微鏡法（ＳＴＥＭ）、ナノビーム電子回折（ＮＢＤまたはＮＢＥＤ）、および反射型電子顕微鏡法（ＲＥＭ）を含む電子顕微鏡法；組成マッピング；Ｘ線結晶学または回折（ＸＲＤ）；エネルギー分散性Ｘ線分光法（ＥＤＸ）；二次イオン質量分析法（ＳＩＭＳ）；飛行時間ＳＩＭＳ（ＴｏＦ－ＳＩＭＳ）；原子プローブ撮像またはトモグラフィー；局所電極原子プローブ（ＬＥＡＰ）技術；３Ｄトモグラフィー；または高解像度物理的または化学的分析などのツールを用いて検出可能であってよい。例えば、いくつかの例示的実施形態において、そのようなツールは、トランジスタのゲート電極の一部としてモリブデンを含む金属層の存在を示し得る。いくつかの実施形態において、モリブデンを含む層は、窒素も含んでおり、ゲート誘電体、およびゲート電極の一部である１つまたは複数の他の金属層の間に配置されている。モリブデンを含む層は、ゲート誘電体の直接上で観察され得る。
【0030】
本開示における「上（ａｂｏｖｅ）」および「の上（ｏｖｅｒ）」の意味は、「上」および「の上」が、何か「の直接上」のみを意味するのではなく、何かとの間に中間フィーチャまたは層がある場合における何かの上にという意味も含むように最も広く解釈されるべきであることが容易に理解されるべきである。さらに、例えば、「下方（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」、「頂部（ｔｏｐ）」および「底部（ｂｏｔｔｏｍ）」等、空間的に相対的な用語は、本明細書において、図に示されるような別の要素またはフィーチャに対する１つの要素またはフィーチャの関係を説明するための説明をしやすくするために用いられ得る。空間的に相対的な用語は、図に示される向きに加え、使用または動作中のデバイスの異なる向きを包含するように意図されている。この装置は、別様に向けられていて（９０度回転させられていて、または他の向きであって）よく、したがって、本明細書において用いられる空間的に相対的な記述子は、同様に解釈され得る。
【0031】
本明細書において用いられる場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。単分子層とは、所与の材料の原子の単層から成る層である。層は、下または上にある構造全体の上に延在してよく、または、下または上にある構造の範囲未満の範囲を有してよい。さらに、層は、均一または不均一な連続構造の領域であってよく、連続構造の厚さ未満の厚さを有する。例えば、層は、連続構造の頂面および底面の間の、または連続構造の頂面および底面における水平面の任意のペアの間に位置し得る。層は、水平方向に、鉛直方向に、および／またはテーパ形状表面に沿って延在し得る。層は、層全体にわたって比較的均一な厚さを有する所与の表面（平坦または曲線のいずれであるかを問わず）に対してコンフォーマルであり得る。
【0032】
本明細書で用いられるような「組成的に異なる」または「組成的に別個の」材料は、異なる化学的組成を有する２つの材料を指す。この組成的な差は例えば、一方の材料にあるが他方材料にはない元素に起因する（例えば、ＳｉＧｅはシリコンとは組成的に異なる）か、または、一方の材料が第２の材料と同じ元素を全て有するが、それらの元素のうちの少なくとも１つが意図的に一方の材料において他方の材料とは異なる濃度で提供されることによるものであり得る（例えば、７０原子パーセントゲルマニウムを有するＳｉＧｅは、２５原子パーセントゲルマニウムを有するＳｉＧｅとは組成的に異なる）。そのような化学組成多様性に加え、これらの材料は、別個のドーパント（例えば、ガリウムおよびマグネシウム）、または同じであるが異なる濃度のドーパントも有し得る。さらに他の実施形態において、組成的に別個の材料はさらに、異なる結晶的向きを有する２つの材料を指し得る。例えば、（１１０）シリコンは、（１００）シリコンとは組成的に別個であり、または（１００）シリコンとは異なる。異なる向きのスタックの作成は例えば、ブランケットウエハ層移動を用いて達成され得る。２つの材料が要素的に異なる場合、これらの材料のうちの一方は、他方の材料にはない元素を有する。
［アーキテクチャ］
［アーキテクチャ］
【0033】
図１Ａは、本開示の一実施形態による、「フィン方向」に沿って様々な半導体デバイス１０１を通る、各半導体デバイス１０１のソースまたはドレイン領域の間に延在している半導体本体を示す断面図である。図１Ｂは、図１Ａの断面に平行である、ページの内側への（または、場合に応じて、ページの外側）断面図を示しており、その結果、この断面図は、トランジスタの半導体本体から離れているが、依然として、半導体本体の上に延在するゲート構造を横断している。半導体デバイスの各々は、例えば、トライゲート（例えば、ＦｉｎＦＥＴ）またはゲートオールアラウンド（ＧＡＡ）トランジスタなど、非プレーナ金属酸化物半導体（ＭＯＳ）トランジスタであってよいが、他のトランジスタトポロジおよびタイプも、本明細書において提供される技術から恩恵を受け得る。本明細書における例は、ＧＡＡ構造を有する（例えば、ソースおよびドレイン領域の間に延在するナノリボン、ナノワイヤまたはナノシートを有する）半導体デバイスを示す。他の例は、誘電体スパインまたは構造により分離されたｐ型デバイスおよびｎ型デバイスを有するフォークシート構造を有し得る。
【0034】
半導体デバイスの各々において用いられる半導体材料は、半導体基板１０２から形成され得る。基板１０２は、例えば、ＩＶ族半導体材料（シリコン、ゲルマニウムまたはＳｉＧｅなど）、ＩＩＩ－Ｖ族半導体材料（ガリウムヒ素、インジウムガリウムヒ素またはインジウムリンなど）および／または上にトランジスタが形成され得る任意の他の適切な材料を含むバルク基板であり得る。代替的に、基板は、埋め込み絶縁体層の上に所望の半導体層（例えば、二酸化シリコンの上にシリコン）を有するセミコンダクタオンインシュレータ基板であり得る。代替的に、基板は、ナノワイヤまたはナノリボンの形成に適切な多層基板または超格子（例えば、シリコンおよびＳｉＧｅの交互層、またはインジウムガリウムヒ素およびインジウムリンの交互層）であり得る。任意の数の基板が用いられ得る。いくつかの実施形態において、基板１０２は、裏面信号および電力ルーティングを形成するために、除去され、１つまたは複数の裏面相互接続層で置換される。
【0035】
これらのデバイスの１つまたは複数の半導体領域は、バルクシリコン基板からエッチングされたシリコンフィンなど、例えば基板１０２に固有であり得る（基板自体から形成された）フィンを含み得る。代替的に、フィンは、基板１０２上へ堆積させられた材料で形成され得る。１つのそのような例示的な場合において、ＳｉＧｅのブランケット層が、シリコン基板上へ堆積させられ、次に、その基板から延在する複数のＳｉＧｅフィンを形成するためにパターニングおよびエッチングされ得る。さらに他の実施形態において、フィンは、チャネル領域内の他方のタイプの交互層を遊離させるべく一方のタイプの交互層が選択的にエッチング除去され、その結果、ゲートオールアラウンド処理またはフォークシートゲート処理が次に実行され得るゲート形成処理中のナノワイヤおよびナノリボンおよびナノシートの形成を容易にする材料の交互層（例えば、シリコンおよびＳｉＧｅの交互層）を含む。再びであるが、いくつかの例において、これらの交互層は、堆積させられて次にフィンへエッチングされた、またはフィン形状トレンチへ堆積させられたブランケットであり得る。
【0036】
いくつかの実施形態によれば、半導体デバイス１０１は、第１の方向において半導体デバイス１０１の下方に延在しているサブフィン領域１０３をさらに含む。いくつかの実施形態によれば、サブフィン領域１０３は、様々なトランジスタの形成後に残る、対応する半導体フィンの一部分であり、基板１０２から形成され得る。したがって、サブフィン領域１０３は、基板１０２と同じ半導体材料（または、基板１０２が除去される状況における任意の半導体材料）を含み得る。
【0037】
各半導体デバイス１０１は、第１の方向においてエピタキシャルソースまたはドレイン領域１０６の間に延在している１つまたは複数のナノリボン１０４など、１つまたは複数の半導体領域（チャネル領域とも呼ばれる）を含む。ゲート構造が、第２の方向において（例えば、ページの内側および外側へ）所与の半導体デバイス１０１の１つまたは複数の半導体領域（例えば、ナノリボン１０４）の上に延在して、トランジスタゲートを形成する。サブフィン領域１０３は、１つまたは複数のナノリボン１０４下方で第１の方向に沿って延在してよく、図１Ｂに示されるように、１つまたは複数のナノリボン１０４の下方ではないエリアにおいて誘電体フィル１０５と側面が接してよい。したがって、誘電体フィル１０５は、第２の方向に沿って（例えば、ページの内側および外側へ）、隣接するサブフィンの間のシャロートレンチアイソレーション（ＳＴＩ）として機能し得る。
【0038】
ソースまたはドレイン領域１０６のいずれかが、用途およびドーパントプロファイルに応じて、ソース領域またはドレイン領域のいずれかとして機能し得る。ソースおよびドレイン領域に適切な任意の半導体材料（例えば、ＩＶ族およびＩＩＩ－Ｖ族半導体材料）が、示されているソースまたはドレイン領域１０６のいずれかに用いられ得る。そのような場合のいずれにおいても、ソースまたはドレイン領域１０６の組成およびドープは、トランジスタの極性に応じて、同じであってよく、または異なってよい。例えば、ｐチャネルトランジスタである任意の半導体デバイスが、関連するソースまたはドレイン領域１０６において高濃度のｐ型ドーパントを含み、ｎチャネルトランジスタである任意の半導体デバイスが、関連するソースまたはドレイン領域１０６において高濃度のｎ型ドーパントを含む。例示的なｐ型ドーパントは、ホウ素を含み、例示的なｎ型ドーパントは、リンを含む。任意の数のソースおよびドレイン構成および材料が用いられ得る。いくつかの例において、ｎ型ソースまたはドレイン領域は、リンがドープされたシリコンを含み、ｐ型ソースまたはドレイン領域は、ホウ素がドープされたシリコンゲルマニウムを含む。
【0039】
いくつかの実施形態によれば、ゲート構造は、導電性フィル１０８および１つまたは複数の金属仕事関数層１０９で構成されたゲート電極を含み得る。ゲート構造は、任意の数の誘電体層を表し得るゲート誘電体１１０も含む。導電性フィル１０８は、金属、金属合金またはドープされたポリシリコンなど、任意の十分に導電的な材料を含み得る。いくつかの例において、導電性フィル１０８は、タングステン（Ｗ）を含むが、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）またはドープされたポリシリコンなど、他の金属または導電性材料が用いられ得る。いくつかの実施形態において、半導体デバイス１０１のうちの一方または両方は、１つまたは複数の仕事関数層１０９が窒化モリブデン（ＭｏＮ）の層を含むｐチャネルデバイスである。ｐチャネルデバイスの他の金属仕事関数層１０９は、窒化タンタル（ＴａＮ）および窒化チタン（ＴｉＮ）を含み得る。いくつかの実施形態において、半導体デバイス１０１のうちの一方または両方は、１つまたは複数の仕事関数層１０９が窒化モリブデン（ＭｏＮ）の層を含むｎチャネルデバイスである。ｎチャネルデバイスの他の金属仕事関数層１０９は、窒化タンタル（ＴａＮ）を含み得る。いくつかの実施形態によれば、ＭｏＮ層は、アニール手順の前にゲート誘電体１１０上に堆積させられ、ゲート誘電体１１０上に残って、ゲート電極仕事関数金属のうちの１つとして機能し得る。
【0040】
ゲート誘電体１１０は、任意の適切なゲート誘電体材料を含み得る。いくつかの実施形態において、ゲート誘電体１１０は、ナノリボン１０４または他の半導体領域上の固有の酸化材料（例えば、二酸化シリコン、二酸化ゲルマニウムまたは酸化ＳｉＧｅ）の層、および、固有の酸化物上の高ｋ誘電体材料（例えば、酸化ハフニウムまたは酸化アルミニウム）の層を含む。いくつかの実施形態によれば、スペーサ構造１１２および内部スペーサ１１４が、ゲート構造の側壁に沿って存在している。スペーサ構造１１２および内部スペーサ１１４は、窒化シリコンなど、任意の適切な誘電体材料であってよく、所与のゲート構造および隣接するソースまたはドレイン領域１０６の間の分離を提供してよい。内部スペーサ１１４は、隣接するナノリボン１０４を第３の方向（例えば、鉛直方向）に沿って互いに分離し得る。
【0041】
いくつかの実施形態によれば、誘電体キャップ層１１６が、半導体デバイス１０１のゲートトレンチ内のゲート電極の上に存在し得る。誘電体キャップ層１１６の頂面は、スペーサ構造１１２の頂面と実質的に同一平面上にあってよい。いくつかの例において、誘電体キャップ層１１６は、スペーサ構造１１２と同じ誘電体材料を含み得る。
【0042】
いくつかの実施形態によれば、導電性コンタクト１１８が、ソースまたはドレイン領域１０６上に提供されている。導電性コンタクト１１８は、タングステン、モリブデン、ルテニウム、コバルトまたは他の金属など、任意の適切な導電性材料を含み得る。導電性コンタクト１１８は、それら全てが同じ導電性材料を含むように、共に形成され得る。
【0043】
図１Ｂに示されるように、いくつかの実施形態によれば、ソースまたはドレイン領域１０６を第２の方向に沿って（例えば、ページの内側および外側へ）他のソースまたはドレイン領域から分離するために、誘電体プラグ１２０がソース／ドレイントレンチ内に存在し得る。誘電体プラグ１２０は、二酸化シリコン、酸窒化シリコンまたは酸炭化シリコンなど、任意の適切な誘電体材料であってよい。
［製造方法］
［製造方法］
【0044】
図２Ａから図１５Ａおよび図２Ｂから図１５Ｂは、本開示の一実施形態による、モリブデン含有仕事関数層を用いて構成された集積回路を形成するための例示的な処理を集合的に示す断面図を含む。図２Ａから図１５Ａは、一連の半導体デバイスにわたる図１Ａの断面図と同様の断面図を表し、一方、図２Ｂから図１５Ｂは、図２Ａから図１５Ａにおける図に平行であり、かつ、半導体デバイスから離れた図１Ｂの断面図と同様の断面図を表す。同じ文字を共有する図の各セットが、その時点までの処理フローから生じる例示的な構造を示しているので、示されている構造は、処理フローが続くにつれて進化し、最終的には、図１Ａおよび図１Ｂに示されている構造と同様である、図１５Ａおよび図１５Ｂに示されている構造になる。そのような構造は、例えばデジタル論理セルおよび／またはメモリセルおよびを含む集積回路（例えば、プロセッサまたはメモリチップなど）の全体の一部およびアナログミックスドシグナル回路の一部であってよい。したがって、示されている集積回路構造は、示されていない他の集積回路を含むより大きい集積回路の一部であってよい。例示的な材料およびプロセスパラメータが与えられているが、本開示に照らして理解されるように、他の材料およびプロセスパラメータも用いられ得る。
【0045】
図２Ａおよび図２Ｂは各々、本開示の一実施形態による、ある基板の上に形成された一連の材料層を有する基板２０１を通る断面図を示す。交互材料層が、半導体層２０４と交互に並んだ犠牲層２０２を含む基板２０１の上に堆積させられ得る。交互層は、ＧＡＡトランジスタ構造を形成するために用いられる。任意の数の交互に並んだ犠牲層２０２および半導体層２０４が、基板２０１の上に堆積させられ得る。基板２０１は、上述の基板１０２と実質的に同様であってよい。
【0046】
いくつかの実施形態によれば、半導体層２０４は、犠牲層２０２とは異なる材料組成を有する。いくつかの実施形態において、半導体層２０４は、シリコン（Ｓｉ）、ＳｉＧｅ、ゲルマニウム、またはインジウムリン（ＩｎＰ）またはガリウムヒ素（ＧＡＡ）のようなＩＩＩ－Ｖ材料など、ナノリボンとしての使用に適切な半導体材料を含む。犠牲層２０２は、半導体層２０４に対して選択的に除去され得る材料を含む。いくつかの例において、例えば、半導体層２０４はシリコンであり、犠牲層２０２はＳｉＧｅであり、またはその逆も同様である。半導体層２０４の各々においておよび犠牲層２０２においてＳｉＧｅが用いられるいくつかの他の例において、ゲルマニウム濃度は、エッチング選択性を可能にすべく、半導体層２０４および犠牲層２０２の間で異なる。例えば、半導体層２０４は、犠牲層２０２と比較してより高いゲルマニウム含有量を含み得る。
【0047】
１つの例示的実施形態から次の例示的実施形態へと寸法が変わり得るが、いくつかの例において、各半導体層２０４の厚さは、約５ｎｍおよび約２０ｎｍの間であってよい。いくつかの実施形態において、各半導体層２０４の厚さは、実質的に同じ（例えば、１～２ｎｍ内）である。犠牲層２０２の各々の厚さは、各半導体層２０４の厚さとほぼ同じ（例えば、約５～２０ｎｍ）であってよい。半導体層２０４および犠牲層２０２の各々は、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）または原子層堆積（ＡＬＤ）またはエピタキシャル成長など、任意の材料堆積技術を用いて堆積させられ得る。
【0048】
図３Ａおよび図３Ｂは、一実施形態による、キャップ層３０２の形成およびキャップ層３０２の下方のフィンの後続の形成の後の、図２Ａおよび図２Ｂに示される構造の断面図をそれぞれ示す。キャップ層３０２は、カーボンハードマスク（ＣＨＭ）または窒化シリコンなど、任意の適切なハードマスク材料であってよい。キャップ層３０２は、犠牲層２０２および半導体層２０４の交互層スタックからのフィンの対応する複数の行を形成するために、複数の行へパターニングされる。図３Ａに見られるように、キャップ層３０２は、第１の方向において各フィンの頂部に沿って延在している。
【0049】
いくつかの実施形態によれば、層スタックを通じた異方性エッチング処理が、基板２０１の少なくとも一部分へ続く。フィンの下方の基板２０１の部分は、エッチングされず、図３Ａに示されるようなサブフィン領域３０４をもたらす。フィンの下ではない、基板２０１のエッチングされた部分には、図３Ｂに示されるような隣接するフィンの間のシャロートレンチアイソレーション（ＳＴＩ）として機能する誘電体フィル３０６が充填され得る。誘電体フィル３０６は、二酸化シリコンなど、任意の適切な誘電体材料であってよい。いくつかの実施形態によれば、サブフィン領域３０４は、誘電体フィル３０６と側面が接する基板２０１の残りの部分を表す。
【0050】
図４Ａおよび図４Ｂは、いくつかの実施形態による、犠牲ゲート４０２およびスペーサ構造４０４の形成の後の、図３Ａおよび図３Ｂに示されている構造の断面図を示す。対応する犠牲ゲート４０２をゲートマスキング層の下方のストリップ内に形成するために、ゲートマスキング層はまず、（例えば、第２の方向において）フィンの各々にわたって直交して延在するストリップ内でパターニングされ得る。その後、ゲートマスキング層は、除去されてよく、または各犠牲ゲート４０２の上のキャップ層として残ってよい。いくつかの実施形態によれば、犠牲ゲート材料は、ゲートマスキング層により保護されていない全てのエリアにおいて除去される。犠牲ゲート４０２は、フィンの半導体材料を損傷させることなく選択的に除去され得る任意の適切な材料であってよい。いくつかの例において、犠牲ゲート４０２は、ポリシリコンを含む。
【0051】
いくつかの実施形態によれば、スペーサ構造４０４が、犠牲ゲート４０２の側壁に沿って形成される。スペーサ構造４０４は、コンフォーマルに堆積させられ（例えば、ＣＶＤまたはＡＬＤ）、次にエッチバックされ、またはそうでなければ、（例えば、異方性または方向性エッチングを介して）水平表面から除去されてよく、その結果、スペーサ構造４０４はほとんど、任意の露出構造の側壁上にのみ残る。（第１の方向に沿った）スペーサ構造４０４の幅は、１つの例から次の例へと変わり得るが、いくつかの場合には、３ｎｍから２０ｎｍまでの範囲内である。いくつかの実施形態によれば、スペーサ構造４０４は、窒化シリコン、炭窒化シリコンまたは酸炭窒化シリコンなど、任意の適切な誘電体材料であってよい。１つのそのような実施形態において、最終的なゲート処理中にある程度のエッチング選択性を提供すべく、スペーサ構造４０４は、窒化物を含み、誘電体フィル３０６は、酸化物を含む。他のエッチング選択的誘電体スキーム（例えば、酸化物／炭化物、炭化物／窒化物）も、スペーサ構造４０４および誘電体フィル３０６のために用いられ得る。他の実施形態において、スペーサ構造４０４および誘電体フィル３０６は、組成的に同じであり、またはそうでなければ同様であり、エッチング選択性は使用されない。
【0052】
図５Ａおよび図５Ｂは、いくつかの実施形態による、犠牲ゲート４０２およびスペーサ構造４０４により保護されていないフィンの露出部分の除去の後の、図４Ａおよび図４Ｂに示されている構造の断面図を示す。露出されたフィン部分は、リアクティブイオンエッチング（ＲＩＥ）などの任意の異方性エッチング処理、または他の方向性エッチング処理を用いて除去され得る。いくつかの実施形態によれば、露出されたフィン部分の除去により、第１の方向に沿ってゲートトレンチ（現在、犠牲ゲート４０２）が充填されている）と交互に並んだソースまたはドレイントレンチが作成される。いくつかの実施形態において、サブフィン領域３０４の少なくとも一部分はまた、サブフィン領域３０４の頂面が誘電体フィル３０６の頂面の下へ凹むように除去される。サブフィン領域３０４の上の凹まされたエリアには、１つまたは複数の誘電体材料が充填され得る。
【0053】
図６Ａおよび図６Ｂは、本開示の一実施形態による、犠牲層２０２の部分の除去の後の、図５Ａおよび図５Ｂに示されている構造の断面図を示す。等方性エッチング処理は、（例えば、半導体層２０４の比較的少量をエッチングしつつ）各犠牲層２０２の露出端部を選択的に凹ませるために用いられ得る。
【0054】
図７Ａおよび図７Ｂは、本開示の一実施形態による、内部スペーサ７０２の形成の後の、図６Ａおよび図６Ｂに示されている構造の断面図を示す。内部スペーサ７０２は、スペーサ構造４０４と同様のまたは厳密に同じである材料組成を有し得る。したがって、内部スペーサ７０２は、シリコンおよび／またはシリコンゲルマニウムなどの半導体材料に対して高エッチング選択性を示す任意の適切な誘電体材料であってよい。内部スペーサ７０２は、例えば、ＣＶＤまたはＡＬＤのようなコンフォーマル堆積処理を用いて、フィン構造の側面の上にコンフォーマルに堆積させられ、次に、半導体層２０４の端部を露出させるために、等方性エッチング処理を用いてエッチバックされ得る。いくつかの実施形態によれば、内部スペーサ７０２は、（例えば、第１の方向に沿って）スペーサ構造４０４と同様の幅を有する。いくつかの実施形態によれば、内部スペーサ７０２は、（図７Ｂに示されるように）半導体層２０４から離れたゲートトレンチの他の縁部に沿ってではなく、半導体層２０４の端部の周囲のみに形成され得ることに留意されたい。
【0055】
図８Ａおよび図８Ｂは、いくつかの実施形態による、ソース／ドレイントレンチ内のソースまたはドレイン領域８０２の形成の後の、図７Ａおよび図７Ｂに示されている構造の断面図をそれぞれ示す。ソースまたはドレイン領域８０２は、スペーサ構造４０４の間の露出されたフィンにより以前に占有されていたエリア内に形成され得る。いくつかの実施形態によれば、ソースまたはドレイン領域８０２は、半導体層２０４の端部における露出された半導体材料からエピタキシャル成長させられる。いくつかの例示的実施形態において、ソースまたはドレイン領域８０２は、ｎチャネルソースまたはドレイン領域（例えば、ｎ型ドーパントを含むエピタキシャルシリコン）、またはｐチャネルソースまたはドレイン領域（例えば、ｐ型ドーパントを含むエピタキシャルＳｉＧｅ）である。コンタクト８０４が、ソースまたはドレイン領域８０２の頂面の上に形成され得る。コンタクト８０４は、下にあるソースまたはドレイン領域８０２との電気的接触を生じさせるために、タングステン、コバルト、モリブデンまたはルテニウムなど、任意の適切な導電性材料を含み得る。いくつかの実施形態において、ソースまたはドレイン領域８０２の上の領域には、ゲート構造での犠牲ゲート４０２の置換の後にコンタクト８０４で置換された誘電体が充填されている。
【0056】
いくつかの実施形態によれば、誘電体フィル８０６が、第２の方向に走る所与のソース／ドレイントレンチに沿って、隣接するソースまたはドレイン領域８０２の間に提供される。いくつかの例において、誘電体フィル８０６は、ソースまたはドレイン領域８０２の部分の周囲の、および場合によっては当該部分の上のソースドレイントレンチ内の残りの体積を占有する。誘電体フィル８０６は、二酸化シリコンなど、任意の適切な誘電体材料であってよい。いくつかの例において、誘電体フィル８０６は、（例えば、研磨手順の後に）スペーサ構造４０４の頂面まで延在しており、この頂面と同一平面上にある。
【0057】
図９Ａおよび図９Ｂは、いくつかの実施形態による、犠牲ゲート４０２および犠牲層２０２の除去の後の、図８Ａおよび図８Ｂに示されている構造の断面図をそれぞれ示す。ゲートマスキング層が依然として存在している例において、ゲートマスキング層は、この時点で除去され得る。ひとたび犠牲ゲート４０２が除去されると、スペーサ構造４０４の間に延在しているフィンが露出される。
【0058】
交互に並んだ半導体層２０２および２０４をフィンが含む例において、犠牲層２０２は、対応するソースまたはドレイン領域８０２の間に延在しているナノリボン９０２の後ろに残るように選択的に除去される。ナノリボン９０２の各鉛直セットは、異なる半導体デバイスの半導体領域（チャネル領域とも呼ばれる）を表す。ナノリボン９０２は、ナノワイヤまたはナノシートであってもよいことが理解されるべきである。犠牲ゲート４０２および犠牲層２０２は、同じ等方性エッチング処理または異なる等方性エッチング処理を用いて除去され得る。
【0059】
図１０Ａおよび図１０Ｂは、いくつかの実施形態による、ゲート誘電体１００２の形成の後の、図９Ａおよび図９Ｂに示されている構造の断面図をそれぞれ示す。ゲート誘電体１００２は、ナノリボン９０２の周囲に、および、ゲートトレンチ内の任意の露出表面に沿って、例えば、スペーサ構造４０４の側壁に沿って、形成され得る。ゲート誘電体１００２は、任意の適切な誘電体材料（二酸化シリコンおよび／または高ｋ誘電体材料など）を含み得る。いくつかの例を提供すると、高ｋ誘電体材料の例は、例えば、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸鉛亜鉛を含む。いくつかの実施形態によれば、ゲート誘電体１００２は、約１ｎｍおよび約５ｎｍの間の厚さを有する酸化ハフニウムの層を含む。いくつかの実施形態において、ゲート誘電体１００２は、１つまたは複数のケイ酸（例えば、ケイ酸チタン、ケイ酸タングステン、ケイ酸ニオブ、および、他の遷移金属のケイ酸）を含み得る。いくつかの場合において、ゲート誘電体１００２は、ナノリボン９０２上の第１の層、および第１の層上の第２の層を含む。第１の層は、例えば、ナノリボン９０２の半導体材料の酸化物（例えば、二酸化シリコン）であってよく、第２の層は、高ｋ誘電体材料（例えば、酸化ハフニウムまたは酸化アルミニウム）であってよい。あらゆる余分なゲート誘電体が、例えば研磨処理（例えば、化学機械平坦化、ＣＭＰ）を介して、構造の頂面から除去され得る。
【0060】
図１１Ａおよび図１１Ｂは、いくつかの実施形態による、ゲートトレンチ内のゲート誘電体１００２の全ての表面の上の材料層１１０２の形成の後の、図１０Ａおよび図１０Ｂに示されている構造の断面図をそれぞれ示す。いくつかの実施形態によれば、材料層１１０２は、窒化モリブデン（ＭｏＮ）など、モリブデンを含む。材料層１１０２は、約３８０℃および約３９０℃の間の温度でモリブデンおよびアンモニア（ＮＨ３）前駆体でのＡＬＤを用いて堆積させられ得る。いくつかの例において、材料層１１０２は、約１ｎｍから２ｎｍ（例えば、１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル））の間の厚さを有する。いくつかの実施形態によれば、材料層１１０２を形成するために用いられ堆積条件は、下にあるゲート誘電体１００２を損傷させない。
【0061】
図１２Ａおよび図１２Ｂは、いくつかの実施形態による、材料層１１０２の上の保護層１２０２の形成の後の、図１１Ａおよび図１１Ｂに示されている構造の断面図をそれぞれ示す。保護層１２０２は、例えば、アモルファスシリコンまたはアモルファスシリコンゲルマニウムを含んでよく、アニール処理中にゲート誘電体１００２を保護するために提供されてよい。保護層１２０２の形成の後、ゲート誘電体１００２の品質を改善するために、アニール手順が実行される。アニールの温度および持続時間は、１つの例から次の例へと変わり得るが、いくつかの場合において、約３０秒から約９０秒にわたって約５５０℃から約６５０℃の範囲内である。
【0062】
図１３Ａおよび図１３Ｂは、いくつかの実施形態による、ゲート誘電体１００２の上に仕事関数層１３０２を形成するための１つまたは複数の追加の導電層の形成の後の、図１２Ａおよび図１２Ｂに示されている構造の断面図をそれぞれ示す。アニール処理の後、保護層１２０２が除去されてよく、仕事関数層１３０２のスタックを提供するために、１つまたは複数の追加の導電層（例えば、１つまたは複数の金属層）が材料層１１０２の上に形成されてよい。いくつかの実施形態において、仕事関数層１３０２は、隣接するナノリボン９０２の間のエリアを充填する。仕事関数層１３０２は、いくつかの例を挙げると、電気めっき、無電解めっき、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤまたはＰＶＤを用いて堆積させられ得る。
【0063】
異なる仕事関数層１３０２のタイプおよび厚さは、トランジスタのタイプ（ｎまたはｐ型）およびトランジスタの所望の閾値電圧に依存する。例えば、ｎチャネルトランジスタは、図１３Ｂの上側拡大部分に示されるように、ゲート誘電体１００２の直接上の材料層１１０２および材料層１１０２上の第１の仕事関数層１３０４を含む仕事関数層１３０２を有し得る。第１の仕事関数層１３０４は、例えば、窒化タンタルを含み得る。別の例において、ｐチャネルトランジスタは、図１３Ｂの下側拡大部分に示されるように、ゲート誘電体１００２の直接上の材料層１１０２、材料層１１０２上の第１の仕事関数層１３０４および第１の仕事関数層１３０４上の第２の仕事関数層１３０６を含む仕事関数層１３０２を有し得る。第２の仕事関数層１３０６は、例えば、窒化チタンを含み得る。他第１の仕事関数層１３０４および第２の仕事関数層１３０６の各々のために、他の仕事関数材料も用いられ得る。いくつかの例において、アルミニウムがドープされた炭化チタン（ＴｉＡｌＣ）を含む追加の仕事関数金属層が、仕事関数層１３０２内に提供される。いくつかの実施形態によれば、第２の仕事関数層１３０６の厚さは、ｐチャネルトランジスタの閾値電圧を調節するために用いられ得る。例えば、ｐチャネルトランジスタの閾値電圧は概して、第２の仕事関数層１３０６の厚さが増すと下がる。
【0064】
図１４Ａおよび図１４Ｂは、いくつかの実施形態による、ゲートトレンチの残りの体積内の導電性フィル１４０２の形成の後の、図１３Ａおよび図１３Ｂに示されている構造の断面図をそれぞれ示す。導電性フィル１４０２は、タングステン、コバルトまたはルテニウムなど、任意の適切な導電性金属材料を含み得る。いくつかの実施形態によれば、導電性フィル１４０２は、下にある仕事関数層１３０２へのより良い接着を促進するために、１つまたは複数の導電接着層も含む。例示的な接着層は、窒化チタンを含む。いくつかの実施形態によれば、導電性フィル１４０２および仕事関数層１３０２は、ゲート誘電体１００２上に提供されたゲート電極を共に構成する。他の例は、第１の仕事関数層１３０４または第２の仕事関数層１３０６のいずれかの堆積の後に残る空間全体を仕事関数層１３０２が消費する任意の導電性フィル１４０２を含まないことがある。
【0065】
図１５Ａおよび図１５Ｂは、いくつかの実施形態による、ゲートキャップ１５０２の形成の後の、図１４Ａおよび図１４Ｂに示されている構造の断面図をそれぞれ示す。ゲート電極の頂部分は、任意の適切な金属エッチング処理を用いて凹まされてよく、凹まされたエリアには、ゲートキャップ１５０２を形成するために誘電体材料が充填される。したがって、ゲートキャップ１５０２は、窒化シリコンなど、任意の適切な誘電体材料であってよい。いくつかの例において、ゲートキャップ１５０２は、スペーサ構造４０４と同じ誘電体材料を含む。他の例は、ゲートキャップ１５０２を含まなくてよい。
【0066】
図１６は、ＧＡＡアーキテクチャに対向するｆｉｎＦＥＴアーキテクチャを有する別の例示的な集積回路を示す。したがって、ソースおよびドレイン領域の間に延在している半導体領域は、基板２０１の上に延在しているフィン１６０２の形状になっている。図１６の断面は、異なるフィン１６０２を通じてゲートトレンチを（第２の方向に沿って）横切る。フィン１６０２上のゲート誘電体１００２、仕事関数層１３０２および導電性フィル１４０２を有するゲート構造を形成するために、ＧＡＡアーキテクチャについて上述された同じ手順が、ｆｉｎＦＥＴアーキテクチャにおいて用いられ得る。仕事関数層１３０２は、フィン１６０２がｎチャネルまたはｐチャネルデバイスのいずれの一部であるかに応じて、上述の異なる金属層を含み得る。しかし、いずれの場合も、仕事関数層１３０２は、モリブデンを含む層を含む。
【0067】
図１７は、本開示の一実施形態によるチップパッケージ１７００の例示的実施形態を示す。見て分かるように、チップパッケージ１７００は、１つまたは複数のダイ１７０２を含む。１つまたは複数のダイ１７０２は、本明細書において開示されている半導体デバイスのいずれかなどの半導体デバイスを有する少なくとも１つの集積回路を含み得る。いくつかの例示的な構成において、１つまたは複数のダイ１７０２は、ダイ上に形成された他のデバイスと、またはチップパッケージ１７００に接続された他のデバイスとインタフェース接続するために用いられる任意の他の回路を含み得る。
【0068】
さらに見て分かるように、チップパッケージ１７００は、パッケージ基板１７０６に接合されたハウジング１７０４を含む。ハウジング１７０４は、任意の標準的なまたはプロプライエタリなハウジングであってよく、例えば、チップパッケージ１７００のコンポーネントのための電磁遮蔽および環境保護を提供してよい。１つまたは複数のダイ１７０２は、いくつかの例を挙げると、はんだバンプ、ボールグリッドアレイ（ＢＧＡ）、ピンまたはワイヤボンドなどの任意の数の標準的なまたはプロプライエタリな接続機構を用いて実装され得る接続部１７０８を用いてパッケージ基板１７０６へ導電的に結合され得る。パッケージ基板１７０６は、任意の標準的なまたはプロプライエタリなパッケージ基板であってよいが、いくつかの場合において、パッケージ基板１７０６の面の間または各面上の異なる位置の間を、誘電体材料を通って延在する導電性経路（例えば、導電性ビアおよび配線を含む）を有する誘電体材料を含む。いくつかの実施形態において、パッケージ基板１７０６は、１ミリメートル未満の（例えば、０．１ミリメートルおよび０．５ミリメートルの間の）厚さを有し得るが、任意の数のパッケージジオメトリが用いられ得る。例えばプリント回路基板（ＰＣＢ）を導電的に接触させるために、追加の導電性コンタクト１７１２が、パッケージ基板１７０６の対向面に配置され得る。１つまたは複数のビア１７１０が、パッケージ基板１７０６の厚さを通って延在して、コンタクト１７１２のうちの１つまたは複数への接続部１７０８のうちの１つまたは複数の間の導電性経路を提供する。ビア１７１０は、例示しやすくするために、パッケージ基板１７０６を通る複数の単一直線列として示されているが、他の構成（例えば、ダマシン、デュアルダマシン、スルーシリコンビア、または、基板１７０６の厚さを通って蛇行してその内部の１つまたは複数の中間位置に接触する相互接続構造）が用いられ得る。さらに他の実施形態において、ビア１７１０は、複数のより小さい積層されたビアにより製造され、または、パッケージ基板１７０６にわたって異なる位置に互い違いに配置される。示されている実施形態において、コンタクト１７１２は、はんだボール（例えば、バンプベース接続部またはボールグリッドアレイ配置）であるが、任意の適切なパッケージ接合機構が用いられ得る（例えば、ピングリッドアレイ配置内のピン、またはランドグリッドアレイ配置内のランド）。いくつかの実施形態において、短絡を阻止するために、はんだレジストがコンタクト１７１２の間に配置される。
【0069】
いくつかの実施形態において、モールド材料１７１４が、ハウジング１７０４内に含まれる１つまたは複数のダイ１７０２の周囲に（例えば、ダイ１７０２およびパッケージ基板１７０６の間にアンダーフィル材料として、および、ダイ１７０２およびハウジング１７０４の間にオーバーフィル材料として）配置され得る。モールド材料１７１４の寸法および品質が１つの実施形態から次の実施形態へと変わり得るが、いくつかの実施形態において、モールド材料１７１４の厚さは、１ミリメートル未満である。モールド材料１７１４に用いられ得る例示的な材料は適宜、エポキシモールド材料を含む。いくつかの場合において、モールド材料１７１４は、電気的絶縁性であることに加え、熱伝導性である。
［方法］
［方法］
【0070】
図１８は、一実施形態による、集積回路の少なくとも一部分を形成する方法１８００のフローチャートである。方法１８００の様々な工程が、図２Ａから図１５Ａおよび図２Ｂから図１５Ｂに示され得る。しかしながら、方法１８００の様々な工程と、前述の図に示されている特定のコンポーネントとの相関は、いかなる構造および／または使用上の制限を示唆するようにも意図されていない。むしろ、前述の図は、方法１８００の１つの例示的実施形態を提供する。方法１８００の工程のいずれかの前、最中または後に、他の工程が実行され得る。例えば、方法１８００は、トランジスタ構造を形成するために通常は実行される様々な標準的な処理を明示的には説明していない。方法１８００の工程のうちのいくつかは、示されている順序とは異なる順序で実行され得る。
【0071】
いくつかの実施形態によれば、方法１８００は、複数の平行な半導体フィンが形成される工程１８０２で始まる。フィン内の半導体材料は、フィンが基板の不可欠な部分になるように、基板から形成され得る（例えば、バルクシリコン基板からエッチングされ得る）。代替的に、フィンは、下にある基板上へ堆積させられた材料で形成され得る。１つのそのような例示的な場合において、ＳｉＧｅのブランケット層が、シリコン基板上へ堆積させられ、次に、その基板から延在する複数のＳｉＧｅフィンを形成するためにパターニングおよびエッチングされ得る。別のそのような例において、代替的な半導体材料（例えば、ＩＶ族またはＩＩＩ－Ｖ材料）で次に充填され得るフィン形状トレンチを残すべく固有フィンがエッチング除去される、いわゆるアスペクト比トラッピングベースの処理において、非固有フィンが形成され得る。さらに他の実施形態において、フィンは、チャネル領域内の他方のタイプの交互層を遊離させるべく一方のタイプの交互層が選択的にエッチング除去され、その結果、ゲートオールアラウンド（ＧＡＡ）処理が次に実行され得るゲート形成処理中のナノワイヤおよびナノリボンの形成を容易にする材料の交互層（例えば、シリコンおよびＳｉＧｅの交互層）を含む。再びであるが、いくつかの例によれば、これらの交互層は、堆積させられて次にフィンへエッチングされた、またはフィン形状トレンチへ堆積させられたブランケットであり得る。フィンは、例えばＲＩＥ処理中のフィンの位置を画定するために用いられる、各フィンの上のキャップ構造も含み得る。キャップ構造は、窒化シリコンなど、誘電体材料であってよい。
【0072】
いくつかの実施形態によれば、誘電体フィルが、１つまたは複数のフィンのサブフィン部分の周囲に形成される。いくつかの実施形態において、誘電体フィルは、隣接する平行なフィンの各ペアの間に延在しており、フィンと同じ方向において縦に走っている。いくつかの実施形態において、フィンを形成する異方性エッチング処理はまた、基板の一部分へとエッチングし、誘電体フィルは、基板の凹まされた部分内に形成され得る。したがって、誘電体フィルは、隣接するフィンの間のシャロートレンチアイソレーション（ＳＴＩ）として機能する。誘電体フィルは、二酸化シリコンなど、任意の適切な誘電体材料であってよい。誘電体フィルに隣接するフィンの下側部分は、サブフィンとして識別され得る。
【0073】
方法１８００は、フィンの上に動犠牲ゲートが形成される工程１８０４へと続く。犠牲ゲートは、フィンの上で直交して、かつ、互いに平行に走っているストリップ内のゲートマスキング層を用いてパターニングされ得る（例えば、クロスハッチパターンが形成される）。ゲートマスキング層は、ＣＨＭまたは窒化シリコンなど、任意の適切なハードマスク材料であってよい。犠牲ゲート自体は、フィンの半導体材料を損傷させることなく後の時点で選択的に除去され得る任意の適切な材料から形成され得る。１つの例において、犠牲ゲートは、ポリシリコンを含む。
【0074】
いくつかの実施形態によれば、スペーサ構造も、少なくとも犠牲ゲートの側壁上に形成される。スペーサ構造は、堆積させられ、次に、スペーサ構造が任意の露出構造のほとんど側壁上にのみ残るように、エッチバックされ得る。いくつかの場合において、スペーサ構造はまた、犠牲ゲートのストリップの間を直交して走る露出されたフィンの側壁に沿って形成され得る。いくつかの実施形態によれば、スペーサ構造は、窒化シリコンまたは酸窒化シリコンなど、任意の適切な誘電体材料であってよい。
【0075】
方法１８００は、ソース／ドレイントレンチを形成するためにフィンの露出部分が除去される工程１８０６へと続く。フィンの露出部分のいずれも、犠牲ゲートにより覆われず、または、スペーサ構造が、リアクティブイオンエッチング（ＲＩＥ）などの任意の異方性エッチング処理を用いて除去され得る。上述のように、フィンの犠牲層が（例えば、等方性エッチング処理を介して）凹まされてよく、その後、内部スペーサ（例えば、窒化シリコン）が堆積させられる。
【0076】
方法１８００は、ソース／ドレイントレンチ内のフィンの対向する端部にソースまたはドレイン領域が形成される工程１８０８へと続く。ソースまたはドレイン領域は、スペーサ構造の間の露出されたフィンにより以前に占有されていたエリア内に形成され得る。いくつかの実施形態によれば、ソースまたはドレイン領域は、スペーサ構造の外壁に沿って、フィンの露出された半導体材料（または、場合に応じて、ナノリボン、ナノワイヤまたはナノシート）からエピタキシャル成長させられる。いくつかの例示的実施形態において、ソースまたはドレイン領域は、ＮＭＯＳソースまたはドレイン領域（例えば、ｎ型ドーパントを含むエピタキシャルシリコン）、またはＰＭＯＳソースまたはドレイン領域（例えば、ｐ型ドーパントを含むエピタキシャルＳｉＧｅ）である。誘電体フィルが、所与のソース／ドレイントレンチに沿って、ソースまたはドレイン領域の間および上に形成され得る。誘電体フィルは、二酸化シリコンなど、任意の適切な誘電体材料であってよい。いくつかの例において、誘電体フィルは、スペーサ構造の頂面まで、およびスペーサ構造の頂面と同一平面上で、ソースまたはドレイン領域の上に延在している。誘電体フィルは、隣接するソースまたはドレイン領域の間の電気的絶縁体としても機能するが、いくつかの隣接するソースまたはドレイン領域が、その成長中に共に併合され得る。
【0077】
方法１８００は、犠牲ゲートが除去される工程１８１０へと続く。いくつかの実施形態によれば、犠牲ゲートは、スペーサ構造（ＧＡＡ構造の場合）の間の露出されたフィン内の任意の犠牲層と共に除去され得る。犠牲ゲートおよび／または犠牲層は、任意の適切な等方性エッチング処理を用いて除去され得る。
【0078】
方法１８００は、ゲート誘電体がゲートトレンチ（例えば、犠牲ゲートにより以前に占有されていた領域）内に形成される工程１８１２へと続く。ゲート誘電体は、酸化処理、および／またはＡＬＤなどのコンフォーマル堆積処理を用いて堆積させられた任意の数の誘電体層を含み得る。ゲート誘電体は、酸化ハフニウムまたは酸化アルミニウムを含む層など、少なくとも１つの高ｋ誘電体材料層を含み得る。
【0079】
方法１８００は、モリブデンを含む導電層がゲート誘電体上に形成される工程１８１４へと続く。いくつかの実施形態によれば、導電層は、窒化モリブデンを含んでおり、約３８０℃および約３９０℃の間の温度でモリブデンおよびアンモニア（ＮＨ３）前駆体でのＡＬＤを用いて堆積させられ得る。いくつかの例において、窒化モリブデンを含む導電層は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する。窒化モリブデン層の形成中に用いられる前駆体および温度は、ゲート誘電体に対するいかなる認識可能な損傷も引き起こさない。いくつかの実施形態において、モリブデンを含む導電層の上に保護層が堆積させられる。保護層は、アモルファスシリコンまたは任意の他の同様のアモルファス半導体材料を含み得る。
【0080】
方法１８００は、ゲート誘電体上の窒化モリブデン層でアニール処理が実行される工程１８１６へと続く。アニールは、ゲート誘電体を強化してその電気的特性を改善するために実行され得る。例えば、アニールにより、ゲート誘電体内の電荷トラップが低減し得る。アニールの温度および持続時間は、１つの例から次の例へと変わり得るが、いくつかの場合において、約３０秒から９０秒にわたって約５５０℃から６５０℃の範囲内である。アニール処理の後、保護層は、存在している場合、除去され得る。
【0081】
方法１８００は、ゲート誘電体上のゲート電極の形成を完了するために１つまたは複数の追加の導電層がモリブデン含有層の上に形成される工程１８１８へと続く。いくつかの実施形態によれば、１つまたは複数の追加の導電層は、金属仕事関数層、および金属仕事関数層上の金属フィルを含む。金属仕事関数層は、トランジスタがｎチャネルデバイスまたはｐチャネルデバイスのいずれになるかに応じて異なり得る。金属フィルは、タングステンなど、任意の適切な導電性材料であってよい。いくつかの例において、金属仕事関数層は、ｐチャネルデバイスのための窒化タンタルの少なくとも１つの層および窒化チタンの少なくとも１つの層、および、ｎチャネルデバイスのための窒化タンタルの少なくとも１つの層を含む。いくつかの例において、金属仕事関数層は、ＴｉＡｌＣの層も含む。
【0082】
いくつかの実施形態において、工程１８１８は、１つまたは複数の追加の導電層を形成する前の、モリブデン含有層の除去を含む。いくつかのｎチャネルデバイス（例えば、比較的低い閾値電圧を有するもの）は、その仕事関数層のうちの１つとしてモリブデン含有層を用いなくてよい。いくつかの実施形態によれば、モリブデン含有層がないｎチャネルデバイスは、代わりに、窒化チタンの仕事関数層を含み得る。除去されたモリブデン含有層を含むｎチャネルデバイスは依然として、工程１８１６におけるアニール処理中のモリブデン含有層の存在に起因して、改善されたゲート誘電体から恩恵を受ける。
［例示的なシステム］
［例示的なシステム］
【0083】
図１９は、本開示のいくつかの実施形態による、本明細書において開示される集積回路構造のうちの１つまたは複数を用いて実装される例示的なコンピューティングシステムである。見て分かるように、コンピューティングシステム１９００は、マザーボード１９０２を収容する。マザーボード１９０２は、限定されないが、プロセッサ１９０４および少なくとも１つの通信チップ１９０６を含む、複数のコンポーネントを含んでよく、プロセッサ１９０４および少なくとも１つの通信チップ１９０６の各々は、物理的かつ電気的にマザーボード１９０２に結合されてよく、またはそうでなければマザーボード１９０２内に集積されてよい。理解されるように、マザーボード１９０２は、例えば、任意のプリント回路基板（ＰＣＢ）であってよく、メインボード、メインボード上に搭載されたドーターボード、またはシステム１９００の唯一のボード等のいずれであるかを問わない。
【0084】
その用途に応じて、コンピューティングシステム１９００は、マザーボード１９０２に物理的かつ電気的に結合されてよい、またはされなくてもよい１つまたは複数の他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）およびデジタル多用途ディスク（ＤＶＤ）等）を含んでよい。コンピューティングシステム１９００に含まれるコンポーネントのいずれも、例示的実施形態（例えば、本明細書において多様に提供される、モリブデンを含む少なくとも１つの層を含むゲート構造を含む１つまたは複数の半導体デバイスを有する基板上の集積回路デバイスを含むモジュール）に従って構成された１つまたは複数の集積回路構造またはデバイスを含み得る。いくつかの実施形態において、複数の機能が１つまたは複数のチップへ集積され得る（例えば、通信チップ１９０６がプロセッサ１９０４の一部であってよく、またはそうでなければプロセッサ１９０４へ集積されてよいことに留意されたい）。
【0085】
通信チップ１９０６は、コンピューティングシステム１９００との間でのデータの転送のための無線通信を可能にする。「無線」という用語、およびその派生語は、非固体媒体を通じた変調電磁放射の使用を通じてデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。この用語は、関連するデバイスがいかなる配線も含まないことを示唆するわけではないが、いくつかの実施形態においてはそうではないこともあり得る。通信チップ１９０６は、限定されないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の複数の無線プロトコルを含むいくつかの無線規格またはプロトコルのうちのいずれかを実装し得る。コンピューティングシステム１９００は、複数の通信チップ１９０６を含み得る。例えば、第１の通信チップ１９０６は、短距離無線通信、例えば、Ｗｉ－ＦｉおよびＢｌｕｅｔｏｏｔｈに専用のものであってよく、第２の通信チップ１９０６は、長距離無線通信、例えば、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯおよびその他に専用のものであってよい。
【0086】
コンピューティングシステム１９００のプロセッサ１９０４は、プロセッサ１９０４内にパッケージ化された集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において多様に説明される１つまたは複数の半導体デバイスを用いて実装されるオンボード回路を含む。「プロセッサ」という用語は、例えば、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへ変換する任意のデバイスまたはデバイスの一部を指し得る。
【0087】
通信チップ１９０６はまた、通信チップ１９０６内にパッケージングされた集積回路ダイを含んでもよい。いくつかのそのような例示的実施形態によれば、通信チップの集積回路ダイは、本明細書において多様に説明される１つまたは複数の半導体デバイスを含む。本開示に照らして理解されるように、マルチ規格の無線機能がプロセッサ１９０４へ直接集積され得る（例えば、別個の複数の通信チップを有するのではなく、任意の複数のチップ１９０６の機能がプロセッサ１９０４へ集積される）ことに留意されたい。さらに、プロセッサ１９０４は、そのような無線機能を有するチップセットであってよいことに留意されたい。要するに、任意の数のプロセッサ１９０４および／または通信チップ１９０６が用いられ得る。同様に、任意の１つのチップまたはチップセットは、内部に集積される複数の機能を有し得る。
【0088】
様々な実装において、コンピューティングシステム１９００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ（登録商標））、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、デジタルビデオレコーダ、または、本明細書において多様に説明されるような、データを処理する、または開示されている技術を用いて形成された１つまたは複数の集積回路構造またはデバイスを使用する任意の他の電子デバイスであってよい。
【0089】
いくつかの実施形態において、コンピューティングシステム１９００の様々なコンポーネントは、システムオンチップ（ＳｏＣ）アーキテクチャにおいて組み合わされ、または集積され得ることが理解されるであろう。いくつかの実施形態において、これらのコンポーネントは、ハードウェアコンポーネント、ファームウェアコンポーネント、ソフトウェアコンポーネント、または、ハードウェア、ファームウェアまたはソフトウェアの任意の適切な組み合わせであってもよい。
［さらなる例示的実施形態］
［さらなる例示的実施形態］
【0090】
以下の例は、さらなる実施形態に関連し、そこから多数の変形および構成が明らかになるであろう。
【0091】
例１は、集積回路を形成する方法であって、１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向において基板の上に延在している；犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；前記フィンの周囲から前記犠牲ゲートを除去する段階；前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンおよび窒素を含む；前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および前記導電層の上に１つまたは複数の追加の導電層を形成する段階を備える、方法である。
【0092】
例２は、例１に記載の方法を含み、前記導電層を形成する段階は、原子層堆積（ＡＬＤ）処理を用いて前記導電層を形成する段階を有する。
【0093】
例３は、例２に記載の方法を含み、前記導電層は、モリブデンおよび窒素を含み、前記ＡＬＤ処理は、モリブデンをアンモニア（ＮＨ３）前駆体ガスと共に用いる。
【0094】
例４は、例１から３のいずれか１つに記載の方法を含み、前記導電層を形成する段階は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さへ前記導電層を形成する段階を有する。
【0095】
例５は、例１から４のいずれか１つに記載の方法を含み、前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する。
【0096】
例６は、例１から５のいずれか１つに記載の方法を含み、前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む。
【0097】
例７は、例６に記載の方法を含み、前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む。
【0098】
例８は、例１から７のいずれか１つに記載の方法を含み、前記１つまたは複数の追加の導電層を形成する段階は、窒素およびタンタルまたはチタンのうちの一方を含む少なくとも１つの追加の導電層を形成する段階を有する。
【0099】
例９は、例１から８のいずれか１つに記載の方法を含み、前記犠牲ゲートを形成する段階は、前記犠牲ゲートの側壁上にスペーサを形成する段階を有し、前記犠牲ゲートを除去する段階は、前記スペーサの間の前記１つまたは複数の半導体層を露出させるべく、前記スペーサの間の前記犠牲ゲートを除去する段階を有する。
【0100】
例１０は、前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、例１から９のいずれか１つに記載の方法を含む。
【0101】
例１１は、チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、例１０に記載の方法を含む。
【0102】
例１２は、第１の方向においてソースまたはドレイン領域から延在している半導体領域および前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造を備える集積回路である。前記ゲート構造は、前記半導体領域上の１つまたは複数の誘電体層および前記１つまたは複数の誘電体層上の１つまたは複数の導電層を含む。前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む。前記ソースまたはドレイン領域は、ｎ型ドーパントがドープされたシリコン、ゲルマニウムまたはシリコンゲルマニウム（ＳｉＧｅ）を含む。
【0103】
例１３は、例１２に記載の集積回路を含み、前記導電層は、前記１つまたは複数の誘電体層の直接上にある。
【0104】
例１４は、例１２または１３に記載の集積回路を含み、前記導電層は、窒素をさらに含み、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する。
【0105】
例１５は、例１２から１４のいずれか１つに記載の集積回路を含み、前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む。
【0106】
例１６は、例１５に記載の集積回路を含み、前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む。
【0107】
例１７は、例１２から１６のいずれか１つに記載の集積回路を含み、前記半導体領域は、１つまたは複数の半導体ナノリボンを有する。
【0108】
例１８は、例１７に記載の集積回路を含み、前記１つまたは複数の半導体ナノリボンは、ゲルマニウム、シリコン、またはそれらの任意の組み合わせを含む。
【0109】
例１９は、例１２から１８のいずれか１つに記載の集積回路を含み、前記導電層は、第１の導電層であり、前記１つまたは複数の導電層は、窒素およびタンタルまたはチタンのうちの一方を含む、前記第１の導電層上の第２の導電層を含む。
【0110】
例２０は、例１２から１９のいずれか１つに記載の集積回路を備えるプリント回路基板である。
【0111】
例２１は、１つまたは複数のダイを含むチップパッケージを有する電子デバイスである。前記１つまたは複数のダイのうちの少なくとも１つは、第１の方向においてソースまたはドレイン領域から延在している半導体領域および前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造を有する半導体デバイスを含む。前記ゲート構造は、前記半導体領域上の１つまたは複数の誘電体層および前記１つまたは複数の誘電体層上の１つまたは複数の導電層を含む。前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む。前記ソースまたはドレイン領域は、ｎ型ドーパントがドープされたシリコン、ゲルマニウムまたはＳｉＧｅを含む。
【0112】
例２２は、例２１に記載の電子デバイスを含み、前記導電層は、前記１つまたは複数の誘電体層の直接上にある。
【0113】
例２３は、例２１または２２に記載の電子デバイスを含み、前記導電層は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する。
【0114】
例２４は、例２１から２３のいずれか１つに記載の電子デバイスを含み、前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む。
【0115】
例２５は、例２４に記載の電子デバイスを含み、前記高ｋ誘電体材料は、ハフニウムおよび酸素を含む。
【0116】
例２６は、例２１から２５のいずれか１つに記載の電子デバイスを含み、前記半導体領域は、１つまたは複数の半導体ナノリボンを有する。
【0117】
例２７は、例２６に記載の電子デバイスを含み、前記１つまたは複数の半導体ナノリボンは、ゲルマニウム、シリコン、またはそれらの任意の組み合わせを含む。
【0118】
例２８は、例２１から２７のいずれか１つに記載の電子デバイスを含み、前記導電層は、第１の導電層であり、前記１つまたは複数の導電層は、タンタルおよび窒素を含む、前記第１の導電層上の第２の導電層を含む。
【0119】
例２９は、例２１から２８のいずれか１つに記載の電子デバイスを含み、前記半導体デバイスは、第１の半導体デバイスであり、前記半導体領域は、第１の半導体領域であり、前記ソースまたはドレイン領域は、第１のソースまたはドレイン領域であり、前記ゲート構造は、第１のゲート構造であり、前記１つまたは複数の誘電体層は、第１の１つまたは複数の誘電体層であり、前記１つまたは複数の導電層は、第１の１つまたは複数の導電層である。前記１つまたは複数のダイのうちの少なくとも１つは、前記第１の方向において第２のソースまたはドレイン領域から延在している第２の半導体領域および前記第２の方向において前記第２の半導体領域の上に延在している第２のゲート構造を有する第２の半導体デバイスをさらに含む。前記第２のゲート構造は、前記第２の半導体領域上の１つまたは複数の第２の誘電体層および前記１つまたは複数の第２の誘電体層上の１つまたは複数の第２の導電層を含む。前記１つまたは複数の第２の導電層は、モリブデンおよび窒素を含む導電層を含む。前記第２のソースまたはドレイン領域は、ｐ型ドーパントがドープされたシリコン、ゲルマニウムまたはＳｉＧｅを含む。
【0120】
例３０は、プリント回路基板（ＰＣＢ）をさらに備える、例２１から２９のいずれか１つに記載の電子デバイスを含み、前記チップパッケージは、前記ＰＣＢへ取り付けられている。
【0121】
例３１は、集積回路を形成する方法であって、１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向において基板の上に延在している；犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；ｎ型ドーパントがドープされたシリコンを含むソースまたはドレイン領域を前記１つまたは複数の半導体層の端部から、および前記凹部内に形成する段階；前記フィンの周囲から前記犠牲ゲートを除去する段階；前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンおよび窒素を含む；および前記導電層の上に１つまたは複数の追加の導電層を形成する段階を備える、方法である。
【0122】
例３２は、前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階をさらに備える、例３１に記載の方法を含む。
【0123】
例３３は、例３１または３２に記載の方法を含み、前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する。
【0124】
例３４は、前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、例３１から３３のいずれか１つに記載の方法を含む。
【0125】
例３５は、チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、例３４に記載の方法を含む。
【0126】
例３６は、例１から１１のいずれか１つに記載の方法を含み、前記アニールする段階は、約３０秒から約９０秒にわたって約５５０℃から約６５０℃で前記１つまたは複数の誘電体層をアニールする段階を有する。
【0127】
本開示の実施形態の前述の説明は、例示および説明の目的で提示された。この説明は、網羅的であること、または開示される正確な形態に本開示を限定することを意図するものではない。本開示に照らして、多くの修正および変形が可能である。本開示の範囲は、この発明を実施するための形態によってではなく、むしろ、本明細書に添付の特許請求の範囲により限定されることが意図されている。
［他の可能な項目］
［項目１］
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
［項目２］
前記導電層を形成する段階は、原子層堆積（ＡＬＤ）処理を用いて前記導電層を形成する段階を有する、項目１に記載の方法。
［項目３］
前記導電層は、モリブデンおよび窒素を含み、前記ＡＬＤ処理は、モリブデンをアンモニア（ＮＨ３）前駆体ガスと共に用いる、項目２に記載の方法。
［項目４］
前記導電層を形成する段階は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さへ前記導電層を形成する段階を有する、項目１に記載の方法。
［項目５］
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、項目１に記載の方法。
［項目６］
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、項目１に記載の方法。
［項目７］
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、項目１に記載の方法。
［項目８］
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、項目７に記載の方法。
［項目９］
前記アニールする段階は、約３０秒から約９０秒にわたって約５５０℃から約６５０℃で前記１つまたは複数の誘電体層をアニールする段階を有する、項目１に記載の方法。
［項目１０］
第１の方向においてソースまたはドレイン領域から延在している半導体領域、ここで、前記ソースまたはドレイン領域は、ｎ型ドーパントがドープされたシリコンを含む；および
前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造
を備え、
ここで、前記ゲート構造は、
前記半導体領域上の１つまたは複数の誘電体層、および
前記１つまたは複数の誘電体層上の１つまたは複数の導電層、ここで、前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む
を有する、
集積回路。
［項目１１］
前記導電層は、前記１つまたは複数の誘電体層の直接上にある、項目１０に記載の集積回路。
［項目１２］
前記導電層は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する、項目１０に記載の集積回路。
［項目１３］
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、項目１０に記載の集積回路。
［項目１４］
前記導電層は、第１の導電層であり、前記１つまたは複数の導電層は、窒素およびタンタルまたはチタンのうちの一方を含む、前記第１の導電層上の第２の導電層を含む、項目１０に記載の集積回路。
［項目１５］
前記半導体領域は、第１の半導体領域であり、前記ソースまたはドレイン領域は、第１のソースまたはドレイン領域であり、前記ゲート構造は、第１のゲート構造であり、前記１つまたは複数の誘電体層は、第１の１つまたは複数の誘電体層であり、前記１つまたは複数の導電層は、第１の１つまたは複数の導電層であり、前記１つまたは複数のダイのうちの少なくとも１つは、
前記第１の方向において第２のソースまたはドレイン領域から延在している第２の半導体領域、ここで、前記第２のソースまたはドレイン領域は、ｐ型ドーパントがドープされたシリコンを含む、および
前記第２の方向において前記第２の半導体領域の上に延在している第２のゲート構造
をさらに含み、
ここで、前記第２のゲート構造は、
前記第２の半導体領域上の１つまたは複数の第２の誘電体層、および
前記１つまたは複数の第２の誘電体層上の１つまたは複数の第２の導電層、ここで、前記１つまたは複数の第２の導電層は、モリブデンおよび窒素を含む導電層を含む
を含む、
項目１０に記載の集積回路。
［項目１６］
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
ｎ型ドーパントがドープされたシリコンを含むソースまたはドレイン領域を前記１つまたは複数の半導体層の端部から、および前記凹部内に形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
［項目１７］
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階をさらに備える、項目１６に記載の方法。
［項目１８］
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、項目１６に記載の方法。
［項目１９］
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、項目１６に記載の方法。
［項目２０］
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、項目１９に記載の方法。
［他の可能な項目］
［項目１］
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
前記１つまたは複数の半導体層の端部から、および前記凹部内に、ソースまたはドレイン領域を形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
［項目２］
前記導電層を形成する段階は、原子層堆積（ＡＬＤ）処理を用いて前記導電層を形成する段階を有する、項目１に記載の方法。
［項目３］
前記導電層は、モリブデンおよび窒素を含み、前記ＡＬＤ処理は、モリブデンをアンモニア（ＮＨ３）前駆体ガスと共に用いる、項目２に記載の方法。
［項目４］
前記導電層を形成する段階は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さへ前記導電層を形成する段階を有する、項目１に記載の方法。
［項目５］
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、項目１に記載の方法。
［項目６］
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、項目１に記載の方法。
［項目７］
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、項目１に記載の方法。
［項目８］
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、項目７に記載の方法。
［項目９］
前記アニールする段階は、約３０秒から約９０秒にわたって約５５０℃から約６５０℃で前記１つまたは複数の誘電体層をアニールする段階を有する、項目１に記載の方法。
［項目１０］
第１の方向においてソースまたはドレイン領域から延在している半導体領域、ここで、前記ソースまたはドレイン領域は、ｎ型ドーパントがドープされたシリコンを含む；および
前記第１の方向とは異なる第２の方向において前記半導体領域の上に延在しているゲート構造
を備え、
ここで、前記ゲート構造は、
前記半導体領域上の１つまたは複数の誘電体層、および
前記１つまたは複数の誘電体層上の１つまたは複数の導電層、ここで、前記１つまたは複数の導電層は、モリブデンおよび窒素を含む導電層を含む
を有する、
集積回路。
［項目１１］
前記導電層は、前記１つまたは複数の誘電体層の直接上にある、項目１０に記載の集積回路。
［項目１２］
前記導電層は、約１２オングストローム（１．２ナノメートル）および約１６オングストローム（１．６ナノメートル）の間の厚さを有する、項目１０に記載の集積回路。
［項目１３］
前記１つまたは複数の誘電体層は、高ｋ誘電体材料を含む少なくとも１つの層を含む、項目１０に記載の集積回路。
［項目１４］
前記導電層は、第１の導電層であり、前記１つまたは複数の導電層は、窒素およびタンタルまたはチタンのうちの一方を含む、前記第１の導電層上の第２の導電層を含む、項目１０に記載の集積回路。
［項目１５］
前記半導体領域は、第１の半導体領域であり、前記ソースまたはドレイン領域は、第１のソースまたはドレイン領域であり、前記ゲート構造は、第１のゲート構造であり、前記１つまたは複数の誘電体層は、第１の１つまたは複数の誘電体層であり、前記１つまたは複数の導電層は、第１の１つまたは複数の導電層であり、前記１つまたは複数のダイのうちの少なくとも１つは、
前記第１の方向において第２のソースまたはドレイン領域から延在している第２の半導体領域、ここで、前記第２のソースまたはドレイン領域は、ｐ型ドーパントがドープされたシリコンを含む、および
前記第２の方向において前記第２の半導体領域の上に延在している第２のゲート構造
をさらに含み、
ここで、前記第２のゲート構造は、
前記第２の半導体領域上の１つまたは複数の第２の誘電体層、および
前記１つまたは複数の第２の誘電体層上の１つまたは複数の第２の導電層、ここで、前記１つまたは複数の第２の導電層は、モリブデンおよび窒素を含む導電層を含む
を含む、
項目１０に記載の集積回路。
［項目１６］
集積回路を形成する方法であって、
１つまたは複数の半導体層を含むフィンを形成する段階、前記フィンは、第１の方向に延在している；
犠牲ゲートを形成する段階、前記犠牲ゲートは、第２の方向において前記フィンの上に延在しており、前記第２の方向は、前記第１の方向とは異なる；
前記犠牲ゲートに隣接する前記フィンの露出部分を除去して、前記フィンを通る凹部を形成する段階；
ｎ型ドーパントがドープされたシリコンを含むソースまたはドレイン領域を前記１つまたは複数の半導体層の端部から、および前記凹部内に形成する段階；
前記フィンの周囲から前記犠牲ゲートを除去する段階；
前記フィンの前記１つまたは複数の半導体層上に１つまたは複数の誘電体層を形成する段階；
前記１つまたは複数の誘電体層上に導電層を形成する段階、ここで、前記導電層は、モリブデンを含む；および
前記導電層の上に１つまたは複数の追加の導電層を形成する段階
を備える、方法。
［項目１７］
前記導電層を形成する段階の後、前記１つまたは複数の誘電体層をアニールする段階をさらに備える、項目１６に記載の方法。
［項目１８］
前記導電層を形成する段階は、４００℃未満の温度で前記導電層を形成する段階を有する、項目１６に記載の方法。
［項目１９］
前記導電層および前記１つまたは複数の追加の導電層を除去して、前記１つまたは複数の誘電体層を露出させる段階をさらに備える、項目１６に記載の方法。
［項目２０］
チタンおよび窒素を含む別の導電層を前記１つまたは複数の誘電体層上に形成する段階をさらに備える、項目１９に記載の方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【外国語明細書】