特開 2025-8917 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025008917

(43)【公開日】2025-01-20

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H04B 1/38 20150101AFI20250109BHJP

【ＦＩ】

H04B1/38

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023111542

(22)【出願日】2023-07-06

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】西森 俊彦

【テーマコード（参考）】

5K011

【Ｆターム（参考）】

5K011AA16

5K011BA01

5K011DA01

5K011DA21

5K011KA08

5K011KA18

(57)【要約】

【課題】伝送線路が交差する構成であってもアイソレーション特性の劣化を招くことのない半導体装置を提供する。
【解決手段】第１伝送線路８ａが配置される第１チップ２は、第１共通端子６ａが第１リード列４Ａに対向し、かつ第１個別端子７ａが第２リード列４Ｂに対向してチップ搭載部５に実装され、第２伝送線路８ｂが配置される第２チップ３は、第２共通端子６ｂが第１リード列４Ａに対向し、第２個別端子７ｂが第２リード列４Ｂに対向し、かつ第２伝送線路８ｂが第１伝送線路８ａと重ならないように配置されて第１チップ２上に積層され、第２共通端子６ｂに接続される金属ワイヤ１０と第１伝送線路８ａが交差して配置されている半導体装置。
【選択図】図３

【特許請求の範囲】

【請求項1】

チップ搭載部と、前記チップ搭載部を挟んで対向して配置される複数のリード端子で構成される第１リード列および複数のリード端子で構成される第２リード列とを備える実装部と、
少なくとも１つの第１共通端子と、複数の第１個別端子と、前記第１共通端子と前記第１個別端子とを接続する第１伝送線路間にそれぞれ配置される半導体スイッチとを備える第１チップと、
少なくとも１つの第２共通端子と、複数の第２個別端子と、前記第２共通端子と前記第２個別端子とを接続する第２伝送線路間にそれぞれ配置される半導体スイッチとを備える第２チップとを備え、
前記第１チップは、前記第１共通端子が前記第１リード列に対向し、かつ前記第１個別端子が前記第２リード列に対向するように配置されて前記チップ搭載部に実装され、
前記第２チップは、前記第２共通端子が前記第１リード列に対向し、前記第２個別端子が前記第２リード列に対向し、かつ前記第２伝送線路が前記第１伝送線路と重ならないように配置されて前記第１チップ上に積層され、
前記第１共通端子および前記第２共通端子が、前記第１リード列のリード端子にそれぞれ金属ワイヤにより接続され、
前記第１個別端子および前記第２個別端子が、前記第２リード列のリード端子にそれぞれ金属ワイヤにより接続され、
前記第２共通端子と前記第１リード列のリード端子を接続する金属ワイヤまたは前記第２個別端子と前記第２リード列のリード端子を接続する金属ワイヤの少なくとも１つが、前記第１チップに配置される前記第１伝送線路と交差して配置されている
半導体装置。

【請求項2】

前記第２チップは、前記第１伝送線路に重ならないように配置されて前記第１チップ上に積層されている、
請求項１記載の半導体装置。

【請求項3】

前記第２チップは、前記第１伝送線路を覆うように配置されて前記第１チップ上に積層されている、
請求項１記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、特に複数の入力端子と複数の出力端子との間の高周波信号の伝送を半導体スイッチによって切り替える半導体装置に関する。

【背景技術】

【0002】

携帯電話等の無線通信装置は、複数の通信規格（マルチモード）による通信を可能とするため複数の通信システムが備えられている。また各通信システムには所定の周波数帯域が割り当てられ、複数の周波数帯域（マルチバンド）を利用した通信が行われている。

【0003】

このようなマルチモード、マルチバンドの無線通信装置では、複数のアンテナと複数の高周波回路間の伝送経路を切り替えるため、各アンテナと各高周波回路を接続する伝送線路にそれぞれ半導体スイッチが配置されている。例えば特許文献１には、２つの入力端子と４つの出力端子との間の接続経路を切り替える半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２－６９５６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図８は、ＤＰＤＴ（Double Pole Double Through）スイッチとしての半導体装置の説明図である。図８に示す半導体装置は、２つの共通端子６と、２つの個別端子７と、各共通端子６と各個別端子７に接続される伝送線路８間にそれぞれ配置される４つの半導体スイッチ９とを備える構成とされている。このように２つの共通端子に対して個別端子の数を２つとして半導体装置を構成することにより、場合によっては半導体装置の小型化が可能となったり、半導体装置を実装させるプリント回線基板における配線設計が一部容易となり得るが、その一方で、半導体装置においては、一方の共通端子６と半導体スイッチ９に接続される伝送線路と、他方の共通端子６と半導体スイッチ９に接続される伝送線路が交差して配置され、図８に示すように交差部ａが発生する。

【0006】

一般的に、このような交差部ａでは上層と下層の伝送線路間に容量が発生し、この容量を介して一方の伝送線路を伝送する信号が他方の伝送線路に漏洩し、アイソレーション特性が劣化してしまう。

【0007】

そこで交差部ａの伝送線路間の容量を小さくするために、伝送線路間に厚い層間絶縁膜を配置し、交差する伝送線路の間隔を拡げ、アイソレーション特性の劣化を防いでいる。

【0008】

しかしながら、通常、層間絶縁膜の厚さはせいぜい１０μｍ程度であり、アイソレーション特性の改善には限界があった。

【0009】

そこで、本発明は、伝送線路が交差する構成であってもアイソレーション特性の劣化を招くことのない半導体装置を提供することを課題とする。

【課題を解決するための手段】

【0010】

本発明の半導体装置の一実施形態は、チップ搭載部と、前記チップ搭載部を挟んで対向して配置される複数のリード端子で構成される第１リード列および複数のリード端子で構成される第２リード列とを備える実装部と、少なくとも１つの第１共通端子と、複数の第１個別端子と、前記第１共通端子と前記第１個別端子とを接続する第１伝送線路間にそれぞれ配置される半導体スイッチとを備える第１チップと、少なくとも１つの第２共通端子と、複数の第２個別端子と、前記第２共通端子と前記第２個別端子とを接続する第２伝送線路間にそれぞれ配置される半導体スイッチとを備える第２チップとを備え、前記第１チップは、前記第１共通端子が前記第１リード列に対向し、かつ前記第１個別端子が前記第２リード列に対向するように配置されて前記チップ搭載部に実装され、前記第２チップは、前記第２共通端子が前記第１リード列に対向し、前記第２個別端子が前記第２リード列に対向し、かつ前記第２伝送線路が前記第１伝送線路と重ならないように配置されて前記第１チップ上に積層され、前記第１共通端子および前記第２共通端子が、前記第１リード列のリード端子にそれぞれ金属ワイヤにより接続され、前記第１個別端子および前記第２個別端子が、前記第２リード列のリード端子にそれぞれ金属ワイヤにより接続され、前記第２共通端子と前記第１リード列のリード端子を接続する金属ワイヤまたは前記第２個別端子と前記第２リード列のリード端子を接続する金属ワイヤの少なくとも１つが、前記第１チップに配置される前記第１伝送線路と交差して配置されている。

【発明の効果】

【0011】

本発明の半導体装置によれば、第１チップと第２チップが、第１チップに配置される第１伝送線路と第２チップに配置される第２伝送線路が重ならない配置とされて実装部に実装され、第２伝送線路と実装部のリード端子とを金属ワイヤで接続することで、第１伝送線路と第２伝送線路となる金属ワイヤが交差する構成となり、交差部の伝送線路の間隔が積層された第２チップの厚さ分広くなり、アイソレーション特性を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態であるＤＰＤＴスイッチとしての半導体装置（実施形態１）の説明図であり、実装部に第１チップが実装されている状態を示す説明図である。

【図2】実施形態１の半導体装置の説明図であり、図１の第１チップ上に第２チップが積層されている状態を示す説明図である。

【図3】実施形態１の半導体装置の説明図であり、実装部に第１チップおよび第２チップが実装され、共通端子とリード端子、個別端子とリード端子それぞれが金属ワイヤにより接続されている状態を示す説明図である。

【図4】実施形態１の半導体装置の説明図であり、金属ワイヤと第１伝送線路の配置を模式的に説明する図である。

【図5】本発明の別の実施形態であるＤＰＤＴスイッチとしての半導体装置（実施形態２）の説明図であり、実装部に第１チップが実装され、共通端子とリード端子、個別端子とリード端子それぞれが金属ワイヤにより接続されている状態を示す説明図である。

【図6】実施形態２の半導体装置の説明図であり、図５の第１チップ上に第２チップが積層され、共通端子とリード端子、個別端子とリード端子それぞれが金属ワイヤにより接続されている状態を示す説明図である。

【図7】実施形態２の半導体装置の説明図であり、金属ワイヤと第１伝送線路の配置を模式的に説明する図である。

【図8】ＤＰＤＴスイッチとしての半導体装置の説明図である。

【発明を実施するための形態】

【0013】

本発明の半導体装置について、図面を参照して説明するが、本発明はこれらの形態に限定されるものではなく、以下に説明する部材、材料等は、本発明の趣旨の範囲内で種々改変することができるものである。また、図面において同一符号は同等あるいは同一のものを示し、各構成要素間の大きさや位置関係等は便宜上のものであり、実態を厳密に反映したものではない場合がある。

【0014】

（実施形態１）
本発明の実施形態１について説明する。図１～４は本発明の実施形態１のＤＰＤＴスイッチとしての半導体装置の説明図である。まず図１は、本実施形態の半導体装置の実装部１に第１チップ２が実装されている状態を示す説明図である。実装部１は、リードフレームや有機基板等で構成され、図１に示す例では、チップ搭載部５を挟んで２つのリード端子４ａで構成される第１リード列４Ａと、２つのリード端子４ｂで構成される第２リード列４Ｂが対向配置される構成とされている。

【0015】

チップ搭載部５には、接着材により第１チップ２が実装されている。第１チップ２は、１つの第１共通端子６ａと、２つの第１個別端子７ａと、第１共通端子６ａと各第１個別端子７ａとを接続する第１伝送線路８ａ間にそれぞれ配置される２つの半導体スイッチ９とを備える構成とされている。半導体スイッチ９は、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）で構成することができる。本実施形態では、図１に示すように、１つの第１共通端子６ａがリード端子４ａで構成される第１リード列４Ａに対向して配置され、２つの第１個別端子７ａがリード端子４ｂで構成される第２リード列４Ｂに対向して配置されて、第１チップ２がチップ搭載部５に実装されている。

【0016】

図２は、本実施形態の半導体装置の実装部１に実装されている第１チップ２上に第２チップ３が接着材により接着され積層されている状態を示す説明図である。図２に示すように、本実施形態の半導体装置は、第１チップ２の第１共通端子６ａ、第１個別端子７ａおよび第１伝送線路８ａを露出して第２チップ３が第１チップ２上に積層されている。第２チップ３は、１つの第２共通端子６ｂと、２つの第２個別端子７ｂと、第２共通端子６ｂと各第２個別端子７ｂとを接続する第２伝送線路８ｂ間にそれぞれ配置される２つの半導体スイッチ９とを備える構成とされている。本実施形態では、図２に示すように、第２チップ３は、１つの第２共通端子６ｂがリード端子４ａで構成される第１リード列４Ａに対向して配置され、２つの第２個別端子７ｂがリード端子４ｂで構成される第２リード列４Ｂに対向して配置されている。さらに第１伝送線路８ａに重ならないように第２チップ３が第１チップ２上に積層され、第１チップ２に配置される第１伝送線路８ａと第２チップ３に配置される第２伝送線路８ｂが重ならない配置とされている。

【0017】

図３は、図２に示す本実施形態の半導体装置の第１共通端子６ａとリード端子４ａ、第２共通端子６ｂとリード端子４ａ、第１個別端子７ａとリード端子４ｂおよび第２個別端子７ｂとリード端子４ｂそれぞれが金属ワイヤ１０により接続されている状態を示す説明図である。図３に示すように、第１チップ２の第１共通端子６ａは、第１リード列４Ａの１つのリード端子４ａに金属ワイヤ１０により接続されている。また第１チップ２の第１個別端子７ａは、第２リード列４Ｂのリード端子４ｂそれぞれに金属ワイヤ１０により接続されている。一方、第２チップ３の第２共通端子６ｂは、第１リード列４Ａの第１共通端子６ａに接続されていない１つのリード端子４ａに金属ワイヤ１０により接続されている。また第２チップ３の第２個別端子７ｂは、第２リード列４Ｂのリード端子４ｂそれぞれに金属ワイヤ１０により接続されている。このように接続されることで、２つの入出力端子としての共通端子と、２つの入出力端子としての個別端子間の高周波信号の伝送を４つの半導体スイッチ９によって切り替えられる半導体装置が構成される。

【0018】

図３に示すように、本実施形態の半導体装置では、第２共通端子６ｂとリード端子４ａとを接続する金属ワイヤ１０と、第１チップ２に配置されている第１伝送線路８ａが交差して配置され、平面視で交差部Ａが発生している。図４は、図３に示す本実施形態の半導体装置の第２共通端子６ｂとリード端子４ａとを接続する金属ワイヤ１０と第１伝送線路８ａの配置を模式的に説明する図である。図４に示すように、第１チップ２に配置されている第１伝送線路８ａと金属ワイヤ１０は、第２チップ３の厚さを超える間隔をもって交差している。半導体スイッチを備える第２チップ３の厚さは、例えば、１００μｍ～２６０μｍ程度であり、第１伝送線路８ａと金属ワイヤ１０との平面視での交差部Ａは、半導体装置の高さ方向に第２チップ３の厚さを超える大きな間隔を有する構成となっていることがわかる。

【0019】

以上説明したように本実施形態の半導体装置は、伝送線路（具体的には第１伝送線路８ａと金属ワイヤ１０）が大きな間隔をもって交差する構成とされているため、伝送線路間で信号が漏洩することはなく、アイソレーション特性の優れた半導体装置となる。また本実施形態の半導体装置は、第１チップ２に配置される第１伝送線路８ａ上に第２チップ３が配置されないため、第１個別端子７ａが露出され、結果として各第２個別端子７ｂが各第１個別端子７ａとそれぞれ離れて配置されることとなり、各個別端子とリード端子４ｂとの金属ワイヤ１０による接続が容易に形成できるという利点がある。

【0020】

（実施形態２）
次に本発明の実施形態２について説明する。図５～７は本発明の実施形態２のＤＰＤＴスイッチとしての半導体装置の説明図である。上記実施形態１で説明した半導体装置は、第１チップ２上に積層される第２チップ３の大きさが第１チップ２よりも小さい場合について説明したが、本発明の半導体装置はこれに限定されない。例えば、第１チップ２と第２チップ３の大きさが同じでもよい。図５は、本実施形態の半導体装置の実装部１に第１チップ２が実装され、第１共通端子６ａとリード端子４ａ、第１個別端子７ａとリード端子４ｂそれぞれが金属ワイヤ１０により接続されている状態を示す説明図である。実装部１は、リードフレームや有機基板等で構成され、図５に示す例では、チップ搭載部５を挟んで２つのリード端子４ａで構成される第１リード列４Ａと、２つのリード端子４ｂで構成される第２リード列４Ｂが対向配置される構成とされている。

【0021】

チップ搭載部５には、接着材により第１チップ２が実装されている。第１チップ２は、１つの第１共通端子６ａと、２つの第１個別端子７ａと、第１共通端子６ａと各第１個別端子７ａとを接続する第１伝送線路８ａ間にそれぞれ配置される２つの半導体スイッチ９とを備える構成とされている。本実施形態でも、図５に示すように、１つの第１共通端子６ａがリード端子４ａで構成される第１リード列４Ａに対向して配置され、２つの第１個別端子７ａがリード端子４ｂで構成される第２リード列４Ｂに対向して配置されて、第１チップ２がチップ搭載部５に実装されている。本実施形態の半導体装置は、第１チップ２上に同じ大きさの第２チップ３Ａが積層し、第１共通端子６ａおよび第１個別端子７ａが第２チップ３Ａにより覆われて露出しない構成となる。そのため、第２チップ３Ａが積層される前に第１チップ２の第１共通端子６ａが、第１リード列４Ａの１つのリード端子４ａに金属ワイヤ１０により接続され、第１個別端子７ａは、第２リード列４Ｂのリード端子４ｂそれぞれに金属ワイヤ１０により接続されている。

【0022】

図６は、本実施形態の半導体装置の実装部１に実装されている第１チップ２上に第２チップ３Ａが接着材により接着され積層され、第２共通端子６ｂとリード端子４ａ、第２個別端子７ｂとリード端子４ｂそれぞれが金属ワイヤ１０により接続されている状態を示す説明図である。本実施形態の半導体装置は、金属ワイヤ１０による接続が形成されている第１チップ２上に第２チップ３Ａが積層されている。第１チップ２に第２チップ３Ａを積層する接着材は、例えばワイヤ埋込型のフィルム状接着材等が使用される。このワイヤ埋込型のフィルム状接着材としては、一例としてワイヤ埋込型のダイアタッチフィルムを使用することができる。

【0023】

図６に示すように第２チップ３Ａは、１つの第２共通端子６ｂと、２つの第２個別端子７ｂと、第２共通端子６ｂと各第２個別端子７ｂとを接続する第２伝送線路８ｂ間にそれぞれ配置される２つの半導体スイッチ９とを備える構成とされている。本実施形態でも、図６に示すように、１つの第２共通端子６ｂがリード端子４ａで構成される第１リード列４Ａに対向して配置され、２つの第２個別端子７ｂがリード端子４ｂで構成される第２リード列４Ｂに対向して配置されて、第２チップ３Ａが図５で説明した第１チップ２上に積層されている。また、第１チップ２に配置される第１伝送線路８ａと第２チップ３Ａに配置される第２伝送線路８ｂが重ならない配置とされている。

【0024】

第２チップ３Ａの第２共通端子６ｂは、第１リード列４Ａの第１共通端子６ａに接続されていない１つのリード端子４ａに金属ワイヤ１０により接続されている。また第２チップ３Ａの第２個別端子７ｂは、第２リード列４Ｂのリード端子４ｂそれぞれに金属ワイヤ１０により接続されている。このように接続されることで、２つの入出力端子としての共通端子と、２つの入出力端子としての個別端子間の高周波信号の伝送を４つの半導体スイッチ９によって切り替えられる半導体装置が構成される。

【0025】

図７は、図６に示す本実施形態の半導体装置の第２共通端子６ｂとリード端子４ａとを接続する金属ワイヤ１０と第１伝送線路８ａの配置を模式的に説明する図である。図７に示すように、第１チップ２に配置されている第１伝送線路８ａと金属ワイヤ１０は、第２チップ３Ａの厚さを超える間隔をもって交差している。半導体スイッチを備える第２チップ３Ａの厚さは、例えば、１００μｍ～２６０μｍ程度であり、第１伝送線路８ａと金属ワイヤ１０とは半導体装置の高さ方向に第２チップ３Ａの厚さを超える大きな間隔を有する構成となっていることがわかる。なお図７には、第１チップ２の第１個別端子７ａとリード端子４ｂとを接続する金属ワイヤ１０と、ワイヤ埋込型のフィルム状接着材１１も記載されている。

【0026】

本実施形態の半導体装置では、第１チップ２に配置される第１伝送線路８ａと金属ワイヤ１０間に第２チップ３Ａ等が配置される構成とされている。この場合、上記実施形態１で説明した半導体装置と比較してアイソレーション特性向上の効果が低い可能性がある。そこで、本実施形態の半導体装置であっても、図８に示す層間絶縁膜を隔てて伝送線路８が交差する半導体装置と比較してアイソレーション特性が向上されることを示す目的で、それらのアイソレーション特性を比較した。まず本実施形態の半導体装置は、ガリウムヒ素（比誘電率１３）で構成され、厚さ１３０μｍの第２チップ３Ａが配置される構成とする。図８に示す構成の半導体装置は、伝送線路８間に厚さ１０μｍのポリイミド（比誘電率４）で構成される層間絶縁膜が配置される構成とする。それぞれについてアイソレーション特性をシミュレーションした結果、周波数７ＧＨｚにおいて、図８に示す半導体装置のアイソレーション特性が３４．０ｄＢであったのに対し、本実施形態の半導体装置は４０．１ｄＢとなり、アイソレーション特性の向上を確認できた。

【0027】

以上説明したように本実施形態の半導体装置も、伝送線路（具体的には第１伝送経路８ａと金属ワイヤ１０）が大きな間隔をもって交差する構成とされているため、伝送線路間で信号が漏洩することはなく、アイソレーション特性の優れた半導体装置となる。また本実施形態の半導体装置は、第１チップ２に配置される第１伝送線路８ａ上に第２チップ３を配置することができ、本実施形態の半導体装置に接続される高周波回路を構成する別の回路等を搭載することもでき、半導体装置を含む装置全体の小型化が可能となる。

【0028】

以上本発明の半導体装置の実施形態についてＤＰＤＴスイッチについて説明したが、本発明は上記実施形態に限定されるものでないことは言うまでもない。例えば、上記説明では、共通端子に接続される伝送線路間の交差について説明したが、個別端子に接続される伝送線路間の交差についても本発明の交差構造を適用することができる。また、第１チップ２と第２チップ３、３Ａがそれぞれ異なるような構成とすることができ、例えば、共通端子の数、個別端子の数および半導体スイッチの数が異なる構成とすることができる。さらにまた、積層するチップの数は３以上であってもよく、下層のチップに配置される伝送線路と、上層のチップとリード端子を接続する金属ワイヤとが交差する構成とすることができる。

【0029】

（まとめ）
（１）本発明の半導体装置の一実施形態は、チップ搭載部と、前記チップ搭載部を挟んで対向して配置される複数のリード端子で構成される第１リード列および複数のリード端子で構成される第２リード列とを備える実装部と、少なくとも１つの第１共通端子と、複数の第１個別端子と、前記第１共通端子と前記第１個別端子とを接続する第１伝送線路間にそれぞれ配置される半導体スイッチとを備える第１チップと、少なくとも１つの第２共通端子と、複数の第２個別端子と、前記第２共通端子と前記第２個別端子とを接続する第２伝送線路間にそれぞれ配置される半導体スイッチとを備える第２チップとを備え、前記第１チップは、前記第１共通端子が前記第１リード列に対向し、かつ前記第１個別端子が前記第２リード列に対向するように配置されて前記チップ搭載部に実装され、前記第２チップは、前記第２共通端子が前記第１リード列に対向し、前記第２個別端子が前記第２リード列に対向し、かつ前記第２伝送線路が前記第１伝送線路と重ならないように配置されて前記第１チップ上に積層され、前記第１共通端子および前記第２共通端子が、前記第１リード列のリード端子にそれぞれ金属ワイヤにより接続され、前記第１個別端子および前記第２個別端子が、前記第２リード列のリード端子にそれぞれ金属ワイヤにより接続され、前記第２共通端子と前記第１リード列のリード端子を接続する金属ワイヤまたは前記第２個別端子と前記第２リード列のリード端子を接続する金属ワイヤの少なくとも１つが、前記第１チップに配置される前記第１伝送線路と交差して配置されている。

【0030】

上記（１）の半導体装置によれば、伝送線路（具体的には第１伝送経路８ａと金属ワイヤ１０）が大きな間隔をもって交差する構成とされているため、伝送線路間で信号が漏洩することはなく、アイソレーション特性の優れた半導体装置となる。

【0031】

（２）また別の実施形態によれば、上記（１）の半導体装置において、前記第２チップは、前記第１伝送線路に重ならないように配置されて前記第１チップ上に積層されている。

【0032】

上記（２）の半導体装置によれば、第１伝送線路上に第２チップがない構成となり、アイソレーション特性のより優れた半導体装置となる。

【0033】

（３）またさらに別の実施形態によれば、上記（１）の半導体装置において、前記第２チップは、前記第１伝送線路を覆うように配置されて前記第１チップ上に積層されている。

【0034】

上記（３）の半導体装置によれば、第２チップに高周波回路を構成する別の回路等を搭載することができ、半導体装置を含む装置全体の小型化が可能となる。

【符号の説明】

【0035】

１ 実装部
２ 第１チップ
３、３Ａ 第２チップ
４Ａ 第１リード列
４Ｂ 第２リード列
４ａ、４ｂ リード端子
５ チップ搭載部
６ 共通端子
６ａ 第１共通端子
６ｂ 第２共通端子
７ 個別端子
７ａ 第１個別端子
７ｂ 第２個別端子
８ 伝送線路
８ａ 第１伝送線路
８ｂ 第２伝送線路
９ 半導体スイッチ
１０ 金属ワイヤ
１１ フィルム状接着材

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】