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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2021-12-28
(45)【発行日】2022-01-19
(54)【発明の名称】入出力回路
(51)【国際特許分類】
   H03K 19/003 20060101AFI20220112BHJP
   H03K 19/0175 20060101ALI20220112BHJP
   H03K 17/687 20060101ALI20220112BHJP
【FI】
H03K19/003 230
H03K19/0175 230
H03K17/687 A
【請求項の数】 5
(21)【出願番号】P 2017227457
(22)【出願日】2017-11-28
(65)【公開番号】P2019097132
(43)【公開日】2019-06-20
【審査請求日】2020-09-08
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】八木 勝義
【審査官】工藤 一光
(56)【参考文献】
【文献】特開2004-328443(JP,A)
【文献】実開昭60-101832(JP,U)
【文献】特開2006-157081(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K17/687-17/695
H03K19/003
H03K19/0175-19/0185
(57)【特許請求の範囲】
【請求項1】
入力端子に入力された入力信号および出力の有効、無効を切り替えるイネーブル端子に入力されたイネーブル信号に基づいて、出力端子と外部電源との間に接続された負荷を駆動する第1のトランジスタと、
前記入力端子と前記第1のトランジスタの制御端子との間に設けられるとともに前記入力信号の導通、遮断を切り替える第1の切替端子を備えた第1のスイッチと、
予め定められた信号の導通、遮断を切り替える第2の切替端子を備えた第2のスイッチ、並びに前記第1の切替端子および前記第2の切替端子に接続部で接続された第3のトランジスタを備え、前記イネーブル信号の論理が遷移した際に所定の期間前記第1のスイッチを導通させ、前記第1のトランジスタの制御端子に前記入力信号を入力させて前記第1のトランジスタから前記負荷に流れる電流を抑制するように前記第1の切替端子および前記第2の切替端子を制御するスイッチ制御部であって前記接続部と前記第2のスイッチの入出力部との間の容量である第1の容量と、前記接続部と前記第1のスイッチの入出力部との間の容量である第2の容量との間の電荷の移動によって前記イネーブル信号の論理が遷移した際の前記所定の期間が定まる前記スイッチ制御部と、を含む
入出力回路。
【請求項2】
前記スイッチ制御部は、前記第1の切替端子に接続された第2のトランジスタ、および一端が前記第2のトランジスタの制御端子に接続され、他端が前記イネーブル端子に接続された遅延部を備え、
前記遅延部の遅延時間によって前記イネーブル信号の論理が遷移した際の前記所定の期間が定まる
請求項1に記載の入出力回路。
【請求項3】
前記第1のトランジスタはP型のMOSトランジスタであり、
前記第2のトランジスタはN型のMOSトランジスタであり、
前記第1のスイッチは、各々のドレインとソースが接続されたP型のMOSトランジスタとN型のMOSトランジスタとを備えるとともに前記P型のMOSトランジスタのゲートが前記第1の切替端子とされ、
前記第2のトランジスタのドレインが前記第1のスイッチのP型のMOSトランジスタのゲートに接続されている
請求項2に記載の入出力回路。
【請求項4】
前記第1のトランジスタはP型のMOSトランジスタであり、
前記第3のトランジスタはN型のMOSトランジスタであり、
前記第1のスイッチは、各々のドレインとソースが接続されたP型のMOSトランジスタとN型のMOSトランジスタとを備えるとともに前記P型のMOSトランジスタのゲートが前記第1の切替端子とされ、
前記第2のスイッチは、各々のドレインとソースが接続されたP型のMOSトランジスタとN型のMOSトランジスタとを備えるとともに前記P型のMOSトランジスタのゲートが前記第2の切替端子とされ、
前記第3のトランジスタのドレインが前記第1のスイッチのP型のMOSトランジスタのゲート、および前記第2のスイッチのP型のMOSトランジスタのゲートに接続されている
請求項に記載の入出力回路。
【請求項5】
前記外部電源は、第1の電源電圧を有する第1の電源、および前記第1の電源電圧より低い電源電圧を有する第2の電源を備え、
前記負荷は、前記第1の電源と前記出力端子との間に接続されたプルアップ用の負荷、および前記第2の電源と前記出力端子との間に接続されたプルダウン用の負荷のいずれかであり、
前記イネーブル信号の論理が遷移した際に前記出力端子が前記外部電源にプルダウン、またはプルアップされる
請求項1から請求項のいずれか1項に記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入出力回路、特に、入出力回路部の電源電圧より高い外部電圧が印加可能であり、また外部電圧までプルアップ/プルダウンが可能な、半導体集積回路の信号インターフェース部に用いるトレラント機能を有する入出力回路に関する。
【背景技術】
【0002】
半導体集積回路間の信号インターフェースでは、電源電圧が異なる、すなわち信号レベルが異なる(例えば3V、5V)半導体集積回路との信号インターフェースが必要となる場合がある。この場合、低電圧側の半導体集積回路の信号インターフェースとして、電源電圧より高い外部電源電圧を印加可能な、もしくはプルアップ/プルダウンが可能なトレラント機能を有する入出力回路を用いることが一般的である。
【0003】
従来、トレラント機能を有する入出力回路について、例えば特許文献1に開示された半導体集積回路装置の入出力回路が知られている。特許文献1に開示された半導体集積回路装置の入出力回路である、双方向若しくは出力トライステートバッファ回路1は、PchメインTr(PMOSトランジスタ)2、NchメインTr(NMOSトランジスタ)3および4、出力PAD5、フローティングウェル充電回路7、フローティングウェルを有するPchTr(PMOSトランジスタ)9、フローティングウェルを有するPchTrおよびNchTrで構成されたトランスファーゲート10、EB-PAD電位判定部21、バイアス電圧生成部22、電源電位/バイアス電圧切替回路23、NANDゲート41、NORゲート42、インバータIV43、を備え、入力信号IN、イネーブル信号EBを入力している。
【0004】
上記双方向若しくは出力トライステートバッファ回路1のEB-PAD電位判定部21は、イネーブル信号EBおよび出力PAD5と接続され、イネーブル信号EBの信号レベルと出力PAD5からのPAD電位とに基づいて回路状態を判定し、その判定結果に応じた切替信号をバイアス電圧生成部22および電源電圧/バイアス電圧切替回路23に出力する。一方、バイアス電圧生成部22は、出力用電源電圧VDDIOに接続され、生成した出力電位Vbiasを、電源電圧/バイアス電圧切替回路23に出力する。また、電源電圧/バイアス電圧切替回路23は、出力用電源電圧VDDIOおよびバイアス電圧生成部22に接続され、EB-PAD電位判定部21からの切替信号に基づいて、VDDIO電圧又はバイアス電圧VbiasのいずれかをPchTr9のゲートに出力する。これにより、出力トライステートバッファ回路1ではディスイネーブル状態においてPAD電位が、L電位からまたはHレベルから外部電位VTTにプルアップされる。
【0005】
また、他のトレラント機能を有する入出力回路として、特許文献2に開示された入出力回路も知られている。特許文献2に開示された入出力回路としてのトライステート出力回路1は、ワンショットパルス発生回路10と、OE・PAD電位判定回路20と、バイアス回路30と、フローティングウェル充電回路40と、トランスファーゲート50と2入力NAND回路61と、インバータ62と、2入力NOR回路63と、P-MOSトランジスタ64および65と、N-MOSトランジスタ66および67と抵抗68とを有し、入力端子Aから入力された入力信号aを出力パッドPADoから出力する。
【0006】
上記トライステート出力回路1は、P-MOSトランジスタ65が所定信号に基づいて出力パッドPADoを駆動し、P-MOSトランジスタ64は、P-MOSトランジスタ65のゲートに接続されたノードの電位を制御し、ワンショットパルス発生回路10は所定信号の信号レベルが遷移した際に所定時間幅のパルスを出力し、バイアス回路30は該パルスが出力されている期間、P-MOSトランジスタ64を制御するためのバイアス電圧を生成し、当該バイアス電圧をP-MOSトランジスタ64のゲートに印加する。これにより、トライステート出力回路1ではプルアップが迅速に行われ、消費電流の増大が抑制される。
【先行技術文献】
【特許文献】
【0007】
【文献】特開2005-260587号公報
【文献】特開2006-157081号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ところで、昨今の集積規模の増大、機能の多様化等に伴って、半導体集積回路では消費電流の抑制が喫緊の課題となっている。半導体集積回路間の入出力回路においても例外ではなく、消費電流の抑制、あるいは回路規模の抑制が課題となっている。この点、特許文献1に開示された双方向若しくは出力トライステートバッファ回路1も消費電流の抑制を目的としているが、EB-PAD電位判定部21や、バイアス電圧生成部22、電源電圧/バイアス電圧切替回路23等の回路を用いる必要があり、消費電流の抑制、回路規模の抑制に関しては改善の余地がある。また、特許文献2に開示されたトライステート出力回路1も消費電流の削減を目的としているが、ワンショットパルス発生回路10、OE・PAD電位判定回路20、バイアス回路30、フローティングウェル充電回路40等を用いる必要があり、消費電流の抑制、回路規模の抑制に関してはやはり改善の余地がある。
【0009】
本発明は、上記の点に鑑みてなされたものであり、より簡易な回路構成で消費電流が削減された入出力回路を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る入出力回路は、入力端子に入力された入力信号および出力の有効、無効を切り替えるイネーブル端子に入力されたイネーブル信号に基づいて、出力端子と外部電源との間に接続された負荷を駆動する第1のトランジスタと、前記入力端子と前記第1のトランジスタの制御端子との間に設けられるとともに前記入力信号の導通、遮断を切り替える第1の切替端子を備えた第1のスイッチと、予め定められた信号の導通、遮断を切り替える第2の切替端子を備えた第2のスイッチ、並びに前記第1の切替端子および前記第2の切替端子に接続部で接続された第3のトランジスタを備え、前記イネーブル信号の論理が遷移した際に所定の期間前記第1のスイッチを導通させ、前記第1のトランジスタの制御端子に前記入力信号を入力させて前記第1のトランジスタから前記負荷に流れる電流を抑制するように前記第1の切替端子および前記第2の切替端子を制御するスイッチ制御部であって前記接続部と前記第2のスイッチの入出力部との間の容量である第1の容量と、前記接続部と前記第1のスイッチの入出力部との間の容量である第2の容量との間の電荷の移動によって前記イネーブル信号の論理が遷移した際の前記所定の期間が定まる前記スイッチ制御部と、を含むものである。
【発明の効果】
【0011】
本発明によれば、より簡易な回路構成で消費電流が削減された入出力回路を提供することが可能となる。
【図面の簡単な説明】
【0012】
図1】第1の実施の形態に係る入出力回路の構成の一例を示す回路図である。
図2】第2の実施の形態に係る入出力回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【0013】
以下、図面を参照し、本発明を実施するための形態について詳細に説明する。以下の実施の形態では、入力信号に応じて出力をプルダウンする入出力回路を例示して説明する。
【0014】
[第1の実施の形態]
図1を参照して、本実施の形態に係る入出力回路について説明する。図1に示すように、本実施の形態に係る入出力回路1は、P型のMOS(Metal Oxide Semiconductor)トランジスタ(以下、「PMOSトランジスタ」)2、N型のMOSトランジスタ(以下、「NMOSトランジスタ」)3、4、5、アナログスイッチ11、21、否定論理積回路(以下、「NAND回路」)41、否定論理和回路(以下、「NOR回路」)42、インバータ43、抵抗R1、容量C3、抵抗6を含んで構成されている。図1中、VDDIOは本入出力回路1の高電位側の電源を示している。本実施の形態に係る入出力回路1では低電位側を接地(グランド)としているが、これに限定されず、負電位の電源としてもよい。入出力回路1では、出力のPMOSトランジスタ2のゲートにVDDIOのレベルを速やかに伝えるために、アナログスイッチ11のPMOSトランジスタのゲート電位を制御するNMOSトランジスタ5をオフ状態にするタイミングを制御している。なお、PMOSトランジスタ2が本発明に係る「第1のトランジスタ」に、NMOSトランジスタ5が「第2のトランジスタ」に、MOSトランジスタのゲートが「制御端子」に各々相当する。
【0015】
入出力回路1は、入力パッドA、出力イネーブルパッドOE、出力パッドPADを備え、入力パッドAに入力された入力信号aに応じた出力信号が出力パッドPADから出力される。出力パッドPADには、出力信号をプルダウンするプルダウン抵抗Rpdが接続されている。出力イネーブルパッドOEは、出力の有効、無効を切り替える信号である出力イネーブル信号oeが入力されるパッドであり、本実施の形態では、出力イネーブル信号oeがハイレベル(以下、「H」)で出力がイネーブル(有効)、ロウレベル(以下、「L」)でディスイネーブル(無効)とされる。出力イネーブル信号oeがHの場合(以下、「oe=H」のように記載する場合がある)、入力パッドAに入力された入力信号aの論理に対応する出力信号が出力パッドPADから出力される。一方、oe=Lの場合は、出力信号は不定状態、すなわちハイインピーダンス状態(以下、「HZ状態」)となり、出力パッドPADからの出力は遮断される。なお、本実施の形態では、一例として、Hを電源VDDIOの電位、Lをグランドとしている。なお、プルダウン抵抗Rpdが、本発明に係る「負荷」に相当する。
【0016】
NAND回路41は2入力のNAND回路であり、一方の入力に入力パッドAが接続され、他方の入力に出力イネーブルパッドOEが接続されている。また、NOR回路42は2入力のNOR回路であり、一方の入力にインバータ43を介した出力イネーブルパッドOEが接続され、他方の入力に入力パッドAが接続されている。そして、NAND回路41、NOR回路42、インバータ43によって回路状態判定部30が構成されている。入力パッドAへの入力信号a、出力イネーブルパッドへOEの入力信号をoe、NAND回路41の出力であるノードBの信号をb、NOR回路42の出力であるノードCの信号をcで表すと、入力信号a、出力イネーブル信号oeの論理値の組み合わせ(a、oe)に対する信号b、cの論理値の組み合わせ(b、c)は以下のようになる。
(a、oe)=(H、H)→(b、c)=(L、L)
(a、oe)=(L、H)→(b、c)=(H、H)
(a、oe)=(H、L)→(b、c)=(H、L)
(a、oe)=(L、L)→(b、c)=(H、L)
【0017】
すなわち、NAND回路41は、入力信号aと出力イネーブル信号oeとがともにHであるときのみ、Lを出力する。NAND回路41の出力は、入出力回路1の出力段に設けられたPMOSトランジスタ2のゲートに、後述するアナログスイッチ11を介して接続されている。また、NOR回路42は、入力信号aがLであって出力イネーブル信号oeがH(インバータ43の出力がL)であるときのみ、Hレベルを出力する。NOR回路42の出力は、入出力回路1の出力段に設けられたNMOSトランジスタ4のゲートに接続されている。
【0018】
アナログスイッチ11、およびアナログスイッチ21は、PMOSトランジスタとNMOSトランジスタの各々のソースとドレインとを接続して組み合わせた、いわゆるトランスファーゲートである。アナログスイッチ11のNMOSトランジスタのゲート、およびアナログスイッチ21のPMOSトランジスタのゲートは各々電源VDDIOに接続されている。トランスファーゲートは、PMOSトランジスタおよびNMOSトランジスタがオンの場合に双方向に通過可能となり、PMOSトランジスタおよびNMOSトランジスタがオフの場合にHZ状態となる。なお、アナログスイッチ11のPMOSトランジスタのゲートが本発明に係る「第1の切替端子」に、ソースとドレインとの接続部が「入出力部」に各々相当する。
【0019】
図1に示すように、入出力回路1の出力部32は、PMOSトランジスタ2、NMOSトランジスタ3,4を含んで構成されている。PMOSトランジスタ2のゲートは、アナログスイッチ11を介してNAND回路41の出力と接続されている。また、NMOSトランジスタ4のゲートは、NOR回路42の出力と接続されている。このPMOSトランジスタ2およびNMOSトランジスタ4は、出力パッドPADを駆動するためのトランジスタである。
【0020】
一方、NMOSトランジスタ4とPMOSトランジスタ2との間に設けられたNMOSトランジスタ3は、ゲートに内部電源電圧VDDIOが常時印加されている。すなわち、常時オンしている。このNMOSトランジスタ3は、NMOSトランジスタ4の破損を防止するための保護素子である。すなわち、本実施の形態に係る入出力回路1のトレラント機能のうち、外部電源電圧を印加可能とする機能を実現するための回路素子である。
【0021】
図1に示す抵抗R1および容量C3は遅延部34を構成している。本実施の形態に係る遅延部34は積分回路であり、出力イネーブル信号oeを遅延させる(波形をなまらせる)機能を有する。遅延部34の作用の詳細については後述する。なお、抵抗6は入力保護用の抵抗である。
【0022】
次に、PMOSトランジスタ2およびNMOSトランジスタ4の動作をより具体的に説明する。すなわち、出力イネーブル信号oeおよび入力信号aがともにHであるとき、PMOSトランジスタ2のゲートにはNAND回路41から出力されたLがアナログスイッチ11を介して印加される。これにより、PMOSトランジスタ2がオンし、出力パッドPADと電源VDDIOとが短絡されるため、出力パッドPADの電位がHとなる。この際、NOR回路42からはLが出力されているため、NMOSトランジスタ4はオフしている。
【0023】
また、出力イネーブル信号oeがHでありかつ入力信号aがLであるとき、NMOSトランジスタ4のゲートには、NOR回路42から出力されたHが印加される。これにより、NMOSトランジスタ4がオンし、出力パッドPADがNMOSトランジスタ3および4を介して接地されるため、出力パッドPADの電位がLとなる。この際、NAND回路41からはHが出力されているため、PMOSトランジスタ2はオフしている。
【0024】
さらに、出力イネーブル信号oeがLであるときは、NAND回路41がHを出力し、NOR回路42がLを出力する。このため、PMOSトランジスタ2およびNMOSトランジスタ4がオフし、出力パッドPADがHZ状態となる。
【0025】
次に、遅延部34の作用について説明する。ここでは、Hの状態の出力パッドPADを、出力パッドPADに接続されたプルダウン抵抗Rpdにより、グランドにプルダウンする際の動作について説明する。この際、入力信号aはH、出力イネーブル信号oeはHである。
【0026】
ここで、出力イネーブル信号oeをLにすることで、出力パッドPADがHZ状態となり、外部に接続されたプルダウン抵抗Rpdにより、下記の動作を経てグランドにプルダウンされる。すなわち、出力パッドPADはH、出力イネーブル信号oeがLとなることで、アナログスイッチ11に入力されるノードBの信号bがLからHに遷移する。この時ノードDの信号dはLである。すると、アナログスイッチ11のPMOSトランジスタのゲートに入力されるノードDの配線とノードBの配線との間の寄生容量C4により、ノードDの信号d(d=L)がノードBの信号b(すなわち、Hである電源VDDIOの電位)に引っ張られようとする。ノードDの信号dのレベルがHになると、アナログスイッチ11は遮断される。
【0027】
一方、上記から出力イネーブル信号oeはHからLに遷移するが、遅延部34の作用によりNMOSトランジスタ5のゲートに入力される出力イネーブル信号oeは遅延部43の時定数分だけHを維持している。すなわち、遅延部34の時定数分だけNMOSトランジスタ5のオン状態が続き、ノードDの信号dはL(グランドレベル)を維持する。すると、遅延部34の遅延時間分アナログスイッチ11のPMOSトランジスタはオン状態を維持するので、アナログスイッチ11は導通状態を維持し、PMOSトランジスタ2のゲートが接続されているノードpgを速やかにPMOSトランジスタ2のソースと同電位に充電する。このことにより、PMOSトランジスタ2がオフするので、出力パッドPADのプルダウンの際に生じる、PMOSトランジスタ2から流れ込む電流を抑制し、出力パッドPADが速やかにプルダウンされる。その結果、出力パッドPADのLがアナログスイッチ21を介してアナログスイッチ11のPMOSトランジスタのゲートに伝達され、アナログスイッチ11が導通状態となり、ノードBの信号bのレベルHがPMOSトランジスタ2のゲートに印加されてPMOSトランジスタ2のオフが確定される。
【0028】
以上のように、本実施の形態に係る入出力回路1では、プルダウンの際、遅延部34(抵抗R1と容量C3)の時定数により、NMOSトランジスタ5のオン状態、およびアナログスイッチ11のPMOSトランジスタのオン状態を制御することで、PMOSトランジスタ2のゲートが接続されているノードpgが速やかにPMOSトランジスタ2のソースと同電位に充電される。その結果、プルダウンの際に生じるPMOSトランジスタ2から流れ込む電流が抑制され、出力パッドPADを速やかにプルダウンすることができる。つまり従来技術に比べ、より小さな回路規模で出力パッドPADを速やかにプルダウンすることができる。さらに、従来技術ではフローティングウェルを充電するための回路が必要であったが、本実施の形態ではこのような回路は不要であり、その分さらに回路規模を抑制することができる。
【0029】
ここで、本実施の形態では、遅延部34として、抵抗R1と容量C3とによる時定数を適用した形態を例示して説明したが、これに限られず、例えば多段インバータによってタイミング制御する形態としてもよい。
【0030】
[第2の実施の形態]
図2を参照して、本実施の形態に係る入出力回路1Aについて説明する。本実施の形態に係る入出力回路1Aは、出力PMOSトランジスタ2のゲートにH(電源VDDIOの電位)を速やかに伝えるように、アナログスイッチ11のPMOSトランジスタのゲートの電位をMOSトランジスタの寄生容量の電荷分配を使って制御している。
【0031】
図2に示すように、入出力回路1Aは、図1に示す入出力回路1Aから遅延部34を削除し、アナログスイッチ12を追加した回路となっている。従って、入出力回路1と同様の構成には同じ符号を付し、詳細な説明を省略する。
【0032】
アナログスイッチ12のPMOSトランジスタのゲートはノードDに接続され、NMOSトランジスタのゲートは電源VDDIOに接続されている。また、アナログスイッチ12の一方の入出力部はノードEに接続され、他方の入出力部は開放(オープン)となっている。アナログスイッチ12は、アナログスイッチ11のPMOSトランジスタのゲートの電位を制御する際の、電荷配分におけるダミーのアナログスイッチとしての機能を有する。なお、アナログスイッチ12が本発明に係る「第2のスイッチ」に、アナログスイッチ12のPMOSトランジスタのゲートが「第2の切替端子」に、NMOSトランジスタ5が「第3のトランジスタ」に各々相当する。
【0033】
以下、上記の電荷配分によるアナログスイッチ11の制御について説明する。ここでは、Hの状態の出力パッドPADを、出力パッドPADに接続されたプルダウン抵抗Rpdにより、グランドにプルダウンする際の動作について説明する。本実施の形態では、一例として、アナログスイッチ12に入力されるノードEのレベルeはH固定とする。この際、入力信号aはH、出力イネーブル信号oeはHである。
【0034】
ここで、アナログスイッチ12のPMOSトランジスタのゲートに接続されているノードDと、アナログスイッチ12の入出力部に接続されているノードEとの間の容量(アナログスイッチ12のPMOSトランジスタの寄生容量等)をC1、アナログスイッチ11のPMOSトランジスタのゲートに接続されているノードDと、アナログスイッチ11の入出力部に接続されているノードBとの間の容量(アナログスイッチ11のPMOSトランジスタの寄生容量等)をC2とする。本実施の形態では、容量C1とC2との間の電荷の再配分によってアナログスイッチ11のゲートのレベルを制御する。まず、入力信号aがH、出力イネーブル信号oeがHの状態においては、NMOSトランジスタ5がオンとなることにより、ノードDの信号dのレベルはLとなっている。ノードEのレベルがHであることから容量C1には電荷がチャージされるが、ノードBの信号bのレベルはLであることから容量C2には電荷がチャージされない。従って、ノードDとノードEとの間の電位差Vd1は下記の(式1)に示すように電源VDDIOの電位Vddioに等しい値となる。
Vd1=Vddio ・・・ (式1)
【0035】
ここで、出力イネーブル信号oeをLにすることで、出力パッドPADがHZ状態となり、外部に接続されたプルダウン抵抗Rpdにより、以下で説明する動作を経てプルダウンされる。すなわち、出力パッドPADがHの状態で、出力イネーブル信号oeをLとすることで、NMOSトランジスタ5がオフ状態となり、アナログスイッチ11のPMOSトランジスタのゲートに入力されるノードDはHZ状態となる。一方、アナログスイッチ11に入力されるノードBの信号bがLからHに変わる。この時、ノードDとノードEとの間の容量C1と、ノードDとノードBとの間の容量C2で電荷の再分配が行われ、ノードDの信号dの電位Vd2は、以下の(式2)で示すレベルとなる。
Vd2=C2×Vddio÷(C1+C2) ・・・ (式2)
特に容量C1とC2とが等しい場合は、Vd2=Vddio/2となる。
【0036】
このVd2(<Vd1)をアナログスイッチ11のPMOSトランジスタがオン状態を維持できるように制御することでPMOSトランジスタ2のゲートが接続されているノードpgが速やかにPMOSトランジスタ2のソースと同電位に充電される。その結果、プルダウンの際に生じるPMOSトランジスタ2から流れ込む電流が抑制され、出力パッドPADを速やかにプルダウンすることができる。
【0037】
以上のように、本実施の形態に係る入出力回路1Aによれば、ノードDとノードEとの間の容量C1と、ノードDとノードBとの間の容量C2とによる電荷の再分配により決定されるレベルVd2を、アナログスイッチ11のPMOSトランジスタがオン状態を維持できるように制御することで、PMOSトランジスタ2のゲートが接続されているノードpgのレベルを速やかにPMOSトランジスタ2のソースのレベルと同電位に充電できる。その結果、プルダウンの際に生じるPMOSトランジスタ2から流れ込む電流を抑制し、出力パッドPADを速やかにプルダウンすることができる。つまり、従来技術に比べ小さな回路規模で出力パッドPADを速やかにプルダウンすることができる。さらに、従来技術ではフローティングウェルを充電するための回路が必要であったが、本実施の形態ではこのような回路は不要であり、その分さらに回路規模を抑制することができる。
【0038】
ここで、本実施の形態では、容量C1、C2としてアナログスイッチのトランジスタの寄生容量を適用した形態を例示して説明したが、これに限られず、容量C1、C2として例えば容量素子や配線間の容量を適用した形態、あるいはこれらを組み合わせた形態としてもよい。
【0039】
なお、上記各実施の形態では、外付けのプルダウン抵抗によりプルダウンする形態を例示して説明したが、これに限られず、例えば各入出力回路に内蔵したプルダウン抵抗を用いた形態としてもよい。また、上記実施の形態では、本発明をプルダウンに適用した形態を例示して説明したが、これに限られず、プルアップに適用してもよい。
【符号の説明】
【0040】
1、1A 入出力回路
2 PMOSトランジスタ
3 NMOSトランジスタ
4 NMOSトランジスタ
5 NMOSトランジスタ
6 抵抗
11 アナログスイッチ
12 アナログスイッチ
21 アナログスイッチ
30 回路状態判定部
32 出力部
34 遅延部
41 NAND回路
42 NOR回路
43 インバータ
B、C、D、E、pg ノード
a 入力信号
oe 出力イネーブル信号
b、c、d 信号
R1 抵抗
Rpd プルダウン抵抗
C1、C2、C3 容量
C4 寄生容量
A 入力パッド
OE 出力イネーブルパッド
PAD 出力パッド
VDDIO 電源
Vddio 電位
図1
図2