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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-01-11
(45)【発行日】2022-01-24
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11558 20170101AFI20220117BHJP
H01L 21/336 20060101ALI20220117BHJP
H01L 29/788 20060101ALI20220117BHJP
H01L 29/792 20060101ALI20220117BHJP
H01L 27/11521 20170101ALI20220117BHJP
【ＦＩ】
H01L27/11558
H01L29/78 371
H01L27/11521
【請求項の数】
10
(21)【出願番号】P 2017185091
(22)【出願日】2017-09-26
(65)【公開番号】P2019062065
(43)【公開日】2019-04-18
【審査請求日】2020-07-07
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】柴口 拓
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２００８－２１８６２５（ＪＰ，Ａ）
【文献】特開２００９－０１６４６２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１１５５８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５２１
(57)【特許請求の範囲】
【請求項1】
半導体基板に形成され、シリコン窒化膜で覆われた第１のゲートを有するトランジスタと、前記半導体基板に形成され、シリコン窒化膜で覆われていない第２のゲートを有するメモリセルと、
前記半導体基板の表層部において互いに離間して設けられた第１の導電型を有する第１のウェル及び第２のウェルと、
を含み、
前記メモリセルは、
前記第１のウェルと、前記第１のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第１のウェルの表層部に設けられた前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層と、を含む第１のキャパシタと、
前記第２のウェルと、前記第２のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第２のウェルの表層部に設けられた前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層と、を含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを有する
半導体装置。
【請求項2】
半導体基板に形成され、シリコン窒化膜で覆われた第１のゲートを有するトランジスタと、前記半導体基板に形成され、シリコン酸化膜で覆われた第２のゲートを有するメモリセルと、
前記半導体基板の表層部において互いに離間して設けられた第１の導電型を有する第１のウェル及び第２のウェルと、
を含み、
前記メモリセルは、
前記第１のウェルと、前記第１のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第１のウェルの表層部に設けられた前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層と、を含む第１のキャパシタと、
前記第２のウェルと、前記第２のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第２のウェルの表層部に設けられた前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層と、を含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを有する
半導体装置。
【請求項3】
前記シリコン酸化膜の表面を覆うシリコン窒化膜を更に含む請求項２に記載の半導体装置。
【請求項4】
前記第１のゲートは、表面に合金層を有し、前記第２のゲートは、表面に合金層を有さない
請求項２または請求項３に記載の半導体装置。
【請求項5】
前記トランジスタは、前記メモリセルをプログラム状態または消去状態とする場合に前記第１のウェルまたは前記第２のウェルに印加される電圧を生成する電圧生成回路を構成する請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項6】
前記第１のキャパシタ及び前記第２のキャパシタが、共通のポリシリコン膜を含んで構成されている請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項7】
前記第１のキャパシタと前記第２のキャパシタは静電容量が互いに異なる請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項8】
半導体基板の表面に、トランジスタを構成する第１のゲート及びメモリセルを構成する第２のゲートを形成する工程と、前記第１のゲート及び前記第２のゲートの表面を覆うシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の前記第２のゲートの表面を覆う部分を選択的に除去する工程と、
を含み、
前記メモリセルを形成する工程は、
前記半導体基板の表層部に、第１の導電型を有する第１のウェル及び第２のウェルを互いに離間した位置に形成する工程と、
前記第１のウェルを含む第１のキャパシタを形成する工程と、
前記第２のウェルを含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを形成する工程と、を含み、
前記第１のキャパシタを形成する工程は、
前記第１のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、
前記第１のウェルの表層部に前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層を形成する工程と、を含み、
前記第２のキャパシタを形成する工程は、
前記第２のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、 前記第２のウェルの表層部に前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層を形成する工程と、を含む
半導体装置の製造方法。
【請求項9】
半導体基板の表面に、トランジスタを構成する第１のゲート及びメモリセルを構成する第２のゲートを形成する工程と、前記第１のゲート及び前記第２のゲートの表面をシリコン酸化膜で覆う工程と、
前記シリコン酸化膜の前記第１のゲートの表面を覆う部分を選択的に除去する工程と、
前記シリコン酸化膜をマスクとして、前記第１のゲートの表面に選択的に合金層を形成する工程と、
前記シリコン酸化膜の前記第２のゲートの表面を覆う部分を残した状態で、前記第１のゲート及び前記第２のゲートを覆うシリコン窒化膜を形成する工程と、
を含み、
前記メモリセルを形成する工程は、
前記半導体基板の表層部に、第１の導電型を有する第１のウェル及び第２のウェルを互いに離間した位置に形成する工程と、
前記第１のウェルを含む第１のキャパシタを形成する工程と、
前記第２のウェルを含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを形成する工程と、を含み、
前記第１のキャパシタを形成する工程は、
前記第１のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、
前記第１のウェルの表層部に前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層を形成する工程と、を含み、
前記第２のキャパシタを形成する工程は、
前記第２のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、
前記第２のウェルの表層部に前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層を形成する工程と、を含む
半導体装置の製造方法。
【請求項10】
前記トランジスタは、前記メモリセルをプログラム状態または消去状態とする場合に前記第１のウェルまたは前記第２のウェルに印加される電圧を生成する電圧生成回路を構成する請求項８または請求項９に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
フローティングゲート型の不揮発性メモリのセル構造に関する技術として、例えば特許文献１には、メモリセルのフローティングゲートの表面を窒化シリコンからなる絶縁膜で覆う構造が記載されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１４-１１６５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
図１は、フローティングゲート型のメモリセル１００Ｘと、メモリセル１００Ｘに付随するトランジスタ２００Ｘを含む半導体装置１Ｘの構成の一例を示す断面図である。近年、集積回路の微細化に伴い、メモリセル１００Ｘ及びトランジスタ２００Ｘの表面をシリコン窒化膜１０Ｘで覆う構造が一般的となっている。シリコン窒化膜１０Ｘにより、トランジスタ２００Ｘに接続されるコンタクトを形成する際のフォトリソグラフィ工程におけるマスクの位置ずれによって生じるシリコン基板からのフィールド層への肩落ちに伴うリーク電流の増大が抑制される。
【0005】
しかしながら、シリコン窒化膜１０Ｘが、メモリセル１００Ｘのフローティングゲート１６０Ｘの表面を覆うことで、以下の不具合を生じることが、本発明者によって明らかとなった。すなわち、メモリセル１００Ｘへのデータ書き込みによってフローティングゲート１６０Ｘに注入された電子は、フローティングゲート１６０Ｘを構成するポリシリコンとシリコン窒化膜１０Ｘとの界面準位にトラップされる。トラップされた電子は、その後のメモリセル１００Ｘに対するデータ消去を行っても界面準位にとどまり、メモリセル１００Ｘに対してデータ書き込み及びデータ消去を繰り返すと、メモリセル１００Ｘの動特性が変化する。このように、メモリセル１００Ｘのフローティングゲート１６０Ｘをシリコン窒化膜１０Ｘで覆うことにより、メモリセル１００Ｘの信頼性が低下することが、本発明者によって明らかとなった。
【0006】
本発明は、上記の点に鑑みてなされたものであり、メモリセルの信頼性の低下を抑制することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体装置は、半導体基板に形成され、シリコン窒化膜で覆われた第１のゲートを有するトランジスタと、前記半導体基板に形成され、シリコン窒化膜で覆われていない第２のゲートを有するメモリセルと、前記半導体基板の表層部において互いに離間して設けられた第１の導電型を有する第１のウェル及び第２のウェルと、を含む。前記メモリセルは、前記第１のウェルと、前記第１のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第１のウェルの表層部に設けられた前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層と、を含む第１のキャパシタと、前記第２のウェルと、前記第２のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第２のウェルの表層部に設けられた前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層と、を含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを有する。
【0008】
本発明に係る他の半導体装置は、半導体基板に形成され、シリコン窒化膜で覆われた第１のゲートを有するトランジスタと、前記半導体基板に形成され、シリコン酸化膜で覆われた第２のゲートを有するメモリセルと、前記半導体基板の表層部において互いに離間して設けられた第１の導電型を有する第１のウェル及び第２のウェルと、を含む。前記メモリセルは、前記第１のウェルと、前記第１のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第１のウェルの表層部に設けられた前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層と、を含む第１のキャパシタと、前記第２のウェルと、前記第２のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第２のウェルの表層部に設けられた前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層と、を含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを有する。
【0009】
本発明に係る半導体装置の製造方法は、半導体基板の表面に、トランジスタを構成する第１のゲート及びメモリセルを構成する第２のゲートを形成する工程と、前記第１のゲート及び前記第２のゲートの表面を覆うシリコン窒化膜を形成する工程と、前記シリコン窒化膜の前記第２のゲートの表面を覆う部分を選択的に除去する工程と、を含む。前記メモリセルを形成する工程は、前記半導体基板の表層部に、第１の導電型を有する第１のウェル及び第２のウェルを互いに離間した位置に形成する工程と、前記第１のウェルを含む第１のキャパシタを形成する工程と、前記第２のウェルを含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを形成する工程と、を含む。前記第１のキャパシタを形成する工程は、前記第１のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、前記第１のウェルの表層部に前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層を形成する工程と、を含む。前記第２のキャパシタを形成する工程は、前記第２のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、前記第２のウェルの表層部に前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層を形成する工程と、を含む。
【0010】
本発明に係る半導体装置の他の製造方法は、半導体基板の表面に、トランジスタを構成する第１のゲート及びメモリセルを構成する第２のゲートを形成する工程と、前記第１のゲート及び前記第２のゲートの表面をシリコン酸化膜で覆う工程と、前記シリコン酸化膜の前記第１のゲートの表面を覆う部分を選択的に除去する工程と、前記シリコン酸化膜をマスクとして、前記第１のゲートの表面に選択的に合金層を形成する工程と、前記シリコン酸化膜の前記第２のゲートの表面を覆う部分を残した状態で、前記第１のゲート及び前記第２のゲートを覆うシリコン窒化膜を形成する工程と、を含む。前記メモリセルを形成する工程は、前記半導体基板の表層部に、第１の導電型を有する第１のウェル及び第２のウェルを互いに離間した位置に形成する工程と、前記第１のウェルを含む第１のキャパシタを形成する工程と、前記第２のウェルを含み、前記第１のキャパシタに電気的に接続された第２のキャパシタを形成する工程と、を含む。前記第１のキャパシタを形成する工程は、前記第１のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、前記第１のウェルの表層部に前記第１の導電型を有する第１の拡散層及び前記第１の導電型とは異なる第２の導電型を有する第２の拡散層を形成する工程と、を含む。前記第２のキャパシタを形成する工程は、前記第２のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、前記第２のウェルの表層部に前記第１の導電型を有する第３の拡散層及び前記第２の導電型を有する第４の拡散層を形成する工程と、を含む。
【発明の効果】
【0011】
本発明によれば、メモリセルの信頼性の低下を抑制することが可能となる。
【図面の簡単な説明】
【0012】
【図1】フローティングゲート型のメモリセルと、メモリセルに付随するトランジスタを含む半導体装置の構成の一例を示す断面図である。
【図2】本発明の実施形態に係る半導体装置の構成の一例を示す平面図である。
【図5A】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5B】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5C】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5D】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5E】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5F】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5G】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5H】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5I】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5J】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5K】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図5L】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6】本発明の他の実施形態に係る半導体装置の構成を示す断面図である。
【図7A】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図7B】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図7C】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図7D】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図7E】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
【0014】
［第１の実施形態］
図２は、本発明の実施形態に係る半導体装置１の構成の一例を示す平面図、図３は、図２における３－３線に沿った断面を含む斜視図、図４は、図２における４－４線に沿った断面図である。半導体装置１は、メモリセル１００と、メモリセル１００に付随するトランジスタ２００とを含んで構成されている。
図２は、本発明の実施形態に係る半導体装置１の構成の一例を示す平面図、図３は、図２における３－３線に沿った断面を含む斜視図、図４は、図２における４－４線に沿った断面図である。半導体装置１は、メモリセル１００と、メモリセル１００に付随するトランジスタ２００とを含んで構成されている。
【0015】
メモリセル１００は、第１のキャパシタＣ１及び第２のキャパシタＣ２を有する。第１のキャパシタＣ１及び第２のキャパシタＣ２の上部電極は、メモリセル１００のフローティングゲート１６０を構成するポリシリコン膜１６０ａで一体的に形成され、互いに接続されている。
【0016】
メモリセル１００は、シリコン基板１１０と、シリコン基板１１０の表層部に形成されたｐ型の導電型を有する拡散層であるｐウェル１２０を有する。ｐウェル１２０の表層部には、互いに離間して設けられたｎ型の導電型を有する拡散層であるｎウェル１３１及び１３２が設けられている。
【0017】
第１のキャパシタＣ１は、ｎウェル１３１と、ｎウェル１３１の表面に設けられたシリコン酸化膜で構成されるゲート絶縁膜１６１と、ゲート絶縁膜１６１の表面に設けられたフローティングゲート１６０を構成するポリシリコン膜１６０ａと、ｎウェル１３１の表層部に設けられたｎ型拡散層１４１及びｐ型拡散層１５１とを含んで構成されている。ｎ型拡散層１４１及びｐ型拡散層１５２は、ｎウェル１３１における不純物濃度よりも高い不純物濃度を有する。ｎウェル１３１の外周部は、ＳｉＯ２等の絶縁体で構成される素子分離膜１７１によって囲まれている。
【0018】
第２のキャパシタＣ２は、ｎウェル１３２と、ｎウェル１３２の表面に設けられたシリコン酸化膜で構成されるゲート絶縁膜１６１と、ゲート絶縁膜１６１の表面に設けられたフローティングゲート１６０を構成するポリシリコン膜１６０ａと、ｎウェル１３２の表層部に設けられたｎ型拡散層１４２及びｐ型拡散層１５２とを含んで構成されている。ｎ型拡散層１４２及びｐ型拡散層１５２は、ｎウェル１３２における不純物濃度よりも高い不純物濃度を有する。ｎウェル１３２の外周部は、ＳｉＯ２等の絶縁体で構成される素子分離膜１７２によって囲まれている。
【0019】
ポリシリコン膜１６０ａの第１のキャパシタＣ１を構成する部分の面積は、第２のキャパシタＣ２を構成する部分の面積よりも大きい。従って、第１のキャパシタＣ１の静電容量は、第２のキャパシタＣ２の静電容量よりも大きい。
【0020】
メモリセル１００において、ポリシリコン膜１６０ａは、フローティングゲート及びコントロールゲートの双方の役割を担う。第１のキャパシタＣ１は、ポリシリコン膜１６０ａの電圧制御に用いられる。第２のキャパシタＣ２は、ポリシリコン膜１６０ａに対してトンネル現象による電子の注入および電子の引き抜きを行うデータ書き込み及びデータ消去用のキャパシタである。なお、ポリシリコン膜１６０ａにおける電子の蓄積状態に応じた読み出し電流を流すデータ読み出し用のトランジスタを、第１のキャパシタＣ１と第２のキャパシタＣ２との間に設けてもよい。この場合、データ読み出し用のトランジスタのゲートは、ポリシリコン膜１６０ａにより構成される。
【0021】
フローティングゲート１６０に電子を注入する場合、第１のキャパシタＣ１のｎ型拡散層１４１を介してｎウェル１３１に正の高電圧を印加するとともに第２のキャパシタＣ２のｎ型拡散層１４２を介してｎウェル１３２に例えば接地電位を印加する。
【0022】
上記したように、第１のキャパシタＣ１の静電容量は、第２のキャパシタＣ２の静電容量よりも大きい。従って、ポリシリコン膜１６０ａの電圧は、第１のキャパシタＣ１のｎウェル１３１に印加された電圧によって支配的に制御される。すなわち、ポリシリコン膜１６０ａの電圧は、ｎウェル１３１に印加された電圧に追従する。
【0023】
第１のキャパシタＣ１において、ｎウェル１３１に正の電圧を印加する場合、ｐ型のキャリア供給源として機能するｐ型拡散層１５１にもｎウェル１３１と同じ正の電圧を印加することが好ましい。ｐ型拡散層１５１に正の電圧を印加することで、ｎウェル１３１のポリシリコン膜１６０ａの直下領域においてｐ型のチャネル形成が促進され、第１のキャパシタＣ１における、ポリシリコン膜１６０ａの電圧制御機能が良好に発揮される。
【0024】
第２のキャパシタＣ２においては、ポリシリコン膜１６０ａにｎウェル１３１への印加電圧に応じた正の高電圧が印加されることにより、接地電位が印加されたｎウェル１３２と、ポリシリコン膜１６０ａとの間に電位差が生じる。これにより、第２のキャパシタＣ２のゲート絶縁膜１６１に高電圧が印加される。この電位差により、ＦＮトンネル現象（Fowler-Nordheim Tunneling）が生じ、第２のキャパシタＣ２において、フローティングゲート１６０に電子が注入される。この場合、メモリセル１００は、フローティングゲート１６０に電子が蓄積されたプログラム状態となる。
【0025】
一方、フローティングゲート１６０に蓄積された電子を引き抜く場合、第１のキャパシタＣ１のｎ型拡散層１４１を介してｎウェル１３１に例えば接地電位を印加するとともに第２のキャパシタＣ２のｎ型拡散層１４２を介してｎウェル１３２に正の高電圧を印加する。上記したように、ポリシリコン膜１６０ａの電圧は、第１のキャパシタＣ１のｎウェル１３１に印加された電圧に追従する。
【0026】
第２のキャパシタＣ２において、ｎウェル１３２に正の電圧を印加する場合、ｐ型のキャリア供給源として機能するｐ型拡散層１５２にもｎウェル１３２と同じ正の電圧を印加することが好ましい。ｐ型拡散層１５２に正の電圧を印加することで、ｎウェル１３２のポリシリコン膜１６０ａの直下領域においてｐ型のチャネル形成が促進され、第２のキャパシタＣ２におけるトンネル効果を生じさせる機能が良好に発揮される。
【0027】
第２のキャパシタＣ２においては、接地電位近傍の電位を有するポリシリコン膜１６０ａと正の高電圧が印加されたｎウェル１３２との間に電位差が生じる。この電位差により、ＦＮトンネル現象が生じ、第２のキャパシタＣ２において、フローティングゲート１６０に注入された電子が引き抜かれる。すなわち、メモリセル１００は、フローティングゲート１６０に蓄積された電子の量が、プログラム状態における電子の量よりも少ない消去状態となる。トランジスタ２００は、メモリセル１００をプログラム状態または消去状態とする場合に、ｎウェル１３１またはｎウェル１３２に印加される電圧を生成する電圧回路を構成するトランジスタであってもよい。
【0028】
図４には、メモリセル１００の第２のキャパシタＣ２及びメモリセル１００に付随するトランジスタ２００を含む断面が示されている。第２のキャパシタＣ２は、ｎウェル１３２の表層部の、フローティングゲート１６０を間に挟む位置に設けられたｎ型拡散層１４２を有する。フローティングゲート１６０の側面は、ＳｉＯ２等の絶縁体で構成されるサイドウォール１６２によって覆われている。フローティングゲート１６０の表面及びｎ型拡散層１４２の表面には、例えばコバルトシリサイド等のシリコンと金属との化合物からなる合金層１８０が設けられている。ｎウェル１３２の外周部は、例えばＳｉＯ２等の絶縁体で構成される素子分離膜１７２によって囲まれている。
【0029】
トランジスタ２００は、シリコン基板１１０上において、メモリセル１００の近傍に設けられている。トランジスタ２００は、ｐウェル１２０の表面にゲート絶縁膜２２１を介して設けられたゲート２２０を構成するポリシリコン膜１６０ａと、ｐウェル１２０の表層部のゲート２２０を間に挟む位置に設けられたソース・ドレインを構成するｎ型拡散層２１０を有する。なお、トランジスタ２００のゲート２２０は、メモリセル１００のフローティングゲート１６０とは電気的に分離されている。ゲート２２０の側面は、ＳｉＯ２等の絶縁体で構成されるサイドウォール２２２によって覆われている。ゲート２２０の表面及びｎ型拡散層２１０の表面には、例えばコバルトシリサイド等のシリコンと金属との化合物からなる合金層２３０が設けられている。トランジスタ２００の外周部は、例えばＳｉＯ２等の絶縁体で構成される素子分離膜２４０によって囲まれている。
【0030】
トランジスタ２００のゲート２２０の表面及びソース・ドレインを構成するｎ型拡散層２１０の表面は、主としてＳｉ３Ｎ４を含んで構成される厚さ２０ｎｍ～４０ｎｍ程度のシリコン窒化膜１０で覆われている。一方、メモリセル１００のｎ型拡散層１４２及びフローティングゲート１６０は、シリコン窒化膜で覆われていない。なお、第１のキャパシタＣ１の構造も、図４に示される第２のキャパシタＣ２の構造と同様である。すなわち、メモリセル１００は、第１のキャパシタＣ１及び第２のキャパシタＣ２を含む全域に亘り、シリコン窒化膜で覆われていない。
【0031】
【0032】
はじめに、イオン注入法によりシリコン基板１１０の表層部に、ｐ型の導電型を有するｐウェル１２０を形成する（図５Ａ）。
【0033】
次に、ＳＴＩ法（Shallow Trench Isolation）によりｐウェル１２０の表層部にＳｉＯ２等の絶縁体で構成される素子分離膜１７２及び２４０を形成する。すなわち、ｐウェル１２０の表面にエッチングによりトレンチを形成し、このトレンチにＣＶＤ法（Chemical Vapor Deposition）によりＳｉＯ２等の絶縁体を埋め込み、この絶縁体の表面をＣＭＰ法（Chemical Mechanical Polishing）により平坦化することで、素子分離膜１７２及び２４０が形成される（図５Ｂ）。
【0034】
次に、イオン注入法によりｐウェル１２０の表面の、ｎウェル１３２の形成予定位置に、ヒ素またはリンを注入する。これにより、ｎ型の導電型を有するｎウェル１３２がｐウェル１２０の表層部に形成される（図５Ｃ）。
【0035】
次に、熱酸化法によりｐウェル１２０およびｎウェル１３２の表面を一体的に覆うシリコン酸化膜３０１を形成する。シリコン酸化膜３０１は、メモリセル１００のゲート絶縁膜１６１及びトランジスタ２００のゲート絶縁膜２２１を構成する（図５Ｄ）。
【0036】
次に、ＣＶＤ法によりシリコン酸化膜３０１の表面にポリシリコン膜１６０ａを形成する（図５Ｅ）。続いて、イオン注入法により、ポリシリコン膜１６０ａの全面にリンまたはヒ素を注入する。これにより、ポリシリコン膜１６０ａの全体にｎ型の導電性が付与される。
【0037】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜１６０ａをパターニングする。これにより、メモリセル１００のフローティングゲート１６０及びトランジスタ２００のゲート２２０が形成される（図５Ｆ）。
【0038】
次に、ＣＶＤ法により、メモリセル１００のフローティングゲート１６０及びトランジスタ２００のゲート２２０の上面及び側面を覆うように、ＳｉＯ２等の絶縁体で構成される絶縁膜をシリコン基板１１０上に形成する。続いて、上記の絶縁膜をエッチバックする。これにより、メモリセル１００のフローティングゲート１６０の側面を覆うサイドウォール１６２及びトランジスタ２００のゲート２２０の側面を覆うサイドウォール２２２が形成される（図５Ｇ）。
【0039】
次に、イオン注入法によりｎウェル１３２の表面及びｐウェル１２０の表面にそれぞれヒ素またはリンを注入する。これにより、ｎウェル１３２の表層部の、フローティングゲート１６０を間に挟む位置に、ｎ型拡散層１４２が形成され、ｐウェル１２０の表層部の、ゲート２２０を間に挟む位置にソース・ドレインを構成するｎ型拡散層２１０が形成される（図５Ｈ）。
【0040】
次に、サリサイドプロセスを用いて、トランジスタ２００のｎ型拡散層２１０の表面及びゲート２２０の表面に合金層２３０を形成すると共に、メモリセル１００のｎ型拡散層１４２の表面及びフローティングゲート１６０の表面に合金層１８０を形成する。具体的には、スパッタ法によりメモリセル１００及びトランジスタ２００の表面全体を覆うように、シリコン基板１１０上にコバルト膜を形成する。続いて、熱処理によってシリコンとコバルト膜とが接している部分、すなわち、ｎ型拡散層１４２、２１０の表面及びゲート２２０及びフローティングゲート１６０の表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成する。続いて、薬液処理によって、素子分離膜１７２、２４０上の未反応のコバルト膜を除去する。続いて、更なる熱処理によってコバルトモノシリサイド（ＣｏＳｉ）をコバルトダイシリサイド（ＣｏＳｉ２）に相転移させる。これにより、ｎ型拡散層１４２及びフローティングゲート１６０の表面及びｎ型拡散層２１０及びゲート２２０の表面にそれぞれ、主としてコバルトダイシリサイド（ＣｏＳｉ２）を含む合金層１８０及び２３０が形成される。各熱処理は、加熱時間が短時間であるＲＴＡ（Rapid Thermal Anneal）によって行われる（図５Ｉ）。
【0041】
次に、ＣＶＤ法により、上記の各工程を経て形成されたメモリセル１００及びトランジスタ２００の表面全体を覆うように、主としてＳｉ３Ｎ４を含んで構成される厚さ２０ｎｍ～４０ｎｍ程度のシリコン窒化膜１０をシリコン基板１１０上に形成する（図５Ｊ）。
【0042】
次に、シリコン基板１１０上にレジストマスク４００を形成する。レジストマスク４００は、トランジスタ２００を覆い且つメモリセル１００を露出させる。すなわち、シリコン窒化膜１０の、メモリセル１００の表面を覆う部分が、レジストマスク４００の開口部において露出する（図５Ｋ）。
【0043】
次に、ドライエッチングにより、レジストマスク４００の開口部において露出しているシリコン窒化膜１０の、メモリセル１００の表面を覆う部分を除去する。トランジスタ２００は、シリコン窒化膜１０で覆われた状態が維持される（図５Ｌ）。
【0044】
その後、メモリセル１００及びトランジスタ２００を覆う層間絶縁膜（図示せず）を形成する工程、メモリセル１００またはトランジスタ２００に接続されるコンタクト（図示せず）を層間絶縁膜内に形成する工程、コンタクトを介してメモリセル１００またはトランジスタ２００に接続される配線（図示せず）を層間絶縁膜上に形成する工程などを経て半導体装置１が完成する。
【0045】
本発明の実施形態に係る半導体装置１によれば、メモリセル１００のフローティングゲート１６０の表面は、シリコン窒化膜で覆われていないので、フローティングゲート１６０に注入された電子が、フローティングゲート１６０を構成するポリシリコン膜１６０ａとシリコン窒化膜との界面準位にトラップされる問題の発生を防止することができる。これにより、フローティングゲート１６０に注入された電子がトラップされることに起因するメモリセル１００の信頼性の低下を抑制することができる。一方、トランジスタ２００の表面は、シリコン窒化膜１０で覆われている。これにより、ｎ型拡散層２１０に接続されるコンタクトを形成する際のフォトリソグラフィ工程におけるマスクの位置ずれによって生じるシリコン基板からのフィールド層への肩落ちに伴うリーク電流の増大が抑制される。
【0046】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体装置１Ａの構成を示す断面図である。図６に示される断面は、図２における４－４線に沿った断面に相当する。第２の実施形態に係る半導体装置１Ａは、メモリセル１００の表面に、シリコン酸化膜２０を介してシリコン窒化膜１０が設けられている点が第１の実施形態に係る半導体装置１と異なる。すなわち、半導体装置１Ａにおいて、メモリセル１００のｎ型拡散層１４２の表面及びフローティングゲート１６０の表面が、主としてＳｉＯ２を含んで構成される厚さ１０ｎｍ～３０ｎｍ程度のシリコン酸化膜２０で覆われており、シリコン酸化膜２０の表面が、シリコン窒化膜１０で覆われている。シリコン酸化膜２０は、メモリセル１００のｎ型拡散層１４２、及びフローティングゲート１６０を構成するポリシリコン膜１６０ａの表面における合金層（シリサイド層）の形成を阻害するシリサイドブロック用のマスクとして機能する。従って、半導体装置１Ａにおいて、ｎ型拡散層１４２の表面及びフローティングゲート１６０の表面には、合金層は形成されていない。
図６は、本発明の第２の実施形態に係る半導体装置１Ａの構成を示す断面図である。図６に示される断面は、図２における４－４線に沿った断面に相当する。第２の実施形態に係る半導体装置１Ａは、メモリセル１００の表面に、シリコン酸化膜２０を介してシリコン窒化膜１０が設けられている点が第１の実施形態に係る半導体装置１と異なる。すなわち、半導体装置１Ａにおいて、メモリセル１００のｎ型拡散層１４２の表面及びフローティングゲート１６０の表面が、主としてＳｉＯ２を含んで構成される厚さ１０ｎｍ～３０ｎｍ程度のシリコン酸化膜２０で覆われており、シリコン酸化膜２０の表面が、シリコン窒化膜１０で覆われている。シリコン酸化膜２０は、メモリセル１００のｎ型拡散層１４２、及びフローティングゲート１６０を構成するポリシリコン膜１６０ａの表面における合金層（シリサイド層）の形成を阻害するシリサイドブロック用のマスクとして機能する。従って、半導体装置１Ａにおいて、ｎ型拡散層１４２の表面及びフローティングゲート１６０の表面には、合金層は形成されていない。
【0047】
一方、トランジスタ２００のソース・ドレインを構成するｎ型拡散層２１０及びゲート２２０を構成するポリシリコン膜１６０ａの表面は、シリコン窒化膜１０で覆われている。また、ｎ型拡散層２１０の表面及びゲート２２０の表面には、合金層２３０（シリサイド層）が設けられている。
【0048】
以下に、半導体装置１Ａの製造方法について説明する。図７Ａ～図７Ｅは、半導体装置１の製造方法の一例を示す断面図である。なお、メモリセル１００のｎ型拡散層１４２及びトランジスタ２００のｎ型拡散層２１０を形成するまでの各工程は、第１の実施形態に係る半導体装置１の製造工程と同様であるので、説明は省略する。
【0049】
シリコン基板１１０上にメモリセル１００及びトランジスタ２００を形成した後、ＣＶＤ法によりメモリセル１００及びトランジスタ２００の表面全体を覆うように、主としてＳｉＯ２を含んで構成される厚さ１０ｎｍ～３０ｎｍ程度のシリコン酸化膜２０をシリコン基板１１０上に形成する（図７Ａ）。
【0050】
次に、メモリセル１００を覆い、トランジスタ２００を露出させるレジストマスク４１０をシリコン基板１１０上に形成する。すなわち、シリコン酸化膜２０の、トランジスタ２００の表面を覆う部分が、レジストマスク４１０の開口部において露出する（図７Ｂ）。
【0051】
次に、ドライエッチングまたはウェットエッチングにより、レジストマスク４１０の開口部において露出しているシリコン酸化膜２０の、トランジスタ２００の表面を覆う部分を除去する。メモリセル１００は、シリコン酸化膜２０で覆われた状態が維持される（図７Ｃ）。
【0052】
次に、サリサイドプロセスを用いて、トランジスタ２００のｎ型拡散層２１０及びゲート２２０の表面に合金層２３０を形成する。具体的には、スパッタ法によりシリコン基板１１０の表面にコバルト膜を形成する。続いて、熱処理によってシリコンとコバルト膜とが接している部分、すなわち、トランジスタ２００のｎ型拡散層２１０及びゲート２２０の表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成する。メモリセル１００の表面は、シリコン酸化膜２０で覆われているので、ｎ型拡散層１４２及びフローティングゲート１６０の表面には、シリサイド層は形成されない。すなわち、シリコン酸化膜２０は、メモリセル１００のｎ型拡散層１４２及びフローティングゲート１６０の表面における合金層の形成を阻害するシリサイドブロック用のマスクとして機能する。続いて、薬液処理によって、素子分離膜２４０上及びシリコン酸化膜２０上の未反応のコバルト膜を除去する。続いて、更なる熱処理によってコバルトモノシリサイド（ＣｏＳｉ）をコバルトダイシリサイド（ＣｏＳｉ２）に相転移させる。これにより、トランジスタ２００のｎ型拡散層２１０の表面及びゲート２２０の表面に、主としてコバルトダイシリサイド（ＣｏＳｉ２）を含む合金層２３０が形成される。各熱処理は、加熱時間が短時間であるＲＴＡによって行われる（図７Ｄ）。
【0053】
次に、ＣＶＤ法により、トランジスタ２００及びシリコン酸化膜２０で覆われたメモリセル１００の表面全体を覆うように、主としてＳｉ３Ｎ４を含んで構成される厚さ２０ｎｍ～４０ｎｍ程度のシリコン窒化膜１０をシリコン基板１１０上に形成する。シリコン酸化膜２０の、メモリセル１００の表面を覆う部分が残存した状態でシリコン窒化膜１０が形成されるので、メモリセル１００の表面は、シリコン酸化膜２０及びシリコン窒化膜１０を積層した積層膜で覆われる。一方、トランジスタ２００の表面は、シリコン窒化膜１０で覆われる（図７Ｅ）。
【0054】
その後、メモリセル１００及びトランジスタ２００を覆う層間絶縁膜（図示せず）を形成する工程、メモリセル１００またはトランジスタ２００に接続されるコンタクト（図示せず）を層間絶縁膜内に形成する工程、コンタクトを介してメモリセル１００またはトランジスタ２００に接続される配線（図示せず）を層間絶縁膜上に形成する工程などを経て半導体装置１Ａが完成する。
【0055】
本実施形態に係る半導体装置１Ａによれば、メモリセル１００のフローティングゲート１６０とシリコン窒化膜１０との間にシリコン酸化膜２０が介在しているので、フローティングゲート１６０に注入された電子が、フローティングゲート１６０を構成するポリシリコン膜１６０ａとシリコン窒化膜１０との界面準位にトラップされる問題の発生を防止することができる。これにより、フローティングゲート１６０に注入された電子がトラップされることに起因するメモリセル１００の信頼の低下を抑制することができる。一方、トランジスタ２００の表面は、シリコン窒化膜１０で覆われている。これにより、ｎ型拡散層２１０に接続されるコンタクトを形成する際のフォトリソグラフィ工程におけるマスクの位置ずれによって生じるシリコン基板からのフィールド層への肩落ちに伴うリーク電流の増大が抑制される。
【0056】
ここで、第１の実施形態に係る半導体装置１の製造方法によれば、図５Ｌに示すように、シリコン窒化膜１０の、メモリセル１００の表面を覆う部分がエッチングにより除去されるので、メモリセル１００のｎ型拡散層１４２の表面及びフローティングゲート１６０の表面に形成された合金層１８０が露出する。これにより、シリコン窒化膜１０をエッチングするエッチング装置が合金層１８０によって汚染されるおそれがある。一方、第２の実施形態に係る半導体装置１Ａの製造方法によれば、メモリセル１００の表面は、シリコン酸化膜２０を介してシリコン窒化膜１０で覆われており、フローティングゲート１６０はシリコン窒化膜１０と直接接触していないので、シリコン窒化膜１０に対するエッチングが不要となる。従って、上記のエッチング装置の汚染の問題の発生を回避することができる。また、第２の実施形態に係る半導体装置１Ａによれば、メモリセル１００に対しては、合金層が形成されないので、ｎ型拡散層１４２及びフローティングゲート１６０におけるリーク電流が抑制され、メモリセル１００の信頼性を向上させることができる。
【0057】
なお、トランジスタ２００のゲート２２０は、本発明における第１のゲートの一例である。メモリセル１００のフローティングゲート１６０は、本発明における第２のゲートの一例である。
【符号の説明】
【0058】
１、１Ａ 半導体装置
１０ シリコン窒化膜
２０ シリコン酸化膜
１００ メモリセル
１１０ 半導体基板
１２０ ｐウェル
１３１、１３２ ｎウェル
１４１、１４２ ｎ型拡散層
１５１、１５２ ｐ型拡散層
１６０ フローティングゲート
１８０ 合金層
２００ トランジスタ
２１０ ｎ型拡散層
２２０ ゲート
２３０ 合金層
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
１０ シリコン窒化膜
２０ シリコン酸化膜
１００ メモリセル
１１０ 半導体基板
１２０ ｐウェル
１３１、１３２ ｎウェル
１４１、１４２ ｎ型拡散層
１５１、１５２ ｐ型拡散層
１６０ フローティングゲート
１８０ 合金層
２００ トランジスタ
２１０ ｎ型拡散層
２２０ ゲート
２３０ 合金層
Ｃ１ 第１のキャパシタ
Ｃ２ 第２のキャパシタ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
