(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-03-28
(45)【発行日】2022-04-05
(54)【発明の名称】容量性負荷バイアス回路
(51)【国際特許分類】
H04R 3/00 20060101AFI20220329BHJP
H04R 19/04 20060101ALI20220329BHJP
【ＦＩ】
H04R3/00 320
H04R19/04
【請求項の数】
4
(21)【出願番号】P 2018042539
(22)【出願日】2018-03-09
(65)【公開番号】P2019161337
(43)【公開日】2019-09-19
【審査請求日】2021-02-10
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】根本 竜平
【審査官】堀 洋介
(56)【参考文献】
【文献】特開２０１３－２５１５８７（ＪＰ，Ａ）
【文献】特開２０１１－０８２７２８（ＪＰ，Ａ）
【文献】実開昭５９－１４７３１６（ＪＰ，Ｕ）
【文献】米国特許第０８９８３０９０（ＵＳ，Ｂ２）
【文献】米国特許出願公開第２０１３／０２９３２９７（ＵＳ，Ａ１）
【文献】米国特許第０９４６２３９５（ＵＳ，Ｂ２）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｒ ３／００
Ｈ０４Ｒ １９／０４
(57)【特許請求の範囲】
【請求項1】
所望のバイアス電圧を生成、出力する電圧出力回路と、前記電圧出力回路の出力段とグランドとの間に接続された過電圧保護素子と、前記電圧出力回路の出力段に接続されたローパスフィルタとを有し、前記ローパスフィルタは、ＭＯＳトランジスタを用いたスイッチ用半導体素子とコンデンサとを有してなり、
前記スイッチ用半導体素子は、ダイオード接続状態で前記電圧出力回路の出力電圧に対して順方向に設けられると共に、前記電圧出力回路の出力電圧が出力される側の端子とグランドとの間に前記コンデンサが接続される一方、前記スイッチ用半導体素子のゲートは外部からスイッチ信号が印加可能とされると共に、当該ゲートと前記電圧出力回路の出力段との間にブートストラップ回路が設けられ、
前記ブートストラップ回路は、ＭＯＳトランジスタを用いたスイッチ制御用半導体素子がダイオード接続状態とされて複数直列接続され、当該直列接続されたスイッチ制御用半導体素子列のダイオードのカソードに相当する端部が前記電圧出力回路の出力段に接続される一方、他端が前記スイッチ用半導体素子のゲートに接続され、
前記スイッチ用半導体素子と前記コンデンサとの接続点に容量性負荷が接続された場合に、前記ブートストラップ回路により前記スイッチ用半導体素子のゲート電圧を一時的に上昇させて当該スイッチ用半導体素子の導通時間の増長を可能としてなることを特徴とする容量性負荷バイアス回路。
【請求項2】
前記ローパスフィルタは、前記スイッチ用半導体素子が、ダイオード接続状態で複数直列接続されて設けられ、当該複数のスイッチ用半導体素子のゲートは相互に接続されて前記スイッチ信号が印加可能とされてなることを特徴とする請求項１記載の容量性負荷バイアス回路。
【請求項3】
前記スイッチ用半導体素子に、当該スイッチ用半導体素子の順方向に対して逆向きにダイオードを並列接続してなることを特徴とする請求項１記載の容量性負荷バイアス回路。
【請求項4】
前記ローパスフィルタを２段縦続接続して多段ローパスフィルタとし、当該多段ローパスフィルタと前記ブートストラップ回路とを一組のフィルタ回路ブロックとし、当該フィルタ回路ブロックを複数縦続接続して設けて、前記スイッチ信号を前記フィルタ回路ブロック毎に入力可能としてなることを特徴とする請求項１記載の容量性負荷バイアス回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＭＥＭＳマイクロフォン、タッチパネル等の容量性負荷にバイアス電圧を供給する容量性負荷バイアス回路に係り、特に、出力特性の向上等を図ったものに関する。
【背景技術】
【0002】
従来の容量性負荷バイアス回路としては、例えば、図６に示されたような構成を有するものが良く知られている（例えば、特許文献１等参照）
【0003】
以下、同図を参照しつつ、従来回路について説明する。
この容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路（図６においては「Ｖ－ＧＥＮ」と表記）５０Ａと、この電圧出力回路５０Ａの出力段とグランドとの間に設けられたＥＳＤ保護素子１Ａと、電圧出力回路５０Ａと出力端子２２Ａとの間に設けられたローパスフィルタ５１Ａとを有して構成されたものとなっている。
この容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路（図６においては「Ｖ－ＧＥＮ」と表記）５０Ａと、この電圧出力回路５０Ａの出力段とグランドとの間に設けられたＥＳＤ保護素子１Ａと、電圧出力回路５０Ａと出力端子２２Ａとの間に設けられたローパスフィルタ５１Ａとを有して構成されたものとなっている。
【0004】
かかる従来回路において、電圧出力回路５０Ａの出力電圧に含まれるノイズは、ダイオード（図６においては、それぞれ「Ｄ２」、「Ｄ３」と表記）３１ａ，３１ｂのＯＦＦ抵抗とキャパシタ（図６においては「Ｃ」と表記）３２により定まるカットオフ周波数を有するローパスフィルタ５１Ａにより除去されるようになっている。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第５９７０２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上述の従来回路においては、電源投入後に電圧出力回路５０Ａが動作し、キャパシタ３２の充電が開始されるが、ダイオード３１ａ，３１ｂのＯＦＦ抵抗が上昇するため、電圧が安定するまでに時間を要するという問題があった。
そのため、この回路をＭＥＭＳマイクロフォンのバイアス電圧供給に用いた場合には、電源投入後、ＭＥＭＳマイクロフォンの感度は徐々に上昇することとなり、立ち上がり特性が緩慢となってしまう問題がある。
そのため、この回路をＭＥＭＳマイクロフォンのバイアス電圧供給に用いた場合には、電源投入後、ＭＥＭＳマイクロフォンの感度は徐々に上昇することとなり、立ち上がり特性が緩慢となってしまう問題がある。
【0007】
また、電圧出力回路５０Ａがチャージポンプ回路のような電源電圧の１０倍近くの出力電圧となる回路をもちいて構成される場合には、ＭＥＭＳマイクロフォン等の負荷と出力端子２２Ａとの間に簡単にスイッチを設けることができないとうい問題があった。
【0008】
本発明は、上記実状に鑑みてなされたもので、容量性負荷に接続されるフィルタ回路を構成するコンデンサの充電時間の短縮とフィルタ特性の向上を図った容量性負荷バイアス回路を提供するものである。
【課題を解決するための手段】
【0009】
上記本発明の目的を達成するため、本発明に係る容量性負荷バイアス回路は、
所望のバイアス電圧を生成、出力する電圧出力回路と、前記電圧出力回路の出力段とグランドとの間に接続された過電圧保護素子と、前記電圧出力回路の出力段に接続されたローパスフィルタとを有し、
前記ローパスフィルタは、ＭＯＳトランジスタを用いたスイッチ用半導体素子とコンデンサとを有してなり、
前記スイッチ用半導体素子は、ダイオード接続状態で前記電圧出力回路の出力電圧に対して順方向に設けられると共に、前記電圧出力回路の出力電圧が出力される側の端子とグランドとの間に前記コンデンサが接続される一方、前記スイッチ用半導体素子のゲートは外部からスイッチ信号が印加可能とされると共に、当該ゲートと前記電圧出力回路の出力段との間にブートストラップ回路が設けられ、
前記ブートストラップ回路は、ＭＯＳトランジスタを用いたスイッチ制御用半導体素子がダイオード接続状態とされて複数直列接続され、当該直列接続されたスイッチ制御用半導体素子列のダイオードのカソードに相当する端部が前記電圧出力回路の出力段に接続される一方、他端が前記スイッチ用半導体素子のゲートに接続され、
前記スイッチ用半導体素子と前記コンデンサとの接続点に容量性負荷が接続された場合に、前記ブートストラップ回路により前記スイッチ用半導体素子のゲート電圧を一時的に上昇させて当該スイッチ用半導体素子の導通時間の増長を可能としてなるものである。
所望のバイアス電圧を生成、出力する電圧出力回路と、前記電圧出力回路の出力段とグランドとの間に接続された過電圧保護素子と、前記電圧出力回路の出力段に接続されたローパスフィルタとを有し、
前記ローパスフィルタは、ＭＯＳトランジスタを用いたスイッチ用半導体素子とコンデンサとを有してなり、
前記スイッチ用半導体素子は、ダイオード接続状態で前記電圧出力回路の出力電圧に対して順方向に設けられると共に、前記電圧出力回路の出力電圧が出力される側の端子とグランドとの間に前記コンデンサが接続される一方、前記スイッチ用半導体素子のゲートは外部からスイッチ信号が印加可能とされると共に、当該ゲートと前記電圧出力回路の出力段との間にブートストラップ回路が設けられ、
前記ブートストラップ回路は、ＭＯＳトランジスタを用いたスイッチ制御用半導体素子がダイオード接続状態とされて複数直列接続され、当該直列接続されたスイッチ制御用半導体素子列のダイオードのカソードに相当する端部が前記電圧出力回路の出力段に接続される一方、他端が前記スイッチ用半導体素子のゲートに接続され、
前記スイッチ用半導体素子と前記コンデンサとの接続点に容量性負荷が接続された場合に、前記ブートストラップ回路により前記スイッチ用半導体素子のゲート電圧を一時的に上昇させて当該スイッチ用半導体素子の導通時間の増長を可能としてなるものである。
【発明の効果】
【0010】
本発明によれば、スイッチ用半導体素子によりローパスフィルタを構成するキャパシタを短時間で確実に充電可能となり、かつ、フィルタ特性の向上を図ることができるという効果を奏するものである。
また、スイッチ用半導体素子とキャパシタで構成されたローパスフィルタを複数縦続接続して設けることでフィルタの次数を上げることができ、さらなるノイズ低減が可能となる。
さらに、スイッチ用半導体素子と逆並列にダイオードを設けることで、ＥＳＤ耐性をさらに向上することが可能となり、スイッチ用半導体素子の破壊を確実に抑圧、防止することができる。
また、スイッチ用半導体素子とキャパシタで構成されたローパスフィルタを複数縦続接続して設けることでフィルタの次数を上げることができ、さらなるノイズ低減が可能となる。
さらに、スイッチ用半導体素子と逆並列にダイオードを設けることで、ＥＳＤ耐性をさらに向上することが可能となり、スイッチ用半導体素子の破壊を確実に抑圧、防止することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施の形態における容量性負荷バイアス回路の第１の回路構成例を示す回路図である。
【図2】本発明の実施の形態における容量性負荷バイアス回路の第２の回路構成例を示す回路図である。
【図3】本発明の実施の形態における容量性負荷バイアス回路の第３の回路構成例を示す回路図である。
【図4】本発明の実施の形態における容量性負荷バイアス回路の第４の回路構成例を示す回路図である。
【図5】本発明の実施の形態における容量性負荷バイアス回路の第５の回路構成例を示す回路図である。
【図6】従来回路の回路構成例を示す回路図である。
【発明を実施するための形態】
【0012】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路（図１においては「Ｖ－ＧＥＮ」と表記）５０と、この電圧出力回路５０の出力段とグランドとの間に設けられたＥＳＤ保護素子（過電圧保護素子）１と、電圧出力回路５０と出力端子２２との間に設けられたローパスフィルタ５１と、ブートストラップ回路５２とに大別されて構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
容量性負荷バイアス回路は、所望されるバイアス電圧を生成、出力する電圧出力回路（図１においては「Ｖ－ＧＥＮ」と表記）５０と、この電圧出力回路５０の出力段とグランドとの間に設けられたＥＳＤ保護素子（過電圧保護素子）１と、電圧出力回路５０と出力端子２２との間に設けられたローパスフィルタ５１と、ブートストラップ回路５２とに大別されて構成されてなるものである。
【0013】
電圧出力回路５０は、バイアス電圧として所望される電圧を生成、出力するもので、基本的に従来と同様な構成を有してなるものである。
かかる電圧出力回路５０は、具体的には、例えば、チャージポンプ回路を用いて構成され、電源電圧を基により高い所望の電圧を生成、出力可能とするものである。
かかる電圧出力回路５０は、具体的には、例えば、チャージポンプ回路を用いて構成され、電源電圧を基により高い所望の電圧を生成、出力可能とするものである。
【0014】
ＥＳＤ保護素子１は、電圧出力回路５０の出力段とグランドとの間に直列接続されて設けられている。かかるＥＳＤ保護素子１は、出力端子２２に生じた静電気放電による過電圧から電圧出力回路５０を保護するためのもので、基本的に従来と同様のものである。
このＥＳＤ保護素子１は、出力端子２２に静電気放電による過電圧が生じた場合に導通状態となり、過電圧によって生ずる電流をグランドへ逃がすことで電圧出力回路５０の保護を図るものである。
このＥＳＤ保護素子１は、出力端子２２に静電気放電による過電圧が生じた場合に導通状態となり、過電圧によって生ずる電流をグランドへ逃がすことで電圧出力回路５０の保護を図るものである。
【0015】
ローパスフィルタ５１は、スイッチ用半導体素子（図１においては「Ｍ１」と表記）２とフィルタ用キャパシタ（図１においては「Ｃ１」と表記）４とを有して構成されている。
本発明の実施の形態においては、スイッチ用半導体素子２には、ＮチャンネルＭＯＳ ＦＥＴ（以下「ＮＭＯＳ」と称する）が用いられている。
本発明の実施の形態においては、スイッチ用半導体素子２には、ＮチャンネルＭＯＳ ＦＥＴ（以下「ＮＭＯＳ」と称する）が用いられている。
【0016】
かかるスイッチ用半導体素子２は、そのドレインが出力端子２２に接続される一方、バックゲートとソースが相互に接続されると共に、電圧出力回路５０の出力段に接続されている。このように、スイッチ用半導体素子２はダイオード接続状態で設けられている。
本発明の実施の形態においては、スイッチ用半導体素子２を、外部からのスイッチ信号ＳＷによってＯＮとする際、スイッチ用半導体素子２のゲート電圧をブートストラップ回路５２で引き上げてフィルタ用キャパシタ４の短時間での充電を可能としている（詳細は後述）。その一方、充電完了の際には、スイッチ用半導体素子２を速やかにＯＦＦとさせることで、高抵抗状態としてフィルタ用キャパシタ４と良好なフィルタの形成を可能としている（詳細は後述）。
本発明の実施の形態においては、スイッチ用半導体素子２を、外部からのスイッチ信号ＳＷによってＯＮとする際、スイッチ用半導体素子２のゲート電圧をブートストラップ回路５２で引き上げてフィルタ用キャパシタ４の短時間での充電を可能としている（詳細は後述）。その一方、充電完了の際には、スイッチ用半導体素子２を速やかにＯＦＦとさせることで、高抵抗状態としてフィルタ用キャパシタ４と良好なフィルタの形成を可能としている（詳細は後述）。
【0017】
ブートスラップ回路５２は、第１及び第２のスイッチ制御用半導体素子（図１においては、それぞれ「Ｍ２」、「Ｍ３」と表記）３ａ，３ｂを有して構成されてなるものである。
本発明の実施の形態においては、第１及び第２のスイッチ制御用半導体素子３ａ，３ｂとして、ＮＭＯＳがそれぞれ用いられている。
本発明の実施の形態においては、第１及び第２のスイッチ制御用半導体素子３ａ，３ｂとして、ＮＭＯＳがそれぞれ用いられている。
【0018】
しかして、第１のスイッチ制御用半導体素子３ａのドレインとゲートは相互に接続されると共に、スイッチ用半導体素子２のゲート、及び、ＤＣカットキャパシタ（図１においては「Ｃ２」と表記）５の一端に接続されている。
ＤＣカットキャパシタ５の他端は、スイッチ信号入力端子２１に接続されている。
ＤＣカットキャパシタ５の他端は、スイッチ信号入力端子２１に接続されている。
【0019】
また、第１のスイッチ制御用半導体素子３ａのソースは、第２のスイッチ制御用半導体素子３ｂのドレインに接続され、バックゲートは、第２のスイッチ制御用半導体素子３ｂのバックゲートと共にスイッチ用半導体素子２のソースに接続されている。
【0020】
第２のスイッチ制御用半導体素子３ｂは、ゲートとドレインが相互に接続されており、その接続点には、先に述べたように第１のスイッチ制御用半導体素子３ａのソースが接続されている。
そして、第２のスイッチ制御用半導体素子３ｂのソースは、第１のスイッチ用半導体素子２のソースに接続されている。
そして、第２のスイッチ制御用半導体素子３ｂのソースは、第１のスイッチ用半導体素子２のソースに接続されている。
【0021】
このように、第１及び第２のスイッチ制御用半導体素子３ａ，３ｂは、それぞれダイオード接続状態とされてスイッチ用半導体素子２のゲートと、ソースとの間に直列接続されて設けられている。
本発明の実施の形態においては、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂの一方の端部のドレインがスイッチ用半導体素子２のゲートと共にＤＣカットキャパシタ５を介してスイッチ信号入力端子２１に接続されている。
また、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂの他方の端部のソースがスイッチ用半導体素子２のソースに接続されている。
本発明の実施の形態においては、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂの一方の端部のドレインがスイッチ用半導体素子２のゲートと共にＤＣカットキャパシタ５を介してスイッチ信号入力端子２１に接続されている。
また、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂの他方の端部のソースがスイッチ用半導体素子２のソースに接続されている。
【0022】
なお、本発明の実施の形態においては、２つのＮＭＯＳを第１及び第２のスイッチ制御用半導体素子３ａ，３ｂとして直列接続して設けたが、この直列接続されるスイッチ制御用半導体素子の数は２つに限定される必要は無く、３つ以上任意の数のスイッチ制御用半導体素子を直列接続して設けても良い。
【0023】
次に、かかる構成における動作について説明する。
最初に、スイッチ信号入力端子２１が論理値Ｌｏｗに相当する電圧レベルにあって、電圧出力回路５０の電源投入がなされた場合、スイッチ用半導体素子２のゲートには、電源投入直後の電圧出力回路５０の出力電圧Ｖ0が、ダイオード接続状態の第１及び第２のスイッチ制御用半導体素子３ａ，３ｂのドレイン・バックゲートを介して供給されるため、その電圧はＶ0－ＶＦとなる。なお、ここで、ＶＦは、ダイオード接続状態のＮＭＯＳのＯＮ電圧である。
そして、出力端子２２に出力されるＢＩＡＳ電圧は、スイッチ用半導体素子２のバックゲートを介して供給されるためＶ0－ＶＦとなる。
最初に、スイッチ信号入力端子２１が論理値Ｌｏｗに相当する電圧レベルにあって、電圧出力回路５０の電源投入がなされた場合、スイッチ用半導体素子２のゲートには、電源投入直後の電圧出力回路５０の出力電圧Ｖ0が、ダイオード接続状態の第１及び第２のスイッチ制御用半導体素子３ａ，３ｂのドレイン・バックゲートを介して供給されるため、その電圧はＶ0－ＶＦとなる。なお、ここで、ＶＦは、ダイオード接続状態のＮＭＯＳのＯＮ電圧である。
そして、出力端子２２に出力されるＢＩＡＳ電圧は、スイッチ用半導体素子２のバックゲートを介して供給されるためＶ0－ＶＦとなる。
【0024】
次に、スイッチ信号入力端子２１に論理値Ｈｉｇｈに相当する電圧レベル、例えば、ＶＤＤのスイッチ信号が印加されると、スイッチ用半導体素子２のゲート電圧は上昇し、Ｖ0－ＶＦ＋ＶＤＤとなる。
しかしながら、このスイッチ信号に対して、ダイオード接続状態の第１及び第２のスイッチ制御用半導体素子３ａ，３ｂは逆方向に設けられている。そのため、スイッチ用半導体素子２のゲート電圧の上限は、Ｖ0＋(Ｖth×Ｎ)に制限されることとなる。なお、ここで、ＶthはＭＯＳ ＦＥＴのしきい値電圧であり、Ｎはスイッチ制御用半導体素子の直列接続数である。本発明の実施の形態においては、Ｎ＝２である。
しかしながら、このスイッチ信号に対して、ダイオード接続状態の第１及び第２のスイッチ制御用半導体素子３ａ，３ｂは逆方向に設けられている。そのため、スイッチ用半導体素子２のゲート電圧の上限は、Ｖ0＋(Ｖth×Ｎ)に制限されることとなる。なお、ここで、ＶthはＭＯＳ ＦＥＴのしきい値電圧であり、Ｎはスイッチ制御用半導体素子の直列接続数である。本発明の実施の形態においては、Ｎ＝２である。
【0025】
しかして、スイッチ信号が論理値Ｈｉｇｈに相当する電圧となると、スイッチ用半導体素子２のゲート電圧は上昇するが、時間の経過と共に低下することは回避できないためゲート電圧が低下してＯＮ状態を維持できなくなる。
本発明の実施の形態においては、先に述べたように、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂによってスイッチ用半導体素子２のゲート電圧を従来に比して一時的に高くすることで、スイッチ用半導体素子２のＯＮ時間を増長し、より長くＯＮ状態に維持可能としている。
本発明の実施の形態においては、先に述べたように、直列接続された第１及び第２のスイッチ制御用半導体素子３ａ，３ｂによってスイッチ用半導体素子２のゲート電圧を従来に比して一時的に高くすることで、スイッチ用半導体素子２のＯＮ時間を増長し、より長くＯＮ状態に維持可能としている。
【0026】
第１及び第２のスイッチ制御用半導体素子３ａ，３ｂはダイオード接続状態で直列接続されているが、それぞれのバックゲートは共通であるため、スイッチ信号の極性に対して逆向きとなるダイオードは、ドレイン・バックゲート間の１個だけである。そのため、スイッチ用半導体素子２の初期のゲート電圧をＶ0－ＶＦという高い電圧に維持可能となっている。
【0027】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、第１の構成例において示されたスイッチ用半導体素子２とフィルタ用キャパシタ４で構成されたローパスフィルタ５１と同一構成を有する複数のローパスフィルタ５１－１～５１－ｎが、電圧出力回路５０の出力段と出力端子２２との間に縦続接続されて設けられたものとなっている。なお、この第２の構成例は、ｎ個のローパスフィルタ５１－１～５１－ｎが設けられたものなっている。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、第１の構成例において示されたスイッチ用半導体素子２とフィルタ用キャパシタ４で構成されたローパスフィルタ５１と同一構成を有する複数のローパスフィルタ５１－１～５１－ｎが、電圧出力回路５０の出力段と出力端子２２との間に縦続接続されて設けられたものとなっている。なお、この第２の構成例は、ｎ個のローパスフィルタ５１－１～５１－ｎが設けられたものなっている。
【0028】
第１乃至第ｎのスイッチ用半導体素子（図２においては、「Ｍ１－１」～「Ｍ１－ｎ」と表記）２－１～２－ｎは、いずれもバックゲートとソースが相互に接続されて、それぞれダイオード接続状態で直列接続されたものとなっている。
【0029】
直列接続された第１乃至第ｎのスイッチ用半導体素子２－１～２－ｎの直列接続列の一方の端部となる第１のスイッチ用半導体素子２－１のソースは、電圧出力回路５０の出力段と接続さる一方、直列接続列の他端となる第ｎのスイッチ用半導体素子２－ｎのドレインは、出力端子２２に接続されている。
【0030】
第１のスイッチ用半導体素子２－１と第ｎのスイッチ用半導体素子２－ｎの間に位置するスイッチ用半導体素子は、電圧出力回路５０の出力段側にソース及びバックゲートが、出力端子２２側にドレインが、それぞれ位置するようにして、第１のスイッチ用半導体素子２－１と第ｎのスイッチ用半導体素子２－ｎの間に直列接続されて設けられている。
【0031】
また、第１乃至第ｎのスイッチ用半導体素子２－１～２－ｎの各々のゲートは、第１のスイッチ制御用半導体素子３ａのドレインに接続されている。
そして、第１乃至第ｎのフィルタ用キャパシタ４－１～４－ｎは、それぞれ対応する第１乃至第ｎのスイッチ用半導体素子２－１～２－ｎのドレインとグランドとの間に接続されている。
そして、第１乃至第ｎのフィルタ用キャパシタ４－１～４－ｎは、それぞれ対応する第１乃至第ｎのスイッチ用半導体素子２－１～２－ｎのドレインとグランドとの間に接続されている。
【0032】
かかる構成における動作は、基本的に図１に示された第１の構成例と同様であるが、直列接続された第１乃至第ｎのローパスフィルタ５１－１～５１－ｎによってフィルタの次数が上がるため、よりノイズ低減が可能となる。
【0033】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、スイッチ用半導体素子２と逆並列接続される保護用ダイオード（図３においては「Ｄ１」と表記）６を設けたものである。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、スイッチ用半導体素子２と逆並列接続される保護用ダイオード（図３においては「Ｄ１」と表記）６を設けたものである。
【0034】
すなわち、保護用ダイオード６のアノードは、スイッチ用半導体素子２のドレインに接続される一方、カソードは、スイッチ用半導体素子２のソースに接続されている。
このような保護用ダイオード６を設けることで、ＥＳＤ耐性を高められ、出力端子２２から流れ込む電流の流入方向における回路保護の強化を図ることが可能となる。
このような保護用ダイオード６を設けることで、ＥＳＤ耐性を高められ、出力端子２２から流れ込む電流の流入方向における回路保護の強化を図ることが可能となる。
【0035】
また、スイッチ用半導体素子２の両端に高電圧がかかることが防止される。すなわち、電源電圧の供給が停止された場合、出力端子２２の電荷はリーク経路が無くなるため、電圧出力回路５０側からリークするが、スイッチ用半導体素子２は、ＯＦＦ状態であり、そのドレイン・ソース間には、電圧出力回路５０のコンデンサに残留している電圧がかかる虞がある。ＭＥＭＳマイクロフォンのように所望されるバイアス電圧が高電圧の場合には、スイッチ用半導体素子２を高耐圧特性を有するものとしなければ破壊に至る虞があるが、保護用ダイオード６を設けたことで、ドレイン・ソース間耐圧が高いスイッチ用半導体素子２を用いること無く破壊防止が可能となる。
【0036】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１、図２、図３のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、第１の構成例におけるＮＭＯＳに代えてＰＭＯＳ（ＰチャンネルＭＯＳ ＦＥＴ）を用いた点が異なるもので、半導体素子の種類が異なるのみで、回路構成は基本的に第１の構成例と同一である。
なお、図１、図２、図３のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、第１の構成例におけるＮＭＯＳに代えてＰＭＯＳ（ＰチャンネルＭＯＳ ＦＥＴ）を用いた点が異なるもので、半導体素子の種類が異なるのみで、回路構成は基本的に第１の構成例と同一である。
【0037】
以下、具体的な回路構成について、図１と異なる点を中心に説明する。
ＰＭＯＳを用いたスイッチ用半導体素子（図４において「Ｍ４」と表記）２Ａは、図１におけるスイッチ用半導体素子２に対応している。
また、同じくＰＭＯＳを用いた第１のスイッチ制御用半導体素子（図４において「Ｍ５」と表記）７ａは、図１における第１のスイッチ制御用半導体素子３ａに、ＰＭＯＳを用いた第２のスイッチ制御用半導体素子（図４において「Ｍ６」と表記）７ｂは、図１における第２のスイッチ制御用半導体素子３ｂに、それぞれ対応している。
かかる構成における回路動作は、基本的には第１の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
ＰＭＯＳを用いたスイッチ用半導体素子（図４において「Ｍ４」と表記）２Ａは、図１におけるスイッチ用半導体素子２に対応している。
また、同じくＰＭＯＳを用いた第１のスイッチ制御用半導体素子（図４において「Ｍ５」と表記）７ａは、図１における第１のスイッチ制御用半導体素子３ａに、ＰＭＯＳを用いた第２のスイッチ制御用半導体素子（図４において「Ｍ６」と表記）７ｂは、図１における第２のスイッチ制御用半導体素子３ｂに、それぞれ対応している。
かかる構成における回路動作は、基本的には第１の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
【0038】
次に、第５の構成例について、図５を参照しつつ説明する。
なお、図１、図２、図３、図４のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の構成例は、ブートストラップ回路５２と多段ローパスフィルタ５３とを一組のフィルタ回路ブロック４１として、このフィルタ回路ブロック４１を複数、すなわち、図５に示された構成例においては、ｎ個のフィルタ回路ブロック４１－１～４１－ｎが縦続接続された構成を有するものである。
なお、図１、図２、図３、図４のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の構成例は、ブートストラップ回路５２と多段ローパスフィルタ５３とを一組のフィルタ回路ブロック４１として、このフィルタ回路ブロック４１を複数、すなわち、図５に示された構成例においては、ｎ個のフィルタ回路ブロック４１－１～４１－ｎが縦続接続された構成を有するものである。
【0039】
まず、多段ローパスフィルタ５３は、２つのローパスフィルタ５１－１，５１－２が縦続接続されて構成されている。
２つのローパスフィルタ５１－１，５１－２の縦続接続は、図２に示された第２の構成例におけるローパスフィルタ５１－１～５１－ｎの縦続接続において、ｎ＝２とした場合の構成と同一のものである。
２つのローパスフィルタ５１－１，５１－２の縦続接続は、図２に示された第２の構成例におけるローパスフィルタ５１－１～５１－ｎの縦続接続において、ｎ＝２とした場合の構成と同一のものである。
【0040】
フィルタ回路ブロック４１－１～４１－ｎには、それぞれ別個にスイッチ信号ＳＷ１～ＳＷｎが入力されるものとなっている。
これらのスイッチ信号ＳＷ１～ＳＷｎは、同時に論理値Ｈｉｇｈに相当する電圧レベルとして良いし、また、それぞれ個別に論理値Ｈｉｇｈに相当する電圧レベルとしてもいずれでも良い。
これらのスイッチ信号ＳＷ１～ＳＷｎは、同時に論理値Ｈｉｇｈに相当する電圧レベルとして良いし、また、それぞれ個別に論理値Ｈｉｇｈに相当する電圧レベルとしてもいずれでも良い。
【0041】
先の第２の構成例の場合、先に説明したように、最終段のフィルタ５１－１のスイッチ用半導体素子２－ｎにおいては、ゲート電圧がＶ0－ＶＦであるのに対して、ソース電圧はＶ0－ｎＶＦとなる。そのため、ローパスフィルタ５１の接続段数が増えるに従い、スイッチ用半導体素子２－ｎに必要とされる耐圧は高くなる。
【0042】
これに対して、この第５の構成例の場合、多段ローパスフィルタ５３のスイッチ用半導体素子２－２のソース電圧は、フィルタ回路ブロック４１－１～４１－ｎの段数に関係無くＶ0－２×ＶＦであるため、第２の構成例よりも耐圧の低いスイッチ用半導体素子２－２を用いることが可能となる。
【0043】
この第５の構成例の場合、第２の構成例においてローパスフィルタ５１－１～５１－ｎが多数である場合に比してフィルタ用キャパシタ４－１，４－２の迅速な充電が可能となる。
なお、かかる第５の構成例の基本的な回路動作は、第１の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
なお、かかる第５の構成例の基本的な回路動作は、第１の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
【0044】
本発明の実施の形態においては、負荷としてＭＥＭＳマイクロフォンを前提として説明したが、本発明に係る容量性負荷バイアス回路の負荷は、ＭＥＭＳマイクロフォンに限定される必要は無く、容量性負荷であれば同様に適用できるものである。
【産業上の利用可能性】
【0045】
容量性負荷に接続されるフィルタ回路を構成するキャパシタの充電時間の短縮とフィルタ特性の向上が所望される容量性負荷バイアス回路に適用できる。
【符号の説明】
【0046】
２…スイッチ用半導体素子
３ａ…第１のスイッチ制御用半導体素子
３ｂ…第２のスイッチ制御用半導体素子
４…フィルタ用キャパシタ
５０…電圧出力回路
５１…ローパスフィルタ
５２…ブートストラップ回路
３ａ…第１のスイッチ制御用半導体素子
３ｂ…第２のスイッチ制御用半導体素子
４…フィルタ用キャパシタ
５０…電圧出力回路
５１…ローパスフィルタ
５２…ブートストラップ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】