特許 7053204 遅延時間測定装置、半導体装置及び遅延時間の測定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-04-04

(45)【発行日】2022-04-12

(54)【発明の名称】遅延時間測定装置、半導体装置及び遅延時間の測定方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20220405BHJP

   H01L 21/66 20060101ALI20220405BHJP

   H01L 21/822 20060101ALI20220405BHJP

   H01L 27/04 20060101ALI20220405BHJP

【ＦＩ】

G01R31/28 V

H01L21/66 F

H01L27/04 T

【請求項の数】 11

(21)【出願番号】P 2017186117

(22)【出願日】2017-09-27

(65)【公開番号】P2019060744

(43)【公開日】2019-04-18

【審査請求日】2020-07-07

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】藪下 敦士

【審査官】永井 皓喜

(56)【参考文献】

【文献】国際公開第２０１３／０７６７９９（ＷＯ，Ａ１）

【文献】特開平４－６９７００（ＪＰ，Ａ）

【文献】特開昭６１－２２００４４（ＪＰ，Ａ）

【文献】特開２０１６－４０８７５（ＪＰ，Ａ）

【文献】特開２００２－１６２４４１（ＪＰ，Ａ）

【文献】特開平６－７５０２２（ＪＰ，Ａ）

【文献】米国特許第５７６４５９８（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２８

Ｈ０１Ｌ ２１／６６

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

回路素子の遅延時間を測定する遅延時間測定装置であって、
前記回路素子の入力端で受けた信号と前記回路素子から出力された信号とを合成した合成信号を生成する合成部、及び前記合成信号中に表れるパルスを計数して計数値を得るカウンタを含む遅延測定補助回路と、
時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、前記パルス毎に前記パルスの前縁部の時点から所定期間経過した時点での前記カウンタの前記計数値が１であるか否かを判定し、前記計数値が１であると判定された際の前記パルス幅を前記回路素子の測定遅延時間として得る遅延測定処理部と、を有することを特徴とする遅延時間測定装置。

【請求項2】

前記パルスの列の先頭のパルスのパルス幅は前記回路素子の仕様上の遅延時間よりも小であり、前記所定期間は前記回路素子の仕様上の遅延時間よりも長いことを特徴とする請求項１に記載の遅延時間測定装置。

【請求項3】

前記増加値は、前記遅延時間における仕様上の許容誤差に対応した大きさを有することを特徴とする請求項１又は２に記載の遅延時間測定装置。

【請求項4】

前記合成部は、前記回路素子の前記入力端で受けた信号と前記回路素子から出力された信号との論理和又は論理積の結果を前記合成信号として生成する論理ゲートを含み、
前記カウンタは、前記合成信号を自身のクロック端子で受けて、前記合成信号に表れる前記パルスの数を０から計数し、前記計数値が２に到達したら前記計数値を０に戻す計数動作を繰り返すカウンタであることを特徴とする請求項１～３のいずれか１に記載の遅延時間測定装置。

【請求項5】

前記回路素子及び前記遅延測定補助回路は同一の半導体チップに形成されており、
前記遅延測定処理部は、前記半導体チップのテストを行うテスタに含まれていることを特徴とする請求項１～４のいずれか１に記載の遅延時間測定装置。

【請求項6】

直列に接続されている第１～第ｒ（ｒは２以上の整数）の回路素子の遅延時間を測定する遅延時間測定装置であって、
前記第１の回路素子の入力端で受けた信号と前記第１～第ｒの前記回路素子の各々から出力された信号とを合成した合成信号を生成する合成部、及び前記合成信号中に表れるパルスの数を計数して計数値を得るカウンタを含む遅延測定補助回路と、
時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、前記パルス毎に前記パルスの前縁部の時点から所定期間経過した時点での前記カウンタの計数値がｒであるか否かを判定し、前記計数値がｒであると判定された際の前記パルス幅を最小の遅延時間を表す第１の測定遅延時間とし、引き続き前記パルス毎に前記パルスの前縁部の時点から前記所定期間経過した時点での前記カウンタの計数値が１であるか否かを判定し、前記計数値が１であると判定された際の前記パルス幅を最大の遅延時間を表す第２の測定遅延時間として得る遅延測定処理部と、を有することを特徴とする遅延時間測定装置。

【請求項7】

入力端で受けた信号を遅延して出力する回路素子と、
遅延測定補助回路と、を有し、
前記遅延測定補助回路は、
前記回路素子の入力端の信号と前記回路素子から出力された信号とを合成した合成信号を生成する合成部と、
前記合成信号中に表れるパルスの数を計数して前記パルスの数を表す計数値を出力するカウンタと、を含み、
前記カウンタは、前記計数値をリセットするリセット信号を受けるリセット端子付きの３進カウンタであることを特徴とする半導体装置。

【請求項8】

前記合成部は、前記回路素子の前記入力端で受けた信号と前記回路素子から出力された信号との論理和又は論理積の結果を前記合成信号として生成する論理ゲートを含み、
前記カウンタは、前記合成信号を自身のクロック端子で受けて、前記合成信号に表れる前記パルスの数を０から計数し、前記計数値が２に到達したら前記計数値を０に戻す計数動作を繰り返すカウンタであることを特徴とする請求項７に記載の半導体装置。

【請求項9】

直列に接続されている第１～第ｒ（ｒは２以上の整数）の回路素子と、
遅延測定補助回路と、を有し、
前記遅延測定補助回路は、
前記第１の回路素子の入力端の信号と前記第１～第ｒの回路素子の各々から出力された信号とを合成した合成信号を生成する合成部と、
前記合成信号中に表れるパルスの数を計数して前記パルスの数を表す計数値を出力するカウンタと、を含むことを特徴とする半導体装置。

【請求項10】

前記合成部は、前記第１の回路素子の入力端で受けた信号と前記第１～第ｒの前記回路素子の各々から出力された信号との論理和又は論理積の結果を前記合成信号として生成する論理ゲートを含み、
前記カウンタは、前記合成信号を自身のクロック端子で受けて、前記合成信号に表れる前記パルスの数を０から計数し、前記計数値が（ｒ＋１）に到達したら前記計数値を０に戻す計数動作を繰り返すカウンタであることを特徴とする請求項９に記載の半導体装置。

【請求項11】

回路素子の遅延時間を測定する遅延時間の測定方法であって、
前記回路素子の入力端で受けた信号と前記回路素子から出力された信号とを合成した合成信号を生成し、
時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、
前記パルス毎に前記パルスの前縁部の時点から所定期間経過するまでの間に前記合成信号中に表れるパルスの数が１であるか否かを判定し、前記パルスの数が１であると判定された際の前記パルス幅を前記回路素子の測定遅延時間として得ることを特徴とする遅延時間の測定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路素子の遅延時間を測定する遅延時間測定装置、半導体装置、及び遅延時間の測定方法に関する。

【背景技術】

【0002】

半導体ＩＣ（Integrated Circuit）チップ等の半導体装置の製品出荷時のテストでは、当該半導体装置に形成されている回路が正常に動作するか否かの確認が行われる。

【0003】

ところで、半導体装置に形成されている回路内には遅延素子が含まれる場合があり、近年、製品出荷時のテストで、このような遅延素子の遅延時間を測定することが望まれている。

【0004】

例えば、テスタにより半導体装置の入力端子を介して遅延素子にテスト信号を供給すると共に、そのテスト信号の供給開始時点から、遅延素子から出力された信号が半導体装置の出力端子に表れるまでの時間を測定することにより、この遅延素子の遅延時間を求める。

【0005】

また、半導体装置内に遅延測定用回路を設けることにより、当該半導体装置に形成されている回路の遅延時間を測定するようにした技術が提案されている（例えば、特許文献１参照）。

【0006】

この遅延測定用回路は、所定のパルス幅を有する制御信号に応じて、遅延時間の測定対象回路の遅延時間分のパルス幅を有するパルスを生成するチョッパ回路を備える。当該遅延測定用回路では、チョッパ回路から出力されたパルスのパルス幅を所定幅ずつ段階的に狭めたパルスを順に生成し、生成されたパルスの数をカウンタによって計数する。そして、パルス幅を所定幅ずつ狭めているが故にカウンタでパルスの計数が出来なくなった時点でのパルスの計数値に上記した所定幅を乗算した結果に、カウンタで計数可能な最小限のパルス幅、つまり限界パルス幅を加算したものを測定対象回路の遅延時間とする。

【先行技術文献】

【特許文献】

【0007】

【文献】ＷＯ２０１３／０７６７９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、上記したように半導体装置の入力端子にテスト信号を供給してから、遅延素子を経た信号が半導体装置の出力端子に表れるまでの遅延時間を測定する場合、この遅延時間には、入力又は出力端子から遅延素子までの経路での遅延時間が含まれている。よって、測定対象回路のみの遅延時間を精度良く測定することができない。

【0009】

一方、特許文献１に開示されている方法では、チョッパ回路から出力されたパルスのパルス幅を段階的に所定幅ずつ狭めるにあたり、インバータ又はナンド素子の素子遅延を利用して、この所定幅を設定している。このようなインバータ又はナンド素子の素子遅延は、製造上のバラツキ或いは環境温度等により変動する。

【0010】

また、特許文献１に開示されている方法では、チョッパ回路から出力されたパルスの数をカウンタで計数し、当該カウンタでパルスの計数動作が不可となったことをもって、パルスのパルス幅が限界パルス幅より小さくなったと判断している。この際、カウンタで計数可能なパルスの限界パルス幅は、製造上のバラツキ或いは環境温度等により変動する。

【0011】

以上のことから、特許文献１に開示されている方法でも、測定対象の回路素子の遅延時間を精度良く測定することができないという問題があった。

【0012】

そこで、本発明は、測定対象となる回路素子の遅延時間を高い精度で測定することが可能な遅延時間測定装置、半導体装置及び遅延時間の測定方法を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明に係る遅延時間測定装置は、回路素子の遅延時間を測定する遅延時間測定装置であって、前記回路素子の入力端で受けた信号と前記回路素子から出力された信号とを合成した合成信号を生成する合成部、及び前記合成信号中に表れるパルスを計数して計数値を得るカウンタを含む遅延測定補助回路と、時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、前記パルス毎に前記パルスの前縁部の時点から所定期間経過した時点での前記カウンタの前記計数値が１であるか否かを判定し、前記計数値が１であると判定された際の前記パルス幅を前記回路素子の測定遅延時間として得る遅延測定処理部と、を有する。

【0014】

また、本発明に係る遅延時間測定装置は、直列に接続されている第１～第ｒ（ｒは２以上の整数）の回路素子の遅延時間を測定する遅延時間測定装置であって、前記第１の回路素子の入力端で受けた信号と前記第１～第ｒの前記回路素子の各々から出力された信号とを合成した合成信号を生成する合成部、及び前記合成信号中に表れるパルスの数を計数して計数値を得るカウンタを含む遅延測定補助回路と、時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、前記パルス毎に前記パルスの前縁部の時点から所定期間経過した時点での前記カウンタの計数値が（ｒ－１）であるか否かを判定し、前記計数値が（ｒ－１）であると判定された際の前記パルス幅を最小の遅延時間を表す第１の測定遅延時間とし、引き続き前記パルス毎に前記パルスの前縁部の時点から前記所定期間経過した時点での前記カウンタの計数値が１であるか否かを判定し、前記計数値が１であると判定された際の前記パルス幅を最大の遅延時間を表す第２の測定遅延時間として得る遅延測定処理部と、を有する。

【0015】

本発明に係る半導体装置は、入力端で受けた信号を遅延して出力する回路素子と、遅延測定補助回路と、を有し、前記遅延測定補助回路は、前記回路素子の入力端の信号と前記回路素子から出力された信号とを合成した合成信号を生成する合成部と、前記合成信号中に表れるパルスの数を計数して前記パルスの数を表す計数値を出力するカウンタと、を含み、前記カウンタは、前記計数値をリセットするリセット信号を受けるリセット端子付きの３進カウンタであることを特徴とする。

【0016】

また、本発明に係る半導体装置は、直列に接続されている第１～第ｒ（ｒは２以上の整数）の回路素子と、遅延測定補助回路と、を有し、前記遅延測定補助回路は、前記第１の回路素子の入力端の信号と前記第１～第ｒの回路素子の各々から出力された信号とを合成した合成信号を生成する合成部と、前記合成信号中に表れるパルスの数を計数して前記パルスの数を表す計数値を出力するカウンタと、を含む。

【0017】

本発明に係る遅延時間の測定方法は、回路素子の遅延時間を測定する遅延時間の測定方法であって、前記回路素子の入力端で受けた信号と前記回路素子から出力された信号とを合成した合成信号を生成し、時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を前記回路素子の前記入力端に供給し、前記パルス毎に前記パルスの前縁部の時点から所定期間経過するまでの間に前記合成信号中に表れるパルスの数が１であるか否かを判定し、前記パルスの数が１であると判定された際の前記パルス幅を前記回路素子の測定遅延時間として得る。

【発明の効果】

【0018】

本発明では、遅延時間の測定対象となる回路素子の入力端で受けた信号と、当該回路素子から出力された信号とを合成した合成信号を生成し、時間経過につれてパルス幅が所定の増加値ずつ増加するパルスの列を含むパルス信号を、この回路素子の入力端に供給する。ここで、パルス毎に、パルスの前縁部の時点から所定期間経過するまでの間に上記した合成信号中に表れるパルス数を計数する。そして、パルス数が１となった際の上記パルス幅を回路素子の測定遅延時間として得る。

【0019】

よって、本発明によれば、遅延時間の測定対象となる回路素子が形成されている半導体装置の外部端子から、当該回路素子の入力端（出力端）までの間で生じる遅延分が含まれないので、精度の高い遅延時間測定を行うことが可能となる。

【0020】

また、本発明では、カウンタで計数動作が不可となるような、限界パルス幅よりも狭いパルスを扱うことはない。よって、測定対象回路の遅延時間に対応したパルス幅を有するパルスのパルス幅を段階的に狭めたパルスを順に生成しつつパルスの数をカウンタで計数し、その計数動作が不可となった時点での計数値に基づき遅延時間を測定する装置に比べて、高い精度で遅延時間の測定を行うことが可能となる。

【図面の簡単な説明】

【0021】

【図1】本発明に係る遅延時間測定装置が含まれるテストシステム１００の構成を示すブロック図である。

【図2】半導体ＩＣチップ２００に形成されている遅延測定補助回路１０及び測定対象となる回路素子ＴＧの一例を示す回路図である。

【図3】テスタ３００に含まれる遅延測定処理部３０が実行する遅延測定処理の手順を表すフローチャートである。

【図4】図３に示す遅延測定処理による遅延測定補助回路１０の動作を表すタイムチャートである。

【図5】直列接続されている回路素子ＴＧ１及びＴＧ２の遅延時間を測定する場合に採用する遅延測定補助回路１０の構成を示す回路図である。

【図6】直列接続されている回路素子ＴＧ１及びＴＧ２の遅延時間を測定する場合にテスタ３００が実行する遅延測定処理の一例を表すフローチャートである。

【図7】図６に示す遅延測定処理による遅延測定補助回路１０の動作を表すタイムチャートである。

【図8】図６に示す遅延測定処理による遅延測定補助回路１０の動作を表すタイムチャートである。

【図9】直列接続されているｒ（ｒは２以上の整数）個の回路素子ＴＧ１～ＴＧｒの遅延時間を測定する場合に採用される遅延測定補助回路１０の構成を示す回路図である。

【図10】図９に示される遅延測定補助回路１０の変形例を示す回路図である。

【発明を実施するための形態】

【0022】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【0023】

図１は、本発明に係る遅延時間測定装置を含むテストシステム１００の構成を示すブロック図である。テストシステム１００は、半導体ＩＣ(Integrated Circuit)チップ２００と、当該半導体ＩＣチップ２００の製品出荷時におけるテストを行うテスタ３００と、を含む。

【0024】

半導体ＩＣチップ２００には、図２に示すように、遅延時間の測定対象となる回路素子ＴＧと、本発明に係る遅延時間測定装置に含まれる遅延測定補助回路１０と、が形成されている。

【0025】

回路素子ＴＧは、自身の入力端に供給されたパルス信号をその波形を維持したまま遅延して出力する例えば遅延素子である。

【0026】

遅延測定補助回路１０は、２入力のオアゲート１２と、カウンタ１３とを含む。

【0027】

オアゲート１２の第１の入力端はノードｎ１を介して遅延時間の測定対象となる回路素子ＴＧの入力端に接続されており、オアゲート１２の第２の入力端はノードｎ２を介して回路素子ＴＧの出力端に接続されている。

【0028】

オアゲート１２は、回路素子ＴＧに入力された２値の入力信号と、回路素子ＴＧから出力された２値の出力信号との論理和を求める。オアゲート１２は、当該論理和により、回路素子ＴＧに入力された２値の入力信号と、回路素子ＴＧから出力された２値の出力信号とを合成した合成信号Ｃｔを生成し、これをカウンタ１３のクロック端子に供給する。

【0029】

カウンタ１３は、合成信号Ｃｔ中に表れる論理レベル１の正極性のパルスの数を以下のように計数する。

【0030】

すなわち、カウンタ１３は、初期値「０」からパルスの数を計数し、その計数値が「２」に到達したら、次のパルスで計数値を初期値「０」に戻すという計数動作を繰り返す。カウンタ１３は、その計数値を表す計数値信号ＣＤを半導体ＩＣチップ２００の外部端子Ｐｓを介してテスタ３００に供給する。尚、計数値信号ＣＤは、一旦、半導体ＩＣチップ２００に形成されているレジスタ（図示せず）等に保持されてから、半導体ＩＣチップ２００の外部端子Ｐｄを介してテスタ３００に供給されても良い。

【0031】

尚、図２に示す一例では、カウンタ１３を遅延測定処理部３０などのテスタ３００側に設けるのではなく、遅延測定補助回路１０内に設けている。これは、オアゲート１２からの出力信号を直接出力する場合には、その波形が崩れることで検査に誤りが生じる惧れが大きくなるからである。そこで、遅延測定補助回路１０内にカウンタ１３を設けることで、当該回路内でカウントデータを生成して出力するため、このような惧れを小さくすることができる。

【0032】

カウンタ１３のリセット端子Ｒは、ノードｎ３を介して半導体ＩＣチップ２００の内部回路（図示せず）が利用するリセット用の外部端子Ｐｄｒに接続されている。当該外部端子Ｐｄｒはテスタ３００と接続されている。カウンタ１３は、テスタ３００から外部端子Ｐｄｒを介して例えば論理レベル０のリセット信号ＲＳＴが供給された場合に、上記した計数値をリセット、つまり初期値の「０」に設定する。

【0033】

テスタ３００は、各種のテスト信号を半導体ＩＣチップ２００に供給して内部回路を動作させ、その動作結果を期待値と比較することにより、当該半導体ＩＣチップ２００が良品であるか否かを確認する、いわゆる機能テストを行う。

【0034】

更に、テスタ３００は、図３に示す遅延測定フローに従った手順で、半導体ＩＣチップ２００に形成されている遅延測定補助回路１０及び回路素子ＴＧを動作させることにより、回路素子ＴＧの遅延時間を測定する遅延測定処理部３０を含む。

【0035】

図３において、先ず、遅延測定処理部３０は、所定のパルス幅Ｗ０を、初期のパルス幅Ｗとして設定する（ステップＳ１１）。尚、パルス幅Ｗ０は、回路素子ＴＧにおける仕様上の遅延時間よりも小である。

【0036】

次に、遅延測定処理部３０は、リセット信号ＲＳＴを、半導体ＩＣチップ２００の外部端子Ｐｄｒを介して遅延測定補助回路１０のカウンタ１３のリセット端子Ｒに供給する（ステップＳ１２）。これにより、当該カウンタ１３の計数値が「０」にリセットされる。

【0037】

次に、遅延測定処理部３０は、パルス幅Ｗを有するパルスＤＰを含む遅延測定パルス信号を、半導体ＩＣチップ２００の外部端子Ｐｄを介して回路素子ＴＧの入力端に供給する（ステップＳ１３）。

【0038】

遅延測定処理部３０は、パルスＤＰの前縁部の時点から所定の測定待機期間Ｓｂだけ待機（ステップＳ１４）してから、カウンタ１３から出力された計数値信号ＣＤにて表される計数値が「１」であるか否かを判定する（ステップＳ１５）。尚、測定待機期間Ｓｂは、例えば仕様上において規定されている回路素子ＴＧの遅延時間に所定のマージン期間を加えた期間長を有する。すなわち、測定待機期間Ｓｂは、回路素子ＴＧの仕様上の遅延時間よりも長い。更に、測定待機期間Ｓｂは、遅延測定パルス信号によるパルスＤＰの周期よりも短い。

【0039】

ステップＳ１５において、計数値信号ＣＤにて表される計数値が「１」ではないと判定された場合、遅延測定処理部３０は、パルス幅Ｗに所定の増加値ｇを加えたものを新たなパルス幅Ｗとして設定する（ステップＳ１６）。尚、増加値ｇは、例えば半導体ＩＣチップ２００の仕様上において許容されている回路素子ＴＧの遅延時間の許容誤差値に対応した大きさを有する。

【0040】

ステップＳ１６の実行後、遅延測定処理部３０は、ステップＳ１２の実行に戻り、再び前述したステップＳ１２～Ｓ１５の動作を行う。

【0041】

ここで、ステップＳ１５において、計数値信号ＣＤにて表される計数値が「１」であると判定されると、遅延測定処理部３０は、現時点のパルス幅Ｗを回路素子ＴＧの測定遅延時間とし、この測定遅延時間を表す測定遅延時間信号ＤＴを生成する（ステップＳ１７）。

【0042】

このように、遅延測定処理部３０は、ステップＳ１５において計数値信号ＣＤにて表される計数値が「１」であると判定されるまで、ステップＳ１２～Ｓ１６による一連の測定処理を繰り返し実行する。これにより、遅延測定処理部３０は、時間経過に伴いパルスＤＰのパルス幅が増加値ｇずつ増加するパルスＤＰの系列を含む遅延測定パルス信号を回路素子ＴＧの入力端に供給する。尚、パルスＤＰの列における先頭のパルスＤＰのパルス幅Ｗ０は、回路素子ＴＧにおける仕様上の遅延時間よりも小さい。

【0043】

この間、遅延測定処理部３０は、パルスＤＰ毎に、このパルスＤＰの前縁部から測定待機期間Ｓｂが経過するまでの間にカウンタ１３で計数されたパルス数（ＣＤ）を取り込み、このパルス数が「１」となった際のパルス幅Ｗを回路素子ＴＧの測定遅延時間とする。

【0044】

以下に、テスタ３００が図３に示す遅延測定処理を遅延測定補助回路１０及び回路素子ＴＧに施した際における遅延測定補助回路１０の動作を、図４に示されるタイムチャートに沿って詳細に説明する。
［測定処理ｄｓ１］
遅延測定処理部３０は、ステップＳ１２～Ｓ１６による第１巡目の測定処理ｄｓ１では、先ず、論理レベル０のリセット信号ＲＳＴを遅延測定補助回路１０のカウンタ１３のリセット端子Ｒに供給することにより、カウンタ１３の計数値を「０」にリセットする（Ｓ１２）。次に、遅延測定処理部３０は、図４に示すようにパルス幅Ｗ０を有するパルスＤＰを回路素子ＴＧの入力端に供給する（Ｓ１３）。これにより、ノードｎ１を介して当該パルスＤＰを含むパルス信号が遅延測定補助回路１０のオアゲート１２に供給される。すると、オアゲート１２は、このパルス幅Ｗ０を有するパルスＤＰを含む合成信号Ｃｔを、カウンタ１３のクロック端子に供給する。これにより、カウンタ１３は、図４に示すように、合成信号ＣｔにおけるパルスＤＰの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「０」から「１」にカウントアップする。

【0045】

ここで、回路素子ＴＧは、上記したパルス幅Ｗ０を有するパルスＤＰを遅延時間ＤＬＹだけ遅延させたパルスＤＰｄを出力する。当該パルスＤＰｄは、ノードｎ２を介してオアゲート１２に供給される。この際、パルスＤＰのパルス幅Ｗ０は、回路素子ＴＧの遅延時間ＤＬＹよりも小さい。よって、オアゲート１２は、上記したような１つ目のパルスＤＰに対応したパルスに続いて、２つ目のパルスＤＰｄに対応したパルスが表れる合成信号Ｃｔを、カウンタ１３のクロック端子に供給する。これにより、カウンタ１３は、図４に示すように、合成信号ＣｔにおけるパルスＤＰｄに対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「１」から「２」にカウントアップする。

【0046】

遅延測定処理部３０は、パルス幅Ｗ０を有するパルスＤＰの立ち上がりエッジ部の時点から測定待機期間Ｓｂだけ待機（Ｓ１４）した後に、カウンタ１３から出力された計数値信号ＣＤを取り込み、その計数値が「１」であるか否かを判定する（Ｓ１５）。この際、図４に示すように、測定処理ｄｓ１では、計数値信号ＣＤによって表される計数値は「２」である。よって、遅延測定処理部３０は、現在のパルス幅Ｗ０に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋ｇ）として設定し（Ｓ１６）、引き続き、第２巡目の測定処理ｄｓ２を実行する。
［測定処理ｄｓ２］
測定処理ｄｓ２では、遅延測定処理部３０は、図４に示すように、先ず、論理レベル０のリセット信号ＲＳＴをカウンタ１３のリセット端子Ｒに供給することにより、当該カウンタ１３の計数値を「０」にリセットする（Ｓ１２）。次に、遅延測定処理部３０は、図４に示すようにパルス幅（Ｗ０＋ｇ）を有するパルスＤＰを回路素子ＴＧの入力端に供給する（Ｓ１３）。これにより、ノードｎ１を介して当該パルスＤＰを含む信号がオアゲート１２に供給される。すると、オアゲート１２は、このパルス幅（Ｗ０＋ｇ）を有するパルスＤＰに対応したパルスを含む合成信号Ｃｔを、カウンタ１３のクロック端子に供給する。これにより、カウンタ１３は、図４に示すように、合成信号ＣｔにおけるパルスＤＰに対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「０」から「１」にカウントアップする。

【0047】

ここで、回路素子ＴＧは、上記したパルス幅（Ｗ０＋ｇ）を有するパルスＤＰを遅延時間ＤＬＹだけ遅延させたパルスＤＰｄを出力する。当該パルスＤＰｄは、ノードｎ２を介してオアゲート１２に供給される。この際、パルスＤＰのパルス幅（Ｗ０＋ｇ）は、図４に示すように回路素子ＴＧの遅延時間ＤＬＹよりも小さい。よって、オアゲート１２は、１つ目のパルスＤＰに対応したパルスに引き続き、２つ目のパルスＤＰｄに対応したパルスが表れる合成信号Ｃｔを、カウンタ１３のクロック端子に供給する。これにより、カウンタ１３は、図４に示すように、合成信号ＣｔにおけるパルスＤＰｄに対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「１」から「２」にカウントアップする。

【0048】

遅延測定処理部３０は、パルス幅（Ｗ０＋ｇ）を有するパルスＤＰの立ち上がりエッジ部の時点から測定待機期間Ｓｂの経過後に（Ｓ１４）、カウンタ１３から出力された計数値信号ＣＤにて示される計数値が「１」であるか否かを判定する（Ｓ１５）。この際、図４に示すように、測定処理ｄｓ２では、計数値信号ＣＤにて示される計数値は「２」である。よって、遅延測定処理部３０は、現在のパルス幅（Ｗ０＋ｇ）に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋２ｇ）として設定し（Ｓ１６）、引き続き、第３巡目の測定処理ｄｓ３を実行する。
［測定処理ｄｓ３］
測定処理ｄｓ３においても、測定処理ｄｓ２と同様に遅延測定処理部３０は、論理レベル０のリセット信号ＲＳＴにより、一旦、カウンタ１３の計数値を「０」にリセットする（Ｓ１２）。そして、パルス幅（Ｗ０＋２ｇ）を有するパルスＤＰを回路素子ＴＧの入力端に供給し（Ｓ１３）、測定待機期間Ｓｂだけ待機（Ｓ１４）した後に、遅延測定処理部３０は、カウンタ１３の計数値が「１」であるか否かを判定する（Ｓ１５）。尚、測定処理ｄｓ３では、図４に示すようにパルスＤＰのパルス幅（Ｗ０＋２ｇ）は、回路素子ＴＧの遅延時間ＤＬＹよりも小さい。よって、測定処理ｄｓ３においても、測定処理ｄｓ２と同様に、１つ目のパルスＤＰに対応したパルスに続き２つ目のパルスＤＰｄに対応したパルスが表れる合成信号Ｃｔが、カウンタ１３のクロック端子に供給される。

【0049】

従って、測定処理ｄｓ３でもカウンタ１３の計数値は「２」となるので、遅延測定処理部３０は、現在のパルス幅（Ｗ０＋２ｇ）に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋３ｇ）として設定し（Ｓ１６）、引き続き、第４巡目の測定処理ｄｓ４を実行する。
［測定処理ｄｓ４］
測定処理ｄｓ４においても、測定処理ｄｓ３と同様に遅延測定処理部３０は、先ず、論理レベル０のリセット信号ＲＳＴによってカウンタ１３の計数値を「０」にリセットする（Ｓ１２）。そして、パルス幅（Ｗ０＋３ｇ）を有するパルスＤＰを回路素子ＴＧの入力端に供給（Ｓ１３）し、測定待機期間Ｓｂだけ待機（Ｓ１４）した後に、遅延測定処理部３０は、カウンタ１３の計数値が「１」であるか否かを判定する（Ｓ１５）。

【0050】

尚、測定処理ｄｓ４では、図４に示すようにパルスＤＰのパルス幅（Ｗ０＋３ｇ）は、回路素子ＴＧの遅延時間ＤＬＹと等しい。よって、測定処理ｄｓ４では、図４に示すように、パルスＤＰを含むノードｎ１の信号と、パルスＤＰｄを含むノードｎ２の信号との論理和を表す合成信号Ｃｔには、論理レベル１を有する単一のパルスだけが表れることになる。これにより、測定処理ｄｓ４では、カウンタ１３の計数値は「１」となるので、遅延測定処理部３０は、現時点のパルス幅（Ｗ０＋３ｇ）を回路素子ＴＧの遅延時間ＤＬＹとして表す測定遅延時間信号ＤＴを生成する（Ｓ１７）。つまり、回路素子ＴＧの遅延時間ＤＬＹが（Ｗ０＋３ｇ）であると測定されるのである。

【0051】

以上のように、上記した実施例では、半導体ＩＣチップ２００に形成されている回路素子ＴＧの遅延時間を測定する為に、当該半導体ＩＣチップ２００内に遅延測定補助回路１０を設けている。

【0052】

遅延測定補助回路１０は、遅延測定の対象となる回路素子の入力端で受けた信号とこの回路素子から出力された信号とを合成した合成信号Ｃｔを生成する合成部としてのオアゲート１２と、この合成信号中に表れるパルスの数を計数して計数値を得るカウンタ１３を含む。

【0053】

更に、本発明では、テスタ３００に含まれる遅延測定処理部３０が、先ず、時間経過につれてパルス幅が増加値ｇずつ増加するパルスＤＰの列を含むパルス信号を、遅延測定の対象となる回路素子ＴＧの入力端に供給する。

【0054】

ここで、パルスＤＰのパルス幅が回路素子ＴＧの遅延時間よりも小さい場合には、合成信号Ｃｔ中には、当該パルスＤＰに対応した第１のパルスに続き、回路素子ＴＧによって遅延して出力されたパルスＤＰｄに対応した第２のパルスが表れる。よって、この際、合成信号Ｃｔ中に表れるパルスの数は「２」となる。

【0055】

一方、パルスＤＰのパルス幅が回路素子ＴＧの遅延時間以上となる場合には、合成信号Ｃｔ中において、パルスＤＰに対応したパルスと、回路素子ＴＧにて遅延して出力されたパルスＤＰｄに対応したパルスとが互いに重なる。よって、この際、合成信号Ｃｔ中に表れるパルスの数は「１」となる。

【0056】

つまり、上記したようなパルス信号を回路素子ＴＧに供給すると、パルスＤＰ毎に、そのパルスの前縁部の時点から所定期間（Ｓｂ）経過するまでの間に合成信号中に表れるパルスの数が「１」となる際のパルス幅（Ｗ）が、回路素子ＴＧの遅延時間と等しくなる。

【0057】

そこで、遅延測定処理部３０は、先ず、時間経過につれてパルス幅Ｗが増加値ｇずつ増加するパルスＤＰの系列を含むパルス信号を回路素子ＴＧに供給する（Ｓ１３）。ここで、遅延測定処理部３０は、パルスＤＰ毎に、そのパルスの前縁部から所定期間（Ｓｂ）経過（Ｓ１４）した時点でのカウンタ１３の計数値が「１」であるか否かを判定する（Ｓ１５）。この際、遅延測定処理部３０は、カウンタ１３の計数値が「１」であると判定された際のパルス幅Ｗを回路素子ＴＧの測定遅延時間とする（Ｓ１７）。

【0058】

よって、遅延測定補助回路１０を用いた遅延時間測定によれば、測定された遅延時間情報には、半導体ＩＣチップ２００の外部端子から回路素子ＴＧの入力端及び出力端の間で生じる遅延分が含まれないので、高い精度で遅延時間の測定が可能となる。

【0059】

また、遅延測定補助回路１０では、カウンタ１３のクロック端子に、当該カウンタ１３で計数動作が可能な最低限のパルス幅よりも狭いパルスを含むパルス信号が入力されることはない。尚、この限界パルス幅は、製造上のバラツキ或いは環境温度等に伴い変動するので、当該限界パルス幅付近のパルス幅を有するパルス信号がカウンタのクロック端子に供給された場合には、このカウンタが計数動作を行うか否かは不明となる。

【0060】

よって、測定対象回路の遅延時間に対応したパルス幅を有するパルスのパルス幅を段階的に狭めたパルスを順次生成しつつそのパルスの数をカウンタで計数し、当該カウンタで計数動作が不可となった時点でのパルスの計数値に基づき、遅延時間を求める装置に比べて、高い精度で遅延時間の測定を行うことが可能となる。

【0061】

尚、上記した実施例では、単一の回路素子ＴＧの遅延時間を測定する場合を例にとって、テスタ３００及び遅延測定補助回路１０による遅延時間の測定動作を説明したが、遅延時間の測定対象とする回路素子の数は１つに限定されない。

【0062】

図５は、直列に接続されている２個の回路素子ＴＧ１及びＴＧ２の遅延時間を測定する際に設ける遅延測定補助回路１０の構成を示す回路図である。

【0063】

図５に示される遅延測定補助回路１０は、３入力のオアゲート２２と、カウンタ２３とを含む。

【0064】

オアゲート２２の第１の入力端はノードｎ０を介して回路素子ＴＧ１の入力端に接続されている。また、オアゲート２２の第２の入力端はノードｎ１を介して回路素子ＴＧ１の出力端及び回路素子ＴＧ２の入力端に接続されており、オアゲート２２の第３の入力端はノードｎ２を介して回路素子ＴＧ２の出力端に接続されている。

【0065】

オアゲート２２は、ノードｎ０を介して入力された２値の信号（論理レベル０又は１）と、ノードｎ１を介して入力された２値の信号と、ノードｎ２を介して入力された２値の信号との論理和を求める。オアゲート２２は、当該論理和により、回路素子ＴＧ１に入力された２値の入力信号と、回路素子ＴＧ１及びＴＧ２各々から出力された２値の出力信号とを合成した合成信号Ｃｔを生成し、これをカウンタ２３のクロック端子に供給する。

【0066】

カウンタ２３は、合成信号Ｃｔ中に表れる論理レベル１の正極性のパルスの数を以下のように計数する。

【0067】

すなわち、カウンタ２３は、初期値「０」からパルスの数を計数し、その計数値が「３」に到達したら、次のパルスで計数値を初期値「０」に戻すという計数動作を繰り返す。カウンタ２３は、その計数値を表す計数値信号ＣＤを半導体ＩＣチップ２００の外部端子Ｐｓを介してテスタ３００に供給する。尚、計数値信号ＣＤは、一旦、半導体ＩＣチップ２００に形成されているレジスタ（図示せず）等に保持されてから、半導体ＩＣチップ２００の外部端子Ｐｄを介してテスタ３００に供給されても良い。

【0068】

カウンタ２３のリセット端子Ｒは、ノードｎ３を介して半導体ＩＣチップ２００の内部回路（図示せず）が利用するリセット用の外部端子Ｐｄｒに接続されている。当該外部端子Ｐｄｒはテスタ３００と接続されている。カウンタ２３は、テスタ３００から外部端子Ｐｄｒを介して例えば論理レベル０のリセット信号ＲＳＴが供給された場合に、上記した計数値をリセット、つまり初期値の「０」に設定する。

【0069】

図６は、回路素子ＴＧ１及びＴＧ２の遅延時間を測定する為に、テスタ３００に含まれる遅延測定処理部３０が、図５に示す遅延測定補助回路１０、回路素子ＴＧ１及びＴＧ２を含む半導体ＩＣチップ２００に施す遅延測定処理を表すフローチャートである。

【0070】

図６において、先ず、遅延測定処理部３０は、所定のパルス幅Ｗ０を、初期のパルス幅Ｗとして設定する（ステップＳ１１）。

【0071】

次に、遅延測定処理部３０は、リセット信号ＲＳＴを、半導体ＩＣチップ２００の外部端子Ｐｄｒを介して遅延測定補助回路１０のカウンタ２３のリセット端子Ｒに供給する（ステップＳ１２）。これにより、当該カウンタ２３の計数値が「０」にリセットされる。

【0072】

次に、遅延測定処理部３０は、パルス幅Ｗを有するパルスＤＰを含む遅延測定パルス信号を、半導体ＩＣチップ２００の外部端子Ｐｄを介して回路素子ＴＧ１の入力端に供給する（ステップＳ１３）。

【0073】

遅延測定処理部３０は、パルスＤＰの前縁部の時点から所定の測定待機期間Ｓｃだけ待機（ステップＳ１４）してから、カウンタ２３から出力された計数値信号ＣＤにて表される計数値が「２」であるか否かを判定する（ステップＳ１５ａ）。尚、測定待機期間Ｓｃは、例えば仕様上において規定されている回路素子ＴＧ１の遅延時間と回路素子ＴＧ２の遅延時間とを加算した時間に、所定のマージン期間を加えた期間長を有する。すなわち、測定待機期間Ｓｃは、回路素子ＴＧ１の仕様上の遅延時間と、回路素子ＴＧ２の仕様上の遅延時間とを加算した時間よりも長い。更に、測定待機期間Ｓｃは、遅延測定パルス信号によるパルスＤＰの周期よりも短い。

【0074】

ステップＳ１５ａにおいて、計数値信号ＣＤにて表される計数値が「２」ではないと判定された場合、遅延測定処理部３０は、パルス幅Ｗに、所定の増加値ｇを加えたものを新たなパルス幅Ｗとして設定する（ステップＳ１６）。

【0075】

ステップＳ１６の実行後、遅延測定処理部３０は、ステップＳ１２の実行に戻り、再び前述したステップＳ１２～Ｓ１４及びＳ１５ａの動作を行う。

【0076】

ここで、ステップＳ１５ａにおいて計数値信号ＣＤで表される計数値が「２」であると判定されると、遅延測定処理部３０は、現時点のパルス幅Ｗを、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が小さい方の測定遅延時間とし、これを表す測定遅延時間信号ＤＴ１を生成する（ステップＳ１７ａ）。

【0077】

ステップＳ１７ａの実行後、遅延測定処理部３０は、パルス幅Ｗに増加値ｇを加えたものを新たなパルス幅Ｗとして設定する（ステップＳ２１）。

【0078】

次に、遅延測定処理部３０は、リセット信号ＲＳＴを、半導体ＩＣチップ２００の外部端子Ｐｄｒを介して遅延測定補助回路１０のカウンタ２３のリセット端子Ｒに供給する（ステップＳ２２）。これにより、当該カウンタ２３の計数値が「０」にリセットされる。

【0079】

次に、遅延測定処理部３０は、パルス幅Ｗを有するパルスＤＰを含む遅延測定パルス信号を、半導体ＩＣチップ２００の外部端子Ｐｄを介して回路素子ＴＧ１の入力端に供給する（ステップＳ２３）。

【0080】

遅延測定処理部３０は、パルスＤＰの前縁部の時点から所定の測定待機期間Ｓｃだけ待機（ステップＳ２４）してから、カウンタ２３から出力された計数値信号ＣＤにて表される計数値が「１」であるか否かを判定する（ステップＳ２５）。

【0081】

ステップＳ２５において、計数値信号ＣＤにて表される計数値が「１」ではないと判定された場合、遅延測定処理部３０は、上記したステップＳ２１の実行に戻り、前述したステップＳ２１～Ｓ２５の動作を再び実行する。

【0082】

一方、ステップＳ２５において、計数値信号ＣＤで表される計数値が「１」であると判定されると、遅延測定処理部３０は、現時点のパルス幅Ｗを、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が大きい方の測定遅延時間とし、これを表す測定遅延時間信号ＤＴ２を生成する（ステップＳ２６）。

【0083】

このように、遅延測定処理部３０は、先ず、ステップＳ１５ａにおいて計数値信号ＣＤにて表される計数値が「２」であると判定されるまで、ステップＳ１２～Ｓ１６による一連の測定処理を繰り返し実行する。

【0084】

これにより、遅延測定処理部３０は、時間経過に伴いパルスＤＰのパルス幅が増加値ｇずつ増加するパルスＤＰの列を含む遅延測定パルス信号を回路素子ＴＧ１の入力端に供給する。尚、パルスＤＰの列における先頭のパルスＤＰのパルス幅Ｗ０は、回路素子ＴＧ１及びＴＧ２の仕様上の遅延時間よりも小さい。

【0085】

この間、遅延測定処理部３０は、パルスＤＰ毎に、このパルスＤＰの前縁部から測定待機期間Ｓｃが経過した時点でのカウンタ２３の計数値（ＣＤ）が「２」であるか否かを判定する。ここで、遅延測定処理部３０は、カウンタ２３の計数値が「２」であると判定された際のパルス幅Ｗを、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が小さい方の遅延時間を表す測定時間（ＤＴ１）とする。

【0086】

そして、引き続き、遅延測定処理部３０は、ステップＳ２５において計数値信号ＣＤにて表される計数値が「１」であると判定されるまで、ステップＳ２１～Ｓ２５による一連の測定処理を繰り返し実行する。

【0087】

これにより、遅延測定処理部３０は、引き続き時間経過に伴いパルスＤＰのパルス幅が増加値ｇずつ増加するパルスＤＰの列を含む遅延測定パルス信号を回路素子ＴＧ１の入力端に供給する。

【0088】

この間、遅延測定処理部３０は、パルスＤＰ毎に、このパルスＤＰの前縁部から測定待機期間Ｓｃが経過した時点でのカウンタ２３の計数値（ＣＤ）が「１」であるか否かを判定する。ここで、遅延測定処理部３０は、カウンタ２３の計数値が「１」であると判定された際のパルス幅Ｗを、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が大きい方の遅延時間を表す測定時間（ＤＴ２）とする。

【0089】

すなわち、図６に示す遅延測定処理を、図５に示す遅延測定補助回路１０、回路素子ＴＧ１及びＴＧ２に施すことにより、当該回路素子ＴＧ１及びＴＧ２のうちで遅延時間が小さい方の遅延時間（ＤＴ１）と遅延時間が大きい方の遅延時間（ＤＴ２）が測定される。

【0090】

以下に、図６に示す遅延測定処理によって回路素子ＴＧ１及びＴＧ２各々の遅延時間を測定する動作の一例を、図７及び図８に示されるタイムチャートに沿って説明する。
［測定処理ｄｓ１］
遅延測定処理部３０は、ステップＳ１２～Ｓ１６による第１巡目の測定処理ｄｓ１では、先ず、論理レベル０のリセット信号ＲＳＴを遅延測定補助回路１０のカウンタ２３のリセット端子Ｒに供給することにより、カウンタ２３の計数値を「０」にリセットする（Ｓ１２）。次に、遅延測定処理部３０は、図７に示すようにパルス幅Ｗ０を有するパルスＤＰを回路素子ＴＧ１の入力端に供給する（Ｓ１３）。これにより、ノードｎ０を介して当該パルスＤＰを含む信号が遅延測定補助回路１０のオアゲート２２に供給される。すると、オアゲート２２は、このパルス幅Ｗ０を有するパルスＤＰに対応したパルスを含む合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰに対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「０」から「１」にカウントアップする。

【0091】

ここで、回路素子ＴＧ１は、上記したパルス幅Ｗ０を有するパルスＤＰを受けると、これを図７に示すように遅延時間ＤＬＹ１だけ遅延させたパルスＤＰｄ１を出力する。当該パルスＤＰｄ１は、ノードｎ１を介してオアゲート２２に供給される。この際、パルスＤＰのパルス幅Ｗ０は、回路素子ＴＧ１の遅延時間ＤＬＹ１よりも小さい。よって、オアゲート２２は、上記したような１つ目のパルスＤＰに対応したパルスに続いて、２つ目のパルスＤＰｄ１に対応したパルスが表れる合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰｄ１に対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「１」から「２」にカウントアップする。

【0092】

回路素子ＴＧ２は、パルス幅Ｗ０を有するパルスＤＰｄ１を受けると、これを図７に示すように遅延時間ＤＬＹ２だけ遅延させたパルスＤＰｄ２を出力する。当該パルスＤＰｄ２は、ノードｎ２を介してオアゲート２２に供給される。この際、パルスＤＰｄ１のパルス幅Ｗ０は、回路素子ＴＧ２の遅延時間ＤＬＹ２よりも小さい。よって、オアゲート２２は、上記したような２つ目のパルスＤＰｄ１に対応したパルスに続いて、３つ目のパルスＤＰｄ２に対応したパルスが表れる合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰｄ２に対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「２」から「３」にカウントアップする。

【0093】

遅延測定処理部３０は、パルスＤＰの立ち上がりエッジ部の時点から測定待機期間Ｓｃだけ待機（Ｓ１４）してから、カウンタ２３から出力された計数値信号ＣＤを取り込み、その計数値が「２」であるか否かを判定する（Ｓ１５ａ）。この際、図７に示すように、第１巡目の測定処理ｄｓ１では、計数値信号ＣＤによって表される計数値は「３」である。よって、遅延測定処理部３０は、現在のパルス幅Ｗ０に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋ｇ）として設定し（Ｓ１６）、引き続き、第２巡目の測定処理ｄｓ２を実行する。
［測定処理ｄｓ２］
測定処理ｄｓ２では、遅延測定処理部３０は、図７に示すように、先ず、論理レベル０のリセット信号ＲＳＴをカウンタ２３のリセット端子Ｒに供給することにより、当該カウンタ２３の計数値を「０」にリセットする（Ｓ１２）。次に、遅延測定処理部３０は、図７に示すようにパルス幅（Ｗ０＋ｇ）を有するパルスＤＰを回路素子ＴＧ１の入力端に供給する（Ｓ１３）。これにより、ノードｎ０を介して当該パルスＤＰを含む信号がオアゲート２２に供給される。すると、オアゲート２２は、このパルス幅（Ｗ０＋ｇ）を有するパルスＤＰを含む合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰに対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「０」から「１」にカウントアップする。

【0094】

ここで、回路素子ＴＧ１は、上記したパルス幅（Ｗ０＋ｇ）を有するパルスＤＰを遅延時間ＤＬＹ１だけ遅延させたパルスＤＰｄ１を出力する。当該パルスＤＰｄ１は、ノードｎ１を介してオアゲート２２に供給される。この際、パルスＤＰのパルス幅（Ｗ０＋ｇ）は、図７に示すように回路素子ＴＧ１の遅延時間ＤＬＹ１よりも小さい。よって、オアゲート２２は、１つ目のパルスＤＰに対応したパルスに引き続き、２つ目のパルスＤＰｄ１に対応したパルスが表れる合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰｄ１に対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「１」から「２」にカウントアップする。

【0095】

回路素子ＴＧ２は、パルス幅（Ｗ０＋ｇ）を有するパルスＤＰｄ１を受けると、これを図７に示すように遅延時間ＤＬＹ２だけ遅延させたパルスＤＰｄ２を出力する。当該パルスＤＰｄ２は、ノードｎ２を介してオアゲート２２に供給される。この際、パルスＤＰｄ１のパルス幅（Ｗ０＋ｇ）は、回路素子ＴＧ２の遅延時間ＤＬＹ２よりも小さい。よって、オアゲート２２は、上記したような２つ目のパルスＤＰｄ１に対応したパルスに続いて、３つ目のパルスＤＰｄ２に対応したパルスが表れる合成信号Ｃｔを、カウンタ２３のクロック端子に供給する。これにより、カウンタ２３は、図７に示すように、合成信号ＣｔにおけるパルスＤＰｄ２に対応したパルスの立ち上がりエッジ部のタイミングで、計数値信号ＣＤにて表される計数値を「２」から「３」にカウントアップする。

【0096】

遅延測定処理部３０は、パルス幅（Ｗ０＋ｇ）を有するパルスＤＰの立ち上がりエッジ部の時点から測定待機期間Ｓｃだけ待機（Ｓ１４）した後に、カウンタ２３から出力された計数値信号ＣＤにて示される計数値が「２」であるか否かを判定する（Ｓ１５ａ）。この際、図７に示すように、測定処理ｄｓ２では、計数値信号ＣＤにて示される計数値は「３」である。よって、遅延測定処理部３０は、現在のパルス幅（Ｗ０＋ｇ）に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋２ｇ）として設定し（Ｓ１６）、引き続き、第３巡目の測定処理ｄｓ３（図示せず）を実行する。
［測定処理ｄｓ３］
測定処理ｄｓ３においても、測定処理ｄｓ２と同様に遅延測定処理部３０は、カウンタ２３の計数値を「０」にリセットする（Ｓ１２）。そして、パルス幅（Ｗ０＋２ｇ）を有するパルスＤＰを回路素子ＴＧ１入力端に供給（Ｓ１３）し、測定待機期間Ｓｃだけ待機（Ｓ１４）した後に、遅延測定処理部３０は、カウンタ２３の計数値が「１」であるか否かを判定する（Ｓ１５）。尚、測定処理ｄｓ３では、パルスＤＰのパルス幅（Ｗ０＋２ｇ）は、回路素子ＴＧ１の遅延時間ＤＬＹ１よりも小さく、パルスＤＰのパルス幅（Ｗ０＋２ｇ）は、回路素子ＴＧ２の遅延時間ＤＬＹ２よりも小さい。

【0097】

よって、測定処理ｄｓ３においても、測定処理ｄｓ２と同様に、パルスＤＰ、ＤＰｄ１、及びＤＰｄ２に夫々対応した３つのパルスが順に表れる合成信号Ｃｔが、カウンタ２３のクロック端子に供給される。

【0098】

従って、測定処理ｄｓ３でもカウンタ２３の計数値は「３」となるので、遅延測定処理部３０は、現在のパルス幅（Ｗ０＋２ｇ）に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋３ｇ）として設定し（Ｓ１６）、引き続き、第４巡目の測定処理ｄｓ４を実行する。
［測定処理ｄｓ４］
測定処理ｄｓ４では、遅延測定処理部３０は、図８に示すように、論理レベル０のリセット信号ＲＳＴによってカウンタ２３の計数値を「０」にリセットする（Ｓ１２）。そして、パルス幅（Ｗ０＋３ｇ）を有するパルスＤＰを回路素子ＴＧ１の入力端に供給（Ｓ１３）し、測定待機期間Ｓｃだけ待機（Ｓ１４）した後に、遅延測定処理部３０は、カウンタ２３の計数値が「２」であるか否かを判定する（Ｓ１５ａ）。

【0099】

ここで、測定処理ｄｓ４では、図８に示すように、パルスＤＰのパルス幅（Ｗ０＋３ｇ）は、回路素子ＴＧ１の遅延時間ＤＬＹ１より小さいが、パルスＤＰｄ１のパルス幅（Ｗ０＋３ｇ）は、回路素子ＴＧ２の遅延時間ＤＬＹ２と等しい。

【0100】

よって、測定処理ｄｓ４では、図８に示すように、ノードｎ０、ｎ１及びｎ２各々の信号の論理和を表す合成信号Ｃｔには、パルスＤＰに対応したパルスと、パルスＤＰｄ１及びＤＰｄ２に対応した単一のパルスと、が表れることになる。

【0101】

これにより、カウンタ２３の計数値は「２」となるので、遅延測定処理部３０は、現時点のパルス幅（Ｗ０＋３ｇ）を、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が小さい方の測定遅延時間とし、これを表す測定遅延時間信号ＤＴ１を生成する（Ｓ１７ａ）。引き続き、遅延測定処理部３０は、第５巡目の測定処理ｄｓ５を実行する。
［測定処理ｄｓ５］
測定処理ｄｓ５では、遅延測定処理部３０は、現在のパルス幅（Ｗ０＋３ｇ）に増加値ｇを加えたものを新たなパルス幅（Ｗ０＋４ｇ）として設定する（Ｓ２１）。次に、遅延測定処理部３０は、図８に示すように、論理レベル０のリセット信号ＲＳＴによってカウンタ２３の計数値を「０」にリセットする（Ｓ２２）。そして、遅延測定処理部３０は、図８に示すようにパルス幅（Ｗ０＋４ｇ）を有するパルスＤＰを回路素子ＴＧ１の入力端に供給（Ｓ２３）し、測定待機期間Ｓｃだけ待機（Ｓ２４）した後に、カウンタ２３の計数値が「１」であるか否かを判定する（Ｓ２５）。

【0102】

ここで、測定処理ｄｓ５では、図８に示すように、パルスＤＰのパルス幅（Ｗ０＋４ｇ）は回路素子ＴＧ１の遅延時間ＤＬＹ１と等しく、パルスＤＰｄ１のパルス幅（Ｗ０＋４ｇ）は、回路素子ＴＧ２の遅延時間ＤＬＹ２よりも大きい。

【0103】

よって、測定処理ｄｓ５では、図８に示すように、ノードｎ０、ｎ１及びｎ２各々の信号の論理和を表す合成信号Ｃｔには、パルスＤＰ、ＤＰｄ１及びＤＰｄ２が重なった単一のパルスだけが表れることになる。従って、カウンタ２３の計数値は「１」となるので、遅延測定処理部３０は、現時点のパルス幅（Ｗ０＋４ｇ）を、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が大きい方の測定遅延時間とし、これを表す測定遅延時間信号ＤＴ２を生成する（Ｓ２６）。

【0104】

このように、直列に接続されている回路素子ＴＧ１及びＴＧ２の遅延時間を測定する場合には、図５に示す回路構成の遅延測定補助回路１０を採用し、図６に示される遅延測定処理を施す。

【0105】

これにより、回路素子ＴＧ１及びＴＧ２のうちで遅延時間が小さい方の測定遅延時間として（Ｗ０＋３ｇ）が測定され、遅延時間が大きい方の測定遅延時間として（Ｗ０＋４ｇ）が測定される。よって、かかる遅延時間測定によれば、各回路素子の遅延時間が仕様上の規定範囲内にあるか否かを判定することが可能となる。

【0106】

尚、図５に示す構成では、３入力のオアゲート２２と、カウンタ２３とを含む遅延測定補助回路１０により２つの回路素子ＴＧ１及びＴＧ２の遅延時間を測定している。よって、２つの回路素子ＴＧ１及びＴＧ２の遅延時間を測定する為に、図２に示す２入力のオアゲート１２とカウンタ１３とを含む遅延測定補助回路１０を２系統分設ける場合に比して、回路規模を縮小化することができる。

【0107】

また、図５に示す実施例では、直列に接続されている２個の回路素子ＴＧ１及びＴＧ２各々の遅延時間を測定する場合に設ける遅延測定補助回路１０の構成を示しているが、遅延時間の測定対象となる回路素子の直列段数は２段に限定されない。

【0108】

例えば、直列に接続されているｒ（ｒは２以上の整数）個の回路素子ＴＧ１～ＴＧｒの遅延時間を測定する場合には、図９に示すような遅延測定補助回路１０を半導体ＩＣチップ２００に形成すれば良い。

【0109】

図９に示す遅延測定補助回路１０は、（ｒ＋１）入力のオアゲート１０２と、カウンタ１０３と、を含む。

【0110】

オアゲート１０２は、回路素子ＴＧ１の入力端の信号及び回路素子ＴＧ２～ＴＧｒ各々の出力端の信号を、ノードｎ０～ノードｎｒを介して受ける。オアゲート１０２は、これら回路素子ＴＧ１の入力端の信号、及び回路素子ＴＧ２～ＴＧｒ各々の出力端の信号の論理和を表す合成信号Ｃｔを、カウンタ１０３のクロック端子に供給する。

【0111】

カウンタ１０３は、合成信号Ｃｔ中に表れる論理レベル１の正極性のパルスの数を以下のように計数する。

【0112】

すなわち、カウンタ１０３は、初期値「０」からパルスの数を計数し、その計数値が「ｒ＋１」に到達したら、次のパルスで計数値を初期値「０」に戻すという計数動作を繰り返す。カウンタ１０３は、その計数値を表す計数値信号ＣＤを、半導体ＩＣチップの外部端子Ｐｄを介して外部出力する。また、カウンタ１０３は、半導体ＩＣチップの外部端子Ｐｄｒに論理レベル０のリセット信号ＲＳＴを受けた場合に、上記した計数値をリセット、つまり初期値の「０」に設定する。

【0113】

要するに、直列に接続されている第１～第ｒ（ｒは２以上の整数）の回路素子の遅延時間を測定する遅延時間測定装置としては、以下の遅延測定補助回路及び遅延測定処理部を含むものであれば良い。

【0114】

つまり、遅延測定補助回路（１０）は、第１の回路素子（ＴＧ１）の入力端で受けた信号と第１～第ｒの回路素子（ＴＧ１～ＴＧｒ）の各々から出力された信号とを合成した合成信号（Ｃｔ）を生成する合成部（１０２）と、合成信号中に表れるパルスの数を計数して係数値を得るカウンタ（１０３）と、を含む。

【0115】

遅延測定処理部（３０）は、先ず、時間経過につれてパルス幅（Ｗ）が所定の増加値（ｇ）ずつ増加するパルス（ＤＰ）の列を含むパルス信号を回路素子の入力端に供給する。ここで、遅延測定処理部は、パルス毎に、そのパルスの前縁部の時点から所定期間（Ｓｃ）経過した時点での上記カウンタの計数値が（ｒ－１）であるか否かを判定し、（ｒ－１）であると判定された際のパルス幅（Ｗ）を最小の遅延時間を表す第１の測定遅延時間（ＤＴ１）として得る。つまり、第１～第ｒの回路素子（ＴＧ１～ＴＧｒ）各々の遅延時間のうちで最小の遅延時間が測定される。

【0116】

そして、引き続き遅延測定処理部（３０）は、パルス毎に、そのパルスの前縁部の時点から所定期間（Ｓｃ）経過した時点でのカウンタの計数値が「１」であるか否かを判定し、「１」であると判定された際のパルス幅（Ｗ）を最大の遅延時間を表す第２の測定遅延時間（ＤＴ２）として得る。つまり、第１～第ｒの回路素子（ＴＧ１～ＴＧｒ）各々の遅延時間のうちで最大の遅延時間が測定される。

【0117】

尚、図９に示す回路素子ＴＧ１～ＴＧｒのうちから、遅延時間の測定対象とする回路素子ＴＧを任意に指定できるような構成を採用しても良い。

【0118】

図１０は、かかる点に鑑みて為された、図９に示す構成の変形例を示す回路図である。

【0119】

図１０に示す構成では、遅延測定補助回路１０として、スイッチＳＷ０～ＳＷｒを新たに追加した点を除く他の構成、つまりオアゲート１０２及びカウンタ１０３については、図９に示すものと同一である。スイッチＳＷ０～ＳＷｒは、夫々が独立してオン状態及びオフ状態のうちの一方の状態に設定される、例えばＭＯＳ（Metal Oxide Semiconductor）型のトランジスタからなる。

【0120】

スイッチＳＷ０は、オン状態時に、回路素子ＴＧ１の入力端とオアゲート１０２の第１の入力端とを接続する。スイッチＳＷｋ（ｋは１～ｒの整数）は、オン状態時に、回路素子ＴＧｋの出力端と、オアゲート１０２の第ｋの入力端とを接続する。

【0121】

ここで、例えば回路素子ＴＧ１～ＴＧｒのうちでＴＧ２のみを遅延時間の測定対象として指定する場合には、スイッチＳＷ０～ＳＷｒのうちのＳＷ１及びＳＷ２のみをオン状態に設定し、他のスイッチＳＷ０及びＳＷ３～ＳＷｒを全てオフ状態に設定する。

【0122】

尚、上記実施例では、入力された信号を遅延して出力する遅延素子を測定対象としているが、入力された信号のパルス幅を維持したまま出力する回路素子であれば、信号遅延を目的としない回路素子、或いは複数の回路素子からなる回路ブロックを測定対象としても良い。

【0123】

また、上記実施例では、パルスＤＰが論理レベル１の正極性パルスであることから、回路素子（ＴＧ、ＴＧ１）に入力される信号と出力された信号とを合成する合成部として、オアゲート（１２、２２、１０２）を採用している。しかしながら、パルスＤＰが論理レベル０の負極性パルスである場合には、この合成部として、各入力の論理積結果を合成信号Ｃｔとして生成するアンドゲートを採用しても良い。

【符号の説明】

【0124】

１０ 遅延測定補助回路
１２、２２、１０２ オアゲート
１３、２３、１０３ カウンタ
３０ 遅延測定処理部
１００ テストシステム
２００ 半導体 ＩＣチップ
３００ テスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】