ホーム > 特許ランキング > ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-09
(45)【発行日】2022-06-17
(54)【発明の名称】試験測定システム及び判定帰還型イコライザを利用する方法
(51)【国際特許分類】
G01R 13/20 20060101AFI20220610BHJP
G01R 29/02 20060101ALI20220610BHJP
【ＦＩ】
G01R13/20 L
G01R29/02 L
【請求項の数】
3
【外国語出願】
(21)【出願番号】P 2017156852
(22)【出願日】2017-08-15
(65)【公開番号】P2018077212
(43)【公開日】2018-05-17
【審査請求日】2020-08-03
(31)【優先権主張番号】62/375218
(32)【優先日】2016-08-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】15/282593
(32)【優先日】2016-09-30
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】391002340
【氏名又は名称】テクトロニクス・インコーポレイテッド
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(74)【代理人】
【識別番号】110001209
【氏名又は名称】特許業務法人山口国際特許事務所
(72)【発明者】
【氏名】カン・タン
【審査官】島▲崎▼ 純一
(56)【参考文献】
【文献】特開平０３－０３０５２８（ＪＰ，Ａ）
【文献】特開２００４－１３９６３１（ＪＰ，Ａ）
【文献】特開２００３－２１８９６３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０２４３１０７（ＵＳ，Ａ１）
【文献】米国特許第０９３９７８６８（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ １３／２０
Ｇ０１Ｒ ２９／０２
(57)【特許請求の範囲】
【請求項1】
チャンネルを介して、シンボル間干渉（ＩＳＩ）を被る入力信号を受けるよう構成される入力ポートと、上記入力信号中に符号化されたビット・シーケンスを求め、
上記入力信号の複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当て、
上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによって判定帰還型イコライザ（ＤＦＥ）を上記グループ夫々のヒストグラム又は確率密度関数（ＰＤＦ）に適用して、ジッタの抑制を正確に捉えたＤＦＥ調整ヒストグラム又はＰＤＦを取得し、
上記ＤＦＥ調整ヒストグラム又はＰＤＦを正規化して合成する
よう構成されるプロセッサと
を具える試験測定システム。
【請求項2】
試験測定システムにおいて、判定帰還型イコライザ（ＤＦＥ）を利用する方法であって、シンボル間干渉（ＩＳＩ）を被る入力信号に関連する入力信号データを取得する処理と、
上記入力信号データ中に符号化されたビット・シーケンスを求める処理と、
上記入力信号データの複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当てる処理と、
上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによってＤＦＥを上記グループ夫々に関するヒストグラム又は確率密度関数（ＰＤＦ）に適用して、ジッタの抑制を正確に捉えたＤＦＥ調整ヒストグラム又はＰＤＦを得る処理と、
上記ＤＦＥ調整ヒストグラム又はＰＤＦを正規化する処理と、
正規化された上記ＤＦＥ調整ヒストグラム又はＰＤＦを最終ヒストグラム又はＰＤＦへ合成する処理と
を具える方法。
【請求項3】
ＤＦＥの適用の前に、平均ＩＳＩに上記グループについて測定された非相関ジッタ及び非相関ノイズを畳込み積分することによって、上記ＤＦＥを適用する処理の前に、上記グループ夫々に関する上記ヒストグラム又はＰＤＦを生成する処理を更に具える請求項２の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オシロスコープの動作に関するシステム及び方法に関し、特に、オシロスコープにおいて判定帰還型イコライザを利用し、チャンネル・ベースの信号障害を受ける信号を測定するシステム及び方法に関する。
【背景技術】
【0002】
試験測定システムは、信号を受けて、信号をサンプルし、そして、その結果を表示するよう設計されている。例えば、高速な信号は、チャンネルを介して送信機と受信機との間で伝達されることがある。送信機及び受信機は、、チャンネルで生じる障害を克服するのに、等化技術を利用しても良い。測定システムは、試験目的のために、チャンネルを横断する信号をサンプルし、表示することがある。精度を維持するために、測定システムは、送信機及び受信機における等化技術を反映した等化技術をシミュレートすることがある。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－０２５６６２号公報
【文献】特開２０１６－２１３８３４号公報
【文献】特許第５３４４３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
測定システムにおける等化技術は、多くの点で送信機及び受信機の等化処理を適切に反映しているが、信号ジッタを不適切に求めている。間違ったジッタ値を利用すると、測定システムが出力するアイ・ダイアグラムは間違ってしまう。アイ・ダイアグラムにおけるエラーは、受信機における信号を間違って表すことになる。
【0005】
本発明の実施形態は、これら及び他の課題に取り組むものである。
【課題を解決するための手段】
【0006】
開示内容の態様としては、オシロスコープのような試験測定システムがあり、ジッタ及びビット・エラー・レート（ＢＥＲ）測定を実行する場合に判定帰還型イコライザ（Decision Feedback Equalizer：ＤＦＥ）を利用するように構成される。ＤＦＥは、シンボル間干渉（ＩＳＩ）について補正するが、ジッタについては、いくつかのエッジ遷移について、様々な程度で抑制する。ＤＦＥは、信号分析に関するしきい値として機能するＤＦＥスライサを利用する。スライサが状態を変化させる速度は、エッジ遷移中にジッタが抑制される程度に影響する。受信機で生じているジッタ抑制を正確に捕捉するため、測定システムは、信号に対応するデータをビット・パターンに基づいて、複数のグループ（sets）に分類する。グループの個数は、ＤＥＦに利用するタップの個数に依存する。次いで、各グループ／ビット・パターンについて、ヒストグラム又は確率密度関数（ＰＤＦ）が生成される。続いて、ＤＦＥが、グループ単位でヒストグラム／ＰＤＦに適用される。ジッタ抑制は、遷移に依存するので、各ビット・パターンは、ＤＦＥによって異なる影響を受ける。ビット・パターンに基づいてグループ単位でＤＦＥを適用することによって、ジッタに対するＤＦＥの影響を正確に考慮できる。更に、ＤＦＥが、捕捉したときやシミュレートしたジッタを含める前に信号に適用されるのに代えて、グループのヒストグラム／ＰＤＦに適用される（例えば、最後／ジッタを含めた後）。従って、ジッタは、各グループのヒストグラム／ＰＤＦに正しく組み込まれる。各グループについてのヒストグラム／ＰＤＦは、次いで、正規化されて、複数のジッタ測定のためであり、対応するアイ・ダイアグラムの生成のために、最終的なヒストグラム／ＰＤＦを生成するように合成される。
【0007】
従って、少なくともいくつかの態様では、試験測定システムが、チャンネルを介してＩＳＩに苦しむ（suffer from ISI）入力信号を受けるよう構成される入力ポートと、入力信号中に符号化されたビット・シーケンスを求めるよう構成されたプロセッサとを有している。プロセッサは、更に、入力信号の複数の部分を、対応するビット・シーケンスに基づいて複数のグループに割り当て、ＩＳＩについて調整されたＤＦＥ調整ビット・シーケンスを得るために、各グループに対応するＤＦＥスライサ・パターンを利用してＤＦＥを各グループに適用するよう構成される。次いで、プロセッサは、これらＤＦＥ調整ビット・シーケンスを正規化し、合成する（combine）。
【0008】
別の観点では、試験測定システムにおいてＤＦＥを利用する方法が開示され、この方法は、ＩＳＩに苦しむ入力信号に関連する入力信号データを取得する処理を含んでいる。入力信号データ中に符号化されているビット・シーケンスが求められる。入力信号データの複数の部分が、対応するビット・シーケンスに基づいて複数のグループに割り当てられる。ＩＳＩについて調整された各グループに関するＤＦＥ調整ビット・シーケンスを得るために、各グループに対応するＤＦＥスライサ・パターンを利用することによってＤＦＥが各グループに適用される。これらＤＦＥ調整波形データベース又はアイ・ダイアグラムは、正規化される。これら正規化されＤＦＥ調整アイ・ダイアグラムは、最終的なアイ・ダイアグラム（ＶＥＹＥ、ＴＥＹＥ）へ合成される。
【0009】
これら及び他の態様は、以下で更に詳細に説明される。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本開示の態様は、様々な修正及び代替形態が可能である。特定の態様は、図面に例として示されており、以下で詳細に説明する。しかしながら、本明細書に開示された実施例は、説明を明瞭にする目的で提示されており、明示的に限定されない限り、開示される全般的な概念の範囲を本願に記載の特定の態様に限定することを意図しない。このように、本開示は、添付の図面及び特許請求の範囲に照らして、記載された態様のあらゆる変更、均等物及び代替物をカバーすることを意図している。
【0012】
態様、実施例などへの明細書中での言及は、記載される項目が特定の機能、構造又は特性を含み得ることを示す。しかしながら、開示される全ての態様は、その特定の機能、構造又は特性を必ずしも含んでいなくてもよい。更に、そのような語句は、特に明記しない限り、必ずしも同じ態様を指すものではない。更に、特定の態様に関連して特定の機能、構造又は特性が記載されている場合、そのような機能、構造又は特性は、そのような機能が他の開示された態様と共に明示的に記載されるか否かにかかわらず、他の開示された態様と関連して利用しても良い。
【0013】
開示される態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はそれらの任意の組み合わせで実現されてもよい。開示された態様は、また、１つ又は複数のプロセッサによって読み取られ実行される、１つ又は複数の一時的又は非一時的な機械可読記憶媒体（たとえば、コンピュータ可読記憶媒体）によって搬送されるか又は記憶される命令として実現されてもよい。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。機械読み取り可能な記憶媒体は、機械によって読み取り可能な形式で情報を記憶又は伝送するための任意の記憶デバイス、メカニズム又は他の物理的構造として具体化されてもよい（例えば、揮発性又は不揮発性メモリ、メディア・ディスク又は他のメディア・デバイス）。
【0014】
図１は、ＤＦＥ１３１フィルタを使用するように構成されたオシロスコープ１３０を含む試験測定システムの１つの態様のブロック図１００である。送信機（Ｔｘ）１１０は、受信機（Ｒｘ）１２０にチャンネル１４０を介して信号１４０を送信する。オシロスコープ１３０は、必要に応じて試験のために信号１４０を捕捉するよう、Ｔｘ１１０、Ｒｘ１２０又はチャンネル１１３に結合される。入力ポート１３３を介して、信号１４０のコピーを受ける。Ｒｘ１２０において取り込まれるか又はシミュレートされるときに信号１４０に適用されるＤＦＥと対応するように、ＤＦＥ１３１が信号１４０に適用される。
【0015】
Ｔｘ１１０は、電気又は光信号を用いて通信するように構成された任意の信号源とすることができる。例えば、Ｔｘ１１０は、８ギガ・ビット/秒（Ｇｂ/ｓ）、１６Ｇｂ/ｓ、１０Ｇｂ/ｓ、１０Ｇｂ/ｓ、２０Ｇｂ/ｓで夫々動作する第３世代ＰＣＩＥ、第４世代ＰＣＩＥ、第２世代ＵＳＢ、ＭＩＰＩギア４、サンダーボルトなどのような高速シリアル規格の送信機を実現するように構成されても良い。信号１４０は、チャンネル１１３を通して、シンボルのシーケンス（例えば、複数のビット）のような符号化データを伝達するように構成された任意の波形であってもよい。信号１４０は、例えば、上述の高速シリアル規格に従ってデータを符号化する波形であってもよい。チャンネル１１３は、銅線、同軸ケーブル、ファイバなどの任意の電気的又は光学的に伝導性の媒体であってもよい。Ｒｘ１２０は、チャンネル１１３を介してＴｘ１１０からの信号を受信して、その後の使用のために復号するよう構成された任意のデバイスであってもよい。例えば、Ｒｘ１２０は、上述の規格の１つに従って構成された任意の受信機であってもよい。
【0016】
オシロスコープ１３０は、Ｔｘ１１０、Ｒｘ１２０又はチャンネル１１３の試験測定システムとして機能するように構成された任意の装置である。例えば、オシロスコープ１３０は、Ｔｘ１１０、Ｒｘ１２０、チャンネル１１３、及びこれらの任意の組み合わせに結合されてもよい。オシロスコープ１３０は、試験プローブ、ケーブル、アクセサリなどを介して他の構成要素に結合されても良い。入力ポート１３３は、信号１４０のコピーを受けるように構成された任意のポートである。オシロスコープ１３０は、信号１４０がＴｘ１１０、Ｒｘ１２０又はその間の任意の地点に存在するときに、信号１４０のコピーを処理して表示するように構成される。従って、ユーザは、必要に応じて、デバッグ、設計変更、構成要素の設定などを目的として、他の構成要素を試験するためにオシロスコープ１３０を結合しても良い。
【0017】
以下で更に詳細に説明するように、Ｔｘ１１０、Ｒｘ１２０又はチャンネル１１３は、固有のインパルス応答を有する。言い換えれば、電気信号は、状態を無限に高速には変化しない。このため、高速シリアル通信規格（例えば、６Ｇｂ/ｓより大きい）に従って符号化された信号は、シンボルが電気的媒体の状態が変化する能力が許すよりも速く符号化されるので、ＩＳＩに苦しむ（suffer from ISI）ことになる。ＩＳＩは、最初のシンボルから残っている電圧が後続のシンボルの電圧振幅に影響を及ぼす場合に生じる。ＩＳＩは、また、反射とクロス・カップリングによっても生じる。ＤＦＥ１３１は、特定のシンボルの電圧振幅だけでなく、先行するシンボルから残る電気的影響も考慮することによって、ＩＳＩを相殺する。ＤＦＥ１３１は、ハードウェア又はソフトウェアのフィルタとして実現できる。ＤＦＥ１３１は、シンボルが高シンボルであるか又は低シンボルであるかを判断するしきい値として機能するＤＦＥスライサを利用する。ＤＦＥ１３１は、ＩＳＩを考慮するために、先行ビットに基づいて各ビットについてスライサを上下に動かすことができる。これに代えて、ＤＦＥ１３１は、先行するビットに基づいて、ＩＳＩを補償するように、信号振幅を計算で増減できる。
【0018】
信号１４０は、また、ＩＳＩ以外の更なる障害も受ける。例えば、信号１４０は、周期ジッタ（ＰＪ）、ランダム・ジッタ（ＲＪ）、周期的ノイズ（ＰＮ）、ランダム・ノイズ（ＲＮ）などを被ることがある。これらの障害は、データ・パターン／ビット・シーケンスに関係しないため、非相関ジッタ／ノイズと呼ばれる。ＩＳＩはデータ・パターンと相関するので、非相関ジッタはＩＳＩとは別に扱われる。シーケンス中の各ビットにＤＦＥ１３１を直接適用すると、特にジッタが測定されるビット遷移中に、場合によっては、以下で説明するように、ジッタの部分的又は完全な抑制が生じる。このようなジッタ抑制は、正確に考慮しないと、オシロスコープ１３０の表示上で、信号１４０を不正確に表すヒストグラムやアイ・ダイアグラムを生じることがある。
【0019】
そこで、オシロスコープ１３０は、信号１４０を捕捉してメモリに記憶するように構成されている。オシロスコープ１３０は、例えば、クロック・リカバリ回路を使用することによって、信号１４０に対応するクロック信号をリカバリ（復元）する。次いで、オシロスコープ１３０は、信号１４０内のビット・シーケンスを決定する。ビット・シーケンスが決定されると、オシロスコープ１３０は、信号１４０の複数の部分を、その対応する部分において符号化されたビット・シーケンスに基づいて、グループに分類しても良い。ビット・シーケンス毎に、非相関のジッタとノイズを含むヒストグラム／ＰＤＦを作成できる。そのグループに含まれるビット・シーケンスに基づいて、各グループのヒストグラム／ＰＤＦにＤＦＥ１３１を適用する。ＤＦＥ１３１は、グループのビット・シーケンスに合わせたスライサの移動パターン、例えば、図１１ａ～ｈに示すスライサの移動パターンを利用する。次いで、グループ毎のヒストグラム／ＰＤＦは正規化され、最終的なヒストグラム／ＰＤＦに結合され、これは、信号１４０の正確なアイ・ダイアグラムを生成するのに利用される。そのビット・シーケンスに固有のスライサ移動パターンを採用することで、Ｒｘ１２０で発生するジッタ抑制を正確に捕捉することにより、適切な機能をサポートするようにスライサ・パターンを選択できる。
【0020】
図２は、ＣＴＬＥ２５１と、ＤＦＥ１３１を実現するのに利用してもよいＤＦＥ２００を含む受信機イコライザの１つの態様のブロック図である。ＤＦＥ２００は、ＣＴＬＥ２５１が信号１４１のような信号を受けるように、受信機において、連続時間線形イコライザ（Continuous Time Linear Equalizer：ＣＴＬＥ）２５１の後に配置してもよい。ＣＴＬＥ２５１フィルタは、チャンネル１１３のようなチャンネルの挿入損失を補償するように設定されたフィルタである。ＣＴＬＥ２５１は、特定周波数利得又は減衰を信号に適用することができる。例えば、ＣＴＬＥ２５１は、チャンネル特有の減衰を考慮して低周波数に比較して高周波数に対して利得を加えるとともに、ノイズ制御の目的で、特定の高周波数をフィルタ処理で除去してもよい。ＣＴＬＥ２５１は、２次ＣＴＬＥとして構成されても良い。
【0021】
ＣＴＬＥ２５１によって調整された信号はｘｋとして示され、ここでｋはサンプル・インデックスであり、ＤＦＥ２００の差動入力電圧信号として扱われる。信号ｘｋは、合算器（Σ）ブロック２５２に送られる。Σブロック２５２は、複数の入力に対して加算／減算／比較演算を実行し、その結果を出力するように構成された任意の構成要素である。例えば、Σブロック２５２は、ｘｋ及びフィードバックしきい値信号を差動信号として扱い、この入力信号及びしきい値を比較し、結果をｙｋとして出力できる。ｙｋはＤＦＥ２００から出力され、アイ・ダイアグラムの電圧（ＶＥＹＥ）と時間（ＴＥＹＥ）のデータ点として使用される。ｙｋは、また、判定機能２５３に送られ、これは、現在のしきい値を維持するか又は次のクロック・サイクルに関するしきい値を変更するかを判定する。判定機能２５３の出力電圧は、ｙ＊
ｋとして示される。判定機能２５３の出力は、時間遅延（Ｚ－１）ブロック２５４に送られる。Ｚ－１ブロック２５４は、判定機能２５３の出力を１クロック・サイクル遅延させ、その結果をフィードバック係数（ｘ）ブロック２５５に送る。ｘブロック２５５は、先のインデックスについて必要な係数（－ｄ１）を、遅延されたしきい値に適用し、その結果をΣブロック２５２に戻す。言い換えると、現在のクロック・サイクルについての入力信号が、前のクロック・サイクルで設定されたしきい値と比較されて出力される。後続のクロック・サイクルのしきい値は、現在のクロック・サイクルの出力に基づいて設定され、遅延され、回路にフィードバックされ、現在の出力に基づく後続のクロック・サイクルの計算に影響を与える。判定機能２５３とΣブロック２５２との間のフィードバックは、ＤＦＥタップと呼ばれる。タップを追加する度に、ＤＦＥ２００の出力が、更に多くクロック・サイクルに影響できることに注意されたい。従って、ＤＦＥ２００は、１つ又は複数の後続するサイクルに影響を与えるのに、現在のクロック・サイクルについて判定された比較しきい値を利用できる。このように、現在の入力信号についての電圧を、現在のシンボルを求めるためのしきい値と比較でき、このしきい値は、１つ以上前のシンボルに基づいて調整される。ＤＦＥ２００は、入ってくる信号を分析するハードウェア動作の観点から議論されているが、ＤＦＥ２００は、先にサンプリングされて記憶されたアナログ信号を表すデータを処理する／反復適用するソフトウェアで実現することもできる。数学的には、１タップを用いたＤＦＥ２００の振る舞いは、以下のように記述できる。
【0022】
数式１
ｙｋ＝ｘｋ－ｄ１ｓｇｎ（ｙｋ－１）
ｙｋ＝ｘｋ－ｄ１ｓｇｎ（ｙｋ－１）
【0023】
数式２
ｙ＊ｋ＝ｓｇｎ（ｙｋ），｜ｙ＊ｋ｜＝１
ｙ＊ｋ＝ｓｇｎ（ｙｋ），｜ｙ＊ｋ｜＝１
【0024】
ここでｓｇｎ（ｙｋ－１）は、先のインデックスに由来する判定機能の出力を示し、ｓｇｎ（ｙｋ）は、現在のインデックスに由来する判定機能の出力を示し、その他の変数は、上述の通りである。数学的には、２タップを用いたＤＦＥ２００の振る舞いは、以下のように記述できる。
【0025】
数式３
ｙｋ＝ｘｋ－ｄ１ｓｇｎ（ｙｋ－１）?ｄ２ｓｇｎ（ｙｋ－２）
数式３
ｙｋ＝ｘｋ－ｄ１ｓｇｎ（ｙｋ－１）?ｄ２ｓｇｎ（ｙｋ－２）
数式３
【0026】
数式４
ｙ＊ｋ＝ｓｇｎ（ｙｋ），｜ｙ＊ｋ｜＝１
ｙ＊ｋ＝ｓｇｎ（ｙｋ），｜ｙ＊ｋ｜＝１
【0027】
ここでｓｇｎ（ｙｋ－２）は、２つ前のインデックスを形成する係数で乗算された２つ前のインデックスに由来する判定機能の出力を示し、その他の変数は、上述の通りである。見てわかるように、必要に応じて、追加の項を数式１又は３に加えることで、複数の先行するクロック・サイクルが、現在のクロック・サイクルのしきい値の計算に影響を与えることができる。
【0028】
図３は、理想波形３４０及び対応するビット・シーケンス３３１の１つの態様のグラフ３００である。波形３４０は、例えば、Ｔｘ１１０のような送信機に結合された装置によって生成できる。波形３４０は、時間を通じて伝達される高低値としてビット・シーケンス３３１を表す。例えば、１の値は、高電圧として表され、０の値は、低電圧として表される。高及び低電圧に関する電圧レベルは、対応する通信システム（例えば、Ｔｘ１１０、チャンネル１１３及びＲｘ１２０）の設計上の制約に合致するように、必要に応じて設定できる。波形３４０は理想波形なので、高及び低電圧遷移は、ほぼ瞬間的にしきい値３４５と交差する。しきい値３４５は、高及び低電圧を区別するために選択された値である。不正取引でない振る舞いの場合、しきい値３４５を上回る電圧は高電圧（例えば、１の値）として扱われ、しきい値３４５を下回る電圧は低電圧（例えば、０の値）として扱われる。
【0029】
図４は、損失性（lossy：損失の多い）チャンネルに関連するインパルス応答の１つの態様のグラフ４００である。グラフ４００は、チャンネル１１３中の材料のような、例示的な材料（material：構成要素）のインパルス応答を描写している。インパルス応答は、理想的なインパルス信号を受けたときの材料の瞬間的な電気的挙動である。グラフ４００は、ナノ秒（ｎｓ）単位の時間に対するボルト（Ｖ）単位のインパルス応答を示している。図示のように、実際のチャンネルにおける状態遷移は瞬間的ではない。グラフ４００に示される例では、約０.０４５Ｖのハイ（高）信号は、約１.２ｎｓ（例えば、約１.８ｎｓから約３ｎｓまで）で約０に調整される。従って、グラフ４００の例では、約１.２ｎｓよりも速く生じる信号状態の変化は、時間的に隣接する値がＩＳＩの形で互いに干渉する原因となる。ＩＳＩは、１つのシンボル（例えば、１又は０）が後続のシンボルと干渉する任意の形式の信号歪みである。例えば、時点１.８ｎｓでの高電圧に２ｎｓでの低電圧が続くと、約０.０２Ｖ（例えば、約半分）の残存する高電圧は、ＩＳＩとして低電圧に起因する。
【0030】
図５は、インパルス応答を適用した後のチャンネル１１３のような損失性チャンネルからの波形５４０の１つの態様のグラフ５００である。例えば、チャンネルのインパルス応答に基づいてＩＳＩを被る（suffer from）ほど十分に速く伝達される理想波形３４０のような理想波形は、波形５４０のような波形を生じることがある。対応するビット・シーケンス５３１が、時間の経過と共に描かれて、ＩＳＩが加わる前における、対応する点での波形５４０に符号化されたデータ（例えば、ビット／シンボル）を示す。グラフ５００から分かるように、連続する高振幅値は、波形５４０を全体的により高く押し上げる一方で、連続する低振幅値は、波形５４０を全体的により低く押し下げる。これは、受信機において、高低値を区別するのを困難にする結果となり得る。例えば、低値５３１ａは、複数の高値の後に来て、比較的高振幅の低値という結果を生じる。更に、高値５３１ｂは、複数の低値の後に来て、比較的低振幅の高値という結果を生じる。結果として、低値５３１ａの振幅は、高値５３１ｂの振幅から、大きくは区別できない。このように、ＩＳＩを被る高速なアプリケーションについては、受信機は、各シンボルの状況を認識している必要がある。ＤＦＥ１３１や２００のようなＤＦＥは、こうした状況的な認識を提供する。ＤＦＥは、各入力値を前の値と比較して、信号解釈のための状況を提供できる。各ＤＦＥタップは、追加の先行値との比較結果を提供する。例えば、２タップのＤＦＥは、シンボルを２つの先行するシンボルと比較でき、３タップのＤＦＥは、シンボルを３つの先行するシンボルと比較できる、などである。従って、ＤＦＥタップの数の増加は、複雑さは増加するが、ますます高速化するシグナリングのために増加するＩＳＩの量を克服する。
【0031】
図６は、ジッタ６４１を適用した後の理想波形３４０のような理想波形６４０の１つの態様のグラフ６００である。ジッタ６４１は、信号通信における時間的変動であり、チャンネル１１３のような通信リンクによって生じることがある。信号６４０は実線で示され、信号ジッタ６４１は破線で示されている。ここでのジッタは、周期ジッタ（ＰＪ）の一種である正弦波ジッタと呼ばれる。こうしたジッタは、ビット・シーケンス６３１とは、相関がない。ジッタ６４１は、時間的に、よってｘ軸に沿って波形６４０をシフトさせるが、振幅、よってｙ軸に沿っては波形６４０をシフトさせない。複数のクロック基準６２０が、遷移しきい値３４５と類似する遷移しきい値に沿って、円として描かれている。クロック基準６２０は、対応するクロック信号に基づいて、波形６４０が状態を変更可能な時間的な位置を示し、クロック・サイクルと呼ばれることもある。エッジとは、第１状態から第２状態に遷移する信号の任意の部分である。図示のように、波形６４０は、エッジ６０１、６０２及び６０３で状態を変えている。低状態から高状態への状態遷移は立ち上がりエッジと呼ばれ、高状態から低状態への遷移は立ち下がりエッジと呼ばれる。エッジ６０１及び６０３は立ち上がりエッジであり、６０２は立ち下がりエッジである。エッジ６０１、６０２及び６０３は、理想的には、基準６２０の間に遷移しきい値を交差しなければならない。しかし、ジッタ６４１のために、エッジ６０１、６０２及び６０３は、点線の間に描かれたジッタ６４１で区切られる任意のポイントの期間中に生じることがある。
【0032】
ジッタ６４１を更に明確にするために、ヒストグラム６１０を示す。ヒストグラム６１０は、数値データの分布をグラフで表したものであり、連続的な変数の確率を推定している。具体的には、ヒストグラム６１０は、同じ波形６４０が連続的に繰り返される場合に、エッジ６０１、６０２及び６０３のような波形６４０のエッジが、クロック基準６２０と比較した特定のどの時間的位置に現れるかの回数を示す。ヒストグラム６１０は、Ｙ軸に沿ったエッジ発生頻度と、クロック基準６２０と比較した時間的位置を示す。図示のように、ジッタ６４１は、波形６４０のエッジをジッタ６４１の期間の境界の両端で最も頻繁に発生させ、正確にクロック基準６２０上で発生する可能性を減少させる。
【0033】
図７は、図４～６に関して上述したようなインパルス応答／ＩＳＩとジッタを適用した後の理想波形３４０のような波形７４０の１つの態様のグラフである。波形７４０は、チャンネル１１３のようなチャンネルを横断した後に、Ｒｘ１２０のような受信機で受信されるような波形の例である。波形７４０のエッジ７０１、７０２及び７０３は、ＩＳＩを適用した後のエッジ６０１、６０２及び６０３と夫々ほぼ同様である。エッジ７０１、７０２及び７０３は、ｘで描かれる時間的位置でしきい値７４５と交差する。ＩＳＩにより、しきい値７４５に対する波形の振幅が変わるため、場合によっては、エッジ７０１、７０２及び７０３がクロック基準７２０でしきい値７４５と交差しないことがある。ヒストグラム７１０は、ヒストグラム６１０とほぼ同様である。図示のように、ＩＳＩ／インパルス応答が波形７４０に適用されても、ヒストグラム７１０には影響せず、これは、信号の分布が非相関ジッタによって生じることを示す。従って、ＩＳＩ及び非相関ジッタは、信号に対して無関係な影響を持つはずである。更に、波形７４０が受信機で受信したような波形であるので、オシロスコープ１３０のような試験測定システムが、試験のための精度を確実にするため、ほぼ同様な形状で、ほぼ同様なヒストグラム７１０とともに、波形７４０のような波形を表示するよう構成するのには都合が良いであろう。
【0034】
図８は、波形８４０中のジッタを抑制するＤＦＥスライサ８３０の移動の１つの態様のグラフ８００である。ＤＦＥスライサ８３０は、ＤＦＥ１３１や２００のようなＤＦＥによって実現される移動するしきい値である。ＤＦＥスライサ８３０は、グラフ８００中に点鎖線で描かれている。ＤＦＥスライサ８３０は、しきい値３４５と同様のやり方で、高低値を区別するために使用される信号しきい値である。しかし、ＤＦＥスライサ８３０は、ＩＳＩのために生じる信号変化に対処するために、時間の経過と共に調整される。具体的には、連続する低値は、スライサ８３０をより低く移動させ、一方、連続する高値は、スライサ８３０をより高く移動させる。従って、スライサ８３０は、シンボルが高値であるか低値であるかを判定する際に、振幅だけでなく、信号の状況（例えば、ＩＳＩを考慮するために）を考慮する。ＤＦＥスライサ８３０は、クロック基準６２０及び７２０とほぼ同様のクロック基準８２０において調整する。
【0035】
波形８４０は、波形７４０とほぼ同様であり、エッジ７０１、７０２及び７０３と夫々ほぼ同様のエッジ８０１、８０２及び８０３を含む。オシロスコープ１３０のような試験測定システムで測定されて表示される場合、波形８４０は受信機で受信される波形（例えば、波形７４０）と合致しなければならない。エッジ８０１及び８０２は、ｘ軸に沿ってＤＦＥスライサ８３０と交差し、そのような交差は、ｘでマークされた時間的位置に描かれる。よって、このような交差は、時間の経過と共に発生する。このように、エッジ８０１及び８０２は、ヒストグラム７１０とほぼ同様な分布を示すヒストグラム８１０を生じる。
【0036】
しかし、ＤＦＥスライサ８３０の移動により、エッジ８０３はスライサ８３０をｙ軸に沿って交差する。言い換えれば、スライサ８３０は、時間的に同時に、波形８４０と、波形８４０のジッタ期間に関する範囲とに交差して遷移する。その結果、エッジ８０３のヒストグラム８１３は、直線であり、エッジ８０３が、ジッタにかかわらず、全ての場合において同じ時間的位置でスライサ８３０と交差することを描写している。従って、ＤＦＥスライサ８３０は、ビット遷移／クロック基準８２０においてエッジ８０３に関連するジッタを効果的に抑制する。上述のように、ＩＳＩはジッタに影響しない。しかし、エッジ８０３によって示されるように、ＩＳＩに対処するためのＤＦＥの適用はジッタに影響を及ぼし得る。更に、ジッタは主にビット遷移で測定されることがあり、ＤＦＥスライサ８３０は、ジッタ測定に対する影響を増大させる。
【0037】
図９は、波形９４０中のジッタを抑制するＤＦＥスライサ９３０に基づく波形９４０の変形の１つの態様のグラフである。波形９４０は、波形８４０とほぼ同様である。波形９４０は、エッジ９０１、９０２及び９０３を含み、これらは、エッジ８０１、８０２及び８０３と夫々ほぼ同様である。波形９４０は、ＤＦＥの代替形式を示す。波形９４０において、ＤＦＥスライサ９３０は、一定に維持される。その代わり、波形９４０は、ＤＦＥスライサ８３０とは逆のやり方で、演算で増加又は減少される。言い換えると、ＤＦＥスライサ８３０のように、ＤＦＥスライサ９３０がエッジ９０２及び９０３の間で上方へ移動する代わりに、ＤＦＥスライサ９３０は一定に維持されて、波形９４０が下へ調整される。
【0038】
図示のように、エッジ９０１及び９０２は、ヒストグラム９１０を維持する。しかし、ＤＦＥスライサ９３０の実施は、エッジ９０３及び波形部分９０４の両方でジッタを抑制し、ヒストグラム８１３と同様のヒストグラム９１３を生じる結果となる。従って、ＤＦＥスライサ９３０を利用したＤＦＥの演算も、ジッタを抑制する。
【0039】
図１０は、有限エッジ・スルー・レートで、波形１０４０中のジッタを抑制するＤＦＥスライサ１０３０の１つの態様のグラフである。ＤＦＥスライサ９３０と比較したＤＦＥスライサ８３０及び振幅の調整は、瞬間的に描写されている。言い換えると、こうしたＤＦＥスライサは、対応するクロック基準において、すぐに状態を遷移する。こうしたＤＦＥスライサは、スライサが無限大に速く状態を変化させるので、無限大のスルー・レートを有すると言うことができる。無限大スルー・レートは、離散的にＤＦＥスライサを変化させることによるソフトウェア・ベースのＤＦＥの実施によって実現できる。スライサ１０３０のようなハードウェア・ベースのＤＦＥは、リアルタイムで状態を変化できる。このように、スライサ１０３０は、有限のスルー・レートがあり、スライサ１０３０は、有限の時間長をかけて状態をスイッチすることを意味する。波形１０４０は、波形８４０とほぼ同様であるが、明確にするため、大幅に詳細に示している。波形１０４０には、また、周期ジッタの境界線１０４１がある。
【0040】
ＤＦＥスライサ１０３０は、有限のスルー・レートを有するので、波形１０４０及び周期ジッタの境界線は、どれも全く同じ瞬間にはスライサ１０３０と交差しない。よって、ジッタは、ゼロには抑制されない。しかし、それでもジッタは、ゼロではない値で抑制される（例えば、圧縮される）。例えば、波形１０４０は、ピークからピークまでの期間１０４２に渡ってジッタを経験する。しかし、波形１０４０及びジッタ期間境界線１０４１は、夫々、ピークからピークまでの期間１０４３の間にＤＦＥスライサと交差する。従って、ジッタは、ピーク・トゥ・ピーク１０４２からピーク・トゥ・ピーク１０４３まで、部分的に抑制／圧縮される。数学的には、ジッタ抑制に関するジッタ変換比率（jitter conversion ratio：ＪＣ）が、次のように描写でき、このとき、ａ～ｈは、図１０中に描かれたグラフ点であり、ＳＲｓｌｃは、スライサ１０３０のスルー・レートであり、ＳＲｗｆｍは、波形１０４０のスルー・レートである。
【0041】
数式５
ａｂ＝ＤＦＥ前のジッタ
ａｂ＝ＤＦＥ前のジッタ
【0042】
数式６
ｃｄ＝ＤＦＥ後のジッタ
ｃｄ＝ＤＦＥ後のジッタ
【0043】
数式７
ｇｆ＝ｃｄ≦ａｂ＝ｅｆ
ｇｆ＝ｃｄ≦ａｂ＝ｅｆ
【0044】
数式８
ｃｄ≦ａｂ
ｃｄ≦ａｂ
【0045】
数式９
ＳＲｗｆｍ＝ｈｇ／ｅｇ
ＳＲｗｆｍ＝ｈｇ／ｅｇ
【0046】
数式１０
ＳＲｓｌｃ＝ｈｇ／ｇｆ
ＳＲｓｌｃ＝ｈｇ／ｇｆ
【0047】
数式１１
ＪＣ＝ｃｄ／ａｂ＝ｇｆ／ｅｆ＝ｇｆ／（ｅｇ＋ｇｆ）＝ＳＲｗｆｍ／（ＳＲｗｆｍ＋ＳＲｓｌｃ）≦１
ＪＣ＝ｃｄ／ａｂ＝ｇｆ／ｅｆ＝ｇｆ／（ｅｇ＋ｇｆ）＝ＳＲｗｆｍ／（ＳＲｗｆｍ＋ＳＲｓｌｃ）≦１
【0048】
数式１２
ＪＣ＝０ ＳＲｓｌｃ＝∞の場合
ＪＣ＝０ ＳＲｓｌｃ＝∞の場合
【0049】
数式１３
ＪＣ＝１ ＳＲｓｌｃ＝０の場合
ＪＣ＝１ ＳＲｓｌｃ＝０の場合
【0050】
図１１ａ～ｈは、ジッタに対するＤＦＥの影響を正確に考慮するために、ビット・シーケンス１１３１に基づくグラフ・グループ（例えば、ヒストグラム又はＰＤＦ）に適用されるＤＦＥスライサ・パターン１１３０の複数の態様の中のグラフである。ＤＦＥスライサ・パターン１１３０は、ＤＦＥ１３１のようなＤＦＥによって利用されても良い。ＤＦＥスライサ・パターン１１３０は、図示するような、あり得る３つのビット・シーケンスのために選択され、図示のようにクロック基準１１２０で遷移する。更に、各ＤＦＥスライサ・パターン１１３０は、対応するグループ中の第３ビットに対して、スライサがＹ軸に沿ってそのビットの波形を横切ることなく、適用できる。よって、各グループの第３ビットの波形は、ＩＳＩに関して調整され、そのビットのジッタを正しく捕捉する。各グループの第３ビットに関するヒストグラム／ＰＤＦは、ＤＦＥスライサによって、同様に調整される。次いで、完全なヒストグラム／ＰＤＦを生成するためや、所望のＢＥＲで信号のジッタを正しく表示するアイ・ダイアグラムを生成するために、ヒストグラム／ＰＤＦが正規化される。
【0051】
ＤＦＥスライサ・パターン１１３０が、３つのビット・シーケンスの全てについて選択されることに注意されたい。使用されるグループの数は２（Ｎ+２）であり、ここでＮは、ＤＦＥタップの数である。従って、Ｎが１の場合、８つのグループと８つのＤＦＥスライサ・パターン１１３０に対応する単一のＤＦＥタップが使用される。より高速なシグナリングが使用されると、順次、より多くのＤＦＥタップ、より長いビット・シーケンス、より多くのグループが使用される。具体的には、ＤＦＥタップ数が増加すると、Ｎ＋２のビット・シーケンス長が増加する結果となり、結果としてあり得るビット・シーケンス毎にグループを生成するのに２（Ｎ＋２）個のグループが必要となる。ＤＦＥスライサ・パターン１１３０は、ビット・シーケンスのあり得る全てのグループについて最後のビットを正確に処理するために、必要に応じて、拡張しても良い。
【0052】
図１２は、ＩＳＩを調整し、ジッタに対するＤＦＥの影響を正確に考慮するために、オシロスコープ１３０や１３００のような試験測定システムにおいて、ＤＦＥ１３１や２００のようなＤＦＥを利用する方法１２００の１つの態様のブロック図である。ブロック１２０１では、入力信号や入力信号に関連する入力信号データを取得することによって、波形が取り込まれる。上述のように、入力信号は高速シリアル信号であり、よってＩＳＩに悩まされている。必要に応じて、ＣＴＬＥ２５１のようなＣＴＬＥを実装するために、ＣＴＬＥエミュレーションが使用される。
【0053】
ブロック１２０３では、例えば、クロック・リカバリ回路を利用することによって、入力信号について、クロック・リカバリが実行される。クロック・リカバリにより、入力信号に対応するクロック信号が生じる。リカバリされたクロック信号は、入力信号／データ中に符号化されたビット・シーケンスを求めるのに利用される。更に、必要に応じて、ＤＦＥタップの数が、選択／適切に変更される。例えば、測定システムは、ユーザからの入力を受けても良い。この入力は、波形が特定の規格を満たすために試験されることを指示しても良い。次いで、測定システムは、メモリに記憶されたデータに基づいて、選択された規格に対応するＤＦＥタップの数を選択しても良い。
【0054】
ブロック１２０５では、入力信号データの複数の部分が、対応するビット・シーケンスと、ブロック１２０３で求められたようなＤＦＥタップの数とに基づいて、複数のグループに割り当てられる。具体的には、グループの数は、ＤＦＥで使用するＤＦＥタップの数に基づいて選択される。グループの数は、２（Ｎ＋２）と選択され、ここで、Ｎは、ＤＦＥタップの数である。これらグループは、あり得る各ビット・シーケンスＮ＋２が、一意の（unique）グループに割り当てられるように選択される。次いで、入力信号データの各部分を、その入力信号／データの部分中に符号化されているビット・シーケンスに基づいて、対応するグループに割り当てることができる。
【0055】
ブロック１２０７では、各グループについてヒストグラム又はＰＤＦが生成され、これは、非相関ジッタ及びノイズを含んでいる。ヒストグラムは、対応するグループ中の全てのサンプルに渡る信号振幅／データ値の分布のような数値データの分布をグラフ表現したものである。ＰＤＦは、以前のデータ・グループ値の分布に基づいて、指定された値が出現する確率を表す代替の数学的表現である。ヒストグラム又はＰＤＦのいずれかを、波形データベースのグラフで表すことができるため、各グループについて、波形グラフ／ヒストグラム／ＰＤＦが生成される。各グループのＰＤＦ／ヒストグラムは、既知のＩＳＩを、そのグループについて測定された非相関ジッタ（例えば、ＰＪとＲＪ）及び非相関ノイズ（ＰＮとＲＮ）と畳込み積分することによって生成しても良い。各グループのヒストグラム／ＰＤＦの作成は、ＤＦＥを適用する前に完了していることに注意されたい。
【0056】
ブロック１２０９では、ＤＦＥが、各グループのヒストグラム／ＰＤＦ／グラフに適用される。ＤＦＥは、各グループに対応するＤＦＥスライサ・パターン、例えば、ＤＦＥスライサ・パターン１１３０を利用する。ＤＦＥスライサ・パターンは、ＩＳＩについて調整し、対応するグループや、対応するグループ中の特定のビットに関するジッタ抑制を正確に捕捉するために選択される。ＤＦＥスライサ・パターンの適用によって、各グループについて、調整された波形グラフ／ＤＦＥ調整ビット・シーケンス（例えば、グループのヒストグラム又はグループのＰＤＦの形で）が生じる。
【0057】
ブロック１２１１では、各グループについての複数のＤＦＥ調整グラフ／ビット・シーケンス（例えば、グループのヒストグラム又はグループのＰＤＦ）が、発生密度に基づいて正規化され、最終的なヒストグラム／ＰＤＦへと合成される。ブロック１２１３では、所望ＢＥＲでの対応するアイ・ダイアグラムに関するジッタ及びアイ輪郭が、最終ヒストグラム／ＰＤＦに基づいて求められる。入力信号データを複数のグループに分離し、ＤＦＥによるジッタ抑制を正確に捕捉しながらこれらグループに関するヒストグラム／ＰＤＦを生成し、そして、これらヒストグラム／ＰＤＦを合成することによって、結果として生じるアイ・ダイアグラムは、例えば、受信機１２０及びチャンネル１１３夫々のようなチャンネルを横断した後に受信機によって受信されたように、オシロスコープの表示上で入力信号を正確に描写する。
【0058】
図１３は、ＤＦＥ１３１のようなＤＦＥを適用するために、図１のオシロスコープ１３０のような試験測定システムとして機能するよう構成されたオシロスコープ１３００の１つの態様である。オシロスコープ１３００は、図１のように、オシロスコープ１３０、チャンネル１１３、Ｔｘ１１０やＲｘ１２０と連結して実現や動作するよう利用されても良い。オシロスコープ１３００は、また、ＤＦＥスライサ・パターン１１３０を利用することによる方法１２００や、本願で開示される他の方法を実現するように構成されても良い。オシロスコープ１３００には、信号入力ポート１３１１があり、これは、電気的又は光学的ポート、受信機などでも良く、試験の目的で、ＩＳＩに苦しむ信号のような入力信号を受けるよう構成される。入力ポート１３１１は、信号分析回路１３１４に結合され、これは、増幅器、サンプラ、位相基準回路、クロック・リカバリ回路や、信号サンプリングや信号調整のための他のコンポーネントを含んでいても良い。信号分析回路１３１４は、入力ポート１３１１から入力信号を受けて、入力信号についてサンプリング及び他の信号分析を実行し、また、クロック信号リカバリを実行する。信号分析回路１３１４は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル・シグナル・プロセッサ（ＤＳＰ）又は他の処理回路として実現されても良い。信号分析回路１３１４は、また、更なる処理のために、入力信号データをメモリに記憶するよう構成されても良い。信号分析回路１３１４は、プロセッサ１３１５に結合されており、これは汎用プロセッサとして実現されても良い。プロセッサ１３１５は、メモリ１３１７からの命令を実行し、命令によって指示された任意の方法や関連するステップを実行するように構成される。メモリ１３１７は、プロセッサ・キャッシュ、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、ソリッド・ステート・メモリ、ハードディスク・ドライブ又は他の任意のメモリ形式として実現されてもよい。メモリ１３１７は、データ、コンピュータ・プログラム・プロダクト及び他の命令を記憶し、必要に応じて計算のためにプロッサ１３１５に、こうしたデータ／プロダクト／命令を提供するための非一時的媒体として機能する。
【0059】
プロセッサ１３１５は、ＤＦＥモジュール１３１６を有していても良い。ＤＦＥモジュール１３１６は、入力信号データで表されるビット・シーケンスを求め、これらビット・シーケンスに基づいて入力信号データを複数のグループに分類し、各グループについてヒストグラム／ＰＤＦを生成し、各グラフにＤＦＥスライサを適用し、得られたデータを正規化して、最終的なヒストグラム／ＰＤＦへと合成するよう構成された処理回路や命令セットである。ＤＦＥモジュール１３１６は、更に、方法１２００や、本願に開示された他の方法を実行するよう構成される。いくつかの実施形態では、ＤＦＥモジュール１３１６が、メモリ１３１７、プロセッサ１３１５、信号分析回路１３１４、ユーザ操作部１３１３や表示部１３１９において、全体又は一部が、実現されても良い。
【0060】
ユーザ操作部１３１３は、プロセッサ１３１５及び信号分析回路１３１４に結合される。ユーザ操作部１３１３は、ストローブ入力部、利得制御部、トリガ部、表示調整部、電源操作部、又は、表示部１３１９上で、入力信号を表示したり、表示を変更したりするのにユーザが利用できるその他の操作装置を含んでいても良い。表示部１３１９は、デジタル・スクリーン又は陰極線管ベースの表示装置であってもよい。表示部１３１９は、対応する複数の入力信号、例えば、複数のアイ・ダイアグラムを表示するために、複数の表示領域を含んでいる。従って、オシロスコープ１３００は、ユーザ操作部１３１３を介して受けたユーザ入力に基づいて、信号入力ポート１３１１を介してＩＳＩに苦しむ複数の入力信号を受けて、これら入力信号をサンプリング／解析し、そのデータをビット・シーケンスに基づいて複数のグループに分類し、正確にジッタ抑圧を捕捉するためにグループ毎にＤＦＥスライサ・パターンを適用し、対応する入力信号を正確に表すアイ・ダイアグラムを生成し、表示部１３１９上に表示する。
【0061】
本発明の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータで動作できる。本願で使用されるコントローラ又はプロセッサという用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラを含むことを意図している。本発明の１つ又は複数の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）又は他のデバイスによって実行される、１つ又は複数のプログラム・モジュールのようなコンピュータ利用可能データ及びコンピュータ実行可能命令で実現できる。一般に、プログラム・モジュールには、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などが含まれ、コンピュータ又は他のデバイス内のプロセッサによって実行されたときに、特定のタスクを実行したり、特定の抽象データ型を実装したりする。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどの非一時的なコンピュータ可読媒体に記憶されてもよい。当業者には理解されるように、プログラム・モジュールの機能は、様々な態様において、所望されるように組み合わせられ又は分散されてもよい。更に、機能は、集積回路、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア等価物において、全体が又は部分的に実現されても良い。本発明の１つ以上の態様をより効果的に実現するのに、特定のデータ構造を使用してもよく、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
【0062】
開示された主題の上述のバージョンは、上述されたか又は当業者には明らかであろう多くの利点を有する。それでも、開示された装置、システム又は方法のすべてのバージョンにおいて、これらの利点又は機能のすべてが要求されるわけではない。
【0063】
加えて、この記載の説明は特定の特徴に言及している。本明細書における開示は、それらの特定の特徴の全ての可能な組み合わせを含むことが理解されるべきである。特定の態様が特定の態様の状況において開示されている場合、その特徴は、可能な限り、他の態様の状況においても利用できる。
【0064】
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行できる。
【0065】
説明の都合上、本発明の特定の態様が図示され、説明されてきたが、本発明の趣旨及び範囲から逸脱することなく様々な変更がなされ得ることが理解されよう。従って、本発明は、添付の特許請求の範囲を除いて限定されるべきではない。参考までだが、本発明の例示的な概念は以下のようなものであってもよい。
【0066】
本発明の概念１は、試験測定システムであって、
チャンネルを介して、シンボル間干渉（ＩＳＩ）を被る入力信号を受けるよう構成される入力ポートと、
上記入力信号中に符号化されたビット・シーケンスを求め、
上記入力信号の複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当て、
ジッタ抑制を正確に捕捉するＤＦＥ調整グラフを得るために、上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによって判定帰還型イコライザ（ＤＦＥ）を上記グループ夫々のグラフに適用し、
上記ＤＦＥ調整グラフを正規化して合成する
よう構成されるプロセッサと
を具えている。
チャンネルを介して、シンボル間干渉（ＩＳＩ）を被る入力信号を受けるよう構成される入力ポートと、
上記入力信号中に符号化されたビット・シーケンスを求め、
上記入力信号の複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当て、
ジッタ抑制を正確に捕捉するＤＦＥ調整グラフを得るために、上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによって判定帰還型イコライザ（ＤＦＥ）を上記グループ夫々のグラフに適用し、
上記ＤＦＥ調整グラフを正規化して合成する
よう構成されるプロセッサと
を具えている。
【0067】
本発明の概念２は、上記概念１の試験測定システムであって、このとき、上記プロセッサが、更に、上記ＤＦＥで利用されるＤＦＥタップの数に基づいて、上記グループの数を選択するよう構成される。
【0068】
本発明の概念３は、上記概念２の試験測定システムであって、このとき、上記グループの数が、２（Ｎ＋２）として選択され、ここで、Ｎは、上記ＤＦＥで利用されるＤＦＥタップの数である。
【0069】
本発明の概念４は、上記概念１の試験測定システムであって、このとき、上記プロセッサが、更に、上記ＤＦＥ調整グラフが上記グループ夫々に関するグループ・ヒストグラムを含むように、上記ＤＦＥを適用する前に、上記グループ夫々に関するヒストグラムを生成するよう構成される。
【0070】
本発明の概念５は、上記概念４の試験測定システムであって、このとき、上記グループ・ヒストグラムは、ＤＦＥを適用する前に、平均ＩＳＩパターンに、そのグループについて測定された非相関ジッタ及び非相関ノイズを畳込み積分（convolve）することによって生成される。
【0071】
本発明の概念６は、上記概念５の試験測定システムであって、このとき、上記ＤＦＥ調整ビット・シーケンスを正規化する処理及び合成する処理が、
発生密度に基づいて上記グループ・ヒストグラムを正規化する処理と、
正規化された複数の上記グループ・ヒストグラムを１つの最終ヒストグラムに合成する処理と
を含んでいる。
発生密度に基づいて上記グループ・ヒストグラムを正規化する処理と、
正規化された複数の上記グループ・ヒストグラムを１つの最終ヒストグラムに合成する処理と
を含んでいる。
【0072】
本発明の概念７は、上記概念６の試験測定システムであって、このとき、上記プロセッサが、更に、上記最終ヒストグラムに基づいて、アイ・ダイアグラムのアイ輪郭を求めるよう構成されている。
【0073】
本発明の概念８は、上記概念１の試験測定システムであって、このとき、上記プロセッサが、更に、上記ＤＦＥを適用する前に、上記グループの夫々に関する確率分布関数（ＰＤＦ）を生成し、上記ＤＦＥ調整グラフが上記グループ夫々に関するグループＰＤＦを含むように構成されている。
【0074】
本発明の概念９は、上記概念８の試験測定システムであって、このとき、上記グループＰＤＦの夫々は、ＤＦＥを適用する前に、平均ＩＳＩパターンに、そのグループについて測定された非相関ジッタ及び非相関ノイズを畳込み積分（convolve）することによって生成される。
【0075】
本発明の概念１０は、上記概念９の試験測定システムであって、このとき、上記ＤＦＥ調整ビット・シーケンスを正規化する処理及び合成する処理が、
発生密度に基づいて上記グループＰＤＦを正規化する処理と、
正規化された複数の上記グループＰＤＦを１つの最終ＰＤＦに合成する処理と
を含んでいる。
発生密度に基づいて上記グループＰＤＦを正規化する処理と、
正規化された複数の上記グループＰＤＦを１つの最終ＰＤＦに合成する処理と
を含んでいる。
【0076】
本発明の概念１１は、上記概念１０の試験測定システムであって、このとき、上記プロセッサが、更に、上記最終ＰＤＦに基づいて、アイ・ダイアグラムのアイ輪郭を求めるよう構成されている。
【0077】
本発明の概念１２は、試験測定システムにおいて、判定帰還型イコライザ（ＤＦＥ）を利用する方法であって、この方法は、
シンボル間干渉（ＩＳＩ）を被る入力信号に関連する入力信号データを取得する処理と、
上記入力信号データ中に符号化されたビット・シーケンスを求める処理と、
上記入力信号データの複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当てる処理と、
ジッタ抑制を正確に捕捉するＤＦＥ調整波形データベース・グラフを得るために、上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによってＤＦＥを上記グループ夫々に関するグラフに適用する処理と、
上記ＤＦＥ調整波形データベース・グラフを正規化する処理と、
正規化された上記ＤＦＥ調整波形データベース・グラフを最終波形グラフへ合成する処理と
を具えている。
シンボル間干渉（ＩＳＩ）を被る入力信号に関連する入力信号データを取得する処理と、
上記入力信号データ中に符号化されたビット・シーケンスを求める処理と、
上記入力信号データの複数の部分を、対応する上記ビット・シーケンスに基づいて複数のグループに割り当てる処理と、
ジッタ抑制を正確に捕捉するＤＦＥ調整波形データベース・グラフを得るために、上記グループの夫々と対応するＤＦＥスライサ・パターンを利用することによってＤＦＥを上記グループ夫々に関するグラフに適用する処理と、
上記ＤＦＥ調整波形データベース・グラフを正規化する処理と、
正規化された上記ＤＦＥ調整波形データベース・グラフを最終波形グラフへ合成する処理と
を具えている。
【0078】
本発明の概念１３は、上記概念１２の方法であって、このとき、上記ＤＦＥで利用されるＤＦＥタップの数に基づいて、上記グループの数を選択する処理を更に具えている。
【0079】
本発明の概念１４は、上記概念１２の方法であって、このとき、ＤＦＥの適用の前に、平均ＩＳＩに上記グループについて測定された非相関ジッタ及び非相関ノイズを畳込み積分することによって、上記ＤＦＥを適用する処理の前に、上記グループ夫々に関する波形データベース・グラフを生成する処理を更に具えている。
【0080】
本発明の概念１５は、上記概念１４の方法であって、このとき、上記最終波形データベース・グラフに基づいて、アイ・ダイアグラム のアイ輪郭を求める処理を更に具えている。
【符号の説明】
【0081】
１００ 試験測定システム
１１０ 送信機
１１３ チャンネル
１２０ 受信機
１４０ 信号
１３０ オシロスコープ
１３３ 入力ポート
１３１ 判定帰還型イコライザ（ＤＦＥ）
２００ 判定帰還型イコライザ（ＤＦＥ）
２５１ 連続時間線形イコライザ（ＣＴＬＥ）
２５２ 合算ブロック
２５３ 判定機能
２５４ 時間遅延ブロック
２５５ フィードバック係数ブロック
３３１ ビット・シーケンス
３４０ 理想波形
３４５ しきい値
５３１ ビット・シーケンス
６０１ エッジ
６０２ エッジ
６０３ エッジ
６１０ エッジのヒストグラム
６２０ クロック基準
６３１ ビット・シーケンス
６４０ ジッタのある理想波形
６４１ ジッタ
７０１ エッジ
７０２ エッジ
７０３ エッジ
７１０ エッジのヒストグラム
７２０ クロック基準s
７３１ ビット・シーケンス
７４０ 波形
７４５ しきい値
８０１ エッジ
８０２ エッジ
８０３ エッジ
８１０ エッジ８０１及び８０２のヒストグラム
８１３ エッジ８０３のヒストグラム
８２０ クロック基準
８３０ ＤＦＥスライサ
８３１ ビット・シーケンス
８４０ 波形
９０１ エッジ
９０２ エッジ
９０３ エッジ
９０４ 波形の部分
９１０ エッジ９０１及び９０２のヒストグラム
９１３ エッジ９０３のヒストグラム
９２０ クロック基準
９３０ ＤＦＥスライサ
９３１ ビット・シーケンス
９４０ 波形
１０３０ ＤＦＥスライサ
１０４０ 波形
１０４１ ジッタ期間範囲
１０４２ ピーク・トゥ・ピーク
１０４３ ピーク・トゥ・ピーク
１１２０ クロック基準
１１３０ ＤＦＥスライサ・パターン
１１３１ ビット・シーケンス
１３００ オシロスコープ
１３１１ 信号入力ポート
１３１３ ユーザ操作部
１３１４ 信号分析回路
１３１５ プロセッサ
１３１６ ＤＦＥモジュール
１３１７ メモリ
１３１９ 表示部
１１０ 送信機
１１３ チャンネル
１２０ 受信機
１４０ 信号
１３０ オシロスコープ
１３３ 入力ポート
１３１ 判定帰還型イコライザ（ＤＦＥ）
２００ 判定帰還型イコライザ（ＤＦＥ）
２５１ 連続時間線形イコライザ（ＣＴＬＥ）
２５２ 合算ブロック
２５３ 判定機能
２５４ 時間遅延ブロック
２５５ フィードバック係数ブロック
３３１ ビット・シーケンス
３４０ 理想波形
３４５ しきい値
５３１ ビット・シーケンス
６０１ エッジ
６０２ エッジ
６０３ エッジ
６１０ エッジのヒストグラム
６２０ クロック基準
６３１ ビット・シーケンス
６４０ ジッタのある理想波形
６４１ ジッタ
７０１ エッジ
７０２ エッジ
７０３ エッジ
７１０ エッジのヒストグラム
７２０ クロック基準s
７３１ ビット・シーケンス
７４０ 波形
７４５ しきい値
８０１ エッジ
８０２ エッジ
８０３ エッジ
８１０ エッジ８０１及び８０２のヒストグラム
８１３ エッジ８０３のヒストグラム
８２０ クロック基準
８３０ ＤＦＥスライサ
８３１ ビット・シーケンス
８４０ 波形
９０１ エッジ
９０２ エッジ
９０３ エッジ
９０４ 波形の部分
９１０ エッジ９０１及び９０２のヒストグラム
９１３ エッジ９０３のヒストグラム
９２０ クロック基準
９３０ ＤＦＥスライサ
９３１ ビット・シーケンス
９４０ 波形
１０３０ ＤＦＥスライサ
１０４０ 波形
１０４１ ジッタ期間範囲
１０４２ ピーク・トゥ・ピーク
１０４３ ピーク・トゥ・ピーク
１１２０ クロック基準
１１３０ ＤＦＥスライサ・パターン
１１３１ ビット・シーケンス
１３００ オシロスコープ
１３１１ 信号入力ポート
１３１３ ユーザ操作部
１３１４ 信号分析回路
１３１５ プロセッサ
１３１６ ＤＦＥモジュール
１３１７ メモリ
１３１９ 表示部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11a】
【図11b】
【図11c】
【図11d】
【図11e】
【図11f】
【図11g】
【図11h】
【図12】
【図13】