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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-06-16
(45)【発行日】2022-06-24
(54)【発明の名称】フラグ保持回路及びフラグ保持方法
(51)【国際特許分類】
G06K 19/07 20060101AFI20220617BHJP
【ＦＩ】
G06K19/07 230
【請求項の数】
8
(21)【出願番号】P 2018099622
(22)【出願日】2018-05-24
(65)【公開番号】P2019204328
(43)【公開日】2019-11-28
【審査請求日】2021-03-31
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079119
【弁理士】
【氏名又は名称】藤村 元彦
(74)【代理人】
【識別番号】100147728
【弁理士】
【氏名又は名称】高野 信司
(72)【発明者】
【氏名】四辻 哲章
【審査官】松尾 真人
(56)【参考文献】
【文献】米国特許出願公開第２００５／０２３７８４４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／００１５３１６（ＵＳ，Ａ１）
【文献】欧州特許出願公開第０２６９０５８３（ＥＰ，Ａ１）
【文献】特開２０１５－０８９２８２（ＪＰ，Ａ）
【文献】特開平０８－１９１２７１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｋ １９／００－１９／１８
(57)【特許請求の範囲】
【請求項1】
リーダライタ装置から電波による電力供給を受け、前記リーダライタ装置との間で近距離無線通信による情報の送受信を行うＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載され、前記情報の送受信に用いる０又は１の値を有するフラグの設定を受けて前記フラグを保持するフラグ保持回路であって、キャパシタと、
前記リーダライタ装置からの電力供給に基づいて電源電圧を供給する電圧供給ラインに接続され、入力信号の供給を受け、前記入力信号に応じて前記キャパシタを充電するフラグ設定部と、
前記キャパシタの充電電圧に基づいて、０又は１を表す出力信号を出力するフラグ判定部と、
前記キャパシタを放電する放電部と、
を有し、
前記キャパシタは、前記フラグ判定部と前記放電部とを接続する接続ラインに一端が接続されるとともに他端が接地され、
前記フラグ設定部は、
第１端が前記接続ラインに接続され、第２端が前記入力信号の信号レベルに応じて前記電圧供給ライン又は接地ラインに接続され、制御端に供給されたリーク制御信号に応じて前記電圧供給ライン又は接地ラインと前記接続ラインとの間を接続又は切断するリーク抑制スイッチと、
クロック信号の供給を受け、前記クロック信号に応じて前記電源電圧よりも大なる値に信号レベルが変化する前記リーク制御信号を生成し、前記リーク抑制スイッチの制御端に供給するリーク抑制スイッチ制御部と、
を含むことを特徴とするフラグ保持回路。
【請求項2】
前記リーク抑制スイッチ制御部は、前記クロック信号に応じて信号レベルの最大値が前記電源電圧の２倍となる前記リーク制御信号を生成し、前記リーク抑制スイッチの制御端に供給することを特徴とする請求項１に記載のフラグ保持回路。
【請求項3】
前記リーク抑制スイッチ制御部は、フラグの設定期間を示す書込制御信号の供給を受け、前記フラグの設定期間において信号レベルが前記電源電圧と前記電源電圧の２倍の電圧とに変化する信号を前記リーク制御信号として生成し、前記リーク抑制スイッチの制御端に供給することを特徴とする請求項２に記載のフラグ保持回路。
【請求項4】
前記リーク抑制スイッチは、ＭＯＳトランジスタから構成され、ソース又はドレインのいずれか一方が前記第１端として前記接続ラインに接続され、他方が前記第２端として前記電圧供給ライン又は接地ラインに接続され、ゲートが前記制御端として前記リーク制御信号の供給を受けることを特徴とする請求項１乃至３のいずれか１に記載のフラグ保持回路。
【請求項5】
前記接続ラインの電圧が所定の閾値を超えているか否かを判定するリフレッシュ判定部と、前記リフレッシュ判定部の判定結果に基づいて、前記リーク抑制スイッチ制御部の動作を制御する動作制御部と、
を有し、
前記動作制御部は、
前記接続ラインの電圧が前記所定の閾値以下であると判定された場合には、前記リーク抑制スイッチ制御部に前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を実行させ、
前記接続ラインの電圧が前記所定の閾値を超えていると判定された場合には、前記リーク抑制スイッチ制御部による前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を停止させる、
ことを特徴とする請求項１乃至４のいずれか１に記載のフラグ保持回路。
【請求項6】
前記リフレッシュ判定部は、入力端に前記接続ラインの電位を反転した反転電圧の入力を受け、前記反転電圧と第１の閾値及び第２の閾値との比較結果に基づいて、前記接続ラインの電圧が前記所定の閾値を超えているか否かを示す判定結果を出力端から出力するシュミットインバータを含むことを特徴とする請求項５に記載のフラグ保持回路。
【請求項7】
電源電圧と第１のノードとに接続され、入力信号に応じて前記第１のノードへの前記電源電圧の供給又は当該電源電圧の供給の遮断を行うフラグ設定部と、前記第１のノードに接続され、前記電源電圧により充電されるキャパシタと、
前記第１のノードに接続され、前記キャパシタの充電電圧に基づいてフラグを判定するフラグ判定部と、
前記第１のノードに接続され、前記キャパシタを放電する放電部と、
を有し、
前記フラグ設定部は、
入力信号の供給を受け、前記入力信号の信号レベルに応じて電圧供給ライン又は接地ラインに接続され、制御端に供給されたリーク制御信号に応じて前記電圧供給ライン又は接地ラインと前記第１のノードとの間を接続又は切断するリーク抑制スイッチと、
クロック信号の供給を受け、前記クロック信号に応じて前記電源電圧よりも大なる値に信号レベルが変化する前記リーク制御信号を生成し、前記リーク抑制スイッチの制御端に供給するリーク抑制スイッチ制御部と、
を含むことを特徴とする半導体回路。
【請求項8】
請求項５に記載のフラグ保持回路が実行するフラグ保持方法であって、前記リーダライタ装置からの電力供給を受けるステップと、
前記入力信号及び前記クロック信号の供給を受けるステップと、
前記入力信号に応じて前記キャパシタを充電するステップと、
前記キャパシタの充電電圧に基づいて、０又は１を表す出力信号を出力するステップと、
前記キャパシタを放電するステップと、
を含み、
前記入力信号に応じて前記キャパシタを充電するステップは、
前記接続ラインの電圧が所定の閾値を超えているか否かを判定するステップと、
前記接続ラインの電圧が前記所定の閾値以下であると判定された場合には、前記リーク抑制スイッチ制御部に前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を実行させ、前記接続ラインの電圧が前記所定の閾値を超えていると判定された場合には、前記リーク抑制スイッチ制御部による前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を停止させるステップと、
を含むことを特徴とするフラグ保持方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＲＦＩＤのタグにおいてフラグを保持するフラグ保持回路及びフラグ保持方法に関する。
【背景技術】
【0002】
近年、ＩＤ（IDentification）等の情報を埋め込んだタグから近距離の無線通信を用いて情報を取得するＲＦＩＤ（Radio Frequency Identification）の技術が注目されている。ＲＦＩＤの無線通信システムは、ＩＤ等の情報を埋め込んだタグと、電波を用いてタグに対して非接触での情報の読み書きを行うリーダライタと、から構成されている。自らが電源を持たないパッシブ型のタグを用いたＲＦＩＤの無線通信システム（以下、パッシブ型ＲＦＩＤと称する）は、タグと、電波を用いてタグに対して電源を供給するとともに非接触での情報の読み書きを行うリーダライタと、から構成されている。
【0003】
パッシブ型ＲＦＩＤでは、“０”及び“１”の情報からなるフラグをタグにおいて一定期間保持するためのパーシステンスタイムが設けられている（例えば、特許文献１）。例えば、ＥＰＣ（Electronic Product Code）のEPCTMglobal規格では、セッションＳ２、Ｓ３及びＳＬにおいて、リーダライタからタグへの電源供給が無くなってから２秒を超えてフラグを保持することが規定されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１０－１０９３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
パッシブ型ＲＦＩＤのタグでは、フラグ設定部に設けられたトランジスタがオン又はオフとなることにより、容量（キャパシタ）を充電してフラグの設定を行う。このトランジスタをオンさせるためには、ゲート電圧の最大値に対して、ソース－ドレイン電圧の最大値が小さくなければならない。このため、トランジスタのゲートに電源電圧ＶＤＤを印加し、トランジスタのソースに電源電圧ＶＤＤよりも低い基準電圧ＶＲＥＦを印加することが行われている。
【0006】
しかし、電源電圧ＶＤＤよりも低い基準電圧ＶＲＥＦを生成するためには、電源電圧ＶＤＤから基準電圧ＶＲＥＦを生成するためのレギュレータを別途設ける必要がある。ＲＦＩＤタグの回路全体はリーダライタからの受信電波から拾い上げられた電力で動作する必要があり、レギュレータに割り当てられる動作電力は限られる。レギュレータの動作電流を極力絞って電源電圧ＶＤＤから基準電圧ＶＲＥＦを分圧しようとすると、高抵抗を多用する必要があり、チップ面積が増大する（すなわち、チップコストが増加する）という問題があった。
【0007】
本発明は上記問題点に鑑みてなされたものであり、回路規模の増大を抑えつつ、電源供給が無くなった後も所定期間に亘ってフラグを保持することが可能なＲＦＩＤのフラグ保持回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係るフラグ保持回路は、リーダライタ装置から電波による電力供給を受け、前記リーダライタ装置との間で近距離無線通信による情報の送受信を行うＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載され、前記情報の送受信に用いる０又は１の値を有するフラグの設定を受けて前記フラグを保持するフラグ保持回路であって、キャパシタと、前記リーダライタ装置からの電力供給に基づいて電源電圧を供給する電圧供給ラインに接続され、入力信号の供給を受け、前記入力信号に応じて前記キャパシタを充電するフラグ設定部と、前記キャパシタの充電電圧に基づいて、０又は１を表す出力信号を出力するフラグ判定部と、前記キャパシタを放電する放電部と、を有し、前記キャパシタは、前記フラグ判定部と前記放電部とを接続する接続ラインに一端が接続されるとともに他端が接地され、前記フラグ設定部は、第１端が前記接続ラインに接続され、第２端が前記入力信号の信号レベルに応じて前記電圧供給ライン又は接地ラインに接続され、制御端に供給されたリーク制御信号に応じて前記電圧供給ライン又は接地ラインと前記接続ラインとの間を接続又は切断するリーク抑制スイッチと、クロック信号の供給を受け、前記クロック信号に応じて前記電源電圧よりも大なる値に信号レベルが変化する前記リーク制御信号を生成し、前記リーク抑制スイッチの制御端に供給するリーク抑制スイッチ制御部と、を含むことを特徴とする。
【0009】
また、本発明に係る半導体回路は、電源電圧と第１のノードとに接続され、入力信号に応じて前記第１のノードへの前記電源電圧の供給又は当該電源電圧の供給の遮断を行うフラグ設定部と、前記第１のノードに接続され、前記電源電圧により充電されるキャパシタと、前記第１のノードに接続され、前記キャパシタの充電電圧に基づいてフラグを判定するフラグ判定部と、前記第１のノードに接続され、前記キャパシタを放電する放電部と、を有し、前記フラグ設定部は、入力信号の供給を受け、前記入力信号の信号レベルに応じて電圧供給ライン又は接地ラインに接続され、制御端に供給されたリーク制御信号に応じて前記電圧供給ライン又は接地ラインと前記第１のノードとの間を接続又は切断するリーク抑制スイッチと、クロック信号の供給を受け、前記クロック信号に応じて前記電源電圧よりも大なる値に信号レベルが変化する前記リーク制御信号を生成し、前記リーク抑制スイッチの制御端に供給するリーク抑制スイッチ制御部と、を含むことを特徴とする。
【0010】
また、本発明に係るフラグ保持方法は、前記リーダライタ装置からの電力供給を受けるステップと、前記入力信号及び前記クロック信号の供給を受けるステップと、前記入力信号に応じて前記キャパシタを充電するステップと、前記キャパシタの充電電圧に基づいて、０又は１を表す出力信号を出力するステップと、前記キャパシタを放電するステップと、を含み、前記入力信号に応じて前記キャパシタを充電するステップは、前記接続ラインの電圧が所定の閾値を超えているか否かを判定するステップと、前記接続ラインの電圧が前記所定の閾値以下であると判定された場合には、前記リーク抑制スイッチ制御部に前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を実行させ、前記接続ラインの電圧が前記所定の閾値を超えていると判定された場合には、前記リーク抑制スイッチ制御部による前記リーク抑制スイッチの制御端への前記リーク制御信号の供給を停止させるステップと、を含むことを特徴とする。
【発明の効果】
【0011】
本発明に係るフラグ保持回路によれば、回路規模の増大を抑えつつ電源供給が無くなった後も所定期間に亘ってフラグを保持することが可能となる。
【図面の簡単な説明】
【0012】
【図1】セッション毎のフラグの保持期間を模式的に示す図である。
【図2】本実施例のフラグ保持回路の構成を示す回路図である。
【図3】リーク抑制スイッチドライバの構成を示す回路図である。
【図4】リーク抑制スイッチドライバの動作を示すタイムチャートである。
【図5】放電部に生じる寄生ダイオードを模式的に示す図である。
【図6】電源供給の有無に応じたトランジスタＭＤ２の入力電圧及び電流の時間変化を示す図である。
【図7】リーク抑制スイッチＭＳＬの寄生ダイオードを模式的に示す図である。
【図8】フラグ保持回路の動作における入出力信号及び内部ノードの電位の時間変化を示すタイムチャートである。
【図9】比較例のフラグ保持回路の構成を示す回路図である。
【図10】実施例２のフラグ保持回路の構成を示す回路図である。
【図11A】リフレッシュ判定部の構成を示す回路図である。
【図11B】リフレッシュ判定閾値とフラグ判定閾値との関係を示す図である。
【発明を実施するための形態】
【0013】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例1】
【0014】
本実施例のフラグ保持回路１００は、ＲＦＩＤ（Radio Frequency Identification）のタグ回路に搭載されている。タグ回路は、近距離無線通信を介してリーダライタからの電源供給を受ける。従って、タグ回路がリーダライタから所定の範囲内に位置している場合にのみ電源供給が行われ、当該所定の範囲内から外れた場合には電源供給が停止する。以下の説明では、リーダライタからの電源供給が有る場合を単に「電源供給が有る」と称し、リーダライタからの電源供給が無い場合を単に「電源供給が無い」と称する。
【0015】
また、ＲＦＩＤのタグ回路では、インベントリのためのフラグを設定し、これをＥＰＣ（Electronic Product Code）のEPCTMglobal規格に従って、所定期間に亘って保持する必要がある。フラグの保持期間は、Ｓ０、Ｓ１、Ｓ２、Ｓ３及びＳＬの各セッションについて定められている。
【0016】
図１は、セッションＳ１、Ｓ２、Ｓ３及びＳＬについてのセッション毎のフラグの保持期間を模式的に示す図である。なお、ここではセッションＳ０については図示を省略している。
【0017】
セッションＳ０では、電源供給が無い場合にはフラグを保持しなくてもよく、電源供給が有る場合は常にフラグを保持する必要がある。セッションＳ１では、フラグ“１”が設定されると、電源供給の有無にかかわらず０．５秒～５秒の所定期間に亘ってフラグ“１”を保持しなければならない。これに対し、セッションＳ２、Ｓ３及びＳＬでは、フラグ“１”が設定されると、電源供給が無くなった後、２秒超の所定期間に亘ってフラグ“１”を保持しなければならない。
【0018】
本実施例のフラグ保持回路１００は、セッションＳ２、Ｓ３及びＳＬにおけるフラグの設定及び保持を行う回路である。
【0019】
図２は、本実施例のフラグ保持回路１００の構成を示す回路図である。フラグ保持回路１００は、容量（キャパシタ）ＣＦを有し、ロジック回路（図示せず）から入力信号ｉｎ、クロック信号ｃｌｋ及び書き込み制御信号ｗ＿ｅｎの供給を受けて容量ＣＦの充放電を行い、“０”又は“１”のフラグとして出力する。また、上記の通り、フラグ保持回路１００を搭載するタグ回路がリーダライタから所定の範囲内に位置している場合にのみ、フラグ保持回路１００に電源供給が行われる。
【0020】
フラグ保持回路１００は、容量ＣＦ、フラグ設定部１０、放電部１１及びフラグ判定部１２を有する。容量ＣＦは、一方の端子が放電部１１とフラグ判定部１２との間の接続ラインであるノードＮＶＦに接続され、他方の端子が接地されている。
【0021】
フラグ設定部１０は、インバータＦＳＩ、トランジスタＭＳＰ、トランジスタＭＳＮ、リーク抑制スイッチＭＳＬ及びリーク抑制スイッチドライバＳＤを含む。
【0022】
インバータＦＳＩは、ロジック回路（図示せず）から入力信号ｉｎの供給を受け、入力信号ｉｎの論理レベルを反転した信号（以下、反転入力信号と称する）をトランジスタＭＳＰ及びＭＳＮの各々のゲートに供給する。
【0023】
トランジスタＭＳＰは、第１導電型のＭＯＳトランジスタであるＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＰのソースは電圧供給ライン（電源電圧ＶＤＤ）に接続されている。トランジスタＭＳＮは、第１導電型とは反対導電型の第２導電型のＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＮのソースは接地されている。トランジスタＭＳＰ及びＭＳＮのドレインは互いに接続されるとともに、ノードＮＦＳに接続されている。トランジスタＭＳＰ及びＭＳＮは、ゲートに供給された反転入力信号に応じてオン又はオフに制御される。
【0024】
リーク抑制スイッチＭＳＬは、例えばＮチャネル型ＭＯＳトランジスタから構成されている。リーク抑制スイッチＭＳＬのドレインは、ノードＮＦＳを介してトランジスタＭＳＰ及びＭＳＮのドレインに接続されている。リーク抑制スイッチＭＳＬのソースはノードＮＶＦに接続されている。リーク抑制スイッチＭＳＬのバックゲートは接地されている。リーク抑制スイッチＭＳＬをオンさせるには、ドレインソース間の電圧の最大値である電源電圧ＶＤＤよりも大きい電圧をゲートに供給する必要がある。
【0025】
リーク抑制スイッチドライバＳＤは、リーク抑制スイッチＭＳＬのゲートを制御する制御回路である。リーク抑制スイッチドライバＳＤは、ロジック回路（図示せず）からクロック信号ｃｌｋ及び書き込み制御信号ｗ＿ｅｎの供給を受け、リーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給する。
【0026】
図３は、リーク抑制スイッチドライバＳＤの構成を示す回路図である。リーク抑制スイッチドライバＳＤは、例えばトランジスタＭＳＤ１、トランジスタＭＳＤ２、容量（キャパシタ）ＣＳＤ１、容量（キャパシタ）ＣＳＤ２、ＮＡＮＤゲートＮＤ１、インバータＳＤＩ１、インバータＳＤＩ２及びインバータＳＤＩ３から構成されている。
【0027】
トランジスタＭＳＤ１及びＭＳＤ２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＳＤ１及びＭＳＤ２のソースは電圧供給ライン（電源電圧ＶＤＤ）に接続されている。トランジスタＭＳＤ１のゲートは、ノードＮＢＳＴに接続されている。トランジスタＭＳＤ２のドレインは、ノードＮＢＳＴに接続されている。
【0028】
容量ＣＳＤ１の一端は、トランジスタＭＳＤ１のドレイン及びトランジスタＭＳＤ２のゲートに接続されている。容量ＣＳＤ１の他端は、ＮＡＮＤゲートＮＤ１の出力及びインバータＳＤＩ１の入力に接続されている。
【0029】
容量ＣＳＤ２の一端は、ノードＮＢＳＴを介して、トランジスタＭＳＤ１のゲート及びトランジスタＭＳＤ２のドレインに接続されている。容量ＣＳＤ２の他端は、インバータＳＤＩ１の出力に接続されている。
【0030】
ＮＡＮＤゲートＮＤ１は、クロック信号ｃｌｋ及び書き込み制御信号ｗ＿ｅｎの入力を受け、クロック信号ｃｌｋと書き込み制御信号ｗ＿ｅｎとの否定論理積の信号を出力する。
【0031】
インバータＳＤＩ１は、入力端がＮＡＮＤゲートＮＤ１の出力端及び容量ＣＳＤ１の他端に接続されている。インバータＳＤＩ１は、入力端に供給された信号を反転して容量ＣＳＤ２に供給する。
【0032】
インバータＳＤＩ２は、書き込み制御信号ｗ＿ｅｎの入力を受け、書き込み制御信号ｗ＿ｅｎの論理レベルを反転した信号を出力する。
【0033】
インバータＳＤＩ３は、インバータＳＤＩ２の出力信号（すなわち、書き込み制御信号ｗ＿ｅｎの論理レベルを反転した信号）の入力を受け、論理レベルを反転した信号をリーク制御信号ＮＣＳとして出力する。インバータＳＤＩ３の正の電源端子はノードＮＢＳＴに接続され、負の電源端子は接地されている。従って、リーク制御信号ＮＣＳは、ノードＮＢＳＴの電位に応じた信号レベルを有する信号となる。
【0034】
図４は、リーク抑制スイッチドライバＳＤの動作を示すタイムチャートである。電源供給が有る場合、ＮＡＮＤゲートＮＤ１にはクロック信号ｃｌｋが供給される。書き込み制御信号ｗ＿ｅｎは、信号レベルが論理レベル“０”及び“１”に変化する信号であり、リーク抑制スイッチドライバＳＤによるリーク抑制スイッチＭＳＬの制御のトリガとなる信号である。
【0035】
書き込み制御信号ｗ＿ｅｎが論理レベル“０”（すなわち、オフ）の期間では、容量ＣＳＤ１及び容量ＣＳＤ２に電源電圧ＶＤＤが充電される。従って、ノードＮＢＳＴの電位は電源電圧ＶＤＤレベルとなる。インバータＳＤＩ３から出力されるリーク制御信号ＮＣＳは、書き込み制御信号ｗ＿ｅｎと同様に論理レベル“０”であり、接地電位の信号レベルとなる。
【0036】
書き込み制御信号ｗ＿ｅｎが論理レベル“１”（すなわち、オン）になると、ノードＮＢＳＴの電位は、電源電圧ＶＤＤレベルの電位に、クロック信号ｃｌｋに同期して電源電圧ＶＤＤレベルに変化する信号が加算された電位となる。すなわち、ノードＮＢＳＴの電位レベルは、クロック信号ｃｌｋに同期したタイミングでＶＤＤと２×ＶＤＤとに変化する。
【0037】
インバータＳＤＩ３から出力されるリーク制御信号ＮＣＳは、信号レベルがクロック信号ｃｌｋに同期してＶＤＤ及び２×ＶＤＤに変化する信号となる。従って、書き込み制御信号ｗ＿ｅｎがオンの間、信号レベルが最大で２×ＶＤＤとなるリーク制御信号ＮＣＳがリーク抑制スイッチＭＳＬのゲートに供給される。
【0038】
このように、フラグ設定部１０は、電源（電源電圧ＶＤＤ）と第１のノードであるノードＮＶＦとに接続され、入力信号ｉｎに基づいてノードＮＶＦへの電源電圧ＶＤＤの供給又は電源供給の遮断を行う。
【0039】
再び図２を参照すると、放電部１１は、電流源ＩＤ、容量（キャパシタ）ＣＤ、トランジスタＭＤ１、トランジスタＭＤ２及びトランジスタＭＤＳを含む。
【0040】
電流源ＩＤの一端は、電圧供給ラインに接続されている。容量ＣＤは、一端がノードＮＶＤに接続され、他端が接地されている。
【0041】
トランジスタＭＤ１は、Ｎチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤ１のゲート（制御端）及びドレイン（第２端）は電流源ＩＤの他端に接続されている。トランジスタＭＤ１のソース（第１端）及びバックゲートは接地されている。トランジスタＭＤ１は、電流源ＩＤが流す電流を直流電圧に変換する。
【0042】
トランジスタＭＤ２は、ノードＮＶＦを介して容量ＣＦを放電するトランスコンダクタンス素子である。トランジスタＭＤ２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤ２のソース（第１出力端）及びバックゲートは接地されている。トランジスタＭＤ２のドレイン（第２出力端）は、ノードＮＶＦに接続されている。トランジスタＭＤ２のゲート（制御入力端）は、ノードＮＶＤに接続されている。
【0043】
トランジスタＭＤＳは、トランジスタＭＤ２の入力電圧を制御する制御スイッチである。トランジスタＭＤＳは、例えばＮチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＤＳのソース（第１端）は、ノードＮＶＤに接続されている。トランジスタＭＤＳのドレイン（第２端）は、電流源ＩＤの他端、トランジスタＭＤ１のゲート及びドレインに接続されている。すなわち、トランジスタＭＤＳのドレインは、電流源ＩＤの電流がトランジスタＭＤＳにより変換された直流電圧のノードに接続されている。
【0044】
トランジスタＭＤＳのゲートには、パワーオンリセット部ＰＯＲからパワーオンリセット信号ＰＲが供給される。リーダライタからタグ回路への電源供給が有る場合には、パワーオンリセット部ＰＯＲは、電源電圧ＶＤＤレベルの信号をパワーオンリセット信号ＰＲとしてトランジスタＭＤＳのゲートに印加する。リーダライタからタグ回路への電源供給が無い場合には、パワーオンリセット部ＰＯＲは、グランドレベルの信号をパワーオンリセット信号ＰＲとしてトランジスタＭＤＳのゲートに印加する。従って、電源供給が有る場合にはトランジスタＭＤＳはオンとなり、電源供給が無い場合にはトランジスタＭＤＳはオフとなる。
【0045】
放電部１１は、トランジスタＭＤ２のドレイン電流によって容量ＣＦを放電する。その際、電源供給の有無に応じてパワーオンリセット信号ＰＯＲの信号レベルが異なり、トランジスタＭＤＳのオンオフも変わるため、トランジスタＭＤ２のドレイン電流も電源供給の有無に応じて異なるものとなる。また、トランジスタＭＤ２のドレイン電流は、トランジスタＭＤＳの寄生ダイオード及びトランジスタＭＤ２の寄生ダイオードにおける逆方向リーク電流の影響を受ける。
【0046】
図５は、トランジスタＭＤＳの寄生ダイオードＰＤ１及びトランジスタＭＤ２の寄生ダイオードＰＤ２を模式的に示す図である。
【0047】
寄生ダイオードＰＤ１は、容量ＣＤに対して並列となるようにノードＮＶＤとグランドとの間に生じている。トランジスタＭＤＳがオフの場合、寄生ダイオードＰＤ１において発生する逆方向のリーク電流により、容量ＣＤが徐々に放電され、ノードＮＶＤの電位が徐々に低下する。
【0048】
図６は、電源供給が有る場合と無い場合とにおける、トランジスタＭＤ２のゲート電圧及びドレイン電流の時間変化を示す図である。
【0049】
電源供給が有る場合、トランジスタＭＤ２のゲート電圧は一定（電流源ＩＤの電流値によって定まるトランジスタＭＤ１のゲート電圧と等しい値）となる。これにより、トランジスタＭＤ２のドレイン電流も一定となる。
【0050】
一方、電源供給が無い場合、トランジスタＭＤ２のゲート電圧は、トランジスタＭＤＳの寄生ダイオードＰＤ１の逆方向リーク電流による容量ＣＤの放電で、徐々に低下する。これにより、トランジスタＭＤ２のドレイン電流も徐々に低下する。
【0051】
再び図５を参照すると、寄生ダイオードＰＤ２は、トランジスタＭＤ２に対して並列となるようにノードＮＶＦとグランドとの間に生じている。この寄生ダイオードＰＤ２において発生する逆方向のリーク電流は、トランジスタＭＤ２のドレイン電流とともに容量ＣＦの放電電流となる。従って、電源供給が無くなってトランジスタＭＤ２のゲート電圧及びドレイン電流がほぼゼロとなった場合でも、寄生ダイオードＰＤ２における逆方向のリーク電流のため、容量ＣＦの放電電流はゼロにはならない。
【0052】
また、容量ＣＦの放電電流は、トランジスタＭＤ２のドレイン電流及びトランジスタＭＤ２の寄生ダイオードの他、フラグ設定部１０のリーク抑制スイッチＭＳＬの寄生ダイオードによる影響を受ける。
【0053】
図７は、トランジスタＭＳＬの寄生ダイオードＰＤ３を模式的に示す図である。寄生ダイオードＰＤ３は、容量ＣＦに対して並列となるようにノードＮＶＦとグランドとの間に生じている。
【0054】
寄生ダイオードＰＤ３において発生する逆方向のリーク電流は、放電部１１による放電電流とともに、容量ＣＦの放電電流となる。従って、仮に放電部１１による放電電流が無くなった場合でも、寄生ダイオードＰＤ３における逆方向のリーク電流のため、容量ＣＦの放電電流はゼロにはならない。
【0055】
再び図２を参照すると、フラグ判定部１２は、シュミットインバータＳＩ及びインバータＪＩを含む。シュミットインバータＳＩは、ノードＮＶＦの電圧レベルに応じて、Ｌレベル又はＨレベルの判定信号ＤＳをインバータＪＩに供給する。インバータＪＩは、判定信号ＤＳを反転した信号を出力信号ＯＵＴとして出力する。
【0056】
シュミットインバータＳＩは、入出力がヒステリシス特性を有するシュミットトリガインバータである。シュミットインバータＳＩは、出力電圧がＬ（ロー）レベルからＨ（ハイ）レベルに変化する際の入力閾値電圧Ｖｔｈ＿ＬＨと、出力電圧がＨレベルからＬレベルに変化する際の入力閾値電圧Ｖｔｈ＿ＨＬと、を有する（Ｖｔｈ＿ＨＬ＞Ｖｔｈ＿ＬＨ）。このため、ノードＮＶＦが電源電圧ＶＤＤ及びグランドの中間電圧である場合にも、貫通電流を回避し、出力を２値化することができる。
【0057】
出力信号ＯＵＴがＨレベルからＬレベルに変化、すなわち判定信号ＤＳがＬレベルからＨレベルに変化するノードＮＶＦの電圧が、フラグ判定の判定閾値電圧Ｖｔｈ＿ｊｄｇとなる。従って、電源供給が有り、ノードＮＶＦの電圧が判定閾値電圧Ｖｔｈ＿ｊｄｇ以上の場合、判定信号ＤＳはＬレベル、出力信号ＯＵＴはＨレベルとなる。また、電源供給が有り、ノードＮＶＦの電圧が閾値電圧Ｖｔｈ＿ＦＬ未満の場合、判定信号ＤＳはＨレベル、出力信号ＯＵＴはＬレベルとなる。一方、電源供給が無い場合、ノードＮＶＦの電圧と閾値電圧Ｖｔｈ＿ＦＬとの大小にかかわらず、出力信号ＯＵＴはＬレベルとなる。
【0058】
次に、本実施例のフラグ保持回路１００の動作について、図８のタイムチャートを参照して説明する。なお、電源供給が有る期間の長さは、電源供給が無い期間と比べて非常に短い（例えば、電源供給有の期間が１０μｓｅｃオーダー、電源供給無の期間が１ｓｅｃオーダー）が、ここでは近い長さとして模式的に示している。
【0059】
まず、フラグ保持回路１００は、電源供給が有る状態において、フラグ“０”の書き込みを行う。フラグ設定部１０には、“０”を表すＬレベルの入力信号ｉｎが供給される。トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＨレベルの信号が供給され、トランジスタＭＳＰはオフ、トランジスタＭＳＮはオンとなる。これにより、ノードＮＦＳはグランド付近の電位となる。
【0060】
リーク抑制スイッチドライバＳＤには、クロック信号ｃｌｋ及びＨレベルの書き込み制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、信号レベルが最大で電源電圧ＶＤＤの２倍となるリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給し、リーク抑制スイッチＭＳＬをオンさせる。
【0061】
リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが放電され、ノードＮＶＦの電位はグランド付近となる。ノードＮＶＦの電位がグランド付近のため、放電部１１による放電電流はゼロとなる。また、ノードＮＶＦの電位がグランド付近のため、フラグ判定部１２はＬレベル（グランドレベル）の出力信号ＯＵＴを出力する。
【0062】
次に、フラグ保持回路１００は、電源供給が有る状態において、フラグ“１”の書き込みを行う。フラグ設定部１０には、“１”を表すＨレベルの入力信号ｉｎが供給される。トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＬレベルの信号が供給され、トランジスタＭＳＰはオン、トランジスタＭＳＮはオフとなる。これにより、ノードＮＦＳは電源電圧ＶＤＤ付近の電位となる。
【0063】
リーク抑制スイッチドライバＳＤには、クロック信号ｃｌｋ及びＨレベルの書き込み制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、これに応じて信号レベルが最大で電源電圧ＶＤＤの２倍となるリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給し、リーク抑制スイッチＭＳＬをオンに制御する。
【0064】
リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが充電され、ノードＮＶＦの電位は電源電圧ＶＤＤ付近となる。放電部１１は、一定の放電電流をグランドに流すが、フラグ設定部１０による容量ＣＦの充電の方が大きいため、ノードＮＶＦは電源電圧ＶＤＤ付近を維持する。フラグ判定部１２は、ノードＮＶＦが電源電圧ＶＤＤ付近であるため、Ｈレベルの出力信号ＯＵＴを出力する。
【0065】
次に、フラグ保持回路１００は、電源供給が無い状態において、フラグ“１”の保持動作を行う。
【0066】
リーダライタからの電波の供給が途絶え、リーダライタからタグ回路への電源供給がなくなると、Ｌレベルの書き込み制御信号ｗ＿ｅｎがリーク抑制スイッチドライバＳＤに供給される。リーク抑制スイッチドライバＳＤは、これに応じてＬレベルのリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給する。これにより、リーク抑制制御スイッチＭＳＬはオフとなる。
【0067】
フラグ“１”が設定された後、容量ＣＦには電源電圧ＶＤＤ付近の電圧が充電されているため、ノードＮＶＦの電位は電源電圧ＶＤＤ付近となっている。このとき、図６で示したように、トランジスタＭＤ２のドレイン電流は徐々に減少し、寄生ダイオード（ＰＤ２及びＰＤ３）で発生する逆方向のリーク電流とともに、容量ＣＦを徐々に放電する。これにより、ノードＮＶＦの電位は徐々に低下する。
【0068】
ノードＮＶＦがフラグ判定の判定閾値電圧Ｖｔｈ＿ｊｄｇを下回る時点まで、フラグ“１”は保持される。電源供給が無くなった時点からノードＮＶＦがフラグ判定の判定閾値電圧Ｖｔｈ＿ｊｄｇを下回る時点までがフラグ保持期間となる。
【0069】
以上のように、本実施例のフラグ保持回路１００の各部は、電源電圧ＶＤＤに基づいて動作しており、電源系が単一である。特に、フラグ設定部１０では、電源電圧ＶＤＤに基づいて動作しつつ、リーク抑制スイッチドライバＳＤが電源電圧ＶＤＤの２倍の信号レベルを最大値として有するリーク制御信号ＮＣＳを生成し、リーク抑制スイッチＭＳＬのゲートに供給している。リーク抑制スイッチＭＳＬをオンにするためには、ゲート電圧の最大値をソース－ドレイン電圧の最大値よりも大きくする必要があるが、本実施例のフラグ保持回路１００によれば、電源電圧ＶＤＤをリーク抑制スイッチＭＳＬのドレインに供給しつつ、２×ＶＤＤの信号レベルを有するリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給することができる。
【0070】
図９は、本実施例のフラグ保持回路１００とは異なる比較例のフラグ保持回路の構成を示す回路図である。比較例のフラグ保持回路は、フラグ設定部２０、放電部２１及びフラグ判定部２２を有する。
【0071】
フラグ設定部２０は、フラグ“１”の設定時にＨレベルとなる入力信号ｃｔｒｌの供給を受ける。リーク抑制スイッチＭＳＷのゲートには、電源電圧ＶＤＤを動作電圧とするインバータＩＮＶ１及びＩＮＶ２を介して、入力信号ｃｔｒｌの信号レベルを電源電圧ＶＤＤレベルにした信号が印加される。その際、リーク抑制スイッチＭＳＷのドレインには、電源電圧ＶＤＤよりも小さい基準電圧ＶＲＥＦを動作電圧とするインバータＩＮＶ３を介して、入力信号ｃｔｒｌの信号レベルを基準電圧ＶＲＥＦレベルにした信号が供給される。リーク抑制スイッチＭＳＷがオンとなることにより、容量ＣＦは基準電圧ＶＲＥＦのレベルまで充電される。
【0072】
比較例のフラグ保持回路では、電源電圧ＶＤＤよりも小さい基準電圧ＶＲＥＦを生成する専用のレギュレータが別途必要になる。ＲＦＩＤタグの回路全体はリーダライタからの受信電波から拾い上げられた電力で動作する必要があり、レギュレータに割り当てられる動作電力は限られる。レギュレータの動作電流を極力絞って電源電圧ＶＤＤから基準電圧ＶＲＥＦを分圧しようとすると、高抵抗を多用する必要があり、チップ面積が増大する。
【0073】
これに対し、本実施例のフラグ保持回路１００では、リーク抑制スイッチドライバＳＤが電源電圧ＶＤＤの２倍の信号レベルを最大値として有するリーク制御信号ＮＣＳを生成することにより、リーク抑制スイッチＭＳＬのゲートにドレインよりも大なる電圧を供給するため、基準電圧ＶＲＥＦを生成するための専用のレギュレータが不要である。
【0074】
ＲＦＩＤのタグ回路は、リーダライタからの電波の供給がいつ途切れるかをあらかじめ知ることができない。また、ＲＦＩＤのタグ回路は、リーダライタからの電波を整流した限られた電力だけで動作する必要があるため、低電流動作であることが望ましい。本実施例のフラグ保持回路１００では、いつ電波が途切れても一定以上の期間に亘ってフラグを保持することができる。また、専用のレギュレータを別途設ける必要がないため、低動作電流で動作し、且つチップコストの増加を回避することができる。
【0075】
従って、本実施例のフラグ保持回路１００によれば、回路規模の増大を抑えつつ、電源供給が無くなった後も所定期間（具体的には、２秒を超える期間）に亘ってフラグを保持することが可能となる。
【実施例2】
【0076】
次に、実施例２のフラグ保持回路２００について説明する。本実施例のフラグ保持回路２００は、実施例１のフラグ保持回路１００と同様、ＲＦＩＤのタグ回路に搭載され、ＥＰＣのEPCTMglobal規格に従って、セッションＳ２、Ｓ３及びＳＬにおけるフラグの設定及び保持を行う回路である。
【0077】
図１０は、本実施例のフラグ保持回路２００の構成を示す回路図である。フラグ保持回路２００は、リフレッシュ判定部１３、３入力のＮＡＮＤゲートＲＮＤ及び２入力のＡＮＤゲートＲＡＤを有する点で実施例１のフラグ保持回路１００と異なる。
【0078】
リフレッシュ判定部１３は、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆを上回っているか否かを判定し、判定結果を出力する。リフレッシュ判定部１３は、入力端がノードＮＶＦに接続され、出力端がＮＡＮＤゲートＲＮＤの入力端の１つに接続されている。
【0079】
図１１Ａは、リフレッシュ判定部１１の構成を示す回路図である。リフレッシュ判定部１１は、トランジスタＭＲＰ、電流源ＩＲ及びシュミットインバータＳＩＲを含む。
【0080】
トランジスタＭＲＰは、例えばＰチャネル型ＭＯＳトランジスタから構成されている。トランジスタＭＲＰのソースは電圧供給ライン（電源電圧ＶＤＤ）に接続され、ドレインはノードＮＲＩに接続されている。トランジスタＭＲＰのゲートはノードＮＶＦに接続されている。
【0081】
電流源ＩＲの一端はノードＮＲＩ及びトランジスタＭＲＰのドレインに接続されている。電流源ＩＲの他端は接地されている。電流源ＩＲは、トランジスタＭＲＰがオンのときに、トランジスタＭＲＰのソース－ドレイン間に流れる電流の電流値を制限し、大電流が流れるのを防止する機能を有する。
【0082】
シュミットインバータＳＩＲは、入出力がヒステリシス特性を有するシュミットトリガインバータである。シュミットインバータＳＩＲは、入力電圧がＬレベルからＨレベルに変化する際の閾値電圧及び入力電圧がＨレベルからＬレベルに変化する際の閾値電圧を有する。このため、ノードＮＲＩが電圧ＶＤＤ及びグランドの中間電圧である場合にも、貫通電流を回避し、出力を２値化することができる。
【0083】
再び図１０を参照すると、リフレッシュ判定部１３は、ノードＮＶＦの電位（すなわち、容量ＣＦの充電電圧）が閾値電圧Ｖｔｈ＿ｒｅｆよりも高い場合にはＨレベルの出力信号ＮＲＦを出力する。一方、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆよりも低い場合には、リフレッシュ判定部１３は、Ｌレベルの出力信号ＮＲＦを出力する。
【0084】
ＮＡＮＤゲートＲＮＤの第１の入力端には、入力信号ｉｎが供給される。ＮＡＮＤゲートＲＮＤの第２の入力端には、リフレッシュ制御信号ｒｆ＿ｅｎが供給される。リフレッシュ制御信号ｒｆ＿ｅｎは、リーク抑制スイッチドライバＳＤの動作を制御するための２値の信号であり、ロジック回路（図示せず）から供給される。ＮＡＮＤゲートＲＮＤの第３の入力端には、リフレッシュ判定部１３の出力信号ＮＲＦが供給される。ＮＡＮＤゲートＲＮＤは、３入力に供給された信号がいずれもＨレベルの場合にはＬレベルの信号を出力し、いずれかがＬレベルの場合にはＨレベルの信号を出力する。
【0085】
ＡＮＤゲートＲＡＤの第１の入力端には、書き込み制御信号ｗ＿ｅｎが供給される。ＡＮＤゲートＲＡＤの第２の入力端は、ＮＡＮＤゲートＲＮＤの出力端に接続され、ＮＡＮＤゲートＲＮＤの出力信号の供給を受ける。ＡＮＤゲートＲＡＤは、書き込み制御信号ｗ＿ｅｎ及びＮＡＮＤゲートＲＮＤの出力信号がいずれもＨレベルである場合に、Ｈレベルの信号をリーク抑制スイッチドライバＳＤの入力端に出力する。ＡＮＤゲートＲＡＤは、書き込み制御信号ｗ＿ｅｎ及びＮＡＮＤゲートＲＮＤの出力信号のいずれか一方がＬレベルである場合に、Ｌレベルの信号をリーク抑制スイッチドライバＳＤの入力端に出力する。
【0086】
ＮＡＮＤゲートＲＮＤ及びＡＮＤゲートＲＡＤは、リフレッシュ判定部１３の判定結果に応じてリーク抑制スイッチドライバＳＤの動作を制御する動作制御部としての機能を有する。すなわち、書き込み制御信号ｗ＿ｅｎ及びリフレッシュ制御信号ｒｆ＿ｅｎがいずれもＨレベルである場合、ＮＡＮＤゲートＲＮＤがリフレッシュ判定部１３からＬレベルの出力信号ＮＲＦの供給を受けると、ＡＮＤゲートＲＡＤはＨレベルの信号をリーク抑制スイッチドライバＳＤの入力端に供給する。一方、ＮＡＮＤゲートＲＮＤがリフレッシュ判定部１３からＨレベルの出力信号ＮＲＦの供給を受けると、入力信号ｉｎがＨレベルのとき、ＡＮＤゲートＲＡＤはＬレベルの信号をリーク抑制スイッチドライバＳＤの入力端に供給する。
【0087】
次に、本実施例のフラグ保持回路２００の動作について説明する。
【0088】
まず、フラグ保持回路２００は、電源供給が有る状態において、フラグ“０”の書き込みを行う。フラグ設定部１０には、“０”を表すＬレベルの入力信号ｉｎが供給される。トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＨレベルの信号が供給され、トランジスタＭＳＰはオフ、トランジスタＭＳＮはオンとなる。これにより、ノードＮＦＳはグランド付近の電位となる。
【0089】
ＮＡＮＤゲートＲＮＤの第１の入力端には、Ｌレベルの入力信号ｉｎが供給される。これにより、ＮＡＮＤゲートＲＮＤの出力信号はＨレベルとなる。
【0090】
ＡＮＤゲートＲＡＤは、書き込み制御信号ｗ＿ｅｎと同じ論理の出力信号をリーク抑制スイッチドライバＳＤに供給する。フラグ“０”の書き込み時には書き込み制御信号ｗ＿ｅｎの信号レベルはＨレベルであるため、リーク抑制スイッチドライバＳＤには、Ｈレベルの書き込み制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、信号レベルが最大で電源電圧ＶＤＤの２倍となるリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給し、リーク抑制スイッチＭＳＬをオンさせる。
【0091】
リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが放電され、ノードＮＶＦの電位はグランド付近となる。ノードＮＶＦの電位がグランド付近のため、放電部１１による放電電流はゼロとなる。また、ノードＮＶＦの電位がグランド付近のため、フラグ判定部１２はＬレベル（グランドレベル）の出力信号ＯＵＴを出力する。
【0092】
次に、フラグ保持回路２００は、電源供給が有る状態において、フラグ“１”の書き込みを行う。フラグ設定部１０には、“１”を表すＨレベルの入力信号ｉｎが供給される。また、書き込み開始時には、ロジック回路（図示せず）からフラグ設定部１０に、Ｌレベルのリフレッシュ制御信号ｒｆ＿ｅｎが供給される。
【0093】
トランジスタＭＳＰ及びＭＳＮのゲートには入力信号ｉｎの論理レベルを反転したＬレベルの信号が供給され、トランジスタＭＳＰはオン、トランジスタＭＳＮはオフとなる。これにより、ノードＮＦＳは電源電圧ＶＤＤ付近の電位となる。
【0094】
ＮＡＮＤゲートＲＮＤの第２の入力端には、Ｌレベルのリフレッシュ制御信号ｒｆ＿ｅｎが供給される。これにより、ＮＡＮＤゲートＲＮＤの出力信号はＨレベルとなる。
【0095】
ＡＮＤゲートＲＡＤは、書き込み制御信号ｗ＿ｅｎと同じ論理の出力信号をリーク抑制スイッチドライバＳＤに供給する。フラグの書き込み時には書き込み制御信号ｗ＿ｅｎの信号レベルはＨレベルであるため、リーク抑制スイッチドライバＳＤには、Ｈレベルの書き込み制御信号ｗ＿ｅｎが供給される。リーク抑制スイッチドライバＳＤは、これに応じて信号レベルが最大で電源電圧ＶＤＤの２倍となるリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給し、リーク抑制スイッチＭＳＬをオンに制御する。
【0096】
リーク抑制スイッチＭＳＬがオンになると、容量ＣＦが充電され、ノードＮＶＦの電位は電源電圧ＶＤＤ付近となる。放電部１１は、一定の放電電流をグランドに流すが、フラグ設定部１０による容量ＣＦの充電の方が大きいため、ノードＮＶＦは電源電圧ＶＤＤ付近を維持する。フラグ判定部１２は、ノードＮＶＦが電源電圧ＶＤＤ付近であるため、Ｈレベルの出力信号ＯＵＴを出力する。
【0097】
書き込み開始から、ノードＮＶＦ（すなわち、容量ＣＦの充電電圧）が電源電圧ＶＤＤ付近まで充電されるだけの時間が経過すると、ロジック回路（図示せず）はリフレッシュ制御信号ｒｆ＿ｅｎの信号レベルをＨレベルに切り替える。
【0098】
ＮＡＮＤゲートＲＮＤの第１の入力端にはＨレベルの入力信号ｉｎが供給され、第２の入力端にはＨレベルのリフレッシュ制御信号ｒｆ＿ｅｎが供給された状態になる。ＮＡＮＤゲートＲＮＤは、リフレッシュ判定部１３の出力信号ＮＲＦの論理を反転させた信号を出力する。
【0099】
リフレッシュ判定部１３は、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆよりも高い場合はＨレベルの出力信号ＮＲＦを出力し、閾値電圧Ｖｔｈ＿ｒｅｆよりも低い場合はＬレベルの出力信号ＮＲＦを出力する。従って、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆよりも高い場合は、ＮＡＮＤゲートＲＮＤの出力信号はＬレベルとなり、ＡＮＤゲートＲＡＤの出力信号はＬレベルとなる。一方、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆよりも低い場合は、ＮＡＮＤゲートＲＮＤの出力信号はＨレベルとなり、ＡＮＤゲートＲＡＤの出力信号はＨレベルとなる。
【0100】
このように、ノードＮＶＦの電位（すなわち、容量ＣＦの充電電圧）が閾値電圧Ｖｔｈ＿ｒｅｆよりも高くなると、ＡＮＤゲートＲＡＤの出力信号はＬレベルとなり、リーク抑制スイッチドライバＳＤにＬレベルの信号が入力される。従って、リーク抑制スイッチドライバＳＤは、Ｌレベルのリーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給する。これにより、リーク抑制スイッチＭＳＬがオフとなるため、容量ＣＦの充電動作が停止する。
【0101】
その後、充電動作の停止により放電動作が優位となり、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆよりも低くなると、ＡＮＤゲートＲＡＤの出力信号はＨレベルとなり、リーク抑制スイッチドライバＳＤにＨレベルの信号が入力される。従って、リーク抑制スイッチドライバＳＤは、Ｈレベルのリーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給する。これにより、リーク抑制スイッチＭＳＬがオンとなるため、再び容量ＣＦの充電が行われる。
【0102】
以上のように、本実施例のフラグ保持回路２００は、充電動作を開始して所定時間の経過後、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆを超えている場合には、充電動作を停止する。そして、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆまで低下したときに、再度充電を行う。
【0103】
このため、電源供給が有る限り、ノードＮＶＦの電位は閾値電圧Ｖｔｈ＿ｒｅｆ以上を確保している。すなわち、ノードＮＶＦの電位は、電源供給がなくなる直前まで、閾値電圧Ｖｔｈ＿ｒｅｆ以上の電圧レベルを維持した状態となる。従って、容量ＣＦの充電電圧がＶｔｈ＿ｒｅｆからフラグ判定閾値Ｖｔｈ＿ｊｄｇに放電されるまでの期間が２秒を超えていれば、２秒を超えたフラグ保持期間を確保することができる。
【0104】
図１１Ｂは、リフレッシュ判定の閾値電圧Ｖｔｈ＿ｒｅｆとフラグ判定閾値Ｖｔｈ＿ｊｄｇとの関係を示す図である。電源供給が無くなった時点における容量ＣＦの充電電圧がＶｔｈ＿ｒｅｆだとすると、その時点から容量ＣＦの充電電圧がフラグ判定閾値Ｖｔｈ＿ｊｄｇのレベルに放電されるまでの期間（図に示すｔ＿ｒｅｆからｔ＿ｈｄまで）が２秒を超えていれば、ＥＰＣのEPCTMglobal規格に従ったセッションＳ２、Ｓ３及びＳＬにおけるフラグ保持期間を確保することができる。
【0105】
本実施例のフラグ保持回路２００では、実施例１のフラグ保持回路１００と同様、リーク抑制スイッチドライバＳＤがＶＤＤの２倍の信号レベルを有するリーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給するため、専用のレギュレータを別途設ける必要がない。従って、本実施例のフラグ保持回路２００によれば、回路規模の増大を抑えつつフラグの設定及び保持を行うことが可能となる。
【0106】
また、本実施例のフラグ保持回路２００では、容量ＣＦの充電を開始後、所定期間の経過後に充電動作を停止し、ノードＮＶＦの電位が閾値電圧Ｖｔｈ＿ｒｅｆを下回る度にリーク抑制スイッチドライバＳＤを動作させて容量ＣＦの再充電を行う。このため、動作電流を大幅に削減することができる。
【0107】
例えば、本実施例のフラグ保持回路２００とは異なり、フラグ１の書き込み時において、リーク抑制スイッチドライバＳＤにクロック信号ｃｌｋを印加し続けると、リーク抑制スイッチドライバＳＤ内のＮＡＮＤゲートやインバータで貫通電流が発生し続ける。
【0108】
これに対し、本実施例のフラグ保持回路２００では、リーク抑制スイッチドライバＳＤの動作による貫通電流は、容量ＣＦの充電電圧が電源電圧ＶＤＤ付近から放電されて閾値電圧Ｖｔｈ＿ｒｅｆまで下がる時間間隔（図１１Ｂの０～ｔ＿ｒｅｆまで）で発生することになる。貫通電流による動作電流の実効値は、次の式（１）で表される。
【0109】
【数1】
【0110】
従って、本実施例のフラグ保持回路２００によれば、動作電流を抑えつつ、一定以上の期間（例えば、２秒を超える期間）に亘ってフラグを保持することが可能となる。
【0111】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、リーク抑制スイッチドライバＳＤが、最大値が電源電圧ＶＤＤの２倍となるように信号レベルが変化するリーク制御信号ＮＣＳを生成してリーク抑制スイッチＭＳＬのゲートに供給する構成について説明した。しかし、リーク制御信号ＮＣＳの信号レベルは電源電圧ＶＤＤの２倍に限られない。すなわち、リーク抑制スイッチドライバＳＤは、リーク抑制スイッチＭＳＬのゲート電圧がソース－ドレイン電圧よりも大きくなるように、電源電圧ＶＤＤよりも大なる信号レベルを有するリーク制御信号ＮＣＳをリーク抑制スイッチＭＳＬのゲートに供給するものであればよい。
【0112】
また、上記実施例では、Ｎチャネル型ＭＯＳトランジスタからなるリーク抑制スイッチＭＳＬのソースがノードＮＶＦに接続され、ドレインがＮＦＳに接続されている場合について説明した。しかし、リーク抑制スイッチＭＳＬのソース及びドレインは、いずれか一方がノードＮＦＳに接続され、他方がノードＮＶＦに接続されていればよい。
【0113】
また、上記実施例では、トランジスタＭＤＳのドレインが電流源ＩＤの他端に接続され、ソースがノードＮＶＤに接続されている場合について説明した。しかし、トランジスタＭＤＳのソース及びドレインは、いずれか一方が電流源ＩＤに接続され、他方がノードＮＶＤに接続されていればよい。
【符号の説明】
【0114】
１００，２００ フラグ保持回路
１０，２０ フラグ設定部
１１，２１ 放電部
１２，２２ フラグ判定部
１３ リフレッシュ判定部
ＦＳＩ，ＪＩ インバータ
ＳＤ リーク抑制スイッチドライバ
ＭＳＬ リーク抑制スイッチ
ＳＩ，ＳＩＲ シュミットインバータ
ＮＤ１，ＲＮＤ ＮＡＮＤゲート
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ＳＤＩ１，ＳＤＩ２，ＳＤＩ３ インバータ
１０，２０ フラグ設定部
１１，２１ 放電部
１２，２２ フラグ判定部
１３ リフレッシュ判定部
ＦＳＩ，ＪＩ インバータ
ＳＤ リーク抑制スイッチドライバ
ＭＳＬ リーク抑制スイッチ
ＳＩ，ＳＩＲ シュミットインバータ
ＮＤ１，ＲＮＤ ＮＡＮＤゲート
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ＳＤＩ１，ＳＤＩ２，ＳＤＩ３ インバータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】