特許 7096070 多数決処理装置、半導体記憶装置及び情報データの多数決方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-06-27

(45)【発行日】2022-07-05

(54)【発明の名称】多数決処理装置、半導体記憶装置及び情報データの多数決方法

(51)【国際特許分類】

   G06F 11/18 20060101AFI20220628BHJP

   G11C 29/00 20060101ALI20220628BHJP

【ＦＩ】

G06F11/18 630

G11C29/00 410

【請求項の数】 6

(21)【出願番号】P 2018101998

(22)【出願日】2018-05-29

(65)【公開番号】P2019207512

(43)【公開日】2019-12-05

【審査請求日】2021-03-31

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】村田 伸一

【審査官】漆原 孝治

(56)【参考文献】

【文献】特開平０９－１３４３１３（ＪＰ，Ａ）

【文献】特開平０６－０５２６９７（ＪＰ，Ａ）

【文献】再公表特許第２００６／１０６５８３（ＪＰ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／１８

Ｇ１１Ｃ ２９／００

(57)【特許請求の範囲】

【請求項1】

ｒ（ｒは２以上の整数）ビットからなる情報データ片の各ビットについて多数決処理を施す多数決処理装置であって、
前記ｒビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリと、
前記情報データ片の各ビット毎に、その１ビットを１つの前記アドレスに対応した前記記憶素子群内のｋ（ｋは３以上の奇数）個の前記記憶素子に夫々書き込み、前記１つのアドレスに対応した前記ｋ個の前記記憶素子に書き込まれた前記ｋ個のビットを読み出すメモリアクセス部と、
前記メモリアクセス部によって前記メモリから読み出された前記ｋ個のビットの多数決を取る多数決部と、を有することを特徴とする多数決処理装置。

【請求項2】

前記メモリアクセス部は、前記メモリの読み出し動作時において前記アドレスを時間経過につれて変更するアドレス制御部を含み、
前記多数決部は、
前記ｋ個のビットの多数決を取って１ビットの多数決結果を得る多数決演算回路と、
前記アドレス毎に前記多数決演算回路にて得られた前記１ビットの多数決結果を個別に保持しつつ、夫々が保持した内容を前記情報データ片の多数決結果として出力する複数のラッチと、を含むことを特徴とする請求項１に記載の多数決処理装置。

【請求項3】

通常モード及び多数決モードを示す動作モード信号を受け、
前記メモリアクセス部は、
前記動作モード信号が前記多数決モードを示す場合には、前記情報データ片の各ビット毎に、その１ビットを１つの前記アドレスに対応した前記記憶素子群内のｋ個の前記記憶素子に夫々書き込み、前記１つのアドレスに対応した前記ｋ個の前記記憶素子に書き込まれている前記ｋ個のビットを同時に読み出し、
前記動作モード信号が前記通常モードを示す場合には、前記情報データ片の前記ｒビットの各ビットを１つのアドレスに対応した前記記憶素子群に書き込み、前記１つのアドレスに対応した前記記憶素子群に書き込まれている前記ｒビットの各ビットを読み出すことを特徴とする請求項１又は２に記載の多数決処理装置。

【請求項4】

前記メモリは、前記記憶素子に接続されている複数のビット線を含み、
前記メモリアクセス部は、
前記情報データ片の各ビットに対応したｒ個の書込電圧を生成してｒ本のデータビット線に夫々印加するデータ変換部と、
前記アドレスに応じて前記複数のビット線からｒ本のビット線を選択して前記ｒ本のデータビット線と接続する第１のセレクタと、
前記動作モード信号が前記通常モードを示す場合には前記第１のセレクタと前記ビット線の各々とを電気的に接続する一方、前記動作モード信号が前記多数決モードを示す場合には前記ｒ個の書込電圧の各々を複数の前記ビット線に印加する第２のセレクタと、を含むことを特徴とする請求項３に記載の多数決処理装置。

【請求項5】

ｒ（ｒは２以上の整数）ビットからなる情報データ片の各ビットに夫々対応した記憶を担うｒ個のメモリセルからなる記憶素子群をアドレスの単位として複数群含むメモリセルアレイを有する半導体記憶装置であって、
前記情報データ片の各ビット毎に、その１ビットを１つの前記アドレスに対応した前記記憶素子群内のｋ個（ｋは３以上の奇数）の前記メモリセルに夫々書き込み、前記１つのアドレスに対応したｋ個の前記メモリセルに書き込まれた前記ｋ個のビットを読み出すメモリアクセス部と、
前記メモリアクセス部によって前記メモリセルアレイから読み出された前記ｋ個のビットの多数決を取る多数決部と、を有することを特徴とする半導体記憶装置。

【請求項6】

ｒ（ｒは２以上の整数）ビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリのｋ（ｋは３以上の奇数）箇所に、ｒビットの情報データ片を夫々書き込み、前記ｋ箇所から読み出したｋ個の情報データ片の同一ビット桁同士で多数決を取る情報データの多数決方法であって、
前記情報データ片の各ビット毎にその１ビットを１つのアドレスに対応した前記記憶素子群内のｋ個の記憶素子に夫々書き込み、
前記１つのアドレスに対応したｋ個の前記記憶素子に書き込まれた前記ｋ個のビットを同時に読み出し、読み出された前記ｋ個のビットの多数決を取ることを特徴とする情報データの多数決方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、多数決によって最も確からしい情報データを取得する多数決装置、多数決回路を含む半導体記憶装置、及び情報データの多数決方法に関する。

【背景技術】

【0002】

書き込まれた情報データの信頼性を多数決によって高めるようにした半導体メモリが知られている（例えば、特許文献１参照）。

【0003】

特許文献１に記載の半導体メモリは、書込対象となる情報データ片を受けると、当該情報データ片と同一の情報データ片を、夫々が独立した８ビットの入出力ポートを有する３つのメモリセルアレイに夫々書き込む。そして、データ読出時には、３つのメモリセルアレイから同時に読み出した、夫々８ビットを有する３つの情報データ片の多数決を取ることによって得られた情報データ片を最終的な出力データとして出力する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平３－５７０４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の半導体メモリでは、上記した多数決処理を行う為に、夫々が独立した入出力ポートを有する３つのメモリセルアレイが必要となるので、装置全体の回路規模が大きくなるという問題があった。

【0006】

尚、１つのメモリセルアレイだけを用いて、読み出された情報データ片の多数決を取るには、例えば１つの情報データ片を３カ所の番地に書き込み、読出時には、当該３カ所の番地から順に情報データを読み出し、読み出された３つの情報データ片の多数決を取る。

【0007】

よって、１つのメモリセルアレイだけで上記したような多数決を行うには、多数決回路の前段に、１つのメモリセルアレイから順に読み出された情報データ片が３つ揃うまで、その３つの情報データ片を保持する３つのデータラッチが必要となる。ところで、これら３つのデータラッチ各々の回路規模は、情報データ片のビット数に比例して大きくなるので、装置全体の規模の増大を招くことになる。

【0008】

そこで、本発明は、装置規模の増大を抑えて、情報データ片に対して多数決処理を施すことが可能な多数決処理装置、半導体記憶装置及び情報データの多数決方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る多数決処理装置は、ｒ（ｒは２以上の整数）ビットからなる情報データ片の各ビットについて多数決処理を施す多数決処理装置であって、前記ｒビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリと、前記情報データ片の各ビット毎に、その１ビットを１つの前記アドレスに対応した前記記憶素子群内のｋ（ｋは３以上の奇数）個の前記記憶素子に夫々書き込み、前記１つのアドレスに対応した前記ｋ個の前記記憶素子に書き込まれた前記ｋ個のビットを読み出すメモリアクセス部と、前記メモリアクセス部によって前記メモリから読み出された前記ｋ個のビットの多数決を取る多数決部と、を有する。

【0010】

また、本発明に係る半導体記憶装置は、ｒ（ｒは２以上の整数）ビットの各ビットに夫々対応した記憶を担うｒ個のメモリセルからなる記憶素子群をアドレスの単位として複数群含むメモリセルアレイを有する半導体記憶装置であって、前記情報データ片の各ビット毎に、その１ビットを１つの前記アドレスに対応した前記記憶素子群内のｋ個（ｋは３以上の奇数）の前記メモリセルに夫々書き込み、前記１つのアドレスに対応したｋ個の前記メモリセルに書き込まれた前記ｋ個のビットを読み出すメモリアクセス部と、前記メモリアクセス部によって前記メモリセルアレイから読み出された前記ｋ個のビットの多数決を取る多数決部と、を有する。

【0011】

また、本発明に係る情報データの多数決方法は、ｒ（ｒは２以上の整数）ビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリのｋ（ｋは３以上の奇数）箇所に、ｒビットの情報データ片を夫々書き込み、前記ｋ箇所から読み出したｋ個の情報データ片の同一ビット桁同士で多数決を取る情報データの多数決方法であって、前記情報データ片の各ビット毎にその１ビットを１つのアドレスに対応した前記記憶素子群内のｋ個の記憶素子に夫々書き込み、前記１つのアドレスに対応したｋ個の前記記憶素子に書き込まれた前記ｋ個のビットを同時に読み出し、読み出された前記ｋ個のビットの多数決を取る。

【発明の効果】

【0012】

本発明では、ｒビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子からなる記憶素子群をアドレスの単位として複数群含むメモリのｋ箇所に、ｒビットの情報データ片を夫々書き込み、当該ｋ箇所から情報データ片を読み出して各ビット毎に多数決を取るにあたり、以下の処理を行う。

【0013】

先ず、情報データ片の各ビット毎にその１ビットを１つのアドレスに対応したｋ個の記憶素子に夫々書き込む。そして、この１つのアドレスに対応したｋ個の記憶素子に書き込まれたｋ個のビットを読み出し、読み出されたｋ個のビットの多数決を取る。

【0014】

これにより、単一のメモリに対する１回分の読出アクセスにより、多数決対象となるｋ個の読出データ片の各ビットが、同一ビット桁毎に同時に読み出されるので、これら読み出されたｋ個のビットで直接、多数決を行うことが可能となる。

【0015】

よって、本発明によれば、多数決を行う回路の前段にデータラッチを設ける必要がなくなるので、装置規模の増大を抑えて、情報データ片に対して多数決処理を施すことが可能となる。

【図面の簡単な説明】

【0016】

【図1】半導体記憶装置２００の概略構成を示すブロック図である。

【図2】カラムデコーダ１０４及びデータ入出力部１０５の内部構成の一例を表すブロック図である。

【図3】通常モード時における情報データＤＩＮ（ｄ０～ｄ２）の書込及び読出動作の一例を表すタイムチャートである。

【図4】多数決モード時における情報データＤＩＮ（ｄ０～ｄ２）の書込及び読出動作の一例を表すタイムチャートである。

【図5】カラムデコーダ１０４及びデータ入出力部１０５の内部構成の他の一例を表すブロック図である。

【図6】多数決モード時における情報データＤＩＮ（ｄ０～ｄ２）の書込及び読出動作の他の一例を表すタイムチャートである。

【発明を実施するための形態】

【実施例1】

【0017】

図１は、本発明に係る多数決処理装置としての半導体記憶装置２００の概略構成を示すブロック図である。

【0018】

半導体記憶装置２００は、メモリセルアレイ１０１、制御部１０２、ロウデコーダ１０３、カラムデコーダ１０４及びデータ入出力部１０５を有する。

【0019】

メモリセルアレイ１０１は、ビット線Ｂ０～Ｂｍ（ｍは２以上の整数）と、これらビット線Ｂ０～Ｂｍと交叉して配列されたワード線Ｗ０～Ｗｎ（ｎは２以上の整数）と、を含む。更に、各ビット線Ｂとワード線Ｗとの各交叉部に、ビット線Ｂ及びワード線Ｗに接続されているメモリセルＭＣが配置されている。

【0020】

各メモリセルＭＣは、自身に接続されているワード線Ｗを介して印加された選択電圧、及び自身に接続されているビット線Ｂを介して印加された書込電圧に応じて、当該書込電圧に対応したデータビットを書き込む。また、各メモリセルＭＣは、自身に接続されているワード線Ｗに印加されている選択電圧、及び自身に接続されているビット線Ｂに印加されている読出電圧に応じて、自身に書き込まれているデータビットに対応した電流をビット線Ｂに流す。

【0021】

制御部１０２は、半導体記憶装置２００の外部から、書込指令又は読出指令等を表すメモリアクセス信号ＭＡＣ、及びアドレスＡＤを受ける。更に、制御部１０２は、半導体記憶装置２００の外部から、多数決モード及び通常モードのうちの一方を指定する動作モード信号ＭＯＤを受ける。

【0022】

制御部１０２は、アドレスＡＤに基づき、ワード線Ｗ０～Ｗｎのうちの１つを選択させるワード線選択信号を生成し、これをロウデコーダ１０３に供給する。

【0023】

また、制御部１０２は、メモリアクセス信号ＭＡＣが読出指令を表す場合には読出指令信号ＲＣをデータ入出力部１０５に供給し、当該メモリアクセス信号ＭＡＣが書込指令を表す場合には書込指令信号ＷＣをデータ入出力部１０５に供給する。

【0024】

更に、制御部１０２は、アドレスＡＤに基づき、ビット線Ｂ０～Ｂｍのうちで、書込アクセスの対象となる複数のビット線を指定するアドレスＳＡ、及び読出アクセス対象となる複数のビット線Ｂを指定するアドレスＳＢを生成し、カラムデコーダ１０４に供給する。

【0025】

尚、制御部１０２は、動作モード信号ＭＯＤが多数決モードを表す場合には、１回の書込又は読出アクセスにおいて、その値が時間経過につれて段階的に変化するアドレスＳＡ及びＳＢを生成する。

【0026】

ロウデコーダ１０３は、制御部１０２から供給されたワード線選択信号に基づき、メモリセルアレイ１０１に含まれるワード線Ｗ０～Ｗｎのうちの１つのワード線Ｗに選択電圧を印加する。

【0027】

カラムデコーダ１０４は、ビット線Ｂ０～Ｂｍのうちで、上記アドレスＳＡ及びＳＢにて指定されている複数のビット線Ｂを、アクセス対象となるビット線群として選択する。尚、アクセス対象となるビット線群として選択された複数のビット線Ｂの数は、データ入出力部１０５に接続されているデータビット線Ｄ０～Ｄ２０の数、つまり２１本である。カラムデコーダ１０４は、ビット線Ｂ０～Ｂｍのうちでアクセス対象となった２１本のビット線Ｂを、データビット線Ｄ０～Ｄ２０に夫々接続する。

【0028】

データ入出力部１０５は、半導体記憶装置２００の外部から、動作モード信号ＭＯＤ、及び第０～第２０ビットからなる情報データＤＩＮ［２０：０］を受けると共に、制御部１０２から、読出指令信号ＲＣ又は書込指令信号ＷＣを受ける。

【0029】

データ入出力部１０５は、動作モード信号ＭＯＤが通常モードを表す場合に書込指令信号ＷＣを受けると、情報データＤＩＮの各ビット毎に、そのビットの論理レベルに対応した電圧値を有する書込電圧を生成する。すなわち、データ入出力部１０５は、情報データＤＩＮの第０～第２０のビットに夫々対応した第０～第２０の書込電圧を生成する。データ入出力部は、生成した第０～第２０の書込電圧を、データビット線Ｄ０～Ｄ２０に夫々印加する。これにより、当該第０～第２０の書込電圧は、データビット線Ｄ０～Ｄ２０を夫々介して、メモリセルアレイ１０１に含まれるビット線Ｂ０～Ｂｍのうちでアクセス対象として選択された２１本のビット線Ｂに印加される。

【0030】

動作モード信号ＭＯＤが通常モードを表す場合に読出指令信号ＲＣを受けると、データ入出力部１０５は、先ず、データビット線Ｄ０～Ｄ２０を介して、ビット線Ｂ０～Ｂｍのうちで読出アクセス対象として選択された２１本のビット線Ｂに、読出用の電圧を印加する。ここで、データ入出力部１０５は、各ビット線Ｂに流れる電流、又は各ビット線Ｂの電圧をデータビット線Ｄ０～Ｄ２０を介して個別に検出する。データ入出力部１０５は、検出した電流又は電圧に基づき、各ビット毎に読出データとしての第０～第２０のビット各々の論理レベルが「１」であるか「０」であるのかを判定する。そして、データ入出力部１０５は、夫々が、上記した判定結果によって示される論理レベルを有する第０～第２０のビットからなる読出データＤＯＴ［２０：０］を出力する。

【0031】

動作モード信号ＭＯＤが多数決モードを表す場合に書込指令信号ＷＣを受けると、データ入出力部１０５は、情報データＤＩＮの各ビット毎に、そのビットの論理レベルに対応した電圧値を有する書込電圧を生成する。すなわち、データ入出力部１０５は、情報データＤＩＮの第０～第２０のビットに夫々対応した第０～第２０の書込電圧を生成する。そして、データ入出力部１０５は、第０～第２０の書込電圧を、夫々が３つの書込電圧からなる書込電圧群に区分けし、書込電圧群毎に、その書込電圧群に含まれる書込電圧を１つずつ順に選択する。この際、データ入出力部１０５は、書込電圧群毎に選択された書込電圧を、データビット線Ｄ０～Ｄ２０のうちの３つのデータビット線Ｄに同時に印加する。

【0032】

また、動作モード信号ＭＯＤが多数決モードを表す場合に読出指令信号を受けると、データ入出力部１０５は、以下の読出処理を実行する。

【0033】

すなわち、データ入出力部１０５は、先ず、データビット線Ｄ０～Ｄ２０を介して、ビット線Ｂ０～Ｂｍのうちで読出アクセス対象として選択された２１本のビット線Ｂに、読出用の電圧を印加する。ここで、データ入出力部１０５は、各ビット線Ｂに流れる電流又は各ビット線Ｂの電圧を、データビット線Ｄ０～Ｄ２０を介して個別に検出する。データ入出力部１０５は、検出した電流又は電圧に基づき読出データとしての第０～第２０のビット各々の論理レベルが「１」であるか、「０」であるのかを各ビット毎に判定する。次に、データ入出力部１０５は、上記した３つのデータビット線Ｄに夫々読み出された読出データとしての３つのビットの多数決を取り、その多数決結果を１ビット分の読出データとして取得する。そして、データ入出力部１０５は、読出アクセス対象となる複数のビット線Ｂが変化する度に、上記した読出処理を実行する。かかる一連の処理により、データ入出力部１０５は、各ビット毎に行われた多数決にて得られた第０～第２０のビットからなる読出データＭＤＯＴ［２０：０］を出力する。

【0034】

図２は、上記したような多数決処理を行う為にカラムデコーダ１０４及びデータ入出力部１０５の内部に設けられた構成の一例を表すブロック図である。

【0035】

カラムデコーダ１０４及びデータ入出力部１０５は、データ変換部ＤＣＶ、アドレス制御部ＡＣＮ、多数決部ＭＶ、及び、データビット線Ｄ０～Ｄ２０に夫々対応して設けられたメモリアクセスブロックＢＫ０～ＢＫ２０を有する。

【0036】

尚、図２では、メモリアクセスブロックＢＫ０～ＢＫ２０のうちから、データビット線Ｄ０～Ｄ２に夫々対応して設けられているメモリアクセスブロックＢＫ０～ＢＫ２を抜粋してその内部の構成を表す。また、実際には、３つのメモリアクセスブロックＢＫ毎に１つの多数決部ＭＶが設けられているが、図２では、メモリアクセスブロックＢＫ０～ＢＫ２に対応した１つの多数決部ＭＶだけを抜粋して記述している。つまり、カラムデコーダ１０４及びデータ入出力部１０５内には、２１個のメモリアクセスブロックＢＫに対して、図２に示す多数決部ＭＶが７つ設けられている。

【0037】

図２に示すように、各メモリアクセスブロックＢＫは、接続先となるデータビット線Ｄ及びビット線Ｂが異なるだけで、同一の内部構成、つまりラッチ１０、セレクタ３０、６０、及びセンスアンプ７０を含んでいる。また、図２では、各メモリアクセスブロックＢＫとビット線Ｂとの接続形態を表す為に、モリセルアレイ１０１内から１つのワード線Ｗ０に接続されているメモリセルＭＣ群と、ビット線Ｂ群とを抜粋して、各メモリアクセスブロックＢＫ内に含ませて記述している。

【0038】

尚、図２に示す一例では、１つのワード線Ｗ０に、８４個のメモリセルＭＣ０～ＭＣ８３が接続されているものとする。ここで、メモリセルＭＣ０～ＭＣ８３のうちのＭＣ０、ＭＣ４、ＭＣ８、・・・、ＭＣ８０は、アドレスＡＤにて表される例えば番地［００００］に対応した記憶素子群である。また、メモリセルＭＣ０～ＭＣ８３のうちのＭＣ１、ＭＣ５、ＭＣ９、・・・、ＭＣ８１は、アドレスＡＤにて表される例えば番地［０００１］に対応した記憶素子群である。また、メモリセルＭＣ０～ＭＣ８３のうちのＭＣ２、ＭＣ６、ＭＣ１０、・・・、ＭＣ８２は、アドレスＡＤにて表される例えば番地［０００２］に対応した記憶素子群である。また、メモリセルＭＣ０～ＭＣ８３のうちのＭＣ３、ＭＣ７、ＭＣ１１、・・・、ＭＣ８３は、アドレスＡＤにて表される例えば番地［０００３］に対応した記憶素子群である。

【0039】

以下に、メモリアクセスブロックＢＫ０～ＢＫ２各々のラッチ１０、セレクタ３０、６０、及びセンスアンプ７０の動作について説明する。

【0040】

ＢＫ０のセレクタ３０は、アドレス制御部ＡＣＮから供給されたビット線選択信号ａ［３：０］に基づき、メモリセルアレイ１０１のビット線Ｂ０～Ｂ３のうちから１つを選択し、選択したビット線と、データビット線Ｄ０とを電気的に接続する。ＢＫ０のセレクタ６０は、アドレス制御部ＡＣＮから供給されたビット線選択信号ｂ［３：０］に基づき、ビット線Ｂ０～Ｂ３のうちから１つを選択し、選択したビット線と、データビット線ＬＬとを電気的に接続する。ＢＫ０のセンスアンプ７０は、データビット線ＬＬに流れる電流、又はデータビット線ＬＬの電圧を検出し、その電流値又は電圧値に基づき当該データビット線ＬＬに読み出されたデータビットが論理レベル０であるか、或いは論理レベル１であるのかを判定する。そして、センスアンプ７０は、その判定結果によって示される論理レベルを有するデータビットをデータビットＲ０として、ラッチ１０及び多数決部ＭＶに供給する。ＢＫ０のラッチ１０は、データビットＲ０を保持し、これを読出データの第０ビットを表す読出データＤＯＴ［０］として出力する。

【0041】

ＢＫ１のセレクタ３０は、ビット線選択信号ａ［３：０］に基づき、メモリセルアレイ１０１のビット線Ｂ４～Ｂ７のうちから１つを選択し、選択したビット線と、データビット線Ｄ１とを電気的に接続する。ＢＫ１のセレクタ６０は、ビット線選択信号ｂ［３：０］に基づき、ビット線Ｂ４～Ｂ７のうちから１つを選択し、選択したビット線と、データビット線ＬＬとを電気的に接続する。ＢＫ１のセンスアンプ７０は、データビット線ＬＬに流れる電流、又はデータビット線ＬＬの電圧を検出し、その電流値又は電圧値に基づき当該データビット線ＬＬに読み出されたデータビットが論理レベル０であるか、或いは論理レベル１であるのかを判定する。そして、センスアンプ７０は、その判定結果によって示される論理レベルを有するデータビットをデータビットＲ１として、ラッチ１０及び多数決部ＭＶに供給する。ＢＫ１のラッチ１０は、データビットＲ１を保持し、これを読出データの第１ビットを表す読出データＤＯＴ［１］として出力する。

【0042】

ＢＫ２のセレクタ３０は、ビット線選択信号ａ［３：０］に基づき、メモリセルアレイ１０１のビット線Ｂ８～Ｂ１１のうちから１つを選択し、選択したビット線と、データビット線Ｄ２とを電気的に接続する。ＢＫ２のセレクタ６０は、ビット線選択信号ｂ［３：０］に基づき、ビット線Ｂ８～Ｂ１１のうちから１つを選択し、選択したビット線と、データビット線ＬＬとを電気的に接続する。ＢＫ２のセンスアンプ７０は、データビット線ＬＬに流れる電流、又はデータビット線ＬＬの電圧を検出し、その電流値又は電圧値に基づき当該データビット線ＬＬに読み出されたデータビットが論理レベル０であるか、或いは論理レベル１であるのかを判定する。そして、センスアンプ７０は、その判定結果によって示される論理レベルを有するデータビットをデータビットＲ２として、ラッチ１０及び多数決部ＭＶに供給する。ＢＫ２のラッチ１０は、データビットＲ２を保持し、これを読出データの第２ビットを表す読出データＤＯＴ［２］として出力する。

【0043】

多数決部ＭＶは、多数決演算回路２０、イネーブル端子付きのラッチ１０ａ～１０ｃを含む。多数決演算回路２０は、データビットＲ０～Ｒ２の多数決を取り、その多数決の結果として得られた論理レベルを有するデータビットＲＤを生成する。多数決演算回路２０は、データビットＲＤをラッチ１０ａ～１０ｃに供給する。

【0044】

ラッチ１０ａは、ビット線選択信号ｂ［３：０］のうちで番地［００００］に対応したビット線選択信号ｂ［０］が例えば論理レベル１を有する場合にデータビットＲＤを取り込み、ビット線選択信号ｂ［０］が論理レベル０にある間に亘り、取り込んだデータビットＲＤの論理レベルを保持する。ラッチ１０ａは、この保持した論理レベルを有するデータビットを、読出データの第０ビットを表す読出データＭＤＯＴ［０］として出力する。

【0045】

ラッチ１０ｂは、ビット線選択信号ｂ［３：０］のうちで番地［０００１］に対応したビット線選択信号ｂ［１］が例えば論理レベル１を有する場合にデータビットＲＤを取り込み、ビット線選択信号ｂ［１］が論理レベル０にある間に亘り、取り込んだデータビットＲＤの論理レベルを保持する。ラッチ１０ｂは、この保持した論理レベルを有するデータビットを、読出データの第１ビットを表す読出データＭＤＯＴ［１］として出力する。

【0046】

ラッチ１０ｃは、ビット線選択信号ｂ［３：０］のうちで番地［０００２］に対応したビット線選択信号ｂ［２］が例えば論理レベル１を有する場合にデータビットＲＤを取り込み、ビット線選択信号ｂ［２］が論理レベル０にある間に亘り、取り込んだデータビットＲＤの論理レベルを保持する。ラッチ１０ｃは、この保持した論理レベルを有するデータビットを、読出データの第２ビットを表す読出データＭＤＯＴ［２］として出力する。

【0047】

データ変換部ＤＣＶは、動作モード信号ＭＯＤ、書込指令信号ＷＣ、読出指令信号ＲＣ及び第０～第２０のビットからなる情報データＤＩＮを受ける。データ変換部ＤＣＶは、書込指令信号ＷＣに応じて、情報データＤＩＮの各ビットを、そのビットの論理レベルに対応した電圧値を有する書込電圧に変換して、第０～第２０の書込電圧を得る。

【0048】

ここで、データ変換部ＤＣＶは、動作モード信号ＭＯＤが通常モードを表す場合には、生成した第０～第２０の書込電圧をデータビット線Ｄ０～Ｄ２０に夫々印加する。

【0049】

一方、動作モード信号ＭＯＤが多数決モードを表す場合には、データ変換部ＤＣＶは、先ず、第０～第２０の書込電圧を、夫々が３つの書込電圧からなる書込電圧群に区分けし、書込電圧群毎にその書込電圧群に含まれる書込電圧を１つずつ順に選択する。そして、データ入出力部１０５は、上記したように書込電圧群毎に選択した書込電圧を、データビット線Ｄ０～Ｄ２０のうちの３つのデータビット線Ｄに同時に印加する。

【0050】

アドレス制御部ＡＣＮは、読出指令信号ＲＣ、書込指令信号ＷＣ、動作モード信号ＭＯＤ、アドレスＳＡ及びＳＢを受ける。

【0051】

アドレス制御部ＡＣＮは、動作モード信号ＭＯＤが通常モードを表す場合には、アドレスＳＡにて示される１つを論理レベル１、その他を全て論理レベル０の状態に設定したビット線選択信号ａ［３：０］を生成する。更に、アドレス制御部ＡＣＮは、アドレスＳＢにて示される１つを論理レベル１、その他を全て論理レベル０の状態に設定したビット線選択信号ｂ［３：０］を生成する。ここで、書込指令信号ＷＣを受けると、アドレス制御部ＡＣＮは、ビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ各々のセレクタ３０に供給する。また、読出指令信号ＲＣを受けると、アドレス制御部ＡＣＮは、ビット線選択信号ｂ［３：０］をメモリアクセスブロックＢＫ各々のセレクタ６０に供給する。

【0052】

一方、動作モード信号ＭＯＤが多数決モードを表す場合には、アドレス制御部ＡＣＮは、以下の処理を行う。

【0053】

すなわち、書込指令信号ＷＣを受けた場合には、アドレス制御部ＡＣＮは、ビット線選択信号ａ［０］、ａ［１］、ａ［２］、ａ［３］の順に、ａ［３：０］のうちの１つだけが論理レベル１の状態に設定されるビット線選択信号ａ［３：０］を生成する。そして、アドレス制御部ＡＣＮは、かかるビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ各々のセレクタ３０に供給する。読出指令信号ＲＣを受けた場合には、アドレス制御部ＡＣＮは、ビット線選択信号ｂ［０］、ｂ［１］、ｂ［２］、ｂ［３］の順に、ｂ［３：０］のうちの１つだけが論理レベル１の状態に設定されるビット線選択信号ｂ［３：０］を生成する。そして、アドレス制御部ＡＣＮは、かかるビット線選択信号ｂ［３：０］をメモリアクセスブロックＢＫ各々のセレクタ６０に供給すると共に、ビット線選択信号ｂ［２：０］を多数決部ＭＶに供給する。

【0054】

以下に、書込対象となる情報データＤＩＮの第０～第２１ビットのうちの第０～第２のビットのみを抜粋して、図２に示すメモリアクセスブロックＢＫ０～ＢＫ２及び多数決部ＭＶによるメモリアクセス（書込、読出）動作を説明する。尚、以下の説明では、情報データＤＩＮの第０のビットをビットｄ０、第１のビットをビットｄ１、第２のビットをビットｄ２として表す。
［通常モード］
図３は、動作モード信号ＭＯＤが通常モードを示す場合に、ビットｄ０～ｄ２を含む情報データＤＩＮをアドレスＡＤにて表される番地［００００］に対応したメモリセルＭＣ０、ＭＣ４及びＭＣ８に書き込み、これを読み出す際の動作を表すタイムチャートである。

【0055】

データ変換部ＤＣＶは、論理レベル１の書込指令信号ＷＣに応じて、情報データＤＩＮのビットｄ０～ｄ２各々の論理レベルに対応した第０～第２の書込電圧を生成し、夫々をデータビット線Ｄ０～Ｄ２を介してメモリアクセスブロックＢＫ０～ＢＫ２に供給する。この間、アドレス制御部ＡＣＮは、アドレスＳＡに基づき、ビット線選択信号ａ［０］を論理レベル１、ａ［１］～ａ［２］を全て論理レベル０に設定したビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ３０に供給する。

【0056】

これにより、情報データＤＩＮのビットｄ０がメモリセルＭＣ０に書き込まれ、ビットｄ１がメモリセルＭＣ４に書き込まれ、ビットｄ２がメモリセルＭＣ８に書き込まれる。

【0057】

その後、論理レベル１の読出指令信号ＲＣに応じて、アドレス制御部ＡＣＮが、アドレスＳＢに基づき、ビット線選択信号ｂ［０］を論理レベル１、ｂ［１］～ｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0058】

これにより、メモリセルＭＣ０からビットｄ０を表すデータビットＲ０が読み出され、これが読出データＤＯＴ［０］として出力される。また、メモリセルＭＣ４からビットｄ１を表すデータビットＲ１が読み出され、これが読出データＤＯＴ［１］として出力される。更に、メモリセルＭＣ８からビットｄ２を表すデータビットＲ２が読み出され、これが読出データＤＯＴ［２］として出力される。

【0059】

上記したように、通常モードでは、書込指令信号ＷＣに応じて、情報データＤＩＮにおけるビットｄ０～ｄ２が、データビット線Ｄ０～Ｄ２を夫々介して、番地［００００］に対応した３つのメモリセル（ＭＣ０、ＭＣ４、ＭＣ１１）に個別に書き込まれる。そして、書き込まれたビットｄ０～ｄ２が、読出指令信号ＲＣに応じて、３つのメモリセルから読み出され、夫々が読出データＤＯＴ［０］～ＤＯＴ［２］として出力される。

【0060】

よって、通常モード時には、データ入出力部１０５は、読出データＤＯＴ［０］～ＤＯＴ［２］を含む読出データＤＯＴ［２０：０］を正式な読出データとして出力する。
［多数決モード］
図４は、動作モード信号ＭＯＤが多数決モードを示す場合に、ビットｄ０～ｄ２からなる情報データＤＩＮをワード線Ｗ０に接続されているメモリセルＭＣ群に書き込み、これを読み出す際の動作を表すタイムチャートである。

【0061】

先ず、制御部１０２は、図４に示すように、論理レベル１の連続したパルス列を有する書込指令信号ＷＣをアドレス制御部ＡＣＮ及びデータ変換部ＤＣＶに供給する。

【0062】

データ変換部ＤＣＶは、ビットｄ０～ｄ２を含む情報データＤＩＮを、書込指令信号ＷＣの各パルスのタイミングに同期したタイミングで図４に示すように１ビットずつ取り込む。

【0063】

ここで、先ず、データ変換部ＤＣＶは、情報データＤＩＮのビットｄ０の論理レベルに対応した第０の書込電圧を生成し、これをデータビット線Ｄ０～Ｄ２を介してメモリアクセスブロックＢＫ０～ＢＫ２の各々に同時に供給する。アドレス制御部ＡＣＮは、最初の論理レベル１の書込指令信号ＷＣに応じて、図４に示すように、番地［００００］に対応したビット線選択信号ａ［０］を論理レベル１、ａ［１］～ａ［３］を全て論理レベル０に設定したビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ３０に供給する。

【0064】

これにより、情報データＤＩＮのビットｄ０が番地［００００］に対応したメモリセルＭＣ０、ＭＣ４及びＭＣ８に書き込まれる。

【0065】

次に、データ変換部ＤＣＶは、情報データＤＩＮのビットｄ１の論理レベルに対応した第１の書込電圧を生成し、これをデータビット線Ｄ０～Ｄ２を介してメモリアクセスブロックＢＫ０～ＢＫ２の各々に同時に供給する。アドレス制御部ＡＣＮは、第２番目の論理レベル１の書込指令信号ＷＣに応じて、図４に示すように、番地［０００１］に対応したビット線選択信号ａ［１］を論理レベル１、ａ［０］、ａ［２］及びａ［３］を全て論理レベル０に設定したビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ３０に供給する。

【0066】

これにより、情報データＤＩＮのビットｄ１が番地［０００１］に対応したメモリセルＭＣ１、ＭＣ５及びＭＣ９に書き込まれる。

【0067】

次に、データ変換部ＤＣＶは、情報データＤＩＮのビットｄ２の論理レベルに対応した第２の書込電圧を生成し、これをデータビット線Ｄ０～Ｄ２を介してメモリアクセスブロックＢＫ０～ＢＫ２の各々に同時に供給する。アドレス制御部ＡＣＮは、第３番目の論理レベル１の書込指令信号ＷＣに応じて、図４に示すように、番地［０００２］に対応したビット線選択信号ａ［２］を論理レベル１、ａ［０］、ａ［１］及びａ［３］を全て論理レベル０に設定したビット線選択信号ａ［３：０］をメモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ３０に供給する。

【0068】

これにより、情報データＤＩＮのビットｄ２が番地［０００２］に対応したメモリセルＭＣ２、ＭＣ６及びＭＣ１０に書き込まれる。

【0069】

その後、制御部１０２は、図４に示すように、論理レベル１の連続したパルス列を有する読出指令信号ＲＣをアドレス制御部ＡＣＮ及びデータ変換部ＤＣＶに供給する。

【0070】

アドレス制御部ＡＣＮは、最初の論理レベル１の読出指令信号ＲＣに応じて、図４に示すように番地［００００］に対応したビット線選択信号ｂ［０］を論理レベル１、ｂ［１］～ｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0071】

これにより、番地［００００］に対応したメモリセルＭＣ０、ＭＣ４及びＭＣ８の各々から共にビットｄ０を表すデータビットＲ０、Ｒ１及びＲ２が図４に示すように読み出される。多数決部ＭＶの多数決演算回路２０は、これらデータビットＲ０、Ｒ１及びＲ２の各々の論理レベルの多数決を取り、その多数決結果をビットｄ０を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ａのみが、論理レベル１のビット線選択信号ｂ［０］に応じて、ビットｄ０を表すデータビットＲＤを取り込み、これを読出データの第０ビットを表す読出データＭＤＯＴ［０］として出力する。

【0072】

次に、アドレス制御部ＡＣＮは、第２番目の論理レベル１の読出指令信号ＲＣに応じて、図４に示すように番地［０００１］に対応したビット線選択信号ｂ［１］を論理レベル１、ｂ［０］、ｂ［２］及びｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0073】

これにより、番地［０００１］に対応したメモリセルＭＣ１、ＭＣ５及びＭＣ９の各々から共にビットｄ１を表すデータビットＲ０、Ｒ１及びＲ２が図４に示すように読み出される。多数決演算回路２０は、これらデータビットＲ０、Ｒ１及びＲ２の各々の論理レベルの多数決を取り、その多数決結果をビットｄ１を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ｂのみが、論理レベル１のビット線選択信号ｂ［１］に応じて、ビットｄ１を表すデータビットＲＤを取り込み、これを読出データの第１ビットを表す読出データＭＤＯＴ［１］として出力する。

【0074】

次に、アドレス制御部ＡＣＮは、第３番目の論理レベル１の読出指令信号ＲＣに応じて、図４に示すように番地［０００２］に対応したビット線選択信号ｂ［２］を論理レベル１、ｂ［０］、ｂ［１］及びｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0075】

これにより、番地［０００２］に対応したメモリセルＭＣ２、ＭＣ６及びＭＣ１０の各々から共にビットｄ２を表すデータビットＲ０、Ｒ１及びＲ２が図４に示すように読み出される。多数決演算回路２０は、これらデータビットＲ０、Ｒ１及びＲ２の各々の論理レベルの多数決を取り、その多数決結果をビットｄ２を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ｃのみが、論理レベル１のビット線選択信号ｂ［２］に応じて、ビットｄ２を表すデータビットＲＤを取り込み、これを読出データの第２ビットを表す読出データＭＤＯＴ［２］として出力する。

【0076】

すなわち、多数決モード時には、上記した読出データＭＤＯＴ［０］～ＭＤＯＴ［２］を含む読出データＭＤＯＴ［２０：０］が正式な読出データとして出力される。

【0077】

このように、図２に示す構成では、２１ビットの各ビットに夫々対応した記憶を担う２１個のメモリセルＭＣからなる記憶素子群を１つのアドレス（ＡＤ）の単位として複数含むメモリセルアレイ１０１を用いて、以下のように情報データ片に対して多数決処理を施す。

【0078】

先ず、情報データＤＩＮの各ビット毎にその１ビットを、１つのアドレスに対応した３個のメモリセルＭＣに夫々書き込む。そして、この１つのアドレスに対応した３個のメモリセルＭＣに書き込まれた３つのビットを、データビットＲ０～Ｒ２として読み出し、読み出された３つのデータビットＲ０～Ｒ２で多数決を取る。

【0079】

これにより、単一のメモリセルアレイ１０１に対する１回分の読出アクセスにより、多数決対象となる３つの情報データ片の各ビットが同一ビット桁毎に同時に読み出される。よって、読み出された３つのビットに対して直接、多数決演算回路２０で多数決を取ることが可能となる。

【0080】

したがって、多数決対象となる情報データ片を夫々異なるｋ個のアドレスに書き込み、ｋ回分の読出アクセスによって各アドレスから順に当該情報データ片を読み出す構成を採用した場合に必要となる、多数決演算回路２０の前段のデータラッチが不要となる。よって、図２に示す構成によれば、装置規模の増大を抑えて、情報データ片に対して多数決処理を施すことが可能となる。

【実施例2】

【0081】

図５は、カラムデコーダ１０４及びデータ入出力部１０５の内部構成の他の一例を表すブロック図である。

【0082】

図５に示す構成では、データ変換部ＤＣＶに代えてデータ変換部ＤＣＶａを採用し、各メモリアクセスブロックＢＫ内に新たに２入力セレクタＳ０～Ｓ３を設けた点を除く他の構成は図２に示すものと同一である。尚、図５では、多数決部ＭＶの内部構成、及びアドレス制御部ＡＣＮについては記述を省略している。

【0083】

以下に、データ変換部ＤＣＶａ及び２入力セレクタＳ０～Ｓ３を中心に、図５に示す構成について説明する。

【0084】

データ変換部ＤＣＶａは、第０～第２０のビットからなる情報データＤＩＮを受けると、当該第０～第２０のビット各々の論理レベルに対応した電圧値を有する第０～第２０の書込電圧Ｖ０～Ｖ２０を生成する。

【0085】

データ変換部ＤＣＶａは、動作モード信号ＭＯＤが通常モードを表す場合には、生成した書込電圧Ｖ０～Ｖ２０を、夫々データビット線Ｄ０～Ｄ２０を介して、対応するメモリアクセスブロックＢＫに供給する。

【0086】

一方、動作モード信号ＭＯＤが多数決モードを表す場合には、データ変換部ＤＣＶａは、上記した書込電圧Ｖ０～Ｖ２０を例えば夫々が３つの書込電圧からなる書込電圧群に区分けし、各書込電圧群を３つのメモリセルブロックＢＫに供給する。例えば、データ変換部ＤＣＶａは、書込電圧Ｖ０～Ｖ２０のうちの書込電圧Ｖ０～Ｖ２からなる書込電圧群を、図５に示す３つのメモリセルブロックＢＫ０～ＢＫ２に夫々供給する。

【0087】

各メモリセルブロックＢＫに含まれる２入力セレクタＳ０～Ｓ３の各々には、動作モード信号ＭＯＤが供給されている。また、２入力セレクタＳ０～Ｓ３には、夫々に対応したビット線Ｂが接続されている。更に、２入力セレクタＳ０～Ｓ３各々の２つの入力端のうちの一方の入力端には、上記した書込電圧群に含まれる１つの書込電圧が印加されており、他方の入力端はセレクタ３０と接続されている。

【0088】

２入力セレクタＳ０～Ｓ３の各々は、動作モード信号ＭＯＤが通常モードを示す場合には、自身に接続されているビット線Ｂをセレクタ３０と接続する。これにより、図５に示すメモリセルブロックＢＫの各々は、図２に示すメモリセルブロックＢＫの各々と等価な回路構成となる。

【0089】

一方、動作モード信号ＭＯＤが多数決モードを示す場合には、２入力セレクタＳ０～Ｓ３の各々は、セレクタ３０を介さずに、自身に印加された書込電圧を、自身に接続されているビット線Ｂを介してメモリセルＭＣに印加する。これにより、情報データＤＩＮの各ビットに対応して設けられた複数のメモリセルＭＣに同時に、異なる書込電圧が印加される。

【0090】

図６は、多数決モード時において、ビットｄ０～ｄ２からなる情報データＤＩＮをワード線Ｗ０に接続されているメモリセルＭＣ群に書き込み、これを読み出す際の動作を表すタイムチャートである。

【0091】

先ず、制御部１０２は、図６に示すように、論理レベル１の書込指令信号ＷＣをアドレス制御部ＡＣＮ及びデータ変換部ＤＣＶａに供給する。

【0092】

データ変換部ＤＣＶａは、書込指令信号ＷＣに応じて、情報データＤＩＮにおけるビットｄ０～ｄ２に対応した書込電圧Ｖ０～Ｖ２を、メモリセルブロックＢＫ０～ＢＫ２の各々に供給する。

【0093】

この際、メモリセルブロックＢＫ０の２入力セレクタＳ０～Ｓ２は、書込電圧Ｖ０～Ｖ２をビット線Ｂ０～Ｂ２を介してメモリセルＭＣ０～ＭＣ２に印加する。これにより、図６に示すように、情報データＤＩＮのビットｄ０がメモリセルＭＣ１に書き込まれ、ビットｄ１がＭＣ１に書き込まれ、ビットｄ２がＭＣ２に書き込まれる。

【0094】

また、メモリセルブロックＢＫ１の２入力セレクタＳ０～Ｓ２は、書込電圧Ｖ０～Ｖ２をビット線Ｂ４～Ｂ６を介してメモリセルＭＣ４～ＭＣ６に印加する。これにより、図６に示すように、情報データＤＩＮのビットｄ０がメモリセルＭＣ４に書き込まれ、ビットｄ１がＭＣ５に書き込まれ、ビットｄ２がＭＣ６に書き込まれる。

【0095】

また、メモリセルブロックＢＫ２の２入力セレクタＳ０～Ｓ２は、書込電圧Ｖ０～Ｖ２をビット線Ｂ８～Ｂ１０を介してメモリセルＭＣ８～ＭＣ１０に印加する。これにより、図６に示すように、情報データＤＩＮのビットｄ０がメモリセルＭＣ８に書き込まれ、ビットｄ１がＭＣ９に書き込まれ、ビットｄ２がＭＣ１０に書き込まれる。

【0096】

その後、制御部１０２は、図６に示すように、論理レベル１の連続したパルス列を有する読出指令信号ＲＣをアドレス制御部ＡＣＮ及びデータ変換部ＤＣＶａに供給する。

【0097】

アドレス制御部ＡＣＮは、最初の論理レベル１の読出指令信号ＲＣに応じて、図６に示すように、番地［００００］に対応したビット線選択信号ｂ［０］を論理レベル１、ｂ［１］～ｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0098】

これにより、番地［００００］に対応したメモリセルＭＣ０、ＭＣ４及びＭＣ８の各々から共にビットｄ０を表すデータビットＲ０、Ｒ１及びＲ２が図６に示すように読み出される。多数決部ＭＶの多数決演算回路２０は、これらデータビットＲ０～Ｒ２各々の論理レベルの多数決を取り、その多数決結果をビットｄ０を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ａのみが、論理レベル１のビット線選択信号ｂ［０］に応じて、ビットｄ０を表すデータビットＲＤを取り込み、これを読出データの第０ビットを表す読出データＭＤＯＴ［０］として出力する。

【0099】

次に、アドレス制御部ＡＣＮは、第２番目の論理レベル１の読出指令信号ＲＣに応じて、図６に示すように番地［０００１］に対応したビット線選択信号ｂ［１］を論理レベル１、ｂ［０］、ｂ［２］及びｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0100】

これにより、番地［０００１］に対応したメモリセルＭＣ１、ＭＣ５及びＭＣ９の各々から共にビットｄ１を表すデータビットＲ０、Ｒ１及びＲ２が図６に示すように読み出される。多数決演算回路２０は、これらデータビットＲ０、Ｒ１及びＲ２の各々の論理レベルの多数決を取り、その多数決結果をビットｄ１を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ｂのみが、論理レベル１のビット線選択信号ｂ［１］に応じて、ビットｄ１を表すデータビットＲＤを取り込み、これを読出データの第１ビットを表す読出データＭＤＯＴ［１］として出力する。

【0101】

次に、アドレス制御部ＡＣＮは、第３番目の論理レベル１の読出指令信号ＲＣに応じて、図６に示すように番地［０００２］に対応したビット線選択信号ｂ［２］を論理レベル１、ｂ［０］、ｂ［１］及びｂ［３］を全て論理レベル０に設定したビット線選択信号ｂ［３：０］を、メモリアクセスブロックＢＫ０～ＢＫ２各々のセレクタ６０に供給する。

【0102】

これにより、番地［０００２］に対応したメモリセルＭＣ２、ＭＣ６及びＭＣ１０の各々から共にビットｄ２を表すデータビットＲ０、Ｒ１及びＲ２が図６に示すように読み出される。多数決演算回路２０は、これらデータビットＲ０、Ｒ１及びＲ２の各々の論理レベルの多数決を取り、その多数決結果をビットｄ２を表すデータビットＲＤとして、ラッチ１０ａ～１０ｃに供給する。この際、ラッチ１０ａ～１０ｃのうちのラッチ１０ｃのみが、論理レベル１のビット線選択信号ｂ［２］に応じて、ビットｄ２を表すデータビットＲＤを取り込み、これを読出データの第２ビットを表す読出データＭＤＯＴ［２］として出力する。

【0103】

図５に示す構成によれば、図２に示す構成と同様に、多数決モード時には１回分の読出アクセスにより、多数決対象となる３つの読出データ片の各ビットが、同一ビット桁毎のデータビットＲ０～Ｒ２として同時に読み出される。したがって、多数決を行う多数決演算回路２０の前段に、３つの読出データ片が揃うまで各読出データ片を保持する３つのデータラッチが不要となる。

【0104】

よって、図５に示す構成においても図２に示す構成と同様に、装置全体の規模を縮小化することが可能となる。

【0105】

更に、図５に示す構成によれば、多数決モードにおいて情報データＤＩＮの書き込みを行う際には、通常モードでのデータ書き込みと同様に、当該情報データの各ビットを同時にメモリセルアレイ１０１に書き込むことが可能となる。よって、図４に示すように情報データＤＩＮの各ビットを時分割にて順に書き込む場合に比べて短期間で且つ容易にデータの書き込みが為されるようになる。

【0106】

尚、上記実施例では、多数決対象となる情報データＤＩＮのビット数が２１ビットであるが、これに限定されない。また、多数決演算回路２０では、３つのデータビットＲ０～Ｒ２で多数決を取っているが、３つ以上の奇数個で多数決を取る構成を採用しても良い。

【0107】

要するに、本発明に係る多数決処理装置としては、ｒ（ｒは２以上の整数）ビットからなる情報データ片の各ビットについて多数決を取るにあたり、以下のメモリ、メモリアクセス部及び多数決部を含むものであれば良い。

【0108】

メモリ（１０１）は、ｒビットの各ビットに夫々対応した記憶を担うｒ個の記憶素子（ＭＣ）からなる記憶素子群をアドレスの単位として複数群含む。メモリアクセス部（ＢＫ０～ＢＫ２０、ＡＣＮ、ＤＣＶ）は、情報データ片（ＤＩＮ）の各ビット毎に、その１ビットを１つのアドレスに対応した記憶素子群内のｋ（ｋは３以上の奇数）個の記憶素子に夫々書き込み、１つのアドレスに対応したｋ個の記憶素子に書き込まれたｋ個のビットを読み出す。多数決部（ＭＶ）は、メモリアクセス部によってメモリから読み出されたｋ個のビットの多数決を取る。

【符号の説明】

【0109】

１０ａ～１０ｃ ラッチ
２０ 多数決演算回路
１０２ 制御部
１０４ カラムデコーダ
１０５ データ入出力部
ＡＣＮ アドレス制御部
ＤＣＶ データ変換部
ＭＶ 多数決部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】