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特許 7112904出願番号 特願 2018-136809
半導体メモリのテスト方法
出願人 ラピスセミコンダクタ株式会社（識別番号 308033711）
2026年 特許公開件数ランキング 9991位 1件（※）
2026年 特許取得件数ランキング 4842位 3件（※）
公報発行日 2022年8月4
公報URL https://ipforce.jp/patent-jp-P_B1-7112904 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
半導体メモリのテスト方法
発明が解決しようとする課題[発明の詳細な説明]から抜粋
１枚のウェハから切り出される複数のチップは、同じウェハテスト工程におけるテストを経て製造されるため、一定の条件下での動作については同じ特性を有する。しかし、例えば低電圧での動作や低温環境下での動作等、ウェハテスト工程の条件よりも厳しい特殊な環境下での動作については、チップ間でばらつきが生じるという問題点があった。
課題を解決するための手段[発明の詳細な説明]から抜粋
本発明に係る半導体メモリのテスト方法は、各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第１のステップと、前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第２のステップと、前記複数のメモリブロックのう・・・ 続きを知財ポータルサイト IP Force にログインして見る
発明の効果[発明の詳細な説明]から抜粋
本発明に係る半導体メモリのテスト方法によれば、性能のばらつきを抑えつつ半導体メモリを製造することが可能となる。
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
本実施例の半導体メモリの構成を示すブロック図である。
【図2A】
本実施例のメモリセルの構成を示す図である。
【図2B】
冗長領域を使用した場合のイメージを模式的に示す図である。
【図3】
実施例１の半導体メモリのテストの処理ルーチンを示すフローチャートである。
【図4】
実施例２の半導体メモリのテストの処理ルーチンを示すフローチャートである。
【図5】
実施例２のテストにおける電源ＯＦＦ／ＯＮの処理時のメモリセルの様子を模式的に示す図である。
代表図 図1本件の代表的な図
１００ 半導体メモリ
１０ メモリ領域
Ａ１ 通常領域
Ａ２ 冗長領域
１１ ヒューズ
１２ コントロールロジック回路
１３ ユーザＩＦ
１４ 制御部
１５ メモリセルＩＦ
１６ ヒューズインタフェース
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