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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-07-29
(45)【発行日】2022-08-08
(54)【発明の名称】表示装置及びデータドライバ
(51)【国際特許分類】
G09G 3/36 20060101AFI20220801BHJP
G09G 3/20 20060101ALI20220801BHJP
G02F 1/133 20060101ALI20220801BHJP
【ＦＩ】
G09G3/36
G09G3/20 633B
G09G3/20 623J
G09G3/20 631B
G09G3/20 612L
G09G3/20 621A
G09G3/20 622D
G09G3/20 611J
G02F1/133 550
【請求項の数】
11
(21)【出願番号】P 2021028547
(22)【出願日】2021-02-25
(62)【分割の表示】P 2019058712の分割
【原出願日】2019-03-26
(65)【公開番号】P2021099513
(43)【公開日】2021-07-01
【審査請求日】2021-02-25
(31)【優先権主張番号】P 2018218979
(32)【優先日】2018-11-22
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079119
【弁理士】
【氏名又は名称】藤村 元彦
(72)【発明者】
【氏名】土 弘
(72)【発明者】
【氏名】樋口 鋼児
【審査官】西島 篤宏
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３３０６５５（ＵＳ，Ａ１）
【文献】特表２００７－５２１５２０（ＪＰ，Ａ）
【文献】特開２００３－１２２３０９（ＪＰ，Ａ）
【文献】特開２００２－１０８３１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００ － ３／３８
Ｇ０２Ｆ １／１３３
(57)【特許請求の範囲】
【請求項1】
複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び複数本のゲート線の交差部の各々にマトリクス状に設けられた画素スイッチ及び画素部と、を有する表示パネルと、前記複数本のゲート線に接続され、前記複数本のゲート線を所定の順番で選択し、当該選択したゲート線に、パルス幅に応じた選択期間において前記画素スイッチをオンに制御するゲート信号を供給するゲートドライバと、
前記複数本のデータ線のうちの所定数のデータ線毎に設けられ、各々が前記所定数のデータ線に接続され、映像データ信号に対応する階調電圧信号を前記所定数のデータ線に供給する複数のデータドライバと、
前記所定数のデータ線毎に一定周期のクロック信号と前記映像データ信号とをシリアル化した信号を生成し、当該シリアル化した信号を前記複数のデータドライバの各々に供給する表示コントローラと、備える表示装置であって、
前記複数のデータドライバの各々は、
前記シリアル化した信号から前記クロック信号と前記映像データ信号とを取り出し、取り出した当該クロック信号と当該映像データ信号を取り出しクロック信号と取り出し映像データ信号として出力する変換回路部と、
前記取り出しクロック信号に周波数変調を行い、変調クロック信号を生成する位相制御部と、
１フレーム期間内において周波数が変化する変調データタイミング信号を前記変調クロック信号に応じて生成する変調データタイミング信号生成部と、
メモリと、
前記取り出しクロック信号に同期して前記所定の順番で１つの前記ゲート線上の前記所定数の画素分の前記取り出し映像データ信号を前記メモリに順次書き込み、前記変調データタイミング信号に応じた読み出しクロックに同期して前記メモリから前記書き込みの順に前記ゲート線上の前記所定数の画素分の映像データ信号を読み出すタイミング制御部と、
前記メモリから前記所定数の画素分の映像データ信号が読み出される毎に当該読み出し映像データ信号に対応する前記階調電圧信号を生成して当該階調電圧信号を前記変調データタイミング信号の周期のデータ期間に亘って保持して前記所定数のデータ線に供給する階調電圧供給部と、を有し、
前記表示コントローラは、前記位相制御部及び前記変調データタイミング信号生成部の機能を有し、前記クロック信号に基づいて前記変調データタイミング信号の周期に対応したゲートタイミング信号を生成し、当該ゲートタイミング信号を前記ゲートドライバに供給し、
前記ゲートドライバは、前記ゲートタイミング信号のタイミングで前記ゲートタイミング信号の周期に基づく前記パルス幅の前記ゲート信号を生成し、
前記ゲート信号を供給するゲート線の前記データドライバからの距離が長くなるほど前記ゲート信号の前記パルス幅が長くなり、
前記ゲート信号の前記パルス幅が長くなる前記データ期間であるほど前記階調電圧信号の供給時間が長くなることを特徴とする表示装置。
【請求項2】
前記変調データタイミング信号生成部は、前記データ期間が前記階調電圧信号の前記画素部への書き込みを行う期間であって、前記データドライバから書き込み先である画素部までの前記データ線上の距離が長いほど前記１フレーム期間内において周期が長くなるように前記変調データタイミング信号を生成し、前記表示コントローラは、前記ゲート信号を供給するゲート線の前記データドライバからの距離が長くなるほど前記１フレーム期間内において周期が長くなるように前記ゲートタイミング信号を生成する、
ことを特徴とする請求項１に記載の表示装置。
【請求項3】
前記ゲート信号の前記パルス幅は、前記ゲート信号の複数の前記選択期間を含むように設定されることを特徴とする請求項２に記載の表示装置。
【請求項4】
前記階調電圧信号の前記画素部への書き込みを行う前記データ期間の終了タイミングと、前記ゲート信号の前記選択期間の終了タイミングとのタイミング差が、前記ゲートドライバからの前記ゲート線上の距離が長いほど大きい値に設定されることを特徴とする請求項２又は３に記載の表示装置。
【請求項5】
前記階調電圧信号の前記画素部への書き込みを行う前記データ期間の終了タイミングと、前記ゲート信号の前記選択期間の終了タイミングとのタイミング差が、前記複数のデータドライバからの前記データ線上の距離が長いほど大きい値に設定されることを特徴とする請求項２又は３に記載の表示装置。
【請求項6】
前記変換回路部は、前記シリアル化した信号として供給された前記映像データ信号から前記所定数のデータ線に対応してパラレル変換した複数の前記取り出し映像データ信号を生成するシリアルパラレル変換回路を含み、前記階調電圧供給部は、
前記読み出し映像データ信号を前記階調電圧信号に変換するデジタルアナログ変換回路と、
前記階調電圧信号を増幅し、前記データ期間毎に前記所定数のデータ線に出力する増幅回路と、
を有することを特徴とする請求項１乃至５のいずれか１に記載の表示装置。
【請求項7】
前記変調データタイミング信号は、前記１フレーム期間において複数の異なるデータ期間の周期を有し、当該複数の異なるデータ期間の周期の平均値は前記クロック信号のクロック周期と同等であることを特徴とする請求項１乃至６のいずれか１に記載の表示装置。
【請求項8】
前記ゲートドライバは、前記複数本のゲート線の各々の一端に接続された第１ゲートドライバと、前記複数本のゲート線の各々の他端に接続された第２ゲートドライバを有し、前記ゲートタイミング信号は、前記第１ゲートドライバに供給される第１ゲートタイミング信号と、前記第２ゲートドライバに供給される第２ゲートタイミング信号を含み、
前記第１ゲートドライバ及び前記第２ゲートドライバは、前記第１ゲートタイミング信号及び前記第２ゲートタイミング信号によるタイミング合成に基づいて前記ゲート信号を生成する、
ことを特徴とする請求項１乃至７のいずれか１に記載の表示装置。
【請求項9】
複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び前記複数本のゲート線の交差部の各々にマトリクス状に設けられた画素スイッチ及び画素部と、を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、表示コントローラから供給される一定周期のシリアル化されたクロック信号と前記映像データ信号を受け、シリアルパラレル変換により周波数を下げた一定周期の内部クロック信号と内部映像データ信号として取り出す変換回路部と、
前記内部クロック信号に応じて生成する一定周期のデータタイミング信号と、前記内部クロック信号に周波数変調を施した変調クロック信号を生成するとともに、１フレーム期間内において周波数が変化する変調データタイミング信号を前記変調クロック信号に応じて生成するタイミング信号生成部と、
前記データタイミング信号に同期して所定の順番で前記内部映像データ信号を書き込み、前記変調データタイミング信号に同期して前記内部映像データ信号を読み出すメモリと、
前記メモリから読み出される前記内部映像データ信号をデジタルアナログ変換して階調電圧信号を生成し、前記複数本のデータ線に供給する階調電圧供給部と、
を有し、
１フレーム期間内において前記データドライバから前記データ線の遠端側の位置にある前記画素部であるほど前記画素部に供給する前記階調電圧信号の供給期間を長くすることを特徴とするデータドライバ。
【請求項10】
前記メモリは、前記データタイミング信号と前記変調データタイミング信号とのタイミング差に応じて前記内部映像データ信号を一時的に保持するメモリ容量を備えることを特徴とする請求項９に記載のデータドライバ。
【請求項11】
前記タイミング信号生成部は、外部より一定周期のゲートタイミング信号の供給を受け、前記一定周期のゲートタイミング信号と前記変調データタイミング信号とに基づいて、前記１フレーム期間内において周期が変化する変調ゲートタイミング信号を生成し、生成した前記変調ゲートタイミング信号を前記表示パネルに接続されたゲートドライバへ供給可能とすることを特徴とする請求項９に記載のデータドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置及びデータドライバに関する。
【背景技術】
【0002】
液晶表示装置や有機ＥＬ（Electro Luminescence）等の表示デバイスの駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板から構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。ゲート信号はゲートドライバによりゲート線に供給され、データ信号の供給はデータドライバによりデータ線を介して行われる。
【0003】
ＴＶやモニタに用いる表示装置として、４Ｋパネル（画素列：３８４０×ＲＧＢ、画素行：２１６０）や８Ｋパネル（４Ｋパネルの画素列２倍、画素行２倍）等の高解像度で且つ大画面の表示装置の需要が高まっている。例えば、４Ｋパネルの標準サイズは対角６５インチであって、８Ｋパネルの標準サイズは対角８０インチである。このような表示パネルの大画面化及び高解像度化、つまり、映像データ量の増大に伴い、ゲートドライバから出力されるゲート信号の選択期間（ゲート信号のパルス幅）は短くなる。一方、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバが駆動する１画素あたりの駆動期間（データ線に階調電圧信号を供給するデータ期間
）もゲート信号の選択期間に対応して短くなる。また、表示コントローラから各データドライバへ供給する映像データ信号の伝送路も距離が拡大している。
）もゲート信号の選択期間に対応して短くなる。また、表示コントローラから各データドライバへ供給する映像データ信号の伝送路も距離が拡大している。
【0004】
データ線の負荷容量が大きく且つ駆動期間（データ期間）が短くなると、データドライバから供給される階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に近いデータ線上の位置（以下、データ線近端と称する）では、信号波形の立ち上がりの鈍りがほぼない信号である。一方、階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に遠いデータ線上の位置（以下、データ線遠端と称する）に向かって鈍りが増大し、その結果、画素電極の充電率が低下する。このためデータ線方向の画素列では、同一階調に対する輝度差が発生し輝度むら等の画質劣化を生じる。
【0005】
画素電極の充電率の低下を解消するため、ゲート信号のパルス幅や階調電圧信号の駆動期間（データ期間）を変調して画素充電率を平均化する表示装置が提案されている（例えば、特許文献１）。この表示装置では、制御回路が、データドライバからの距離に応じて駆動期間（データ期間）を変調する映像データ信号をデータドライバに供給する。また、制御回路は、駆動期間（データ期間）の変調に応じてゲート信号のパルス幅を変調するゲート信号をゲートドライバに供給する。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００３－１２２３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
大画面の表示装置では、制御回路（例えば、表示コントローラ）と各ドライバ間の距離が長いため、制御回路から各ドライバへの伝送路の数に応じて、映像データ信号を高速シリアル信号にして送る場合がある。特許文献１のように、制御回路が各ドライバに変調信号を送る場合、１画面分のデータ書換えを行う１フレーム期間内で、データ線遠端における１データ期間を拡大するためには、データ線近端における１データ期間を短縮する必要がある。例えばデータ線近端の１データ期間を２分の１に短縮するためには、映像データ信号の伝送周波数を２倍に増加させなければならない。映像データ信号の伝送周波数の増加率が大きい場合、伝送路の部品を高い周波数に対応するように性能を上げる、つまり、高価な部品へ変更するために、システム全体のコストが上昇する。また、制御回路自体においても周波数の増加に対応した回路構成の変更が生じることになる。４Ｋパネルや８Ｋパネルの映像データ信号の伝送周波数は既にギガＨｚオーダーの高い周波数であり、更に映像データ信号の伝送周波数を上げることは容易ではない。
【0008】
本発明は上記問題点に鑑みてなされたものであり、表示コントローラからデータドライ
バへ伝送する映像データ信号の伝送周波数を増加させることなく、システム全体のコストが増加することを抑制することを目的とする。また、本発明は、表示パネルのデータ線及びゲート線へそれぞれ供給するデータ線出力信号（階調電圧信号）のパルス幅及びゲート信号のパルス幅を変調し、画素電極の充電率の低下による画質の劣化を抑制することが可能な表示装置及びデータドライバを提供することを目的とする。
バへ伝送する映像データ信号の伝送周波数を増加させることなく、システム全体のコストが増加することを抑制することを目的とする。また、本発明は、表示パネルのデータ線及びゲート線へそれぞれ供給するデータ線出力信号（階調電圧信号）のパルス幅及びゲート信号のパルス幅を変調し、画素電極の充電率の低下による画質の劣化を抑制することが可能な表示装置及びデータドライバを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明に係る表示装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び複数本のゲート線の交差部の各々にマトリクス状に設けられた画素スイッチ及び画素部と、を有する表示パネルと、前記複数本のゲート線に接続され、前記複数本のゲート線を所定の順番で選択し、当該選択したゲート線に、パルス幅に応じた選択期間において前記画素スイッチをオンに制御するゲート信号を供給するゲートドライバと、前記複数本のデータ線のうちの所定数のデータ線毎に設けられ、各々が前記所定数のデータ線に接続され、映像データ信号に対応する階調電圧信号を前記所定数のデータ線に供給する複数のデータドライバと、前記所定数のデータ線毎に一定周期のクロック信号と前記映像データ信号とをシリアル化した信号を生成し、当該シリアル化した信号を前記複数のデータドライバの各々に供給する表示コントローラと、備える表示装置であって、前記複数のデータドライバの各々は、前記シリアル化した信号から前記クロック信号と前記映像データ信号とを取り出し、取り出した当該クロック信号と当該映像データ信号を取り出しクロック信号と取り出し映像データ信号として出力する変換回路部と、前記取り出しクロック信号に周波数変調を行い、変調クロック信号を生成する位相制御部と、１フレーム期間内において周波数が変化する変調データタイミング信号を前記変調クロック信号に応じて生成する変調データタイミング信号生成部と、メモリと、前記取り出しクロック信号に同期して前記所定の順番で１つの前記ゲート線上の前記所定数の画素分の前記取り出し映像データ信号を前記メモリに順次書き込み、前記変調データタイミング信号に応じた読み出しクロックに同期して前記メモリから前記書き込みの順に前記ゲート線上の前記所定数の画素分の映像データ信号を読み出すタイミング制御部と、前記メモリから前記所定数の画素分の映像データ信号が読み出される毎に当該読み出し映像データ信号に対応する前記階調電圧信号を生成して当該階調電圧信号を前記変調データタイミング信号の周期のデータ期間に亘って保持して前記所定数のデータ線に供給する階調電圧供給部と、を有し、前記表示コントローラは、前記位相制御部及び前記変調データタイミング信号生成部の機能を有し、前記クロック信号に基づいて前記変調データタイミング信号の周期に対応したゲートタイミング信号を生成し、当該ゲートタイミング信号を前記ゲートドライバに供給し、前記ゲートドライバは、前記ゲートタイミング信号のタイミングで前記ゲートタイミング信号の周期に基づく前記パルス幅の前記ゲート信号を生成し、前記ゲート信号を供給するゲート線の前記データドライバからの距離が長くなるほど前記ゲート信号の前記パルス幅が長くなり、前記ゲート信号の前記パルス幅が長くなる前記データ期間であるほど前記階調電圧信号の供給時間が長くなることを特徴とする。
本発明に係るデータドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び前記複数本のゲート線の交差部の各々にマトリクス状に設けられた画素スイッチ及び画素部と、を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、表示コントローラから供給される一定周期のシリアル化されたクロック信号と前記映像データ信号を受け、シリアルパラレル変換により周波数を下げた一定周期の内部クロック信号と内部映像データ信号として取り出す変換回路部と、前記内部クロック信号に応じて生成する一定周期のデータタイミング信号と、前記内部クロック信号に周波数変調を施した変調クロック信号を生成するとともに、１フレーム期間内において周波数が変化する変調データタイミング信号を前記変調クロック信号に応じて生成するタイミング信号生成部と、前記データタイミング信号に同期して所定の順番で前記内部映像データ信号を書き込み、前記変調データタイミング信号に同期して前記内部映像データ信号を読み出すメモリと、前記メモリから読み出される前記内部映像データ信号をデジタルアナログ変換して階調電圧信号を生成し、前記複数本のデータ線に供給する階調電圧供給部と、を有し、１フレーム期間内において前記データドライバから前記データ線の遠端側の位置にある前記画素部であるほど前記画素部に供給する前記階調電圧信号の供給期間を長くすることを特徴とする。
本発明に係るデータドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び前記複数本のゲート線の交差部の各々にマトリクス状に設けられた画素スイッチ及び画素部と、を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、表示コントローラから供給される一定周期のシリアル化されたクロック信号と前記映像データ信号を受け、シリアルパラレル変換により周波数を下げた一定周期の内部クロック信号と内部映像データ信号として取り出す変換回路部と、前記内部クロック信号に応じて生成する一定周期のデータタイミング信号と、前記内部クロック信号に周波数変調を施した変調クロック信号を生成するとともに、１フレーム期間内において周波数が変化する変調データタイミング信号を前記変調クロック信号に応じて生成するタイミング信号生成部と、前記データタイミング信号に同期して所定の順番で前記内部映像データ信号を書き込み、前記変調データタイミング信号に同期して前記内部映像データ信号を読み出すメモリと、前記メモリから読み出される前記内部映像データ信号をデジタルアナログ変換して階調電圧信号を生成し、前記複数本のデータ線に供給する階調電圧供給部と、を有し、１フレーム期間内において前記データドライバから前記データ線の遠端側の位置にある前記画素部であるほど前記画素部に供給する前記階調電圧信号の供給期間を長くすることを特徴とする。
【発明の効果】
【0010】
本発明に係る表示装置及びデータドライバによれば、装置規模の増大を抑えつつ、画質の劣化を抑制することが可能となる。
【図面の簡単な説明】
【0011】
【図1】実施例１の表示装置の構成を示すブロック図である。
【図2】複数のデータドライバのうちの特定ドライバの主要ブロックの構成を示すブロック図である。
【図3A】データ線ＤＬｘに対応した映像データ信号及びメモリへの映像データの書き込みタイミングを示すタイムチャートである。
【図3B】読み出しクロック信号及びラッチクロック信号のクロックタイミング、第２ゲートタイミング信号を示すタイムチャートである。
【図4】各ゲート線へ供給されるゲート信号、及び、データ線ＤＬｘへ供給される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。
【図5】１データ期間と、データドライバからそれぞれ離れた各ゲート線の位置との対応関係を示す図である。
【図6】ＧＯＡ技術を用いて表示装置を構成した場合のシステム構成の一例を示す図である。
【図8】ゲートドライバをシリコンＩＣ（Ｇ－ＩＣ）として表示パネルに実装した場合のシステム構成の一例を示す図である。
【発明を実施するための形態】
【0012】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【実施例1】
【0013】
図１は、本実施例の表示装置１００の構成を示すブロック図である。表示装置１００は、例えばアクティブマトリクス駆動方式の液晶表示装置であり、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びデータドライバ１４－１～１４－ｐを含む。
【0014】
表示パネル１１は、複数の画素部Ｐ11～Ｐnm及び画素スイッチＭ11～Ｍnm（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、ｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたｍ本のデータ線ＤＬ１～ＤＬｍと、を有する。なお、以下の説明では、ｎ本のゲート線ＧＬ１～ＧＬｎのうち、任意の１つのゲート線をゲート線ＧＬｋとして、ｍ本のデータ線ＤＬ１～ＤＬｍのうち、任意の１つのデータ線をデータ線ＤＬｘとして記載する場合がある。画素部Ｐ11～Ｐnm及び画素スイッチＭ11～Ｍnmは、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍの交差部に設けられている。
【0015】
画素スイッチＭ11～Ｍnmは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。
【0016】
画素部Ｐ11～Ｐnmは、データドライバ１４－１～１４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ11～Ｍnmがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ11～Ｐnmの各画素電極に供給され、各画素電極が充電される。画素部Ｐ11～Ｐnmの各画素電極における階調電圧信号Ｖｄ１～Ｖｄｍに応じて画素部Ｐ11～Ｐnmの輝度が制御され、表示が行われる。なお、以下の説明では、階調電圧信号Ｖｄ１～Ｖｄｍのうち、任意の１つの階調電圧信号をＶｄｘとして記載する
場合がある。
場合がある。
【0017】
表示装置１００が液晶表示装置である場合、画素部Ｐ11～Ｐnmの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ11～Ｐnmに供給された階調電圧信号Ｖｄ１～Ｖｄｍと対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。
【0018】
表示コントローラ１２は、クロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫ を生成する。そして、表示コントローラ１２は、クロック信号ＣＬＫのクロックタイミングに応じて、映像データ信号ＶＤＳをデータドライバ１４－１～１４－ｐに供給する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データとして構成されている。
【0019】
また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを映像データ信号ＶＤＳに追加する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成され、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各データドライバ１４－１～１４－ｐに供給し、各映像データＶＤの表示制御を行う。
【0020】
また、表示コントローラ１２は、データドライバ１４－１～１４－ｐのうちゲートドライバ１３Ａ及び１３Ｂに近い位置に設けられた両端のデータドライバ１４－１及び１４－ｐに対し、ゲートタイミング信号ＧＳ１を供給する。ゲートタイミング信号ＧＳ１は、一定周期のタイミング信号である。
【0021】
ゲートドライバ１３Ａ及び１３Ｂは、データドライバ１４－１及び１４－ｐから変調周期を有するゲートタイミング信号ＧＳ２の供給を受け、これに応じてゲート信号のパルス幅、つまりゲート信号の選択期間を変調したゲート信号Ｖｇ１～Ｖｇｎをゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ11～Ｐnmが選択される。そして、選択された画素部に対して、データドライバ１４－１～１４－ｐからデータ信号Ｖｄ１～Ｖｄｍが供給されることにより、画素電極へのデータ信号Ｖｄ１～Ｖｄｍの書き込みが行われる。
【0022】
データドライバ１４－１～１４－ｐは、データ線ＤＬ１～ＤＬｍを分割した所定数のデータ線毎に設けられている。例えば、データドライバ１個あたり９６０出力を有し、表示パネルが１画素列あたりデータ線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のデータドライバでデータ線が駆動される。データドライバ１４－１～１４－ｐは、表示コントローラ１２から、それぞれ別々の伝送路で、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。表示コ
ントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、データドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。
ントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、データドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。
【0023】
データドライバ１４－１～１４－ｐは、それぞれシリアル化された映像データ信号ＶＤＳをパラレル展開した映像データＶＤを生成し、１画面の書き換え時間に対応する１フレーム期間内において周期が変化する変調データタイミング信号を生成する。例えば、変調データタイミング信号の周期は、１フレーム期間内において段階的に変化する。その変調データタイミング信号のデータタイミング（データ期間）に基づいて、映像データＶＤの各々に対応した階調電圧信号Ｖｄ１～Ｖｄｍを、データ線ＤＬ１～ＤＬｍを介して画素部Ｐ11～Ｐnmに供給する。上記変調データタイミング信号は、各データドライバから書き込み先である画素部までのデータ線上の距離に応じて異なるタイミング（データ期間）となるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へ階調電圧信号を供給する１データ期間は短く、データドライバから遠いデータ線遠端の画素部へ階調電圧信号を供給する１データ期間は長く設定される。
【0024】
ここで、本明細書において、データ線近端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に近いデータ線上の位置に設けられた画素部に相当する。
【0025】
また、データ線遠端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に遠いデータ線上の位置に設けられた画素部に相当する。
【0026】
また、データドライバ１４－１～１４－ｐのうち左端部に位置するデータドライバ１４－１は、信号ラインを介してゲートドライバ１３Ａに接続されている。また、右端部に位置するデータドライバ１４－ｐは、信号ラインを介してゲートドライバ１３Ｂに接続されている。データドライバ１４－１及び１４－ｐは、表示コントローラ１２から一定周期のゲートタイミング信号ＧＳ１の供給受け、ゲートタイミング信号ＧＳ１に基づいて、変調データタイミング信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＧＳ２を生成し、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給する。上記ゲートタイミング信号ＧＳ２は、ゲートドライバ１３Ａ及び１３Ｂが各ゲート線に供給するゲート信号の選択タイミングが、データドライバ１４－１及び１４－ｐからのデータ線上の距離に応じて異なるタイミングとなるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へのゲート信号の選択期間は短く、データドライバから遠いデータ線遠端の画素部へのゲート信号の選択期間は長く設定される。上記変調データタイミング信号と上記ゲートタイミング信号ＧＳ２のそれぞれの変調周期は、独立に設定されているのではなく、互いに相関を保ったタイミング設定がなされている。以下の説明では、データドライバ１４－１及び１４－ｐを総称して特定ドライバとも称する。
【0027】
なお、図１において、データドライバ１４－１～１４－ｐ間のタイミング調整のための制御信号を、例えば特定ドライバ１４－１及び１４－ｐから特定ドライバ以外のデータドライバへ供給するようにしてもよい（図示せず）。
【0028】
また、図１において、表示コントローラ１２から供給されるゲートタイミング信号ＧＳ１を、ゲートタイミング信号ＧＳ１の設定情報に置き換え、当該設定情報を映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫとともに一体化したシリアル信号として、データドライバ１４－１～１４－ｐのうちの少なくとも特定データドライバ１４－１及び１４－ｐへ伝送する構成としてもよい。
【0029】
また、図１において、特定ドライバ１４－１及び１４－ｐで生成するゲートタイミング信号ＧＳ２は複数のゲートタイミング信号群で構成され、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給されてもよい。そして、ゲートドライバ１３Ａ及び１３Ｂは、供給された複数のゲートタイミング信号群のタイミング合成により、各ゲート線に供給するゲート信号の選択タイミングが生成されるように構成されてもよい。
【0030】
また、図１において、表示コントローラ１２は、映像データ信号ＶＤＳを含む所定周期のシリアル信号及び所定周期のゲートタイミング信号ＧＳ１を出力する構成で、所定周期の信号供給を行う既存の表示コントローラを流用することができる。図１の表示装置は、データドライバ１４－１～１４－ｐの各々において、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調を行う構成とされ、特定ドライバ１４－１、１４－ｐにおいて、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調及びゲート信号のパルス幅（選択期間）の変調を行う構成とされている。
【0031】
図１の構成では、表示パネル１１とゲートドライバ１３Ａ及び１３Ｂとの距離が近い特定ドライバ１４－１及び１４－ｐにおいて、所定のタイミング相関を保つ変調データタイミング信号とゲートタイミング信号ＧＳ２が生成されるため、表示パネル１１のゲート線及びデータ線に供給されるゲート信号及びデータ線出力信号（階調電圧信号）に対する信号伝送路の影響によるタイミングずれが生じにくく、高品質表示が実現できる。
【0032】
図２は、特定ドライバであるデータドライバ１４－１及び１４－ｐを構成するドライバＩＣ１４Ａで、所定数の出力端よりそれぞれ出力される映像データＶＤに対応した階調電圧信号Ｖｄの出力タイミング（データ期間）及びゲートタイミング信号ＧＳ２によるゲート信号の出力タイミングやパルス幅の制御に関わる主要ブロックの構成を示すブロック図である。
【0033】
ドライバＩＣ１４Ａは、レシーバ２０、シリパラ変換回路２１、ロジック回路２２、ＰＬＬ（Phase Locked Loop）２３、タイミングジェネレータ２４、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ（Digital to Analog Converter）２７、アンプ２８及びバッファ２９を含む。ＰＬＬ２３、タイミングジェネレータ２４及びメモリ２５は、タイミング制御部３０を構成している。表示コントローラ１２から出力されたシリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ、クロック信号ＣＬＫ）及びゲートタイミング信号ＧＳ１がドライバＩＣ１４Ａに入力される。
【0034】
レシーバ２０は、表示コントローラ１２から出力された高速シリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫ）を受信する受信装置である。高速シリアル伝送された制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫはレシーバ２０を介してシリパラ変換回路２１でパラレル展開され、個別信号毎に分離される。
【0035】
シリパラ変換回路２１は、埋め込みクロック信号ＣＬＫから一定周波数のクロック信号ＣＬＫＡ及び書き込みクロック信号Ｗ－ＣＬＫを取り出し、クロック信号ＣＬＫＡをＰＬＬ２３に供給し、書き込みクロック信号Ｗ－ＣＬＫをメモリ２５に供給する。また、シリパラ変換回路２１は、シリアル化された制御信号ＣＳから制御信号ＣＳＡを取り出し、ロジック回路２２へ供給する。制御信号ＣＳＡは、必要に応じ、ロジック回路２２が制御するＰＬＬ２３及びタイミングジェネレータ２４の設定情報を含む。また、シリパラ変換回路２１は、シリアルデータとして供給された映像データ信号ＶＤＳをパラレルデータに変換し、パラレルデータに変換された映像データＶＤを、書き込みクロック信号Ｗ－ＣＬＫのクロックタイミングに応じて、書き込みデータＷ－Ｄａｔａとしてメモリ２５に書き込
む。
む。
【0036】
ロジック回路２２は、予め設定されていた設定情報や、制御信号ＣＳＡからの設定情報に従って、ＰＬＬ２３の周波数変調及びタイミングジェネレータ２４のタイミングを制御する。ロジック回路２２は、例えば制御信号ＣＳＡより追加または変更される設定値を一時的に記憶するレジスタ等を含む。
【0037】
ＰＬＬ２３は、シリパラ変換回路２１から供給されたクロック信号ＣＬＫＡに基づいて変調クロック信号Ｍ－ＣＬＫを生成する。ＰＬＬ２３は、ロジック回路２２の制御に応じてクロック信号ＣＬＫＡに周波数変調を行い、変調クロック信号Ｍ－ＣＬＫを生成する。
【0038】
タイミングジェネレータ２４は、ＰＬＬ２３から変調クロック信号Ｍ－ＣＬＫを受ける。タイミングジェネレータ２４は、ロジック回路２２の制御に応じて、変調クロック信号Ｍ－ＣＬＫに基づき、１フレーム期間内において周期が変化する変調データタイミング信号を生成する。タイミングジェネレータ２４は、その変調データタイミング信号のデータタイミング（データ期間）に基づいて、読み出しクロック信号Ｒ－ＣＬＫ及びラッチクロック信号Ｌ－ＣＬＫを生成し出力する。また、タイミングジェネレータ２４は、ゲートタイミング信号ＧＳ１を受け、ゲートタイミング信号ＧＳ１に基づいて、変調データタイミング信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＴＳを生成し出力する。ゲートタイミング信号ＴＳは、バッファ２９で増幅され、ゲートタイミング信号ＧＳ２としてドライバＩＣ１４Ａから出力される。
【0039】
メモリ２５は、書き込みクロック信号Ｗ－ＣＬＫのクロックタイミングに応じて、書き込みデータＷ－Ｄａｔａを書込み、データ信号の１データ期間の変調タイミングに応じた読み出しクロック信号のＲ－ＣＬＫに対応して、映像データＲ－Ｄａｔａを読みだす。メモリ２５は、読み出した映像データＲ－Ｄａｔａを、ラッチ＆レベルシフト回路２６へ供給する。なお、メモリ２５は、一定周期の書込みクロック信号Ｗ－ＣＬＫと変調周期の読出しクロック信号Ｒ－ＣＬＫのタイミング差に応じた期間に映像データＲ－Ｄａｔａを一時保存するメモリ容量を備える。
【0040】
ラッチ＆レベルシフト回路２６は、階調電圧信号のドライバＩＣ１４Ａからの出力タイミングを決めるラッチクロック信号Ｌ－ＣＬＫに応じて、映像データＲ－Ｄａｔａをラッチし、出力電源電圧に応じた高電圧ビット信号（２値の高電圧デジタル信号）にレベル変換し、高電圧ビット信号ＨＢＳを出力する。
【0041】
ＤＡＣ２７は、高電圧ビット信号ＨＢＳの入力を受け、高電圧ビット信号ＨＢＳに対応する階調レベル電圧を選択（デジタルアナログ変換）して、アナログの階調電圧信号としてアンプ２８へ供給する。
【0042】
アンプ２８は、ＤＡＣ２７で選択された階調電圧信号を増幅してデータ線へ出力する。なお、図２において、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ２７、アンプ２８の各ブロックは、ドライバＩＣ１４Ａの出力数に対応した回路群として構成される。
【0043】
また、ロジック回路２２に供給される各種設定情報は、表示コントローラ１２から送られる制御信号ＣＳＡとは別に、ドライバＩＣ１４Ａの外部から供給する構成としてもよい。例えば、ドライバＩＣ１４Ａの外部に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等からなる設定記憶装置１５を設けることもできる。設定記憶装置１５には、ゲートタイミング信号ＧＳ２のパルス幅の変調及び階調電圧信号Ｖｄのデータ期間の変調の設定を変更する変更設定情報を記憶させることもできる。例えば、表示装置１００の起動時に、ドライバＩＣ１４Ａが、設定記憶装置１５に記憶されている設
定値を読み出し、読み出した設定値に基づいてゲートタイミング信号ＧＳ２のパルス幅の変調、階調電圧信号Ｖｄのデータ期間の変調、及びそれぞれの信号のタイミング変更を行うこともできる。なお、設定記憶装置１５は、記憶している設定値を外部からの調整に応じて適宜変更可能に構成されている。
定値を読み出し、読み出した設定値に基づいてゲートタイミング信号ＧＳ２のパルス幅の変調、階調電圧信号Ｖｄのデータ期間の変調、及びそれぞれの信号のタイミング変更を行うこともできる。なお、設定記憶装置１５は、記憶している設定値を外部からの調整に応じて適宜変更可能に構成されている。
【0044】
前述したように、図２を特定ドライバ１４－１及び１４－ｐの構成として説明したが、特定ドライバ１４－１、１４－ｐ以外のデータドライバも図２と同様の構成としてもよい。その場合、特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１が入力されず、ゲートタイミング信号ＧＳ２を出力しない設定とする。例えば、図２の構成のデータドライバにおいて、表示コントローラ１２から送られる制御信号ＣＳＡ又は外部からの設定情報に基づき、タイミングジェネレータ２４内のゲートタイミングを調整する回路（図示せず）及びバッファ回路２９の動作を停止する設定を備えてもよい。これにより、ドライバＩＣ１４Ａは、供給する設定情報により特定ドライバとその他のデータドライバとを切り替えることができ、データドライバの汎用性を高めることができる。
【0045】
また、特定ドライバ１４－１及び１４－ｐから特定ドライバ以外のデータドライバへタイミング調整の制御信号を供給する場合、特定ドライバ１４－１及び１４－ｐはバッファ２９から当該制御信号を出力する構成としてもよい。制御信号を受ける特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１の代わりに制御信号を受ける構成としてもよい。
【0046】
図３Ａは、データドライバ１４－１～１４－ｐのうちの１つのデータドライバ１４におけるデータ線ＤＬｘへの出力に対応する映像データＶＤと内部信号の１フレーム期間のタイミングチャートを示している。図３Ａの上段は、シリアル化された映像データ信号ＶＤＳにおけるゲート線ＧＬｎ及びデータ線ＤＬｘに対応する映像データＶＤを表す。図３Ａの中段は、シリアル化された映像データ信号ＶＤＳがパラレル展開された各映像データＶＤのデータ期間を示している。ゲート線ＧＬｎ、ＧＬ（ｎ－１）、・・・、ＧＬ１の順（すなわち、データドライバから遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤが順次伝送されている。図３Ａの下段は、パラレル展開された映像データＶＤをメモリ２５へ書き込むタイミングを制御するクロック信号Ｗ－ＣＬＫを示す。なお、以下の説明では、データドライバ１４－１～１４－ｐのうちの一つを指して、単にデータドライバ１４と称する。
【0047】
図３Ａの上段に示すように、各映像データＶＤは、スタートパルスやコンフィグデータ等を含むオーバーヘッドＯＨと、データドライバ１４の出力数に対応した実データであるＲＧＢデータと、ダミーデータＤＤと、から構成されている。映像データ信号ＶＤＳは、データドライバ１４の出力数に応じた多数の映像データＶＤがシリアル化されている。例えば、映像データ信号ＶＤＳが、１ペア（２本）の伝送路の差動信号で伝送される場合、映像データ信号ＶＤＳは、図３Ａの中段に示す１データ期間に、データドライバ１４の出力数個の映像データＶＤを含んで構成され、映像データ信号ＶＤＳの周期は、１データ期間の出力数分の１とされる。したがって、映像データ信号ＶＤＳに埋め込まれたクロック信号ＣＬＫも、非常に高い周波数となっている。
【0048】
図３Ａの中段に示すように、映像データ信号ＶＤＳの先頭及び末尾にはブランク期間（Ｖ－ｂｌａｎｋ、ｂｌａｎｋとして示す）が設けられている。ブランク期間には、各種設定情報を含む制御信号ＣＳが盛り込まれ、映像データ信号ＶＤＳと一体化された一連のシリアル信号として表示コントローラ１２からデータドライバ１４へ供給される。
【0049】
その後、前述したように、シリパラ変換回路２１は、周期一定の書き込みクロック信号Ｗ－ＣＬＫに従って、データドライバ１４の出力数に応じてパラレル展開された各映像デ
ータＶＤを、書き込みデータＷ－Ｄａｔａとしてメモリ２５に順次書き込む。
ータＶＤを、書き込みデータＷ－Ｄａｔａとしてメモリ２５に順次書き込む。
【0050】
図３Ｂは、図３Ａと同様に、データ線ＤＬｘの出力に対応する映像データと内部信号であって、読み出しクロック信号Ｒ－ＣＬＫ、読み出しクロック信号Ｒ－ＣＬＫに基づいてメモリ２５から読み出された映像データＶＤ、及びラッチクロック信号Ｌ－ＣＬＫのクロックタイミングを示す１フレーム期間のタイムチャートである。また、図３Ｂにおいては、ラッチクロック信号Ｌ－ＣＬＫに基づき、データドライバ１４から出力される階調電圧信号Ｖｄｘと、各ゲート線に順次出力されるゲート信号の各タイミングを示すゲートＣＬＫも併せて示している。
【0051】
図３Ｂに示すように、メモリ２５から読み出される各映像データＶＤは、読み出しクロック信号Ｒ－ＣＬＫに基づいて、メモリ２５への書込順と同じ順番で読み出される。すなわち、ゲート線ＧＬｎ、ＧＬ（ｎ－１）、・・・、ＧＬ１の順（データドライバ１４から遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤがメモリ２５から順次読み出される。ここで、読み出しクロック信号Ｒ－ＣＬＫにおいては、データドライバ１４から遠い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ－ＣＬＫよりデータ期間が長く、データドライバ１４から近い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ－ＣＬＫよりデータ期間が短くなるように、クロックタイミングが変調されている。なお、同一の映像データＶＤに対し、書込みクロック信号Ｗ－ＣＬＫの周期（又は、書込まれる映像データＶＤのデータ期間）と読出しクロック信号Ｒ－ＣＬＫの周期（又は、読み出される映像データＶＤのデータ期間）が異なるため、このタイミング差の期間、一時的にメモリ２５にデータを保持している。
【0052】
また、データドライバ１４からデータ線へ出力するタイミング（１データ期間）を決めるラッチクロック信号Ｌ－ＣＬＫは、例えば、読み出しクロック信号Ｒ－ＣＬＫを１データ期間遅らせたクロック信号とされている。ラッチクロック信号Ｌ－ＣＬＫに基づいて、デジタルアナログ変換された階調電圧信号Ｖｄｘがデータドライバ１４からデータ線ＤＬｘへ出力される。図３Ｂにおいて、階調電圧信号Ｖｄｘが出力される各データ期間は、ラッチクロック信号Ｌ－ＣＬＫの立上りエッジから次の立上りエッジまでのタイミング（Ｔｈｎ、Ｔｈ（ｎ－１）、・・・、Ｔｈ１）で生成される。すなわち、データドライバ１４に近い側（データ線近端）の画素に供給されるデータ信号Ｖｄｘの１データ期間は短く、データドライバ１４から遠い側（データ線遠端）の画素に供給される階調電圧信号Ｖｄｘの１データ期間は長くなるように設定される。なお、図３Ｂの階調電圧信号Ｖｄｘの出力波形は、図示の便宜のために、最大階調電圧と最小階調電圧を交互に出力した波形例を示している。
【0053】
ゲートＣＬＫ（図２のゲートタイミング信号ＴＳ）は、タイミングジェネレータ２４において、ゲートタイミング信号ＧＳ１と変調データタイミング信号に基づき生成される。ゲートＣＬＫは、ラッチクロック信号Ｌ－ＣＬＫの立上りエッジ（１データ期間のタイミング）から所定の期間（ｄｈ（ｎ＋１）、ｄｈｎ、ｄｈ（ｎ－１）、・・・、ｄｈ１）ずれたタイミングに生成される。このゲートＣＬＫのタイミングに基づき、ゲート線ＧＬｎ、・・・ＧＬｋ・・・、ＧＬ１に対応したゲート信号Ｖｇｎ、・・・Ｖｇｋ・・・、Ｖｇ１の選択期間（すなわち、パルス幅）が設定される。ゲートＣＬＫのタイミングに基づき、バッファ２９において、ゲートドライバ１３Ａ及び１３Ｂの駆動回路に応じたゲートタイミング信号ＧＳ２が生成される。
【0054】
なお、大画面の表示装置では、階調電圧信号の画素電極への充電率を高めるため、ゲート信号のプリチャージが行われる場合がある。ゲート信号のプリチャージを行う場合、画素電極へ充電する階調電圧信号を選択するゲート信号において、当該階調電圧のデータ期間に対応したゲート信号の選択期間に対し、複数個前の選択期間からゲート信号の選択期間を開始する。すなわち、複数の選択期間にわたるゲート信号のパルス幅に設定する。例えば、図３ＢのゲートＣＬＫで設定するゲート信号Ｖｇｋの選択期間Ｔｈｋに対し、複数個前の選択期間から選択期間Ｔｈｋまでパルス幅を拡張したゲート信号となるようにゲートタイミング信号ＧＳ２を生成するようにしてもよい。
【0055】
図４は、本実施例のゲートドライバ１３Ａ又は１３Ｂから各ゲート線に出力されるゲート信号Ｖｇ１、・・・Ｖｇｋ・・・、Ｖｇｎと、データドライバ１４からデータ線ＤＬｘに出力される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。なお、階調電圧信号Ｖｄｘは、信号遅延に関する説明の便宜上、ゲート信号の選択期間（Ｔｈ１、Ｔｈｋ、Ｔｈｎ）に対応する１データ期間において低電位の階調電圧から高電位の階調電圧へ変化する信号波形を示す。
【0056】
ここでは、階調電圧信号Ｖｄｘの供給に対して、データ線遠端の１データ期間をＴｈｎ、データ線近端の１データ期間をＴｈ１として示している。階調電圧信号Ｖｄｘに対する１データ期間は、データ線近端では１データ期間が短く、データ線遠端側に向かって１データ期間が長くなるように各データ期間が設定される。
【0057】
データ線近端ではデータ線のインピーダンスの影響が小さいため、信号波形の立ち上がりの鈍りが小さい。従って、１データ期間Ｔｈ１が短くなっても、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルをそのままデータ線近端の画素電極に書き込むことができる。
【0058】
これに対し、データ線遠端では、データ線インピーダンスの影響を大きく受けて信号波形の立ち上がりが大きく鈍る。しかしながら、１データ期間Ｔｈｎが長いため、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルに到達することができ、当該電圧レベルをデータ線遠端の画素電極に書き込むことができる。これにより同一階調の全画面表示において、データ線インピーダンスに依存したデータ線方向の画素充電率を均一にすることができる。
【0059】
一方、ゲート信号Ｖｇ１、・・・Ｖｇｎは、階調電圧信号Ｖｄｘの１データ期間に応じて、データ線近端から遠端に向かってパルス幅（選択期間）が広くなるように設定される。すなわち、データ線近端の画素を選択するゲート信号Ｖｇ１はパルス幅が短く、データドライバ遠端の画素を選択するゲート信号Ｖｇｎのパルス幅は長い。これによりデータ線方向の画素に対する同一の階調電圧信号の画素充電率を均一化することができる。なお、図４では、ゲート信号のパルス幅を１データ期間と同等に設定した例を示している。ここで、前述したように、ゲート信号のプリチャージを行うため、ゲート信号のパルス幅を拡幅してもよい。
【0060】
また、ゲート信号Ｖｇ１～Ｖｇｎは、データ線遠端からデータ線近端に向かう順、すなわちＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順に、ゲートドライバ１３Ａ及び１３Ｂから順次出力される。ゲート信号Ｖｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１でそれぞれ選択された階調電圧信号Ｖｄｘが、データ線ＤＬｘに順次出力される。
【0061】
なお、ゲート信号Ｖｇ１～Ｖｇｎの出力順を、図４とは逆にデータドライバ近端からデータドライバ遠端に向かう順、すなわちＶｇ１、・・・、Ｖｇｋ、・・・、Ｖｇｎの順とすることも可能である。ただし、この場合、映像データＶＤのメモリ２５からの読出しは、当該映像データＶＤのメモリ２５への書込みより常に後になるため、メモリ２５から最初の映像データＶＤを読み出す読み出しクロック信号Ｒ－ＣＬＫのタイミングは、最初の映像データＶＤをメモリ２５に取り込む書き込みクロック信号Ｗ－ＣＬＫのタイミングより所定期間遅らせる必要がある。この場合、書き込みクロック信号Ｗ－ＣＬＫと読出しク
ロック信号Ｒ－ＣＬＫとのタイミング差は、図４の場合より大きくなり、映像データを一時保存するために必要なメモリ２５のメモリ容量が大きくなる場合がある。
ロック信号Ｒ－ＣＬＫとのタイミング差は、図４の場合より大きくなり、映像データを一時保存するために必要なメモリ２５のメモリ容量が大きくなる場合がある。
【0062】
一方、図４に示すようにＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順にゲート信号を出力する場合、映像データＶＤを読み出す読み出しクロック信号Ｒ－ＣＬＫのクロックタイミングの周期は、当該映像データＶＤをメモリ２５に書込む書き込みクロック信号Ｗ－ＣＬＫの一定のクロックタイミングの周期と比べて、読出し開始直後は周期が長く、徐々に周期が短くなる。このため、最初の映像データＶＤの読み出しを、最初の映像データＶＤの書き込みから少しだけ遅れたタイミングから開始することができる。この場合、書き込みクロック信号Ｗ－ＣＬＫと読出しクロック信号Ｒ－ＣＬＫとのタイミング差が小さく、映像データを一時保存するために必要なメモリ２５のメモリ容量を小さくできる。
【0063】
また、本実施例では、データ信号Ｖｄｘとゲート信号Ｖｇ１～Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを、ゲートドライバ１３Ａ又は１３Ｂからの距離に応じて調整する。例えば、ゲート線遠端では、ゲート信号Ｖｇｎがオフする（ハイレベルからローレベルへ変化する）タイミングが遅いため、次のゲート信号Ｖｇ（ｎ－１）で選択すべき階調電圧信号までゲート信号Ｖｇｎで選択して画素電極に誤充電が生じないように、タイミング差ｄｈｎを大きく設定する必要がある。なお、データドライバ１４からのデータ線上の距離に応じてもタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを可変にするように構成してもよい。
【0064】
なお、図４では、データ信号Ｖｄｘとゲート信号Ｖｇ１～Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎのタイミング差は、それぞれのゲート信号の選択期間の終了タイミングと、データ信号Ｖｄｘの各データ期間の終了タイミングとのタイミング差で設定されている。
【0065】
図５は、映像データＶＤに対応した階調電圧信号Ｖｄｘを書き込む際の１データ期間と、データドライバ１４からの各ゲート線ＧＬ１、…、ＧＬｎの位置との対応関係を示す図である。
【0066】
本実施例の表示装置１００とは異なり、データドライバからのゲート線の位置に関わらず階調電圧信号Ｖｄｘの書き込み期間を一定とした場合、破線Ａとして示すように、１データ期間の長さは一定（図５に示す一定値Ｔｏ）となる。
【0067】
これに対し、本実施例の表示装置１００では、実線Ｂとして示すように、データドライバ１４に近いゲート線ＧＬ１側の１データ期間及びゲート選択期間は短く、データドライバ１４から遠いゲート線ＧＬｎ側の１データ期間及びゲート選択期間は長く設定される。なお、実線Ｂの特性曲線は、データドライバ１４からのゲート線位置に対応するデータ線のインピーダンス（配線抵抗と配線容量の積）に依存した曲線となる。
【0068】
そして、本実施例の表示装置１００は、１データ期間を最小値Ｔｈから最大値Ｔｍまで変化させるとともに、１フレーム期間内のその平均値がＴｏの近傍となるように設定する。例えば、ＰＬＬ２３及びタイミングジェネレータ２４は、変調周期の読み出しクロック信号Ｒ－ＣＬＫを生成するにあたり、その周期の平均値が、周期一定の書込みクロック信号Ｗ－ＣＬＫの周期とほぼ同等となるように制御する。
【0069】
図３Ａ及び図３Ｂに示すように、ゲート線ＧＬｎからゲート線ＧＬ１に向かってゲート線を順次選択する場合、ＧＬｎ側では周期一定の書き込みクロック信号Ｗ－ＣＬＫに対して読み出しクロック信号Ｒ－ＣＬＫの周期が長いため、そのタイミング差に相当する期間、映像データＶＤをメモリ２５に保存する必要がある。
【0070】
一方、ゲート線ＧＬｋを選択するタイミングでは、書き込みクロック信号Ｗ－ＣＬＫと読み出しクロック信号Ｒ－ＣＬＫとは同じ周期となる。また、ゲート線ＧＬ１側では書き込みクロック信号Ｗ－ＣＬＫに対して読み出しクロック信号Ｒ－ＣＬＫの周期が短く、メモリ２５に保持した映像データＶＤの読み出し速度が上がり、メモリ２５に一時保存したデータが徐々に減る。本実施例では、１フレーム期間内の最後のゲート線ＧＬ１を選択するタイミングでメモリ２５の一時保存データが最小となるように、タイミング制御を行う。
【0071】
メモリ２５は、メモリ２５に書き込む書き込みデータＷ－Ｄａｔａとメモリ２５から読み出す読み出しデータＲ－Ｄａｔａとの差分に応じた映像データＶＤを一時的に記憶する容量を最低限有していればよい。なお、書き込みデータＷ－Ｄａｔａと読み出しデータＲ－Ｄａｔａとの差分は、図５の破線Ａと実線Ｂとで挟まれた分の面積に対応している。
【0072】
上記のような読み出しクロック信号Ｒ－ＣＬＫの制御によれば、メモリ２５に書込む書き込みデータＷ－Ｄａｔａと読み出しデータＲ－Ｄａｔａとの差分が極小化され、メモリ２５の容量を抑えることができる。また、上記のような読み出しクロック信号Ｒ－ＣＬＫの制御によれば、図３Ａ及び図３Ｂに示すように、書込みのトータル時間と読出しのトータル時間とが、どちらもそれぞれ１フレーム期間内に納まるように制御される。
【0073】
図５に示すように、本実施例の表示装置１００では、実線Ｂの特性曲線に応じて、１データ期間を最小値Ｔｈから最大値Ｔｍまで変化させることができる。画素充電率の不足をより改善させるためには、１データ期間の最大値Ｔｍが前述した固定値の１データ期間Ｔｏに比べて大きい（長い）ほど良い。但し、１データ期間の最大値Ｔｍが大きいほど最小値Ｔｈは小さく（短く）なる。本発明者の代表的な検討事例では、１データ期間の最小値Ｔｈを期間Ｔｏに対して０．５倍とした場合、１データ期間の最大値Ｔｍは期間Ｔｏの１．２倍程度である。この１データ期間の可変範囲が広いほど、各種表示装置への適用性能が高くできる。本実施例の表示装置１００では、１データ期間の最小値Ｔｈから最大値Ｔｍまでの変調への対応をデータドライバ１４のメモリ２５により実現している。
【0074】
一方、前述したように、表示コントローラに対応する制御回路からデータドライバに変調した映像データ信号を伝送する場合、１データ期間の最小値Ｔｈを期間Ｔｏに対し０．５倍とするには、映像データ信号の伝送周波数を２倍に上げなければならない。４Ｋパネルや８Ｋパネルの映像データ信号の伝送周波数を２倍に上げるのはシステムの構成上容易ではない。したがって、表示パネルのデータ線及びゲート線へ供給する階調電圧信号の１データ期間及びゲート信号のパルス幅を変調し、画素電極の充電率の低下による画質の劣化を抑制する表示装置の実現には、本実施例のように、所定周期のシリアル映像データ信号を受け変調周期にタイミング変換するデータドライバを備える表示装置１００が好適である。
【0075】
図６は、本実施例の表示装置１００を大画面パネルとし、且つゲートドライバを表示パネルの画素部と同様に薄膜トランジスタを用いて表示パネルと一体で形成するＧＯＡ（Gate On Array）の技術を用いて構成した場合のシステム構成の一例を示す図である。なお、図示の便宜により、表示パネルの半分に対応する構成図を示す。
【0076】
表示コントローラ１２は、ＴＣＯＮ（Timing Controller）－ＩＣ３１として構成されており、電源を供給するＰＭ（Power Management）ＩＣ３２とともに、ＴＣＯＮ基板ＴＢに設けられている。ＰＭＩＣ３２は、複数のレベルの電源電圧（例えば、高圧のＤＣ電源電圧及び低圧のＤＣ電源電圧）を供給可能に構成されている。ゲートドライバ１３Ａ及び１３Ｂは表示パネル１１上に形成されており、図６ではゲートドライバ１３ＢをＧＯＡ３
４として示している。
４として示している。
【0077】
データドライバ１４－１～１４－ｐは、ドライバＩＣ（図中、Ｄ－ＩＣであって、表示パネル半分に対応する１４－ｙ～１４－ｐとして示す）で構成される。各ドライバＩＣは、ＣＯＦ（Chip On Film）上に実装されている。各ＣＯＦは、Ｓ－ＰＣＢ（Printed Circuit Board）と表示パネルとの間を接続する。大画面パネルでは、ＰＣＢサイズの制約で複数のＳ－ＰＣＢを設け、Ｓ－ＰＣＢ間はケーブルコネクタを介したＦＰＣ（Flexible Printed Circuits）で接続される。ＴＣＯＮ－ＩＣ３１と表示パネル中央側のＳ－ＰＣＢとの間はケーブルコネクタを介してＦＦＣ（Flexible Flat Cable）により接続されている。
【0078】
また、複数のＳ－ＰＣＢのうち表示パネルの両端部に位置するＳ－ＰＣＢは、ゲート信号用の高振幅のゲートタイミング信号ＧＳ２を出力するレベルシフト回路であるＬ／Ｓ－ＩＣ３３を有する（図中、Ｄ－ＩＣ１４－ｐとＬ／Ｓ－ＩＣ３３を示す）。Ｌ／Ｓ－ＩＣ３３は、ＰＭＩＣ３２から、ＦＦＣ、Ｓ－ＰＣＢ及びＦＰＣの配線を経由してゲート信号用の高圧のＤＣ電源電圧の供給を受ける。
【0079】
ＴＣＯＮ－ＩＣ３１は、映像データ信号ＶＤＳ、クロック信号ＣＬＫ及び制御信号ＣＳを一体化したシリアル信号を生成し、ＦＦＣ、Ｓ－ＰＣＢ（及び一部はＦＰＣ）及びＣＯＦの配線を経由してデータドライバ１４－１～１４－ｐの各々に供給する。例えば、ＴＣＯＮ－ＩＣ３１は、これらの信号を低電圧シリアル差動信号（ＬＶ＿ｓｉｇｎａｌ）として、ＰｔｏＰ（Point to Point）方式で各ドライバＩＣに供給する。
【0080】
また、ＴＣＯＮ－ＩＣ３１は、データドライバ１４－１～１４－ｐの複数のドライバＩＣのうち、ゲートドライバ１３Ａ又は１３Ｂに最も近い端部に位置する特定ドライバＩＣ（図中、データドライバ１４－ｐ）に対し、ゲートタイミング信号ＧＳ１（ＬＶ＿ｓｉｇｎａｌ）を供給する。ゲートタイミング信号ＧＳ１の供給を受けた特定ドライバＩＣは、図２のブロック図で示したような構成を有し、特定ドライバＩＣ内でゲートタイミング信号ＧＳ１と変調データタイミング信号に応じた変調周期のゲートＣＬＫ（ゲートタイミング信号ＴＳ）を生成する。当該ドライバＩＣは、図３ＢのゲートＣＬＫ（ゲートタイミング信号ＴＳ）で設定されるゲート選択期間のタイミングに基づき、ＧＯＡ３４の回路に対応したゲートタイミング信号ＧＳ２（ＬＶ＿ｓｉｇｎａｌ）を生成する。特定ドライバＩＣから出力されたゲートタイミング信号ＧＳ２（ＬＶ＿ｓｉｇｎａｌ）は、Ｌ／Ｓ－ＩＣ３３によって高電圧の信号（ＨＶ＿ｓｉｇｎａｌ）にレベル変換され、特定ドライバＩＣのＣＯＦを経由して表示パネル１１上のＧＯＡ３４に供給される。
【0081】
かかる構成によれば、ＴＣＯＮ－ＩＣ３１から特定ドライバＩＣ（データドライバ１４－ｐ）に供給するゲートタイミング信号ＧＳ１を低電圧信号（ＬＶ＿ｓｉｇｎａｌ）とすることができるため、信号数を削減することができる。
【0082】
例えば、大画面の表示装置において、画素充電率を高めるために、ゲート信号Ｖｇ１～Ｖｇｎのパルス幅を１データ期間の正の整数倍（例えば、２～４倍）設けて、各ゲート線ＧＬ１～ＧＬｎの選択期間に対するプリチャージを行うことができる。その場合、ＧＯＡに供給する高電圧のゲートタイミング信号の信号数として、例えば正の整数倍×２の信号数が必要となる。そして、ＴＣＯＮ基板に設けられたＬ／Ｓ－ＩＣで生成した複数の高電圧のゲートタイミング信号が、ＦＦＣ、Ｓ－ＰＣＢ、ＦＰＣ、ＣＯＦの長い配線を経由してＧＯＡに供給される構成が適用されていた。一方、本実施例の表示装置１００では、ゲート線ＧＬ１～ＧＬｎのゲート信号選択期間に対するプリチャージを行う場合でも、ゲートタイミング信号ＧＳ１は、例えばゲート信号のスタートパルスなどの単純な低電圧信号とすることができる。ＧＯＡに必要なゲートタイミング信号ＧＳ２は、パルス幅の変調も
含め、全て特定ドライバＩＣ（データドライバ１４－ｐ）で生成し、Ｌ／Ｓ－ＩＣ３３によって高電圧信号にレベル変換してＧＯＡ３４に供給してもよい。したがって、本実施例の表示装置１００では、ＴＣＯＮ－ＩＣ３１からＳ－ＰＣＢやＦＦＣ、ＦＰＣを経由した長配線で供給されるゲートタイミング信号（ＧＳ１）の信号数の削減の効果が大きい。そして、ゲートタイミング信号（ＧＳ１）の信号数の削減により、Ｓ－ＰＣＢの面積の削減の効果を得ることができる。
含め、全て特定ドライバＩＣ（データドライバ１４－ｐ）で生成し、Ｌ／Ｓ－ＩＣ３３によって高電圧信号にレベル変換してＧＯＡ３４に供給してもよい。したがって、本実施例の表示装置１００では、ＴＣＯＮ－ＩＣ３１からＳ－ＰＣＢやＦＦＣ、ＦＰＣを経由した長配線で供給されるゲートタイミング信号（ＧＳ１）の信号数の削減の効果が大きい。そして、ゲートタイミング信号（ＧＳ１）の信号数の削減により、Ｓ－ＰＣＢの面積の削減の効果を得ることができる。
【0083】
また、Ｌ／Ｓ－ＩＣ３３をＧＯＡ３４に近いＳ－ＰＣＢ上に設けることにより、ＧＯＡ３４に供給する高振幅のＨＶ＿ｓｉｇｎａｌの配線距離（伝送路）が短く、他の信号へのノイズの影響や配線長に応じた信号遅延を抑制することができる。なお、ＰＭＩＣ３２からＬ／Ｓ－ＩＣ３３に供給される高圧のＤＣ電源電圧の配線では、伝送する信号に振幅がないため、他の信号へのノイズの影響はほとんど生じない。
【0084】
以上のように、本実施例の表示装置１００では、データドライバ１４－１～１４－ｐから映像データＶＤの書き込み対象である画素までの距離に応じて、データ線近端では１データ期間が短く、データ線遠端では１データ期間が長い階調電圧信号Ｖｄ１～Ｖｄｍを生成し、データ線ＤＬ１～ＤＬｍに印加する。また、特定ドライバであるデータドライバ１４－１及び１４－ｐは、階調電圧信号の１データ期間に合わせて、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲートタイミング信号ＧＳ２を生成する。ゲートタイミング信号ＧＳ２を受けるゲートドライバは、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲート線信号Ｖｇ１～Ｖｇｎを生成し、ゲート線ＧＬ１～ＧＬｎに印加する。
【0085】
かかる構成によれば、表示コントローラ１２は、データドライバ１４－１～１４－ｐに向けて、一定周期でシリアル化されて一体化された映像データ信号ＶＤＳ、クロック信号ＣＬＫ、制御信号ＣＳ、及び一定周期のゲートタイミング信号ＧＳ１を送信する。このため、表示コントローラ１２とデータドライバ１４－１～１４－ｐとの間の信号伝送では、変調信号を伝送することによる伝送周波数の大幅な増加が生じない。また、伝送周波数の増加に応じて、伝送経路の部品においてその性能を上げるために変更する必要がない。
【0086】
また、本実施例の表示装置１００では、データ信号Ｖｄｘの生成及び出力だけでなく、ゲートタイミング信号ＧＳ２の生成をデータドライバ１４－１及び１４－ｐが行う。従って、表示コントローラ１２（ＴＣＯＮ－ＩＣ３１）の構成の変更は不要であり、データドライバ１４－１～１４－ｐの構成の変更に集約することができる。
【0087】
従って、本発明に係る表示装置によれば、装置規模の増大を抑えつつ、画質の劣化を抑制することが可能となる。
【実施例2】
【0088】
次に、本発明の実施例２の表示装置について説明する。本実施例の表示装置は、データドライバに含まれるドライバＩＣの主要ブロックの構成において、実施例１の表示装置１００と異なる。
【0089】
図７は、本実施例の特定ドライバ（すなわち、データドライバ１４－１又は１４－ｐ）に含まれるドライバＩＣ１４Ｂの主要ブロックの構成を示すブロック図である。本実施例のドライバ１４Ｂは、デコーダ４１、エンコーダ４２を有する。また、実施例１とは異なり、ドライバＩＣ１４Ｂの内部ではなく外部にメモリ４３が設けられている。ＰＬＬ２３、タイミングジェネレータ２４、デコーダ４１及びエンコーダ４２は、タイミング制御部４０を構成している。
【0090】
メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている点において実施例１のメモリ２５と異なる。また、デコーダ４１及びエンコーダ４２以外の機能ブロックの構成及び動作は、図２に示した実施例１のものと同様である。
【0091】
デコーダ４１は、シリパラ変換回路２１とメモリ４３との間に設けられている。デコーダ４１は、シリパラ変換回路２１から出力された書き込みデータＷ－Ｄａｔａ及び一定周波数の書き込みクロック信号Ｗ－ＣＬＫを、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ書き込みデータバス数及び伝送周波数に応じた信号にデコードして、メモリ４３に送出する。
【0092】
エンコーダ４２は、メモリ４３とラッチ＆レベルシフト回路２６との間に設けられている。エンコーダ４２は、タイミングジェネレータ２４から出力される読出しクロック信号Ｒ－ＣＬＫに応じて、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ読出しデータバス数及び伝送周波数に応じた信号をメモリ４３から読み出してエンコードし、読み出しデータＲ－Ｄａｔａとしてラッチ＆レベルシフト回路２６に送出する。
【0093】
メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている点以外については、図２に示した実施例１のメモリ２５と同様の機能を有する。また、デコーダ４１及びエンコーダ４２以外の機能ブロックの構成及び動作は、図２に示した実施例１のものと同様である。
【0094】
本実施例では、メモリ４３がドライバＩＣ１４Ｂと別個に設けられているため、メモリ４３をドライバＩＣ１４Ｂよりも微細なプロセスで実現することが可能である。従って、メモリ容量が比較的大きい場合には、実施例１のようにドライバＩＣにメモリを内蔵する場合よりもシステムコストを抑えることが可能となる。
【実施例3】
【0095】
次に、本発明の実施例３の表示装置について説明する。本実施例の表示装置は、ゲートドライバがＧＯＡではなくゲートドライバＩＣ（Ｇ－ＩＣ）として構成されている点で、実施例１の表示装置１００と異なる。
【0096】
図８は、本実施例の表示パネル１１を大画面パネルとし、且つゲートドライバ１３Ａ及び１３Ｂを別々のゲートドライバＩＣ（Ｇ－ＩＣ）として構成した場合のシステム構成の一例を示す図である。
【0097】
ＴＣＯＮ－ＩＣ３１は、実施例１と同様、映像データ信号ＶＤＳ、クロック信号ＣＬＫ及び制御信号ＣＳを一体化した、低電圧シリアル差動信号（ＬＶ＿ｓｉｇｎａｌ）として、ＰｔｏＰでデータドライバ１４－１～１４－ｐの各ドライバＩＣに供給する。また、ＴＣＯＮ－ＩＣ３１は、データドライバ１４の複数のドライバＩＣのうち、ゲートドライバ１３Ａ又は１３Ｂに最も近い端部に位置する特定ドライバＩＣに対し、ゲートタイミング信号ＧＳ１を供給する。
【0098】
本実施例では、実施例１とは異なり、データドライバ内部にＬ／Ｓ－ＩＣ３３が設けられておらず、代わりにＧ－ＩＣ４４がＬ／Ｓ－ＩＣの機能を備える。従って、データドライバ１４－１又は１４－ｐで生成されたゲートタイミング信号ＧＳ２は、低電圧信号（ＬＶ＿ｓｉｇｎａｌ）のままＣＯＦを経由して、表示パネル１１の端部に実装されたＧ－ＩＣ４４に供給される。また、ＰＭＩＣ３２からは、Ｇ－ＩＣ４４に高圧のＤＣ電源電圧が供給される。
【0099】
かかる構成によれば、ゲートタイミング信号ＧＳ２をデータドライバ１４－１又は１４
－ｐで生成するため、ＴＣＯＮ－ＩＣ３１からデータドライバ１４－ｐに供給するゲートタイミング信号ＧＳ１を低電圧信号（ＬＶ＿ｓｉｇｎａｌ）とすることができ、ゲートタイミング信号ＧＳ１の信号数を削減することができるため、Ｓ－ＰＣＢの面積を削減することが可能となる。
－ｐで生成するため、ＴＣＯＮ－ＩＣ３１からデータドライバ１４－ｐに供給するゲートタイミング信号ＧＳ１を低電圧信号（ＬＶ＿ｓｉｇｎａｌ）とすることができ、ゲートタイミング信号ＧＳ１の信号数を削減することができるため、Ｓ－ＰＣＢの面積を削減することが可能となる。
【実施例4】
【0100】
次に、本発明の実施例４の表示装置について説明する。本実施例の表示装置は、ゲートタイミング信号ＧＳ２が表示コントローラ１２からゲートドライバ１３Ａ、１３Ｂへ直接供給される構成である点で実施例１～３の表示装置１００と異なる。
【0101】
図９は、変調周期を有するゲートタイミング信号ＧＳ２が表示コントローラ１２で生成されるように構成した場合のシステム構成の一例を示す図である。
【0102】
ゲートタイミング信号ＧＳ２の伝送周波数は、表示コントローラ１２からデータドライバ１４－１～１４－ｐの各々に供給されるシリアル映像データ信号の伝送周波数に比べて十分低い。このため、ゲートタイミング信号ＧＳ２を表示コントローラ１２からゲートドライバ１３Ａ、１３Ｂへ直接供給することは可能である。
【0103】
但し、図９において、表示コントローラ１２は、変調周期を有するゲートタイミング信号ＧＳ２を出力する機能を備える必要がある。従って、所定の周期で信号の供給を行う既存の表示コントローラを単純に本システム構成に流用することはできない。
【0104】
また、図９の表示装置では、変調データタイミング信号を生成する各データドライバと、ゲートタイミング信号ＧＳ２が生成される表示コントローラ１２との距離が離れているため、表示パネル１１のゲート線に供給されるゲート信号及びデータ線に供給されるデータ線出力信号（階調電圧信号）に対する信号伝送路の影響によるタイミングずれが生じやすくなる。このため、相互にタイミング調整機能を設けて最適なタイミング相関となるように調整することで、高品質表示を実現できる。
【0105】
なお、図９の表示装置では、データドライバ１４－１～１４－ｐの各々において、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調のみを行う構成とされ、ゲートタイミング信号を出力する特定ドライバは備えない。それ以外の構成は実施例１（図１）の表示装置１００と同様である。
【0106】
また、図９の表示装置において、表示コントローラ１２で生成するゲートタイミング信号ＧＳ２は複数のゲートタイミング信号群で構成され、必要に応じてＬ／Ｓ－ＩＣを介して、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給されてもよい。そして、ゲートドライバ１３Ａ及び１３Ｂは、供給された複数のゲートタイミング信号群のタイミング合成により、各ゲート線に供給するゲート信号の選択タイミングを生成するように構成されてもよい。
【0107】
図１０は、図９の表示装置のデータドライバ１４－１～１４－ｐの各々を構成するドライバＩＣの主要ブロックの構成を示すブロック図である。図１０のドライバＩＣは、図２のドライバＩＣ１４Ａのブロック図から、ゲートタイミング信号ＧＳ１、ＧＳ２、ＴＳとバッファ２９を削除した構成である。なお、図１０のドライバＩＣは、データタイミングに関わる機能ブロックは図２と同じである。
【0108】
図１０のドライバＩＣは、図９の表示装置のデータドライバ１４－１～１４－ｐの各々に対し等しく適用できる。また、図１の表示装置の特定ドライバ１４－１、１４－ｐを除くデータドライバへも適用できる。同様に、実施例２の図７のブロック図（ドライバＩＣ
１４Ｂ）から、ゲートタイミング信号ＧＳ１、ＧＳ２、ＴＳとバッファ２９を削除した構成（図示せず）とし、図９の表示装置のデータドライバ１４－１～１４－ｐの各々に対し適用することもできる。
１４Ｂ）から、ゲートタイミング信号ＧＳ１、ＧＳ２、ＴＳとバッファ２９を削除した構成（図示せず）とし、図９の表示装置のデータドライバ１４－１～１４－ｐの各々に対し適用することもできる。
【0109】
なお、図９の表示装置のデータドライバ１４－１～１４－ｐの各々を構成するドライバＩＣとして、ゲートタイミング信号ＧＳ２を出力しないように設定した図２のドライバＩＣ１４Ａ又は図７のドライバＩＣ１４Ｂを用いてもよい。
【0110】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であってもよい。表示装置１００が有機ＥＬ表示装置である場合、画素部Ｐ11～Ｐnmの各々は、有機ＥＬ素子と、有機ＥＬ素子に流す電流を制御する薄膜トランジスタと、を備える。画素部Ｐ11～Ｐnmに供給された階調電圧信号Ｖｄ１～Ｖｄｍに応じて薄膜トランジスタが有機ＥＬ素子に流す電流を制御し、その電流に応じて有機ＥＬ素子の発光輝度が変化することにより、表示が行われる。有機ＥＬ表示装置においても、本発明を適用することにより、輝度むらを抑えた表示を行うことが可能となる。
【0111】
また、表示パネル１１は、カラーＦＨＤ（Full High Definition）パネルであっても良く、４Ｋパネルや８Ｋパネルであってもよい。
【符号の説明】
【0112】
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ データドライバ
１５ 設定記憶装置
２０ レシーバ
２１ シリパラ変換回路
２２ ロジック回路
２３ ＰＬＬ
２４ タイミングジェネレータ
２５ メモリ
２６ ラッチ＆レベルシフト
２７ ＤＡＣ
２８ アンプ
２９ バッファ
３０ タイミング制御部
３１ ＴＣＯＮ－ＩＣ
３２ ＰＭＩＣ
３３ Ｌ／Ｓ－ＩＣ
３４ ＧＯＡ
４０ タイミング制御部
４１ デコーダ
４２ エンコーダ
４３ メモリ
４４ Ｇ－ＩＣ
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４－１～１４－ｐ データドライバ
１５ 設定記憶装置
２０ レシーバ
２１ シリパラ変換回路
２２ ロジック回路
２３ ＰＬＬ
２４ タイミングジェネレータ
２５ メモリ
２６ ラッチ＆レベルシフト
２７ ＤＡＣ
２８ アンプ
２９ バッファ
３０ タイミング制御部
３１ ＴＣＯＮ－ＩＣ
３２ ＰＭＩＣ
３３ Ｌ／Ｓ－ＩＣ
３４ ＧＯＡ
４０ タイミング制御部
４１ デコーダ
４２ エンコーダ
４３ メモリ
４４ Ｇ－ＩＣ
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】