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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-02
(45)【発行日】2022-08-10
(54)【発明の名称】薄膜トランジスタおよびその製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20220803BHJP
H01L 21/336 20060101ALI20220803BHJP
C01G 35/00 20060101ALI20220803BHJP
【ＦＩ】
H01L29/78 618B
H01L29/78 618A
H01L29/78 618F
C01G35/00 Z
【請求項の数】
3
(21)【出願番号】P 2018024197
(22)【出願日】2018-02-14
(65)【公開番号】P2019140318
(43)【公開日】2019-08-22
【審査請求日】2021-01-05
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100098073
【弁理士】
【氏名又は名称】津久井 照保
(72)【発明者】
【氏名】辻 博史
(72)【発明者】
【氏名】武井 達哉
(72)【発明者】
【氏名】中田 充
【審査官】岩本 勉
(56)【参考文献】
【文献】国際公開第２０１７／２０４１９７（ＷＯ，Ａ１）
【文献】特開２０１７－２１８６７５（ＪＰ，Ａ）
【文献】国際公開第２０１７／２０８１０９（ＷＯ，Ａ１）
【文献】特開２０１７－２２６９１３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０３６５４５１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２１／３３６
Ｃ０１Ｇ ３５／００
(57)【特許請求の範囲】
【請求項1】
活性層としての半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料として用い、
前記半導体層に含まれるＴａの割合が０．３ａｔｏｍｉｃ％以上、かつ１．１ａｔｏｍｉｃ％以下であることを特徴とする薄膜トランジスタ。
【請求項2】
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記半導体層、およびソース・ドレイン電極を有する構成とされていることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項3】
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、前記半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Ｔａのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｔａのスパッタターゲットに印加する該第１の電力は、前記半導体層に含まれるＴａの該半導体層全体に対する割合が、０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下となる値に調整することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、ディスプレイ駆動素子などに用いられる薄膜トランジスタに関し、詳しくは半導体として酸窒化亜鉛を含む薄膜トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ（以下、ＴＦＴ（Thin-Film Transistor）と称することもある）として、インジウム、ガリウム
および亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛）（In-Ga-Zn-O）等の酸化物半導体をチャネル（活性層）に用いたものが注目されている。In-Ga-Zn-Oを用いたＴＦＴ（以下、ＩＧＺＯ－ＴＦＴ）（下記非特許文献１を参照）は、アモルファスシリコンＴＦＴに比べて10倍以上も高い移動度（～10 cm2/Vs）を示す。
および亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛）（In-Ga-Zn-O）等の酸化物半導体をチャネル（活性層）に用いたものが注目されている。In-Ga-Zn-Oを用いたＴＦＴ（以下、ＩＧＺＯ－ＴＦＴ）（下記非特許文献１を参照）は、アモルファスシリコンＴＦＴに比べて10倍以上も高い移動度（～10 cm2/Vs）を示す。
【0003】
今日では、大面積・高精細のディスプレイに適用するため、ＩＧＺＯ－ＴＦＴと同程度以上の高い移動度を有するその他のＴＦＴ、例えば、酸窒化亜鉛（Ｚｎ-Ｏ-Ｎ）を用いたＴＦＴ（以下、ＺｎＯＮ－ＴＦＴ）の検討がなされている（下記非特許文献２を参照）。
【先行技術文献】
【非特許文献】
【0004】
【文献】Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ.， Ｎａｔｕｒｅ ｖｏｌ．４３２，ｐ．４８８（２００４）
【文献】Ｍ．Ｒｙｕ ｅｔ ａｌ.， ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ． ｖｏｌ．４３２，ｐ．５．６．１（２０１２）
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述したように高い移動度を示すＺｎＯＮ－ＴＦＴは、電気的な特性が不安定であり、その経時的な変化が生じやすく、例えば、ＩＧＺＯ－ＴＦＴと同程度以上の高い移動度を確保しつつ、電気的特性の経時的変化を小さくし得る、ＺｎＯＮ－ＴＦＴの出現が望まれていた。
本発明は上記事情に鑑みなされたものであり、主成分として酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、ＩＧＺＯ－ＴＦＴと同等程度以上の高い移動度を確保しつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。
本発明は上記事情に鑑みなされたものであり、主成分として酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、ＩＧＺＯ－ＴＦＴと同等程度以上の高い移動度を確保しつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0006】
上記のような目的を達成するために、
本発明の薄膜トランジスタは、
活性層としての半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料として用い、
前記半導体層に含まれるＴａの割合が０．３ａｔｏｍｉｃ％以上、かつ１．１ａｔｏｍｉｃ％以下であることを特徴するものである。
本発明の薄膜トランジスタは、
活性層としての半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料として用い、
前記半導体層に含まれるＴａの割合が０．３ａｔｏｍｉｃ％以上、かつ１．１ａｔｏｍｉｃ％以下であることを特徴するものである。
【0007】
また、基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記半導体層、およびソース・ドレイン電極を有する構成とされていることが好ましい。
【0008】
本発明の薄膜トランジスタの製造方法は、
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Ｔａのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｔａのスパッタターゲットに印加する該第１の電力は、前記半導体層に含まれるＴａの該半導体層全体に対する割合が、０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下となる値に調整することを特徴とするものである。
ここで、「第１の電力」および「第２の電力」とは、ＤＣパワーあるいはＲＦ電力等の電力の種類を称し、第１の電力および第２の電力が異種であっても同種であっても良い。例えば、第１の電力をＤＣ電力、第２の電力をＲＦ電力とすることができる。
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＴａを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Ｔａのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｔａのスパッタターゲットに印加する該第１の電力は、前記半導体層に含まれるＴａの該半導体層全体に対する割合が、０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下となる値に調整することを特徴とするものである。
ここで、「第１の電力」および「第２の電力」とは、ＤＣパワーあるいはＲＦ電力等の電力の種類を称し、第１の電力および第２の電力が異種であっても同種であっても良い。例えば、第１の電力をＤＣ電力、第２の電力をＲＦ電力とすることができる。
【発明の効果】
【0009】
酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、本願発明者等の測定、考察によれば、タンタル（Ｔａ）の添加量が所定値を超えると移動度が減少する。
Ｔａの添加量が所定値を超えると移動度が減少するのは、半導体層の全体の原子数に対するＴａの原子数の割合に応じてキャリアの散乱も増加し、所定値からは、キャリアの散乱による影響の方が大きくなってしまうことが考えられる。
Ｔａの添加量が所定値を超えると移動度が減少するのは、半導体層の全体の原子数に対するＴａの原子数の割合に応じてキャリアの散乱も増加し、所定値からは、キャリアの散乱による影響の方が大きくなってしまうことが考えられる。
【0010】
また、ドレイン電圧が所定の電圧値のときに、ドレイン電流が所定の電流値となるときのゲート電圧で定義されるしきい値電圧の変化（ΔＶｔｈ）は、Ｔａを添加することでその値を小さくすることが可能となる。しかし、このしきい値電圧の変化（ΔＶｔｈ）もＴａを添加し過ぎると、逆に増大する。なお、上記所定の電圧値としては、例えば1V、上記所定の電流値としては、例えば10-7Aとする。
【0011】
本発明者等の測定の結果、Ｔａの添加量を全体量に対して、０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下とすることにより、高い移動度を維持しつつ経年的な電気的安定性を得られることが見出されたので、本発明の薄膜トランジスタにおいては、半導体層全体原子数に対するＴａの原子数を０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下に設定している。
したがって、本発明の薄膜トランジスタおよびその製造方法によれば、高い移動度を保持しつつ、経年的な電気的特性の安定化を図ることができる。
したがって、本発明の薄膜トランジスタおよびその製造方法によれば、高い移動度を保持しつつ、経年的な電気的特性の安定化を図ることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。
【図2】本発明の実施例１に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力１０Ｗ）を示すグラフである。
【図3】本発明の実施例２に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力２０Ｗ）を示すグラフである。
【図4】本発明の実施例３に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力３０Ｗ）を示すグラフである。
【図5】本発明の実施例４に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力４０Ｗ）を示すグラフである。
【図6】本発明の実施例５に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力５０Ｗ）を示すグラフである。
【図7】比較例に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力０Ｗ）を示すグラフである。
【図8】半導体層中のＴａ量の、Ｔａスパッタターゲットに加えたＤＣパワーに対する依存性を示すグラフである。
【図9】薄膜トランジスタのしきい値電圧変化（ΔＶｔｈ）の、Ｔａスパッタターゲットに印加したＤＣパワーに対する依存性を示すグラフである。
【図10】薄膜トランジスタの移動度の、Ｔａスパッタターゲットに印加したＤＣパワーに対する依存性を示すグラフである。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態に係る薄膜トランジスタを図面を用いて説明する。
図１は本実施形態に係る薄膜トランジスタの構造を示すものである。
図１は本実施形態に係る薄膜トランジスタの構造を示すものである。
【0014】
本発明の薄膜トランジスタ（以下、ＴＦＴと称する）は、まず、基板１の上にゲート電極２およびゲート絶縁膜３を順次形成し、次に、半導体層（タンタルを添加した酸窒化亜鉛層）（活性層）４を形成し、その上にソース電極５およびドレイン電極６を形成してなる。
【0015】
本実施形態に係る薄膜トランジスタは、図１に示すようにボトムゲート型であり、かつトップコンタクト型であるが、本発明を適用し得るＴＦＴのタイプとしては、この構造に限られるものではない。例えばゲート電極の下側にゲート絶縁膜と半導体層を順に備えたトップゲート型のＴＦＴ、あるいは、ソース電極とドレイン電極が半導体層の下側に配されるボトムコンタクト型のＴＦＴでもよい。
【0016】
上記基板１としては、種々の材質のものを用いることができ、シリコン、ガラスあるいはプラスチック樹脂等から構成されるが、フレキシブルなプラスチックフィルムで構成することにより、フレキシブルなディスプレイ（例えば有機ELディスプレイ）を形成することが可能である。
プラスチックフィルムとしては、たとえばＰＥＴ、ＰＥＮ、ポリイミド等を用いたものが挙げられる。
プラスチックフィルムとしては、たとえばＰＥＴ、ＰＥＮ、ポリイミド等を用いたものが挙げられる。
【0017】
上記ゲート電極２およびゲート絶縁膜３の構成材料として種々の周知の材料を用いることができる。
ゲート電極２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。なお、ゲート電極２は、フォトリソグラフィー法（紫外線露光による微細加工技術）等を用いて、必要な大きさ、形状に、パターニングされている。
また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
ゲート電極２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。なお、ゲート電極２は、フォトリソグラフィー法（紫外線露光による微細加工技術）等を用いて、必要な大きさ、形状に、パターニングされている。
また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ2Ｏ3やＹ2Ｏ3等の酸化物や、これらを積層したものを用いることもできる。
【0018】
上記半導体層（活性層）４は、少なくともＺｎ、Ｏ、Ｎ、およびＴａを含んで構成される、Ｔａを添加した酸窒化物からなり、上記Ｚｎ、Ｏ、Ｎ、およびＴａの原子数の合計に対する各金属元素の原子数の比が下記式（１）を満足する。なお、下記式（１）において、Ｚｎ、Ｏ、Ｎ、およびＴａは、各々、Ｚｎ、Ｏ、Ｎ、およびＴａの原子数を表す。
０．３atomic% ≦ Ｔａ／（Ｚｎ＋Ｏ＋Ｎ＋Ｔａ）≦ １．４atomic%・・・（１）
０．３atomic% ≦ Ｔａ／（Ｚｎ＋Ｏ＋Ｎ＋Ｔａ）≦ １．４atomic%・・・（１）
【0019】
上記式（１）に示すＴａの原子数比が小さ過ぎると、経年的な電気的特性が安定化しない。したがって、上記Ｔａの原子数比は０．３ａｔｏｍｉｃ％以上とする必要がある。
【0020】
しかしながら、Ｔａの原子数比が大き過ぎると、移動度の低下を招くとともに、経年的な電気的特性の安定化等に問題が生じるため、１．４ａｔｏｍｉｃ％以下とする必要がある。
また、上述したソース電極５およびドレイン電極６は、例えば、モリブデンやアルミニウムなどの金属により構成される。
また、上述したソース電極５およびドレイン電極６は、例えば、モリブデンやアルミニウムなどの金属により構成される。
【0021】
次に、本発明の実施形態に係る薄膜トランジスタの製造方法を図１を参照して説明する。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板１を洗浄し、基板１の表面にバリア層や平坦化層（無機薄膜や有機薄膜）を形成し（図示せず）、その後、ゲート電極２を積層し、必要な形状にパターニングする。なお、微細形状をパターニングするには、フォトリソグラフィー法（紫外線露光による微細加工技術）を用いる。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板１を洗浄し、基板１の表面にバリア層や平坦化層（無機薄膜や有機薄膜）を形成し（図示せず）、その後、ゲート電極２を積層し、必要な形状にパターニングする。なお、微細形状をパターニングするには、フォトリソグラフィー法（紫外線露光による微細加工技術）を用いる。
【0022】
次に、ゲート電極２上および基板１（ゲート電極２が形成されていない領域）上にゲート絶縁膜３を形成する。ゲート絶縁膜３としては、シリコン酸化膜（SiO2）を例えば１００ｎｍの厚みに形成したものを用いる。成膜は化学気相成長法やスパッタリング法を用いる。勿論、有機材料を用いて成膜することもできる。
【0023】
続いて、Ｔａを添加した酸窒化亜鉛からなる半導体層４をスパッタリングを用いて形成する。
【0024】
次に、ソース電極５およびドレイン電極６を、スパッタリング等を用いて形成する。なお、半導体層４上にエッチングストップ層を導入すれば半導体特性の劣化を抑制することができるので好ましい。電極の材料としては、ITO、IZOなどの透明電極や、Al、Ag、Cr、Mo、Ti等の金属電極やこれらの合金を用いることができる。
【0025】
なお、積層された積層体（基板１、ゲート電極２、ゲート絶縁膜３、半導体層４、ソース電極５およびドレイン電極６）の上表面に保護膜を形成することも可能である。
【実施例】
【0026】
以下、本発明の実施例に係るＴＦＴについて、比較例との比較を行うことにより説明する。
【0027】
＜サンプルの作成＞
まず、実施例に係るＴＦＴは、ゲート電極を兼ねた高ドープシリコン基板上にSiO2熱酸化膜からなるゲート絶縁膜をシリコンの熱酸化により100nmの厚さに形成した。
そのゲート絶縁膜の上に、スパッタ装置により、ＺｎスパッタターゲットおよびＴａスパッタターゲットを用い、共スパッタリングにより半導体層（活性層）を10nmの厚さに成膜した。
半導体層（活性層）の上に、ソース電極およびドレイン電極を積層し、さらにその上表面に保護膜を形成した。
まず、実施例に係るＴＦＴは、ゲート電極を兼ねた高ドープシリコン基板上にSiO2熱酸化膜からなるゲート絶縁膜をシリコンの熱酸化により100nmの厚さに形成した。
そのゲート絶縁膜の上に、スパッタ装置により、ＺｎスパッタターゲットおよびＴａスパッタターゲットを用い、共スパッタリングにより半導体層（活性層）を10nmの厚さに成膜した。
半導体層（活性層）の上に、ソース電極およびドレイン電極を積層し、さらにその上表面に保護膜を形成した。
【0028】
なお、上記ＴａスパッタターゲットにはＤＣパワーが印加されるようにし、ＤＣパワーの値を、１０～５０Ｗの範囲で変化させるようにした（ＤＣパワーの値を大きくするほど、半導体に添加されるＴａの量が多くなる。
ＤＣパワーの値を変化させる毎にＴＦＴの中間サンプルを作製した。
ＤＣパワーの値を変化させる毎にＴＦＴの中間サンプルを作製した。
【0029】
ＤＣパワーが１０Ｗのときを実施例１の中間サンプル、ＤＣパワーが２０Ｗのときを実施例２の中間サンプル、ＤＣパワーが３０Ｗのときを実施例３の中間サンプル、ＤＣパワーが４０Ｗのときを実施例４の中間サンプル、ＤＣパワーが５０Ｗのときを実施例５の中間サンプル、さらに共スパッタリングを行わず、Ｔａが添加されていない状態のものを比較例の中間サンプルとした。
【0030】
上記実施例１～５の中間サンプルおよび比較例の中間サンプルについて、ＲＢＳ分析を行った。
ＲＢＳ分析（ラザフォード後方散乱分析法による分析）を行った結果、実施例１（ＤＣパワーが１０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．２ａｔｏｍｉｃ％であり、実施例２（ＤＣパワーが２０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．５ａｔｏｍｉｃ％であり、実施例３（ＤＣパワーが３０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．８ａｔｏｍｉｃ％であり、実施例４（ＤＣパワーが４０Ｗ）の中間サンプルは、半導体中のＴａの組成比が１．１ａｔｏｍｉｃ％であった。また、実施例２と実施例３の間のＤＣパワーに相当する、ＤＣパワーが１５Ｗのときの半導体中のＴａの組成比についてもＲＢＳ分析を行って求めたところ、０．３ａｔｏｍｉｃ％であった。なお、実施例５（ＤＣパワーが５０Ｗ）の中間サンプルについてはＲＢＳ分析を行っていないが、図８に示すように、上記各実施例等についてのＲＢＳ分析による測定結果を用い、外挿法により半導体中のＴａの組成比求めると、１．４ａｔｏｍｉｃ％となった。
ＲＢＳ分析（ラザフォード後方散乱分析法による分析）を行った結果、実施例１（ＤＣパワーが１０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．２ａｔｏｍｉｃ％であり、実施例２（ＤＣパワーが２０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．５ａｔｏｍｉｃ％であり、実施例３（ＤＣパワーが３０Ｗ）の中間サンプルは、半導体中のＴａの組成比が０．８ａｔｏｍｉｃ％であり、実施例４（ＤＣパワーが４０Ｗ）の中間サンプルは、半導体中のＴａの組成比が１．１ａｔｏｍｉｃ％であった。また、実施例２と実施例３の間のＤＣパワーに相当する、ＤＣパワーが１５Ｗのときの半導体中のＴａの組成比についてもＲＢＳ分析を行って求めたところ、０．３ａｔｏｍｉｃ％であった。なお、実施例５（ＤＣパワーが５０Ｗ）の中間サンプルについてはＲＢＳ分析を行っていないが、図８に示すように、上記各実施例等についてのＲＢＳ分析による測定結果を用い、外挿法により半導体中のＴａの組成比求めると、１．４ａｔｏｍｉｃ％となった。
【0031】
半導体層の成膜後、ホットプレートを用いて、大気中で２００℃、１時間の熱処理を実施した。その後、ソース電極とドレイン電極を形成し、ＴＦＴの本サンプルを作製した。作製したＴＦＴはボトムゲート－トップコンタクト構造であり、チャネル長は８０μｍ、チャネル幅は５２０μｍとなるように、上述した実施例１～５の本サンプルおよび比較例の本サンプルを作製した。
【0032】
＜サンプルの測定＞
これらの各サンプルにおける、ＴＦＴのゲート電圧－ドレイン電流特性の測定は、半導体パラメータアナライザを用い、ＴＦＴを作製した日、およびその日から１ヶ月後に相当する日において、互いに同様の測定を実施した。
これらの各サンプルにおける、ＴＦＴのゲート電圧－ドレイン電流特性の測定は、半導体パラメータアナライザを用い、ＴＦＴを作製した日、およびその日から１ヶ月後に相当する日において、互いに同様の測定を実施した。
【0033】
[実施例１]
・半導体膜のスパッタ製膜条件
成膜時のガス流量：Ar/O2/N2=5/0.5/10 sccm
成膜時の圧力：0.6 Pa
半導体層（活性層）の厚さ：10nm
印加電力：RF100W（Ｚｎスパッタターゲット），
：DC10W（Ｔａスパッタターゲット）
上記実施例１の条件で作製したＴＦＴのゲート電圧－ドレイン電流特性を図２に示す。
・半導体膜のスパッタ製膜条件
成膜時のガス流量：Ar/O2/N2=5/0.5/10 sccm
成膜時の圧力：0.6 Pa
半導体層（活性層）の厚さ：10nm
印加電力：RF100W（Ｚｎスパッタターゲット），
：DC10W（Ｔａスパッタターゲット）
上記実施例１の条件で作製したＴＦＴのゲート電圧－ドレイン電流特性を図２に示す。
【0034】
【0035】
【0036】
【0037】
【0038】
[比較例]
Ｔａスパッタターゲットに電力を印加しなかったこと以外は、実施例１の場合と同様の条件で作製した。
上記比較例の条件で作製したＴＦＴのゲート電圧－ドレイン電流特性を図７に示す。
図７によれば、比較例のＴＦＴのゲート電圧－ドレイン電流特性は、サンプル作製日にはドレイン電流が立ち上がるゲート電圧値は約－６Ｖ程度であるが、サンプル作製日から１ヶ月経過後には、ドレイン電流が立ち上がるゲート電圧値が約－９Ｖ程度まで低下し、経時変化が大きいことが明らかである。
Ｔａスパッタターゲットに電力を印加しなかったこと以外は、実施例１の場合と同様の条件で作製した。
上記比較例の条件で作製したＴＦＴのゲート電圧－ドレイン電流特性を図７に示す。
図７によれば、比較例のＴＦＴのゲート電圧－ドレイン電流特性は、サンプル作製日にはドレイン電流が立ち上がるゲート電圧値は約－６Ｖ程度であるが、サンプル作製日から１ヶ月経過後には、ドレイン電流が立ち上がるゲート電圧値が約－９Ｖ程度まで低下し、経時変化が大きいことが明らかである。
【0039】
図９に、実施例１～５および比較例に係るＴＦＴに関し、しきい値電圧変化（ΔＶｔｈ）の、Ｔａスパッタターゲットに加えたＤＣ電力に対する依存性を示す（横軸はＤＣパワー（ＤＣ電力（Ｗ））の値であり、縦軸はしきい値電圧変化（ΔＶｔｈ（Ｖ））の値である）。
ここで、しきい値電圧は、ドレイン電圧が１Ｖのときに、ドレイン電流が10-7 Ａとな
るときのゲート電圧で定義し、しきい値電圧変化（ΔＶｔｈ（Ｖ））は、ＴＦＴサンプルの作製日に測定したしきい値電圧と、ＴＦＴサンプルの作製日から１ヶ月経過後に測定したしきい値電圧の差の絶対値により定義した。
ここで、しきい値電圧は、ドレイン電圧が１Ｖのときに、ドレイン電流が10-7 Ａとな
るときのゲート電圧で定義し、しきい値電圧変化（ΔＶｔｈ（Ｖ））は、ＴＦＴサンプルの作製日に測定したしきい値電圧と、ＴＦＴサンプルの作製日から１ヶ月経過後に測定したしきい値電圧の差の絶対値により定義した。
【0040】
図９に示すように、しきい値電圧変化（ΔＶｔｈ）の大きさは、Ｔａの添加がない場合(ＤＣパワーが０Ｗの場合）に比べて、実施例２乃至５のようにＴａを適量だけ添加する
ことで、その値を小さくすることができ、ＤＣパワーが２０Ｗの場合に、しきい値電圧変化が最小となっている。
ことで、その値を小さくすることができ、ＤＣパワーが２０Ｗの場合に、しきい値電圧変化が最小となっている。
【0041】
ＴＦＴの画素回路への応用を考えると、ΔＶｔｈ≦１Ｖの条件を満足すれば、補正回路等を用いて、しきい値電圧の変化を容易に補正することができる。
図９のグラフから、ΔＶｔｈ≦１Ｖの条件を満足するのは、スパッタターゲットに印加するＤＣパワーが１５Ｗ以上の場合である。
図９のグラフから、ΔＶｔｈ≦１Ｖの条件を満足するのは、スパッタターゲットに印加するＤＣパワーが１５Ｗ以上の場合である。
【0042】
次に、図１０に、実施例１～５および比較例に係るＴＦＴに関し、ＴＦＴの移動度の、Ｔａスパッタターゲットに加えたＤＣパワーに対する依存性を示す。横軸はＤＣパワー）値であり、縦軸は移動度（ｃｍ２/Ｖｓ）の値である。
【0043】
Ｔａスパッタターゲットに印加するＤＣパワーが１０Ｗの場合、Ｔａが添加されていない場合（０Ｗ）以上の移動度が得られており、２０ＷではＴａが添加されていない場合（０Ｗ）とほぼ同等の移動度であった。また、印加するＤＣパワーが３０Ｗ以上の場合には、Ｔａを添加していない場合（０Ｗ）よりも低い状態となったが、４０Ｗにおいては移動度が２１ｃｍ２／Ｖｓであり、ＩＧＺＯ－ＴＦＴの２倍以上の高い値が得られた。さらに、５０Ｗにおいても移動度が１１ｃｍ２／Ｖｓであり、ＩＧＺＯ－ＴＦＴと同等程度の高い値が確保されていることが明らかとなった。
【0044】
許容できる移動度の最小値をＩＧＺＯ－ＴＦＴと同等程度以上とすると、移動度の観点からは、ＤＣパワーは５０Ｗ以下が望ましいことが分かった。
【0045】
図９および図１０に示す測定結果から、移動度が一般的なＩＧＺＯの場合の１０ｃｍ２/Ｖｓを超え、かつ経年的な電気的特性の変化が、Ｔａを添加しない場合（０Ｗ）よりも
小さい値となる範囲は、ＤＣパワーが１５Ｗ以上で５０Ｗ以下とした場合となる。
図８は、半導体層中のＴａ量の、Ｔａスパッタターゲットに加えたＤＣパワーに対する依存性を示すグラフである。図８に示すグラフから、前述したように、外挿法により、ＤＣパワーが５０Ｗの場合には、半導体層中のＴａは１．４ａｔｏｍｉｃ％であることが求められる。なお、前述したように、ＤＣパワーが１５Ｗの場合には、半導体層中のＴａは０．３ａｔｏｍｉｃ％に相当する。
小さい値となる範囲は、ＤＣパワーが１５Ｗ以上で５０Ｗ以下とした場合となる。
図８は、半導体層中のＴａ量の、Ｔａスパッタターゲットに加えたＤＣパワーに対する依存性を示すグラフである。図８に示すグラフから、前述したように、外挿法により、ＤＣパワーが５０Ｗの場合には、半導体層中のＴａは１．４ａｔｏｍｉｃ％であることが求められる。なお、前述したように、ＤＣパワーが１５Ｗの場合には、半導体層中のＴａは０．３ａｔｏｍｉｃ％に相当する。
【0046】
本実施形態の薄膜トランジスタおよびその製造方法によれば、半導体層中のＴａの組成比を、０．３ａｔｏｍｉｃ％以上、かつ１．４ａｔｏｍｉｃ％以下に設定しているから、移動度を良好に維持しつつ、経年的な電気的特性の変化を抑制することができる。
【0047】
なお、ＤＣパワーを４０Ｗ以下とした場合、すなわち半導体層中のＴａの組成比を１．１ａｔｏｍｉｃ％（実施例４）以下（かつ０．３ａｔｏｍｉｃ％以上）とした場合には、移動度をさらに良好なものとしつつ経年的な電気的特性の変化を抑制することができる。
【0048】
本発明の薄膜トランジスタおよびその製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記半導体層に含まれる元素としては、少なくとも、Ｚｎ、Ｏ、Ｎ、およびＴａを含んでいればよく、その他の元素を微量含むことを排除するものではない。
例えば、上記半導体層に含まれる元素としては、少なくとも、Ｚｎ、Ｏ、Ｎ、およびＴａを含んでいればよく、その他の元素を微量含むことを排除するものではない。
【0049】
また、本発明の薄膜トランジスタとしては、上記実施形態に限られるものではなく、実施形態において示す各層間に他の層を介在させることも可能である。
【0050】
また、上記実施形態においては、半導体層を形成する際に、共スパッタリング法を用い、ＴａスパッタターゲットにはＤＣパワーを、ＺｎスパッタターゲットにはＲＦ電力を印加するようにしているが、本発明の薄膜トランジスタを形成する際には、必ずしもこの電力印加手法に限られるものではなく、何れも、他の電力印加手法を用いることが可能である。
また、上述した薄膜トランジスタを用いて表示駆動部を形成し、例えば、有機ELディスプレイ（OLED）やLCD等の種々の表示装置を形成することができる。
また、上述した薄膜トランジスタを用いて表示駆動部を形成し、例えば、有機ELディスプレイ（OLED）やLCD等の種々の表示装置を形成することができる。
【符号の説明】
【0051】
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ ソース電極
６ ドレイン電極
２ ゲート電極
３ ゲート絶縁膜
４ 半導体層
５ ソース電極
６ ドレイン電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】