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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-08-05
(45)【発行日】2022-08-16
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11521 20170101AFI20220808BHJP
H01L 21/336 20060101ALI20220808BHJP
H01L 29/788 20060101ALI20220808BHJP
H01L 29/792 20060101ALI20220808BHJP
H01L 27/11539 20170101ALI20220808BHJP
H01L 27/11536 20170101ALI20220808BHJP
【ＦＩ】
H01L27/11521
H01L29/78 371
H01L27/11539
H01L27/11536
【請求項の数】
16
(21)【出願番号】P 2017198624
(22)【出願日】2017-10-12
(65)【公開番号】P2019075414
(43)【公開日】2019-05-16
【審査請求日】2020-08-21
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】千葉 亮
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２００６－１３５１７８（ＪＰ，Ａ）
【文献】特開２０１１－０４０６２６（ＪＰ，Ａ）
【文献】特開２００４－２００１８１（ＪＰ，Ａ）
【文献】特開２０１６－０９６２６４（ＪＰ，Ａ）
【文献】特開２００５－１９７６８４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１１５２１
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５３９
Ｈ０１Ｌ ２７／１１５３６
(57)【特許請求の範囲】
【請求項1】
半導体基板上に第１の絶縁膜を介して設けられ、一端側に先端が尖った尖鋭部を有するフローティングゲートと、前記フローティングゲート上に設けられたスペーサと、
前記フローティングゲートと前記スペーサとの間に設けられ、且つ前記スペーサの前記一端側の側面を覆う第２の絶縁膜と、
前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートと、
を含むメモリセルを備え、
前記スペーサの前記一端側の側面が前記半導体基板の主面に対して垂直であり、
前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とが、同一平面内に延在している
半導体装置。
【請求項2】
前記第２の絶縁膜の膜厚は１０ｎｍ以下である
請求項１に記載の半導体装置。
【請求項3】
前記半導体基板の表層部に設けられた拡散層と、
前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材と、
前記コントロールゲート及び前記導電部材の表面に設けられたシリサイド層と、
を更に含む
請求項１又は請求項２に記載の半導体装置。
【請求項4】
前記尖鋭部の先端部分が前記第２の絶縁膜及び前記第３の絶縁膜を介して前記コントロールゲートと接している請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項5】
前記第２の絶縁膜の膜質は、前記スペーサよりも緻密である請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項6】
前記尖鋭部の先端は、前記フローティングゲートを構成する材料の結晶粒に依存しない辺を形成している請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項7】
前記半導体基板の表層部に設けられた拡散層と、
前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材と、
を更に含む請求項１又は請求項２に記載の半導体装置。
【請求項8】
前記メモリセルと、前記メモリセルと同一の構造を有する他のメモリセルが、前記拡散層及び前記導電部材を間に挟んで対称配置されている請求項３又は請求項７に記載の半導体装置。
【請求項9】
半導体基板の表面に、第１の絶縁膜を介してゲート部材を形成する工程と、
前記ゲート部材の表面に、前記ゲート部材を部分的に露出させる開口部を有するマスク部材を形成する工程と、
前記開口部の側面及び前記開口部において露出している前記ゲート部材の表面に、第２の絶縁膜を形成する工程と、
前記開口部の側面及び前記ゲート部材の表面にそれぞれ前記第２の絶縁膜を介して接するスペーサを、前記開口部の内側に形成する工程と、
前記マスク部材をエッチングにより除去する工程と、
前記スペーサ及び前記第２の絶縁膜をマスクとして、前記ゲート部材をエッチングしてフローティングゲートを形成する工程と、
を含み、
前記第２の絶縁膜は、前記マスク部材のエッチングに用いられるエッチャントに対する耐性が、前記スペーサよりも高く、
前記スペーサの一端側の側面を、前記半導体基板の主面に対して垂直とし、
前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とを、同一平面内に延在させる
半導体装置の製造方法。
【請求項10】
前記第２の絶縁膜の膜厚は１０ｎｍ以下である
請求項９に記載の製造方法。
【請求項11】
前記第２の絶縁膜の、前記スペーサの一端側の側面を覆う部分、及び前記フローティングゲートの前記一端側の側面を覆う第３の絶縁膜を形成する工程と、
前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートを形成する工程と、
前記半導体基板の表層部に拡散層を形成する工程と、
前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材を形成する工程と、
前記コントロールゲート及び前記導電部材の表面にシリサイド層を形成する工程と、
を更に含む請求項９又は請求項１０に記載の製造方法。
【請求項12】
前記第２の絶縁膜に熱処理を施す工程を更に含む請求項９から請求項１１のいずれか１項に記載の製造方法。
【請求項13】
前記第２の絶縁膜は、ＣＶＤ法により形成されるシリコン酸化膜である請求項９から請求項１２のいずれか１項に記載の製造方法。
【請求項14】
前記第２の絶縁膜を形成する前に、前記開口部において露出している前記ゲート部材の表面に、端部に傾斜面を有する凹部を形成する工程を更に含み、前記傾斜面が前記第２の絶縁膜によって覆われる
請求項９から請求項１３のいずれか１項に記載の製造方法。
【請求項15】
前記ゲート部材のエッチングにより、前記フローティングゲートの一端側に、前記傾斜面を含む尖鋭部を形成する請求項１４に記載の製造方法。
【請求項16】
前記第２の絶縁膜の、前記スペーサの一端側の側面を覆う部分、及び前記フローティングゲートの前記一端側の側面を覆う第３の絶縁膜を形成する工程と、前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートを形成する工程と、を
を更に含む
請求項９又は請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
電気的に書き込み及び消去可能な読み出し専用メモリ（EEPROM: Electrically Programmable Read-Only Memory）として、スプリットゲート型の半導体メモリが知られている。
【0003】
例えば、特許文献１には、半導体層上にゲート絶縁膜を介してフローティングゲート用の導電体層を形成する工程と、導電体層上に第１のシリコン酸化膜から構成される第１のスペーサ及び該第１のスペーサと隣接し第１のシリコン酸化膜よりもエッチングレートが低い第２のシリコン酸化膜から構成される第２のスペーサを形成する工程と、第１及び第２のスペーサをマスクにして導電体層を選択的に除去する工程と、第１のスペーサを除去して導電体層の一部を露出させる工程と、トンネル絶縁膜を介して露出した導電体層の一部に対向するようにコントロールゲートを形成する工程と、を含む半導体装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００８－２５１８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
スプリットゲート型のメモリセルは、ワード線として機能するコントロールゲートをフローティングゲートに対して自己整合的に形成するために絶縁体からなるスペーサが用いられる。スペーサは、フローティングゲート上に積層され、フローティングゲートのパターニングにも用いられる。スプリットゲート型のメモリセルの製造工程は、例えば、以下の工程を含む。
【0006】
ゲート絶縁膜を介してフローティングゲートを構成するポリシリコン膜を半導体基板上に形成する。次に、ポリシリコン膜の表面に、窒化膜を形成する。次に、窒化膜の、フローティングゲート及びスペーサの形成予定位置に開口部を形成し、開口部においてポリシリコン膜を露出させる。次に、ポリシリコン膜の露出部分の表面をエッチングする。これによりポリシリコン膜の表面に凹部が形成される。次に、窒化膜の開口部の側面及びポリシリコン膜の露出部分を覆うように、スペーサを構成するＳｉＯ２等の絶縁膜を形成する。その後、この絶縁膜をエッチバックすることによりスペーサを形成する。ソース及びソース配線をスペーサに対して自己整合的に形成した後、エッチングにより窒化膜を除去する。その後、スペーサをマスクとしてポリシリコン膜をエッチングすることで、ポリシリコン膜のパターニングを行う。これにより、フローティングゲートが形成される。フローティングゲートの端部には、先の工程においてポリシリコン膜に凹部を形成したことにより、尖鋭部が形成される。次に、フローティングゲート及びスペーサの露出部分を覆うトンネル絶縁膜を形成する。次に、トンネル絶縁膜の表面に、コントロールゲートを構成するポリシリコン膜を形成する。その後、このポリシリコン膜のパターニングを行うことでコントロールゲートが形成される。
【0007】
上記のメモリセルにおいては、フローティングゲート及びコントロールゲートは、トンネル絶縁膜によって絶縁される。上記のメモリセルにデータ“０”を書き込む場合、フローティングゲートに電子を注入してフローティングゲートに電子を蓄積させる。一方、上記のメモリセルに書き込まれたデータ“０”を、データ“１”に書き換える場合、フローティングゲートに蓄積された電子を、コントロールゲートに引き抜く。フローティングゲートが尖鋭部を有することで、尖鋭部において電界集中が生じるので、比較的低い電圧でデータ“１”への書き替えを行うことが可能である。なお、フローティングゲートに電子が蓄積されている状態をデータ“１”とし、フローティングゲートに電子が蓄積されていない状態をデータ“０”としてもよい。
【0008】
上記の半導体メモリの製造工程においては、窒化膜を除去するためのエッチングにより、スペーサの側面がエッチングされることに起因して、トンネル絶縁膜の、フローティングゲートの尖鋭部を覆う部分において、膜厚が小さくなる、または膜質が劣化するおそれがある。これにより、フローティングゲートに蓄積された電子が、コントロールゲートに抜けてしまうおそれがある。このことは、メモリセルに記憶したデータが、書き換わることを意味する。
【0009】
本発明は、上記の点に鑑みてなされたものであり、スペーサの側面のエッチングを抑制することにより、メモリセルにおけるデータ劣化を抑制することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る半導体装置は、半導体基板上に第１の絶縁膜を介して設けられ、一端側に先端が尖った尖鋭部を有するフローティングゲートと、前記フローティングゲート上に設けられたスペーサと、前記フローティングゲートと前記スペーサとの間に設けられ、且つ前記スペーサの前記一端側の側面を覆う第２の絶縁膜と、前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートと、を含むメモリセルを備えている。
本発明の第１の態様に係る半導体装置において、前記第２の絶縁膜の膜厚が１０ｎｍ以下である。
本発明の第２の態様に係る半導体装置は、前記半導体基板の表層部に設けられた拡散層と、前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材と、前記コントロールゲート及び前記導電部材の表面に設けられたシリサイド層とを更に含む。
本発明の第３の態様に係る半導体装置において、前記スペーサの前記一端側の側面が前記半導体基板の主面に対して垂直であり、前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とが、同一平面内に延在している。
本発明の第１の態様に係る半導体装置において、前記第２の絶縁膜の膜厚が１０ｎｍ以下である。
本発明の第２の態様に係る半導体装置は、前記半導体基板の表層部に設けられた拡散層と、前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材と、前記コントロールゲート及び前記導電部材の表面に設けられたシリサイド層とを更に含む。
本発明の第３の態様に係る半導体装置において、前記スペーサの前記一端側の側面が前記半導体基板の主面に対して垂直であり、前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とが、同一平面内に延在している。
【0011】
本発明に係る半導体装置の製造方法は、半導体基板の表面に、第１の絶縁膜を介してゲート部材を形成する工程と、前記ゲート部材の表面に、前記ゲート部材を部分的に露出させる開口部を有するマスク部材を形成する工程と、前記開口部の側面及び前記開口部において露出している前記ゲート部材の表面に、第２の絶縁膜を形成する工程と、前記開口部の側面及び前記ゲート部材の表面にそれぞれ前記第２の絶縁膜を介して接するスペーサを、前記開口部の内側に形成する工程と、前記マスク部材をエッチングにより除去する工程と、前記スペーサ及び前記第２の絶縁膜をマスクとして、前記ゲート部材をエッチングしてフローティングゲートを形成する工程と、を含み、前記第２の絶縁膜は、前記マスク部材のエッチングに用いられるエッチャントに対する耐性が、前記スペーサよりも高い。
本発明の第４の態様に係る半導体装置の製造方法において、前記第２の絶縁膜の膜厚は１０ｎｍ以下である
本発明の第５の態様に係る半導体装置の製造方法は、前記第２の絶縁膜の、前記スペーサの一端側の側面を覆う部分、及び前記フローティングゲートの前記一端側の側面を覆う第３の絶縁膜を形成する工程と、前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートを形成する工程と、 前記半導体基板の表層部に拡散層を形成する工程と、前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材を形成する工程と、前記コントロールゲート及び前記導電部材の表面にシリサイド層を形成する工程と、を更に含む。
本発明の第６の態様に係る半導体装置の製造方法において、前記スペーサの一端側の側面を、前記半導体基板の主面に対して垂直とし、前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とを、同一平面内に延在させる。
本発明の第４の態様に係る半導体装置の製造方法において、前記第２の絶縁膜の膜厚は１０ｎｍ以下である
本発明の第５の態様に係る半導体装置の製造方法は、前記第２の絶縁膜の、前記スペーサの一端側の側面を覆う部分、及び前記フローティングゲートの前記一端側の側面を覆う第３の絶縁膜を形成する工程と、前記フローティングゲートの前記一端側の側面に第３の絶縁膜を介して接し、且つ前記スペーサの前記一端側の側面に、前記第２の絶縁膜及び前記第３の絶縁膜を介して接するコントロールゲートを形成する工程と、 前記半導体基板の表層部に拡散層を形成する工程と、前記拡散層に接続され、且つ前記フローティングゲート及び前記スペーサの他端側の側面に、第４の絶縁膜を介して接する導電部材を形成する工程と、前記コントロールゲート及び前記導電部材の表面にシリサイド層を形成する工程と、を更に含む。
本発明の第６の態様に係る半導体装置の製造方法において、前記スペーサの一端側の側面を、前記半導体基板の主面に対して垂直とし、前記第２の絶縁膜の、前記スペーサの前記一端側の側面を覆う部分の表面と、前記フローティングゲートの前記一端側の側面とを、同一平面内に延在させる。
【発明の効果】
【0012】
本発明によれば、スペーサの側面のエッチングが抑制され、これによってメモリセルにおけるデータ劣化を抑制することが可能となる。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図2】本発明の実施形態に係る尖鋭部の近傍領域Ａの拡大図である。
【図3A】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3B】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3C】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3D】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3E】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3F】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3G】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3H】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3I】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3J】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3K】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3L】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3M】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3N】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3O】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3P】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図3Q】本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図4A】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図4B】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図4C】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図4D】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図5】本発明の他の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図6A】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6B】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6C】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6D】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6E】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6F】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6G】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図6H】本発明の他の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【図7A】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図7B】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図8】比較例に係るメモリセルの構成を示す断面図である。
【図9A】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図9B】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図9C】比較例に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図9D】比較例に係るメモリセルの製造工程の一例を示す部分的な平面図である。
【図10A】本発明の他の実施形態に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図10B】本発明の他の実施形態に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図10C】本発明の他の実施形態に係るメモリセルの製造工程の一例を示す部分的な断面図である。
【図10D】本発明の他の実施形態に係るメモリセルの製造工程の一例を示す部分的な平面図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【0015】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の構成の一例を示す断面図である。半導体装置１は、ソース拡散層３０及びソース配線３１を共有する２つのスプリットゲート型のメモリセル１００が、ソース拡散層３０及びソース配線３１を間に挟んで対称配置されたメモリセルアレイを複数備えている。
図１は、本発明の第１の実施形態に係る半導体装置１の構成の一例を示す断面図である。半導体装置１は、ソース拡散層３０及びソース配線３１を共有する２つのスプリットゲート型のメモリセル１００が、ソース拡散層３０及びソース配線３１を間に挟んで対称配置されたメモリセルアレイを複数備えている。
【0016】
各メモリセル１００は、例えば単結晶シリコンを含んで構成される半導体基板１０の表層部において、互いに離間して設けられたソース拡散層３０及びドレイン拡散層４０と、半導体基板１０の表面の、ソース拡散層３０とドレイン拡散層４０との間の領域に設けられたフローティングゲート５０及びコントロールゲート６０と、を備えている。
【0017】
フローティングゲート５０と半導体基板１０との間には、ゲート絶縁膜１１が設けられている。フローティングゲート５０は、例えばポリシリコンを含んで構成され、ドレイン拡散層４０側の端部に、先端が尖った尖鋭部５１を有する。尖鋭部５１の先端は、フローティングゲート５０を構成するポリシリコンの結晶粒（グレイン）に依存しない辺を、奥行方向に形成している。
【0018】
フローティングゲート５０の上面には、プロテクト酸化膜１４を介してスペーサ１５が設けられている。スペーサ１５は、コントロールゲート６０をフローティングゲート５０に対して自己整合的に形成するために用いられる。また、スペーサ１５は、フローティングゲート５０をパターニングする際のマスクとしても用いられる。プロテクト酸化膜１４は、フローティングゲート５０とスペーサ１５との間に設けられ、且つスペーサ１５の、ドレイン拡散層４０側の側面を覆っている。スペーサ１５は、例えば、ＮＳＧ膜（None-doped Silicate Glass）等の絶縁体（ＳｉＯ２）で構成されている。
【0019】
プロテクト酸化膜１４はＳｉＯ２を含むシリコン酸化膜であり、その膜厚が例えば５ｎｍ程度である。プロテクト酸化膜１４の膜質は、スペーサ１５よりも緻密（高密度）であり、後述する窒化膜１３（図３Ａ参照）をエッチングするためのエッチャントに対する耐性がスペーサ１５よりも高い。プロテクト酸化膜１４がスペーサ１５の側面を覆うことで、窒化膜１３を除去するためのエッチング処理において、スペーサ１５の側面のエッチングが抑制される。プロテクト酸化膜１４に高い緻密性を与えるために、プロテクト酸化膜１４の成膜後に熱処理を行うことが好ましい。また、プロテクト酸化膜１４の全体を緻密化するために、プロテクト酸化膜１４の膜厚は、１０ｎｍ以下であることが好ましい。
【0020】
本実施形態において、スペーサ１５のドレイン拡散層４０側の側面（以下、単に、スペーサ１５の側面という）は、逆テーパ形状を有しており、半導体基板１０の主面に対してドレイン拡散層４０側に傾斜している。このため、フローティングゲート５０の尖鋭部５１は、スペーサ１５の側面に対して、ドレイン拡散層４０側に突き出している。また、本実施形態に係るメモリセル１００においては、プロテクト酸化膜１４の、スペーサ１５の側面を覆う部分の表面と、フローティングゲート５０のドレイン拡散層４０側の側面（以下、単に、フローティングゲート５０の側面という）とが互いに異なる平面内に延在している。
【0021】
コントロールゲート６０は、ポリシリコンを含んで構成され、フローティングゲート５０の側面に、トンネル絶縁膜１７を介して接し、且つスペーサ１５の側面に、トンネル絶縁膜１７及びプロテクト酸化膜１４を介して接している。すなわち、スペーサ１５の側面は、プロテクト酸化膜１４及びトンネル絶縁膜１７からなる２層の絶縁膜によって覆われている。また、コントロールゲート６０は、半導体基板１０の表面に、トンネル絶縁膜１７を介して接している。コントロールゲート６０のドレイン拡散層４０側の側面は、ＮＳＧ等の絶縁体からなるサイドウォール６１によって覆われている。
【0022】
ここで、図２は、図１において点線で囲んだ尖鋭部５１の近傍領域Ａの拡大図である。図２に示すように、尖鋭部５１の、スペーサ１５の側面から突き出した先端部分（尖鋭部５１の傾斜面）は、プロテクト酸化膜１４及びトンネル絶縁膜１７からなる２層の絶縁膜によって覆われている。すなわち、尖鋭部５１の先端部分が、プロテクト酸化膜１４及びトンネル絶縁膜１７を介してコントロールゲート６０と接している。
【0023】
図１に示すように、ソース拡散層３０及びドレイン拡散層４０は、半導体基板１０の表層部において、フローティングゲート５０及びコントロールゲート６０を挟むように、互いに離間して設けられている。ソース拡散層３０には、例えばポリシリコンで構成されたソース配線３１が接続されている。ソース配線３１は、フローティングゲート５０及びスペーサ１５のソース拡散層３０側の側面に、絶縁膜１６を介して接している。ドレイン拡散層４０は、比較的低濃度の導電性不純物を含む低濃度拡散層４１ａと、低濃度拡散層４１ａの内側に設けられた、比較的高濃度の導電性不純物を含む高濃度拡散層４１ｂとを含んで構成されている。ソース配線３１、コントロールゲート６０及び高濃度拡散層４１ｂの表面には、それぞれシリサイド層７０が設けられている。
【0024】
上記の構成を有するメモリセル１００に例えばデータ“０”を書き込む場合には、半導体基板１０の電圧を例えば０Ｖとし、コントロールゲート６０及びソース配線３１にそれぞれ、所定の電圧を印加する。これにより、コントロールゲート６０及びフローティングゲート５０の直下のチャネル領域に電流が流れ、ゲート絶縁膜１１を介してフローティングゲート５０に電子が注入される。注入された電子は、フローティングゲート５０に蓄積される。フローティングゲート５０への電子の注入によりメモリセル１００のスレッショルド電圧が高くなる。一方、メモリセル１００に書き込まれたデータ“０”を、データ“１”に書き換える場合（データを消去する場合）、ドレイン拡散層４０及びソース拡散層３０の電圧を例えば０Ｖとし、コントロールゲート６０に所定の電圧を印加する。これにより、トンネル絶縁膜１７に、ファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）が流れ、フローティングゲート５０に蓄積された電子が、コントロールゲート６０に引き抜かれる。これにより、フローティングゲート５０に電子が蓄積されている場合と比較して、メモリセル１００のスレッショルド電圧が低くなる。フローティングゲート５０が尖鋭部５１を有することで、尖鋭部５１において電界集中が生じるので、比較的低い電圧でデータ“１”への書き替え（データ消去）を行うことが可能である。なお、フローティングゲート５０に電子が蓄積されている状態をデータ“１”とし、フローティングゲートに電子が蓄積されていない状態をデータ“０”としてもよい。
【0025】
以下に、半導体装置１の製造方法について図３Ａ～図３Ｑを参照しつつ説明する。初めに、例えば、ｐ型のシリコンで構成される半導体基板１０の表面に熱酸化法によりＳｉＯ２等の絶縁体からなる厚さ約８ｎｍ程度のゲート絶縁膜１１を形成する。次に、例えばＣＶＤ（chemical vapor deposition）法によりゲート絶縁膜１１の表面に厚さ約８０ｎｍ程度のポリシリコン膜１２を形成する。ポリシリコン膜１２は、メモリセルのフローティングゲート５０を構成する。次に、例えばＣＶＤ法によりポリシリコン膜１２の表面に厚さ約３００ｎｍ程度の窒化膜（シリコン窒化膜 Ｓｉ３Ｎ４膜）１３を形成する。次に、フォトリソグラフィ技術及びエッチング技術を用いて、窒化膜１３の、フローティングゲート５０およびソース拡散層３０の形成予定位置に開口部１３ａを形成し、開口部１３ａにおいてポリシリコン膜１２を露出させる（図３Ａ）。
【0026】
次に、窒化膜１３をマスクとしてポリシリコン膜１２の表面を約２０ｎｍ程度エッチングし、ポリシリコン膜１２の表面に凹部１２ａを形成する。凹部１２ａを形成するエッチングとして等方性エッチングを用いる。これにより、凹部１２ａの端部が、窒化膜１３の下方に形成される。凹部１２ａの端部に形成される傾斜面は、フローティングゲート５０の尖鋭部５１の傾斜面に対応する（図３Ｂ）。
【0027】
次に、例えばＬＰ－ＣＶＤ法（減圧ＣＶＤ法）を用いて、窒化膜１３の表面、開口部１３ａの側面、及びポリシリコン膜１２の凹部１２ａの表面に、厚さ約５ｎｍ程度のＳｉＯ２等の絶縁体からなるプロテクト酸化膜１４を形成する。プロテクト酸化膜１４は、膜質が良好なＨＴＯ膜（High Temperature Oxide膜）であることが好ましい（図３Ｃ）。
【0028】
ここで、ポリシリコン膜１２の凹部１２ａの表面に、熱酸化により酸化膜を形成した場合について考える。この場合、酸化膜は、ポリシリコン膜１２のグレイン（結晶粒）に応じて成長し、後に形成されるフローティングゲート５０の尖鋭部５１の先端形状がポリシリコン膜１２のグレインに応じた凹凸を含む形状となる。その結果、フローティングゲート５０からの電子の引き抜きが不安定となるおそれがある。本実施形態に係る製造方法においては、プロテクト酸化膜１４をＣＶＤにより形成することで、フローティングゲート５０の尖鋭部５１の先端形状が、ポリシリコン膜１２のグレインに依存しなくなり、尖鋭部５１の先端に凹凸が発生することを抑制できる。これにより、フローティングゲート５０からの電子の引き抜きが安定し、メモリセルの書込み／消去特性が向上する。
【0029】
プロテクト酸化膜１４の成膜後、ＲＴＡ（Rapid Thermal Anneal）処理を実施することにより、プロテクト酸化膜１４を緻密化（硬化）させる。プロテクト酸化膜１４を緻密化させることで、窒化膜１３のエッチングに用いられるエッチャントに対するプロテクト酸化膜１４のエッチング耐性が向上する。なお、ＲＴＡ処理によるＣＶＤ酸化膜の緻密化は、ＣＶＤ酸化膜の表面から進行する。本実施形態では、プロテクト酸化膜１４が５ｎｍという薄膜で形成されているため、プロテクト酸化膜１４の厚さ方向の全体を緻密化することが可能となり、プロテクト酸化膜１４の全体のエッチング耐性を高めることができる。なお、本工程において実施されるＲＴＡ処理は、ポリシリコン膜１２の酸化を抑制し、尖鋭部５１の先端形状を維持すると共に窒化膜１３との選択比を向上させるために、アルゴン雰囲気下で実施することが好ましい。
【0030】
次に、例えばＣＶＤ法により、窒化膜１３の上面、開口部１３ａの側面、及びポリシリコン膜１２の凹部１２ａの表面に形成されたプロテクト酸化膜１４の表面に、コンフォーマルなＮＳＧ膜（ＳｉＯ２）を形成する。続いて、このＮＳＧ膜を異方性ドライエッチングによりエッチバック処理を行うことにより、スペーサ１５を形成する。スペーサ１５は、窒化膜１３の開口部１３ａの側面及びポリシリコン膜１２の上面にプロテクト酸化膜１４を介して接し、且つポリシリコン膜１２の凹部１２ａの中央においてポリシリコン膜１２を露出させる（図３Ｄ）。
【0031】
次に、スペーサ１５をマスクとして用いたドライエッチングによりポリシリコン膜１２及びゲート絶縁膜１１をエッチングして半導体基板１０を露出させる。すなわち、このエッチング処理によりポリシリコン膜１２のパターニングが行われる（図３Ｅ）。
【0032】
次に、例えばＣＶＤ法により窒化膜１３、スペーサ１５、ポリシリコン膜１２、ゲート絶縁膜１１及び半導体基板１０の露出部分を覆うＮＳＧを形成したのち、異方性エッチングによりＮＳＧをエッチバックすることで、絶縁膜１６を形成する。絶縁膜１６は、半導体基板１０を露出させつつスペーサ１５、ポリシリコン膜１２及びゲート絶縁膜１１の側面を覆う（図３Ｆ）。
【0033】
次に、例えばイオン注入法により、スペーサ１５及び絶縁膜１６の開口部において露出している半導体基板１０の表面にｎ型のソース拡散層３０を形成する。このイオン注入処理においては、スペーサ１５及び絶縁膜１６がマスクとして用いられ、リンなどの５価の元素が半導体基板１０に注入される（図３Ｇ）。
【0034】
次に、例えばＣＶＤ法によりスペーサ１５及び絶縁膜１６の開口部を埋めるようにポリシリコン膜を形成する。続いて、このポリシリコン膜をエッチバック処理することによりソース配線３１を形成する。ソース配線３１の高さ位置が窒化膜１３の上面、スペーサ１５の頂部の高さ位置よりも低くなるようにエッチバック処理が行われる。ソース配線３１は、ソース拡散層３０に電気的に接続される一方、絶縁膜１６によってポリシリコン膜１２から絶縁される（図３Ｈ）。
【0035】
次に、例えば熱酸化法によりソース配線３１の表面にＳｉＯ２等の絶縁体からなる厚さ約１０ｎｍ程度の保護膜３２を形成する。続いて、例えば１５０℃のリン酸（Ｈ３ＰＯ４）を用いたエッチングにより、窒化膜１３を除去する。これにより、プロテクト酸化膜１４のスペーサ１５の側面を覆う部分及びポリシリコン膜１２の表面が露出する（図３Ｉ）。
【0036】
本エッチング工程では、ソース配線３１の表面は熱酸化膜からなる保護膜３２により保護され、スペーサ１５の側面及びポリシリコン膜１２の凹部１２ａの端部（尖鋭部５１の傾斜面）はプロテクト酸化膜１４により保護される。特に、プロテクト酸化膜１４は、ＲＴＡ処理により緻密化されたＣＶＤ酸化膜で構成されているため、リン酸に対するエッチングレートが低く、横方向及び縦方向のエッチングが生じにくい。従って、スペーサ１５の側面のエッチングが抑制され、スペーサ１５の形状が維持される。これにより、ポリシリコン膜１２の傾斜面（尖鋭部５１）の近傍に、スペーサ１５のエッチングに伴う凹状空間（図４Ｂの凹状空間２００を参照）が形成されることを防止できる。
【0037】
ここで、例えば、膜厚が１００ｎｍ以上のＣＶＤ酸化膜にＲＴＡ処理を行った場合、緻密化される部分は、ＣＶＤ酸化膜の表面のみとなり、ＣＶＤ酸化膜の内部は緻密化されない。従って、例えば、プロテクト酸化膜１４を用いることに代えて、熱処理によりスペーサ１５の表面を緻密化したとしても、プロテクト酸化膜１４を用いる場合に得られるスペーサ１５の側面のエッチング抑制効果は得られない。
【0038】
次に、スペーサ１５及びプロテクト酸化膜１４をマスクとして用いたドライエッチングによりポリシリコン膜１２のパターニングを行う。これにより、ソース配線３１を間に挟んで互いに分離した一対のフローティングゲート５０が形成される。次に、半導体基板１０上のゲート絶縁膜１１を除去する（図３Ｊ）。フローティングゲート５０の端部には、先の工程においてポリシリコン膜１２に凹部１２ａを形成したことにより、尖鋭部５１が形成される。尖鋭部５１の先端は、ポリシリコン膜１２のグレイン（結晶粒）に依存しない辺を奥行方向に形成している。
【0039】
次に、例えばＣＶＤ法により半導体基板１０の表面、フローティングゲート５０の側面、プロテクト酸化膜１４の表面、絶縁膜１６及び保護膜３２の露出部分を覆う、ＳｉＯ２等の絶縁体からなる厚さ約１０ｎｍ程度のトンネル絶縁膜１７を形成する（図３Ｋ）。フローティングゲート５０の尖鋭部５１の、スペーサ１５の側面から突き出した先端部分（尖鋭部５１の傾斜面）は、プロテクト酸化膜１４及びトンネル絶縁膜１７からなる２層の絶縁膜によって覆われる。これにより、フローティングゲート５０からコントロールゲート６０への電子の抜けを抑制することが可能となる。
【0040】
次に、例えばＣＶＤ法によりトンネル絶縁膜１７の表面を覆う厚さ約２００ｎｍ程度のポリシリコン膜１８を形成する（図３Ｌ）。ポリシリコン膜１８は、トンネル絶縁膜１７によってフローティングゲート５０及び半導体基板１０から絶縁される。ポリシリコン膜１８は、コントロールゲート６０を構成する。次に、例えばＣＶＤ法によりポリシリコン膜１８を覆うＳｉＯ２等の絶縁体からなる厚さ約８ｎｍ程度の絶縁膜１９を形成する。続いて、例えばＣＶＤ法により絶縁膜１９を覆う厚さ約１００ｎｍ程度のポリシリコン膜２０を形成する（図３Ｌ）。絶縁膜１９は、半導体基板１０上にメモリセル１００と共に形成される周辺回路を構成するトランジスタ（図示せず）のゲート絶縁膜を構成する。ポリシリコン膜２０は、周辺回路を構成するトランジスタのゲートを構成する。
【0041】
次に、フォトグラフィ技術及びエッチング技術によりポリシリコン膜２０のパターニングを行い、周辺回路のゲート電極を形成する。このとき、メモリセル１００の形成領域においては、ポリシリコン膜１８上に形成されたポリシリコン膜２０は除去される。次に、異方性ドライエッチングにより絶縁膜１９を除去しつつポリシリコン膜１８を後退させるエッチバック処理によりポリシリコン膜１８のパターニングを行う。これにより、コントロールゲート６０が形成される（図３Ｍ）。コントロールゲート６０は、トンネル絶縁膜１７を介してフローティングゲート５０と接し、トンネル絶縁膜１７及びプロテクト酸化膜１４を介してスペーサ１５と接する。
【0042】
次に、例えばイオン注入法により半導体基板１０の表面にｎ型の低濃度拡散層４１ａを形成する。このイオン注入工程においては、コントロールゲート６０がマスクとして用いられ、リンなどの５価の元素が半導体基板１０に注入される。イオン注入量は、例えば１×１０１３／ｃｍ２とされる（図３Ｎ）。
【0043】
次に、例えばＣＶＤ法によりメモリセル１００全体を覆う絶縁膜２１を形成する（図３Ｏ）。絶縁膜２１は、コントロールゲート６０のサイドウォール６１を構成する。絶縁膜２１は、例えば、厚さ１０ｎｍ程度のＮＳＧ膜と厚さ９０ｎｍ程度のＳｉＮ膜とを積層した積層膜によって構成されていてもよい。また、絶縁膜２１は、単一の材料からなる単層膜であってもよい。
【0044】
次に、例えば異方性ドライエッチングにより絶縁膜２１を後退させるエッチバック処理によりサイドウォール６１を形成する。サイドウォール６１は、コントロールゲート６０の側面に接し且つ低濃度拡散層４１ａの端部を覆う。次に、例えばイオン注入法により、低濃度拡散層４１ａ内にｎ型の高濃度拡散層４１ｂを形成する。このイオン注入工程においては、コントロールゲート６０およびサイドウォール６１がマスクとして用いられ、リンなどの５価の元素が低濃度拡散層４１ａの表面に注入される。イオン注入量は、例えば１×１０１５／ｃｍ２とされる（図３Ｐ）。低濃度拡散層４１ａ及び高濃度拡散層４１ｂによりドレイン拡散層４０が構成される。
【0045】
次に、ソース配線３１の上面を覆う保護膜３２を除去した後、例えばスパッタ法により、メモリセル１００全体を覆う厚さ約１０ｎｍ程度のコバルト膜を形成する。次に、約５５０℃程度のＲＴＡ処理を実施する。この熱処理により、コバルトとシリコンが反応し、コントロールゲート６０、ソース配線３１、および高濃度拡散層４１ｂの表面にそれぞれシリサイド層７０が形成される。その後、硫酸過水やアンモニア過水等を用いた洗浄により、絶縁膜１６及びサイドウォール６１上に堆積した未反応のコバルトが除去される（図３Ｑ）。このように、自己整合的に形成されるシリサイド層をサリサイドと呼ぶ。シリサイド層７０を形成することで、コントロールゲート６０、ソース配線３１および高濃度拡散層４１ｂの抵抗を小さくすることが可能となる。なお、コバルトに代えてモリブテン、タングステン、チタン、ニッケルなどを用いてもよい。
【0046】
上記の工程の後、半導体基板１０表面をＮＳＧ膜等により被覆し、コントロールゲート６０、ソース配線３１、ドレイン拡散層４０に接続される配線を形成することで、スプリットゲート型の不揮発性メモリのメモリセル１００が形成される。
【0047】
図４Ａ～図４Ｄは、それぞれ、比較例に係るメモリセル１００Ｘの製造工程の一例を示す部分的な断面図である。比較例に係るメモリセル１００Ｘは、本実施形態に係るメモリセル１００が備えるプロテクト酸化膜１４を備えていない。すなわち、図４Ａに示すように、スペーサ１５は、フローティングゲートを構成するポリシリコン膜１２及び窒化膜１３と直接接している。従って、図４Ｂに示すように、窒化膜１３を除去するためのエッチングにより、スペーサ１５の側面がエッチングされ、後退する。スペーサ１５のエッチングによる後退は、横方向のみならず縦方向にも生じるため、フローティングゲート５０の尖鋭部５１を形成するポリシリコン膜１２の傾斜面の近傍に、凹状空間２００が生じる。
【0048】
凹状空間２００は、極めて小さいため、図４Ｃに示すように、トンネル絶縁膜１７の凹状空間２００の内部へ充填が不十分となり、トンネル絶縁膜１７は、凹状空間２００の形成位置において、膜厚が薄くなる若しくは膜質が劣化する。これにより、図４Ｄに示すように、フローティングゲート５０に蓄積された電子がコントロールゲート６０に抜け、メモリセル１００Ｘに記憶されているデータが書き換わるおそれがある。例えば、スペーサ１５のエッチングを抑制するために、熱処理によりスペーサ１５の緻密化を試みたとしても、熱処理によって緻密化されるのはスペーサ１５の表層部分に限られる。すなわち、尖鋭部５１が存在するスペーサ１５の底部まで緻密化することは困難である。従って、スペーサ１５の側面がプロテクト酸化膜１４によって覆われていない比較例に係るメモリセル１００Ｘによれば、凹状空間２００の形成を抑制することは困難である。
【0049】
一方、本発明の実施形態に係る半導体装置１及びその製造方法によれば、熱処理を加えることで全体が緻密化されたプロテクト酸化膜１４によってスペーサ１５の側面が覆われる。これにより窒化膜１３を除去するためのエッチングにおいて、スペーサ１５の側面の後退が抑制され、フローティングゲート５０の尖鋭部５１の近傍に、凹状空間が生じることを防止することができる。また、全体が緻密化されたプロテクト酸化膜１４は、窒化膜１３を除去するためのエッチャントに対する耐性が高く、窒化膜１３のエッチングを行った場合でも、成膜時の膜厚が維持される。従って、窒化膜１３のエッチングを行った場合に、フローティングゲート５０の尖鋭部５１を覆う絶縁膜の膜厚が薄くなることや膜質が劣化することを抑制することができる。これにより、フローティングゲート５０に蓄積された電子のコントロールゲート６０への抜けを防止することができ、メモリセル１００に記憶されているデータが書き換わる不具合の発生が抑制される。
【0050】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置１Ａの構成の一例を示す断面図である。半導体装置１Ａを構成する各メモリセル１００Ａは、スペーサ１５の側面が、半導体基板１０の主面に対して略垂直であり、プロテクト酸化膜１４の、スペーサ１５の側面を覆う部分の表面と、フローティングゲート５０の側面とが同一平面内に延在している点が第１の実施形態に係る半導体装置１と異なる。
図５は、本発明の第２の実施形態に係る半導体装置１Ａの構成の一例を示す断面図である。半導体装置１Ａを構成する各メモリセル１００Ａは、スペーサ１５の側面が、半導体基板１０の主面に対して略垂直であり、プロテクト酸化膜１４の、スペーサ１５の側面を覆う部分の表面と、フローティングゲート５０の側面とが同一平面内に延在している点が第１の実施形態に係る半導体装置１と異なる。
【0051】
以下に、半導体装置１Ａの製造方法について図６Ａ～図６Ｈを参照しつつ説明する。半導体基板１０の表面に、ゲート絶縁膜１１を介してフローティングゲート５０を構成するポリシリコン膜１２を形成する。次に、ポリシリコン膜１２の表面に開口部１３ａを有する窒化膜１３を形成する。開口部１３ａの側面は、半導体基板１０の主面に対して垂直となるように形成する。次に、窒化膜１３をマスクとしてポリシリコン膜１２の表面を約２０ｎｍ程度エッチングし、ポリシリコン膜１２の表面に凹部１２ａを形成する。凹部１２ａを形成するエッチングとしてスパッタ成分が高い異方性エッチングを用いる。これにより、凹部１２ａの外縁に傾斜面が形成される。凹部１２ａは、窒化膜１３の開口部１３ａに対応する領域に形成され、凹部の外縁に形成された傾斜面は、フローティングゲート５０の尖鋭部５１の傾斜面に対応する（図６Ａ）。
【0052】
次に、例えばＬＰ－ＣＶＤ法を用いて、窒化膜１３の表面、開口部１３ａの側面、及びポリシリコン膜１２の凹部１２ａの表面に、厚さ約５ｎｍ程度のＳｉＯ２等の絶縁体からなるプロテクト酸化膜１４を形成する（図６Ｂ）。その後、ＲＴＡ処理を実施することにより、プロテクト酸化膜１４を緻密化（硬化）させる。
【0053】
次に、スペーサ１５の形成、ポリシリコン膜１２のエッチング、絶縁膜１６の形成、ソース拡散層３０の形成、ソース配線３１の形成、保護膜３２の形成を行う（図６Ｃ）。
【0054】
次に、例えば１５０℃のリン酸（Ｈ３ＰＯ４）を用いたエッチングにより、窒化膜１３を除去する。これにより、プロテクト酸化膜１４のスペーサ１５の側面を覆う部分及びポリシリコン膜１２の表面が露出する（図６Ｄ）。本エッチング工程では、ソース配線３１の表面は熱酸化膜からなる保護膜３２により保護され、スペーサ１５の側面及びポリシリコン膜１２の凹部１２ａの端部（尖鋭部５１の傾斜面）はプロテクト酸化膜１４により保護される。特に、プロテクト酸化膜１４は、ＲＴＡ処理により緻密化されたＣＶＤ酸化膜で構成されているため、リン酸に対するエッチングレートが低く、横方向及び縦方向のエッチングが生じにくい。従って、スペーサ１５の側面に対するエッチングが抑制され、スペーサ１５の形状が維持される。これにより、ポリシリコン膜１２の傾斜面（尖鋭部５１）の近傍に、スペーサ１５のエッチングに伴う凹状空間（図４Ｂの凹状空間２００を参照）が形成されることを防止できる。
【0055】
次に、スペーサ１５及びプロテクト酸化膜１４をマスクとして用いたドライエッチングによりポリシリコン膜１２のパターニングを行う。これにより、ソース配線３１を間に挟んで互いに分離した一対のフローティングゲート５０が形成される。次に、半導体基板１０上のゲート絶縁膜１１を除去する（図６Ｅ）。フローティングゲート５０の端部には、先の工程においてポリシリコン膜１２に凹部１２ａを形成したことにより、尖鋭部５１が形成される。
【0056】
半導体基板１０の主面に対して垂直な側面を有するスペーサ１５及びこの側面を覆うプロテクト酸化膜１４をマスクとしてポリシリコン膜１２をエッチングした場合には、フローティングゲート５０の、エッチングにより表出する端面（側面）は、プロテクト酸化膜１４の表面形状に応じた形状となる。従って、尖鋭部５１の先端には凹凸が生じることはなく、フローティングゲート５０からの電子の引き抜きが安定し、メモリセル１００Ａの書込み/消去特性が安定する。
【0057】
次に、例えばＣＶＤ法により半導体基板１０の表面、フローティングゲート５０の側面、プロテクト酸化膜１４の表面、絶縁膜１６及び保護膜３２の露出部分を覆う、ＳｉＯ２等の絶縁体からなる厚さ約１０ｎｍ程度のトンネル絶縁膜１７を形成する（図６Ｆ）。
【0058】
次に、例えばＣＶＤ法により、コントロールゲート６０を構成するポリシリコン膜の形成及びパターニングを行うことで、コントロールゲート６０を形成する（図６Ｇ）。コントロールゲート６０は、トンネル絶縁膜１７を介してフローティングゲート５０と接し、トンネル絶縁膜１７及びプロテクト酸化膜１４を介してスペーサ１５と接する。
【0059】
次に、低濃度拡散層４１ａの形成、サイドウォール６１の形成、高濃度拡散層４１ｂの形成、シリサイド層７０の形成を行う（図６Ｈ）。
【0060】
上記の工程の後、半導体基板１０表面をＮＳＧ膜等により被覆し、コントロールゲート６０、ソース配線３１、ドレイン拡散層４０に接続される配線を形成することで、スプリットゲート型の不揮発性メモリのメモリセル１００Ａが形成される。
【0061】
図７Ａ及び図７Ｂは、それぞれ、比較例に係るメモリセル１００Ｙの製造工程の一例を示す部分的な断面図である。比較例に係るメモリセル１００Ｙは、本実施形態に係るメモリセル１００Ａが備えるプロテクト酸化膜１４を備えていない。
【0062】
図７Ａに示すように、スペーサ１５の側面は、上方に向けて広がったテーパ形状を有しており、半導体基板１０の主面に対して傾斜している。図７Ｂに示すように、側面が傾斜しているスペーサ１５をマスクとして、フローティングゲート５０を構成するポリシリコン膜１２をエッチングすると、スペーサ１５の頂部とポリシリコン膜１２とが離間していることに起因して、エッチングによって表出するフローティングゲート５０の端面Ｓ１に凹凸が生じ、尖鋭部５１の端部の形状にばらつきを生じる。その結果、フローティングゲート５０からの電子の引き抜きが不安定となり、メモリセル１００Ｙの書き込み／消去特性が不安定となる。
【0063】
上記の問題を解決するために、図８に示すように、スペーサ１５の側面を半導体基板１０の主面に対して垂直とし、スペーサ１５とポリシリコン膜１２とを密着させる方法が考えられる。ここで、図９Ａ～図９Ｃは、図８に示す比較例に係るメモリセル１００Ｚの製造工程の一例を示す部分的な断面図である。図９Ｄは、メモリセル１００Ｚを、図９Ｃに示す矢印方向から眺めた平面図である。
【0064】
比較例に係るメモリセル１００Ｚによれば、図９Ａ及び図９Ｂに示すように、窒化膜１３を除去する工程において、スペーサ１５の側面がエッチングされ後退する。これにより、ポリシリコン膜１２の傾斜面上にスペーサ１５の裾１５ａが残留する。スペーサ１５の裾１５ａの形状は制御することが困難であり、図９Ｃ、図９Ｄに示すように、裾１５ａを伴うスペーサ１５をマスクとしてポリシリコン膜１２のパターニングを行うと、形成されるフローティングゲート５０の端面Ｓ１は、スペーサ１５の裾１５ａに応じた凹凸形状となる。これにより、尖鋭部５１の先端の形状も裾１５ａに応じた凹凸形状となるためフローティングゲート５０からの電子の引き抜きが不安定となる。
【0065】
図１０Ａ～図１０Ｃは、本発明の第２の実施形態に係るメモリセル１００Ａの製造工程の一例を示す部分的な断面図であり、図９Ａ～図９Ｃに対応する。図１０Ｄは、メモリセル１００を、図１０Ｃに示す矢印方向から眺めた平面図であり、図９Ｄに対応する。
【0066】
本実施形態に係るメモリセル１００Ａの製造方法によれば、図１０Ａに示すように、スペーサ１５の側面は、半導体基板１０の主面に対して略垂直であり且つプロテクト酸化膜１４によって覆われている。熱処理を加えることで全体が緻密化されたプロテクト酸化膜１４は、窒化膜１３を除去するためのエッチャントに対する耐性が高く、図１０Ｂに示すように、窒化膜１３のエッチングを行った場合でも成膜時の膜厚が維持される。半導体基板１０の主面に対して垂直な側面を有するスペーサ１５及びこの側面を覆うプロテクト酸化膜１４をマスクとしてポリシリコン膜１２をエッチングした場合には、図１０Ｃ及び図１０Ｄに示すように、フローティングゲート５０の、エッチングにより表出する端面Ｓ１は、プロテクト酸化膜１４の表面形状に応じて平坦となる。従って、尖鋭部５１の先端には凹凸が生じることはなく、フローティングゲート５０からの電子の引き抜きが安定し、メモリセル１００Ａの書込み/消去特性が安定する。
【0067】
なお、ゲート絶縁膜１１は、本発明における第１の絶縁膜の一例である。プロテクト酸化膜１４は、本発明における第２の絶縁膜の一例である。トンネル絶縁膜１７は、本発明における第３の絶縁膜の一例である。絶縁膜１６は、本発明における第４の絶縁膜の一例である。ソース配線３１は、本発明における導電部材の一例である。ポリシリコン膜１２は、本発明におけるゲート部材の一例である。窒化膜１３は、本発明におけるマスク部材の一例である。
【符号の説明】
【0068】
１、１Ａ 半導体装置
１０ 半導体基板
１１ ゲート絶縁膜
１２、１８ ポリシリコン膜
１３ 窒化膜
１４ プロテクト酸化膜
１５ スペーサ
１６ 絶縁膜
１７ トンネル絶縁膜
３０ ソース拡散層
３１ ソース配線
４０ ドレイン拡散層
５０ フローティングゲート
５１ 尖鋭部
６０ コントロールゲート
１０ 半導体基板
１１ ゲート絶縁膜
１２、１８ ポリシリコン膜
１３ 窒化膜
１４ プロテクト酸化膜
１５ スペーサ
１６ 絶縁膜
１７ トンネル絶縁膜
３０ ソース拡散層
３１ ソース配線
４０ ドレイン拡散層
５０ フローティングゲート
５１ 尖鋭部
６０ コントロールゲート
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図3N】
【図3O】
【図3P】
【図3Q】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
