特許 7121816 抵抗アレイ、出力バッファ及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-09

(45)【発行日】2022-08-18

(54)【発明の名称】抵抗アレイ、出力バッファ及び半導体装置の製造方法

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20220810BHJP

   H01L 21/822 20060101ALI20220810BHJP

   H01L 27/04 20060101ALI20220810BHJP

   H01L 21/82 20060101ALI20220810BHJP

【ＦＩ】

H03K19/0175 220

H03K19/0175 290

H01L27/04 V

H01L21/82 F

【請求項の数】 9

(21)【出願番号】P 2021016272

(22)【出願日】2021-02-04

(62)【分割の表示】P 2016070996の分割

【原出願日】2016-03-31

(65)【公開番号】P2021078147

(43)【公開日】2021-05-20

【審査請求日】2021-02-04

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】佐々木 征一郎

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２００９－１６４７１８（ＪＰ，Ａ）

【文献】特開２００７－２２７４７８（ＪＰ，Ａ）

【文献】特開２０１６－２１２８３７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／００４４００６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２１／８２２－２１／８２４９

Ｈ０１Ｌ２７／０４

Ｈ０３Ｋ１９／０１７５－１９／０１８５

(57)【特許請求の範囲】

【請求項1】

半導体で形成された抵抗アレイであって、
直列接続された第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、
前記第１～第ｎの直列抵抗部の各々の一端同士を共通に接続する共通ラインと、
前記第１～第ｎの直列抵抗部の各々において前記第１～第Ｍの抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含み、
前記第１～第ｎの直列抵抗部の夫々には、個別に増幅された単一の入力信号が入力され、
前記Ｍ及び前記ｎは、２以上の整数であることを特徴とする抵抗アレイ。

【請求項2】

前記第１～第Ｍの抵抗は互いに異なる抵抗値を有し、前記少なくとも１の抵抗は前記第１～第Ｍの抵抗のうちのいずれか１の抵抗であることを特徴とする請求項１に記載の抵抗アレイ。

【請求項3】

前記単一の入力信号は、ドライバ部を介し個別に増幅されて前記第１～第ｎの直列抵抗部の夫々に入力されることを特徴とする請求項１に記載の抵抗アレイ。

【請求項4】

前記ドライバ部は、夫々の入力端同士が接続されており、前記入力端を介して前記単一の入力信号を個別に受け、前記単一の入力信号を個別に増幅して得た信号を夫々出力する複数のドライバを含むプリドライバ部を含むことを特徴とする請求項３に記載の抵抗アレイ。

【請求項5】

前記ドライバ部は、前記プリドライバ部により出力された信号の夫々を個別に受け、夫々が受けた信号を増幅して前記第１～第ｎの直列抵抗部の夫々に出力する出力ドライバ部をさらに含むことを特徴とする請求項４に記載の抵抗アレイ。

【請求項6】

半導体装置の製造方法であって、
第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、
前記第１～第ｎの直列抵抗部の各々の一端同士を共通に接続する共通ラインと、前記第１～第ｎの直列抵抗部で共通して前記第１～第Ｍの抵抗のうちの所定の１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を第１～第Ｍの測定用半導体装置として製造する第１の製造工程と、
前記第１～第Ｍの測定用半導体装置に形成されている前記抵抗アレイの夫々の合成抵抗値を第１～第Ｍの実測抵抗値として測定する抵抗値測定工程と、
前記第１～第Ｍの実測抵抗値に基づき、前記抵抗アレイの合成抵抗値が所望の抵抗値となるように、前記第１～第ｎの直列抵抗部の各々毎に前記第１～第Ｍの抵抗のうちの１の抵抗を有効な抵抗として指定する抵抗選択情報を生成する抵抗選択情報生成工程と、
第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、前記第１～第ｎの直列抵抗部の各々の一端同士を共通に接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記抵抗選択情報にて示される前記１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を出荷用半導体装置として製造する第２の製造工程と、を含み、
前記Ｍ及び前記ｎは、２以上の整数であることを特徴とする半導体装置の製造方法。

【請求項7】

前記第１～第Ｍの抵抗は互いに異なる抵抗値を有することを特徴とする請求項６に記載の半導体装置の製造方法。

【請求項8】

入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、
直列接続された第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、前記第１～第ｎの直列抵抗部の各々の一端同士を共通に接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記第１～第Ｍの抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む出力抵抗部と、
前記第１～第ｎの直列抵抗部に夫々対応して設けられており、且つ夫々の入力端同士が接続されており、前記入力端を介して入力された前記入力信号を夫々個別に増幅して第１～第ｎの増幅信号を対応する前記第１～第ｎの直列抵抗部の各々に供給する第１～第ｎのドライバと、を有し、
前記Ｍ及び前記ｎは、２以上の整数であることを特徴とする出力バッファ。

【請求項9】

前記第１～第Ｍの抵抗は互いに異なる抵抗値を有し、前記少なくとも１の抵抗は前記第１～第Ｍの抵抗のうちのいずれか１の抵抗であることを特徴とする請求項８に記載の出力バッファ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の抵抗を含む抵抗アレイ、この抵抗アレイを有する出力バッファ、及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置からなる電子機器には、この電子機器で生成された信号を外部出力する為に、電子機器同士を接続する伝送路上での信号の減衰分を補償する出力バッファが設けられている。尚、この出力バッファの出力端には、静電破壊防止、及び伝送路に対するインピーダンスマッチングを図る為の抵抗（以下、出力抵抗と称する）が接続されている。

【0003】

また、このような出力抵抗として、可変抵抗を採用した出力バッファ回路が提案されている（例えば、特許文献１参照）。当該可変抵抗は、ＭＯＳ(Metal Oxide Semiconductor）トランジスタのトランスファーゲートからなり、そのゲート電圧を制御することにより、パスゲートの抵抗値を可変にしている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００９－１６４７１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、トランスファーゲートを所望の抵抗値に設定する為には、当該抵抗値に対応したゲート電圧を生成してトランスファーゲートのゲート端に供給する回路（例えば、基準抵抗、コンパレータ及び出力ドライバ）が必要となり、装置規模が増大するという問題が生じる。

【0006】

また、上記した出力抵抗をポリシリコン等を利用した固定抵抗とした場合、静電破壊防止及び伝送路に対するインピーダンスマッチングを図る為に必要となる抵抗値は例えば７００オーム以下の低抵抗となる為、製造上のバラツキに起因する抵抗誤差率が大となるという問題が生じる。

【0007】

そこで、本発明は、精度良く所望の抵抗値に調整することが可能な抵抗アレイ、この抵抗アレイを有する出力バッファ、及び当該抵抗アレイが形成されている半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る抵抗アレイは、半導体で形成された抵抗アレイであって、直列接続された第１～第Ｍ（Ｍは２以上の整数）の抵抗を夫々が含む第１～第ｎ（ｎは２以上の整数）の直列抵抗部と、前記第１～第ｎの直列抵抗部各々の前記第Ｍの抵抗の一端同士を共通に接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記第１～第Ｍの抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む。

【0009】

本発明に係る半導体装置の製造方法は、半導体装置の製造方法であって、第１～第Ｍ（Ｍは２以上の整数）の抵抗を夫々が含む第１～第ｎの直列抵抗部と、前記第１～第ｎの直列抵抗部各々の前記第Ｍの抵抗の一端同士を接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記第１～第Ｍの抵抗のうちの所定の１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を測定用半導体装置として製造する第１の製造工程と、前記測定用半導体装置に形成されている前記抵抗アレイの抵抗値を実測抵抗値として測定する抵抗値測定工程と、前記実測抵抗値に基づき、前記第１～第ｎの直列抵抗部の各々毎に前記第１～第Ｍの抵抗のうちの１の抵抗を有効な抵抗として指定する抵抗選択情報を生成する抵抗選択情報生成工程と、第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、前記第１～第ｎの直列抵抗部各々の前記第Ｍの抵抗の一端同士を接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記抵抗選択情報にて示される前記１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を有する抵抗アレイが形成された半導体装置を出荷用半導体装置として製造する第２の製造工程と、を有する。

【0010】

本発明に係る出力バッファは、入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、直列接続された第１～第Ｍ（Ｍは２以上の整数）の抵抗を夫々が含む第１～第ｎ（ｎは２以上の整数）の直列抵抗部と、前記第１～第ｎの直列抵抗部各々の前記第Ｍの抵抗の一端と前記外部端子とを接続する共通ラインと、前記第１～第ｎの直列抵抗部の各々において前記第１～第Ｍの抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ラインと、を含む出力抵抗部と、前記第１～第ｎの直列抵抗部に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第１～第ｎの増幅信号を対応する前記第１～第ｎの直列抵抗部各々の前記第１の抵抗の一端に供給する第１～第ｎのドライバと、を有する。

【0011】

また、本発明に係る出力バッファは、入力信号を取り込んで外部端子を介して外部出力する出力バッファであって、第１～第ｎ（ｎは２以上の整数）の抵抗と、前記第１～第ｎの抵抗各々の一端を前記外部端子に接続する共通ラインと、を含む出力抵抗部と、前記第１～第ｎの抵抗に夫々対応して設けられており、前記入力信号を夫々個別に増幅した第１～第ｎの増幅信号を対応する前記第１～第ｎの抵抗各々の他端に供給する第１～第ｎのスリーステートドライバと、前記第１～第ｎのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に設定する第１～第ｎのイネーブル信号を前記第１～第ｎのスリーステートドライバに供給する出力インピーダンス調整部と、を有する。

【発明の効果】

【0012】

本発明では、直列接続された複数の抵抗を夫々が含む複数の直列抵抗部を有する抵抗アレイの直列抵抗部の各々において、複数の抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端を導電性のラインで短絡することにより、当該抵抗アレイ自体の抵抗値を所望の抵抗値に調整するようにしている。また、本発明では、第１～第ｎの抵抗を含む出力抵抗部と、入力信号を夫々個別に増幅した第１～第ｎの増幅信号を第１～第ｎの抵抗に夫々供給する第１～第ｎのスリーステートドライバと、を含む出力バッファにおいて、第１～第ｎのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に固定設定することにより、出力抵抗部の抵抗値を調整するようにしている。

【0013】

よって、製造直後の抵抗アレイ（出力抵抗部）の実際の抵抗値が所望の抵抗値と一致していなくても、複数の抵抗のうちで有効とする抵抗の組み合わせ方を変更することにより、抵抗アレイ（出力抵抗部）の抵抗値を所望の抵抗値に調整することが可能となる。更に、抵抗アレイ（出力抵抗部）に含まれる抵抗の数を増加する、或いは各抵抗同士の抵抗値の差を小さくすることにより、抵抗値を調整する際の分解能を高めることができるので、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。

【図面の簡単な説明】

【0014】

【図1】本発明に係る抵抗アレイとしての出力抵抗部１０を含む出力バッファ１００の一例を示す回路図である。

【図2】ＲＡ選択パターン、ＲＢ選択パターン及びＲＣ選択パターン各々での直列抵抗部の断面を示す断面図である。

【図3】出力バッファ１００を含む半導体ＩＣチップの製造方法を概略的に示すフロー図である。

【図4】直列抵抗部Ｒ１～Ｒ２２による抵抗選択パターンＰＴ１～ＰＴ４６と、各抵抗選択パターンでの抵抗比率の一例を示す図である。

【図5】本発明に係る出力バッファ３００を示す回路図である。

【発明を実施するための形態】

【実施例1】

【0015】

図１は、本発明に係る抵抗アレイを含む出力バッファ１００の一例を示す回路図である。出力バッファ１００は、例えば半導体ＩＣ（Integrated Circuit）チップに形成されている。出力バッファ１００は、当該半導体ＩＣチップに形成されている内部回路で生成された信号ＳＩＧを増幅し、増幅された信号をこの半導体ＩＣチップの出力パッド２００を介して外部出力する。

【0016】

出力バッファ１００は、図１に示すように、抵抗アレイからなる出力抵抗部１０、プリドライバ部２０及び出力ドライバ部３０を有する。

【0017】

プリドライバ部２０は、夫々の入力端同士が接続されており、当該入力端を介して単一の信号ＳＩＧを個別に受けるドライバＰＤ１～ＰＤ（ｎ）を（ｎは２以上の整数）含む。ドライバＰＤ１～ＰＤ（ｎ）は、信号ＳＩＧを個別に増幅して得た増幅信号ａ１～ａ（ｎ）を出力ドライバ部３０に供給する。

【0018】

出力ドライバ部３０は、増幅信号ａ１～ａ（ｎ）の各々を個別に受けるドライバＯＤ１～ＯＤ（ｎ）を含む。ドライバＯＤ１～ＯＤ（ｎ）は、夫々が受けた増幅信号ａ１～ａ（ｎ）を増幅して得られた増幅信号ｂ１～ｂ（ｎ）を出力抵抗部１０に供給する。

【0019】

出力抵抗部１０は、互いに異なる抵抗値を有する抵抗ＲＡ、ＲＢ及びＲＣが直列に接続された抵抗群を夫々が含む直列抵抗部Ｒ１～Ｒ（ｎ）を有する。尚、抵抗ＲＡ、ＲＢ、ＲＣは全て、静電破壊保護を為す程度の抵抗値を有する。また、抵抗ＲＡ、ＲＢ、ＲＣの抵抗値は例えば以下のような大小関係を有する。

【0020】

ＲＡ＞ＲＢ＞ＲＣ
直列抵抗部Ｒ１～Ｒ（ｎ）各々の抵抗ＲＡの一端Ｑ１には、増幅信号ｂ１～ｂ（ｎ）が個別に供給されており、夫々の他端Ｑ２には抵抗ＲＢの一端Ｑ３が接続されている。直列抵抗部Ｒ１～Ｒ（ｎ）各々の抵抗ＲＢの他端Ｑ４には、抵抗ＲＣの一端Ｑ５が接続されている。直列抵抗部Ｒ１～Ｒ（ｎ）各々の抵抗ＲＣの他端Ｑ６は共通ラインＬＯを介して出力パッド２００に共通に接続されている。

【0021】

直列抵抗部Ｒ１～Ｒ（ｎ）の各々は、抵抗ＲＡ、ＲＢ及びＲＣのうちで抵抗ＲＡのみを有効な抵抗とするＲＡ選択パターン、抵抗ＲＢのみを有効な抵抗とするＲＢ選択パターン、及び抵抗ＲＣのみを有効な抵抗とするＲＣ選択パターンのうちの１つの形態で形成されている。

【0022】

尚、図１に示される実施例では、直列抵抗部Ｒ１がＲＢ選択パターンで形成されており、直列抵抗部Ｒ２がＲＡ選択パターンで形成されており、直列抵抗部Ｒ３がＲＣ選択パターンで形成されている。

【0023】

ＲＡ選択パターンでは、例えば図１における直列抵抗部Ｒ２にて示すように、抵抗ＲＢの一端Ｑ３及び抵抗ＲＣの他端Ｑ６が短絡ラインＬＭＲによって短絡されている。つまり、ＲＡ選択パターンでは、抵抗ＲＡ、ＲＢ及びＲＣのうちで抵抗ＲＡを除く抵抗列（ＲＢ、ＲＣ）の両端が短絡ラインＬＭＲによって短絡されているのである。これにより、ＲＡ選択パターンでの直列抵抗部Ｒ２の実際の抵抗値は、抵抗ＲＡの抵抗値となる。

【0024】

ＲＢ選択パターンでは、例えば図１における直列抵抗部Ｒ１にて示すように、抵抗ＲＡの一端Ｑ１及び他端Ｑ２が短絡ラインＬＬによって短絡されており、抵抗ＲＣの一端Ｑ５及び他端Ｑ６が短絡ラインＬＲによって短絡されている。つまり、ＲＢ選択パターンでは、抵抗ＲＡ、ＲＢ及びＲＣのうちで抵抗ＲＢを除く各抵抗（ＲＡ、ＲＣ）の両端が短絡ラインＬＬ又はＬＲによって短絡されているのである。これにより、ＲＢ選択パターンでの直列抵抗部Ｒ１の実際の抵抗値は、抵抗ＲＢの抵抗値となる。

【0025】

ＲＣ選択パターンでは、例えば図１における直列抵抗部Ｒ３にて示すように、抵抗ＲＡの一端Ｑ１及び抵抗ＲＢの他端Ｑ４が短絡ラインＬＭＬによって短絡されている。つまり、ＲＣ選択パターンでは、抵抗ＲＡ、ＲＢ及びＲＣのうちで抵抗ＲＣを除く抵抗列（ＲＡ、ＲＢ）の両端が短絡ラインＬＭＬによって短絡されているのである。これにより、ＲＣ選択パターンでの直列抵抗部Ｒ３の実際の抵抗値は、抵抗ＲＣの抵抗値となる。

【0026】

図２は、直列抵抗部Ｒ１～Ｒ（ｎ）のうちの１つを抜粋して、ＲＡ選択パターン、ＲＢ選択パターン及びＲＣ選択パターン各々での直列抵抗部の断面を示す断面図である。図２に示すように、ＲＡ選択パターン、ＲＢ選択パターン及びＲＣ選択パターンのいずれにおいても、直列抵抗部Ｒ１～Ｒ（ｎ）の各々は、半導体基板ＳＵＢの表面に分散して形成されたポリシリコン抵抗領域ＰＬａ、ＰＬｂ及びＰＬｃと、絶縁層ＯＦと、コンタクトホールＣ１～Ｃ６と、金属層ＭＴ１及びＭＴ２と、を有する。

【0027】

絶縁層ＯＦは、例えばＳiＯ2等からなり、半導体基板ＳＵＢの表面と、ポリシリコン抵抗領域ＰＬａ、ＰＬｂ及びＰＬｃ各々の表面とを覆うように形成されている。各直列抵抗部のコンタクトホールＣ１～Ｃ６は、絶縁層ＯＦの一方の面から他方の面に向けて貫通して形成されている。尚、コンタクトホールＣ１～Ｃ６各々の内部には、例えばアルミニウム等の導電性材料からなる金属層ＭＴ１（ＭＴ２）と同一の材料が充填されている。この際、コンタクトホールＣ１はポリシリコン抵抗領域ＰＬａの一端上に形成されており、コンタクトホールＣ２はポリシリコン抵抗領域ＰＬａの他端上に形成されている。また、コンタクトホールＣ３はポリシリコン抵抗領域ＰＬｂの一端上に形成されており、コンタクトホールＣ４はポリシリコン抵抗領域ＰＬｂの他端上に形成されている。また、コンタクトホールＣ５はポリシリコン抵抗領域ＰＬｃの一端上に形成されており、コンタクトホールＣ６はポリシリコン抵抗領域ＰＬｃの他端上に形成されている。

【0028】

図２に示すように、各直列抵抗部では、ポリシリコン抵抗領域ＰＬａ、コンタクトホールＣ１及びＣ２を含む破線にて囲む領域ｐ１が図１に示す抵抗ＲＡとなり、ポリシリコン抵抗領域ＰＬｂ、コンタクトホールＣ３及びＣ４を含む破線にて囲む領域ｐ２が抵抗ＲＢとなる。また、図２において、ポリシリコン抵抗領域ＰＬｃ、コンタクトホールＣ５及びＣ６を含む破線にて囲む領域ｐ３が図１に示す抵抗ＲＣとなる。

【0029】

尚、抵抗ＲＡ、ＲＢ、ＲＣの各々は、図２に示すように、各ポリシリコン抵抗領域（ＰＬａ、ＰＬｂ、ＰＬｃ）中には、抵抗値が高い高抵抗部ＨＡと、当該高抵抗部ＨＡよりも抵抗値が低い低抵抗部ＬＡが形成される。つまり、図２に示すように、各ポリシリコン抵抗領域において、その一端に形成されている第１のコンタクトホール（例えば、Ｃ１、Ｃ３、Ｃ５）と、他端に形成されている第２のコンタクトホール（例えばＣ２、Ｃ４、Ｃ６）との中央部に高抵抗部ＨＡが形成されており、第１及び第２のコンタクトホール各々の近傍に低抵抗部ＬＡが形成されている。よって、各抵抗（ＲＡ、ＲＢ、ＲＣ）の抵抗値は、夫々の高抵抗部ＨＡでの抵抗値と、夫々の一対の低抵抗部ＬＡでの抵抗値との合成抵抗値となる。

【0030】

ここで、ＲＡ選択パターンでは、図２に示すように、コンタクトホールＣ１の開口部及び絶縁層ＯＦの表面を覆うように金属層ＭＴ１が形成されている。更に、ＲＡ選択パターンでは、コンタクトホールＣ２～Ｃ６を含む領域ｒ１に亘り、当該コンタクトホールＣ２～Ｃ６各々の開口部及び絶縁層ＯＦの表面を覆うように金属層ＭＴ２が形成されている。ＲＡ選択パターンでは、金属層ＭＴ２が図１に示す短絡ラインＬＭＲを担う。

【0031】

また、ＲＢ選択パターンでは、図２に示すように、コンタクトホールＣ１～Ｃ３を含む領域ｒ２に亘り、当該コンタクトホールＣ１～Ｃ３各々の開口部及び絶縁層ＯＦの表面を覆うように金属層ＭＴ１が形成されている。更に、ＲＢ選択パターンでは、コンタクトホールＣ４～Ｃ６を含む領域ｒ３に亘り、当該コンタクトホールＣ４～Ｃ６各々の開口部及び絶縁層ＯＦの表面を覆うように金属層ＭＴ２が形成されている。ＲＢ選択パターンでは、金属層ＭＴ１が図１に示す短絡ラインＬＬを担い、金属層ＭＴ２が図１に示す短絡ラインＬＲを担う。

【0032】

また、ＲＣ選択パターンでは、コンタクトホールＣ１～Ｃ５を含む領域ｒ４に亘り当該コンタクトホールＣ１～Ｃ５各々の開口部及び絶縁層ＯＦの表面を覆うように金属層ＭＴ１が形成されている。更に、ＲＣ選択パターンでは、コンタクトホールＣ６の開口部及び絶縁層ＯＦの表面を覆うように、金属層ＭＴ２が形成されている。つまり、ＲＣ選択パターンでは、金属層ＭＴ１が図１に示す短絡ラインＬＭＬを担う。

【0033】

尚、上記実施例では、直列抵抗部Ｒ１～Ｒ（ｎ）の各々において直列接続されている抵抗の数は、抵抗ＲＡ、ＲＢ、ＲＣの３つであるが、２つ以上の複数個であっても良い。

【0034】

要するに、抵抗アレイとしての出力抵抗部１０は、第１～第Ｍ（Ｍは２以上の整数）の抵抗（ＲＡ、ＲＢ、ＲＣ）を夫々が含む第１～第ｎ（ｎは２以上の整数）の直列抵抗部（Ｒ１～Ｒ（ｎ））と、以下の共通ライン及び短絡ラインとを有するものであれば良い。つまり、第１～第ｎの直列抵抗部各々の第Ｍの抵抗（ＲＣ）の一端同士が共通ライン（ＬＯ）によって接続されており、且つ第１～第ｎの直列抵抗部の各々内において、第１～第Ｍの抵抗のうちの少なくとも１の抵抗を除く各抵抗の両端又は抵抗列の両端が短絡ライン（ＬＬ、ＬＲ、ＬＭＲ、ＬＭＬ）によって短絡されているのである。

【0035】

以下に、図１及び図２に示される出力バッファ１００を含む半導体ＩＣチップの製造方法について、図３に示す概略製造フローに沿って説明する。

【0036】

先ず、半導体製造装置（図示せぬ）が、出力バッファ１００における出力抵抗部１０の直列抵抗部Ｒ１～Ｒ（ｎ）が全て図２に示すＲＡ選択パターンで形成されている半導体ＩＣチップを測定用チップＡとして製造する（ステップＳ１）。次に、半導体製造装置は、出力抵抗部１０の直列抵抗部Ｒ１～Ｒ（ｎ）が全て図２に示すＲＢ選択パターンで形成されている半導体ＩＣチップを測定用チップＢとして製造する（ステップＳ２）。次に、半導体製造装置は、出力抵抗部１０の直列抵抗部Ｒ１～Ｒ（ｎ）が全て図２に示すＲＣ選択パターンで形成されている半導体ＩＣチップを測定用チップＣとして製造する（ステップＳ３）。

【0037】

上記したステップＳ１～Ｓ３による測定用チップＡ～Ｃの製造後、先ず、測定用チップＡをテスタ（図示せず）に接続する。

【0038】

テスタは、測定用チップＡの出力抵抗部１０の抵抗値を実測抵抗値ＸＲＡとして測定する（ステップＳ４）。例えば、ステップＳ４においてテスタは、論理レベル１（又は０）に対応した電圧値を夫々が有する増幅信号ｂ１～ｂ（ｎ）を出力ドライバ３０を介して出力抵抗部１０に供給させつつ、出力パッド２００の電圧値を取り込む。ここで、測定用チップＡでは、直列抵抗部Ｒ１～Ｒ（ｎ）は全てＲＡ選択パターンで形成されているので、当該測定用チップＡの出力抵抗部１０は、等価的には、抵抗ＲＡ、ＲＢ及びＲＣのうちの抵抗ＲＡのみがｎ個並列に接続されたものとなっている。よって、ステップＳ４において、テスタは、上記のように取り込んだパッド２００の電圧値及び論理レベル１（又は０）に対応した電圧値に基づき、抵抗ＲＡがｎ個並列に接続された回路の合成抵抗値を、出力抵抗部１０の実測抵抗値ＸＲＡとして算出する。

【0039】

次に、測定用チップＢをテスタに接続する。テスタは、測定用チップＢの出力抵抗部１０の抵抗値を実測抵抗値ＸＲＢとして測定する（ステップＳ５）。例えば、ステップＳ５においてテスタは、論理レベル１（又は０）に対応した電圧値を夫々が有する増幅信号ｂ１～ｂ（ｎ）を出力ドライバ３０を介して出力抵抗部１０に供給させつつ、出力パッド２００の電圧値を取り込む。ここで、測定用チップＢでは、直列抵抗部Ｒ１～Ｒ（ｎ）は全てＲＢ選択パターンで形成されているので、当該測定用チップＢの出力抵抗部１０は、等価的には、抵抗ＲＡ、ＲＢ及びＲＣのうちの抵抗ＲＢのみがｎ個並列に接続されたものとなっている。よって、ステップＳ５において、テスタは、上記のように取り込んだパッド２００の電圧値及び論理レベル１（又は０）に対応した電圧値に基づき、抵抗ＲＢがｎ個並列に接続された回路の合成抵抗値を、出力抵抗部１０の実測抵抗値ＸＲＢとして算出する。

【0040】

次に、測定用チップＣをテスタに接続する。テスタは、測定用チップＣの出力抵抗部１０の抵抗値を、実測抵抗値ＸＲＣとして測定する（ステップＳ６）。例えば、ステップＳ６においてテスタは、論理レベル１（又は０）に対応した電圧値を夫々が有する増幅信号ｂ１～ｂ（ｎ）を出力ドライバ３０を介して出力抵抗部１０に供給させつつ、出力パッド２００の電圧値を取り込む。ここで、測定用チップＣでは、直列抵抗部Ｒ１～Ｒ（ｎ）は全てＲＣ選択パターンで形成されているので、当該測定用チップＣの出力抵抗部１０は、等価的には、抵抗ＲＡ、ＲＢ及びＲＣのうちの抵抗ＲＣのみがｎ個並列に接続されたものとなっている。よって、ステップＳ６において、テスタは、上記のように取り込んだパッド２００の電圧値及び論理レベル１（又は０）に対応した電圧値に基づき、抵抗ＲＣがｎ個並列に接続された回路の合成抵抗値を、出力抵抗部１０の実測抵抗値ＸＲＣとして算出する。

【0041】

次に、テスタは、実測抵抗値ＸＲＡ、ＸＲＢ及びＸＲＣに基づき、直列抵抗部Ｒ１～Ｒ（ｎ）による合成抵抗値を所望の抵抗値と一致させる抵抗選択パターンを示す製造用抵抗選択情報を生成する（ステップＳ７）。尚、所望の抵抗値とは、出力抵抗部１０の抵抗値として要求される抵抗値であり、抵抗選択パターンとは、直列抵抗部Ｒ１～Ｒ（ｎ）の各々毎に、その直列抵抗部ＲにおいてＲＡ選択パターン、ＲＢ選択パターン及びＲＣ選択パターンのうちのいずれを採用するのかを表すパターンである。つまり、製造用抵抗選択情報とは、直列抵抗部Ｒ１～Ｒ（ｎ）の各々毎に、直列接続されている抵抗ＲＡ、ＲＢ及びＲＣのうちのいずれの抵抗を有効な抵抗とするのかを指定する情報である。

【0042】

例えば、ステップＳ７において、テスタは、先ず、実測抵抗値ＸＲＡ、ＸＲＢ及びＸＲＣのうちの中間の抵抗値を表す実測抵抗値ＸＲＢを”１”とした際の実測抵抗値ＸＲＡの比率（以下、抵抗比率と称する）を最大抵抗比率として算出すると共に、実測抵抗値ＸＲＣの抵抗比率を最小抵抗比率として算出する。ここで、テスタは、直列抵抗部Ｒ１～Ｒ（ｎ）の各々がＲＡ選択パターン、ＲＢ選択パターン及びＲＣ選択パターンのうちの１を取り得ることから想定される３のｎ乗通りの抵抗選択パターンのうちから、その抵抗選択パターンによる合成抵抗値が互いに異なるものを抜粋する。例えば、直列抵抗部Ｒ１～Ｒ（ｎ）の数”ｎ”が２２である場合、直列抵抗部Ｒ１～Ｒ２２による抵抗選択パターンは３の２２乗通りとなるが、その中から合成抵抗値が異なる代表的な抵抗選択パターンとして、図４に示すような４６通りの抵抗選択パターンＰＴ１～ＰＴ４６を抜粋する。そして、テスタは、算出した最大抵抗比率及び最小抵抗比率に基づき、上記のように抜粋した抵抗選択パターンの各々毎にその抵抗選択パターンでの合成抵抗値に対応した抵抗比率を求め、各抵抗選択パターンに割り当てる。例えば、実測抵抗値ＸＲＡの抵抗比率（最大抵抗比率）が”１．２５”である場合、テスタは、合成抵抗値が最大となる抵抗選択パターン、つまり図４に示すように、直列抵抗部Ｒ１～Ｒ２２が全てＲＡ選択パターンとなる抵抗選択パターンＰＴ１に”１．２５”の抵抗比率を割り当てる。また、実測抵抗値ＸＲＣの抵抗比率（最小抵抗率）が例えば”０．７５”である場合、テスタは、合成抵抗値が最小となる抵抗選択パターン、つまり図４に示すように直列抵抗部Ｒ１～Ｒ２２が全てＲＣ選択パターンとなる抵抗選択パターンＰＴ４６に”０．７５”の抵抗比率を割り当てる。この際、直列抵抗部Ｒ１～Ｒ２２のうちで、ＲＡ選択パターンで形成される直列抵抗部の数が多いほど合成抵抗値が増加する一方、ＲＣ選択パターンで形成される直列抵抗部の数が多いほど合成抵抗値が低下する。そこで、テスタは、最大の抵抗比率”１．２５”及び最小の抵抗比率”０．７５”に基づき、図４に示すように、抵抗選択パターンＰＴ２～ＰＴ４５の各々に、その抵抗選択パターンを採用した場合での合成抵抗値に対応した抵抗比率を割り当てる。次に、テスタは、出力抵抗部１０の抵抗値として要求される所望の抵抗値を実測抵抗値ＸＲＢで除算した除算結果を実測抵抗比率とし、この実測抵抗比率と同一の抵抗比率又は最近傍値の抵抗比率に対応した抵抗選択パターンを、上記した抵抗選択パターン群、例えば抵抗選択パターンＰＴ１～ＰＴ４６の中から選出する。そして、テスタは、当該選出した抵抗選択パターンによって表される情報、つまり直列抵抗部Ｒ１～Ｒ（ｎ）の各々毎に、抵抗ＲＡ、ＲＢ及びＲＣのうちから有効とする１の抵抗を指定する製造用抵抗選択情報を生成する。例えば、実測抵抗比率が”１．２１”となる場合には、テスタは、図４に抵抗選択パターンＰＴ１～ＰＴ４６のうちからＰＴ４を選出する。尚、抵抗選択パターンＰＴ４では、図４に示すように、直列抵抗部Ｒ１～Ｒ１９の各々をＲＡ選択パターンで形成し、直列抵抗部Ｒ２０～Ｒ２２の各々をＲＢ選択パターンで形成することを表している。よって、この際、テスタは、直列抵抗部Ｒ１～Ｒ１９の各々では抵抗ＲＡ、ＲＢ及びＲＣのうちのＲＡを有効な抵抗として指定すると共に、直列抵抗部Ｒ２０～Ｒ２２の各々では抵抗ＲＢを有効な抵抗として指定する製造用抵抗選択情報を生成する。

【0043】

そして、上記したステップＳ７において製造用抵抗選択情報が生成されると、半導体製造装置が、当該製造用抵抗選択情報に従って直列抵抗部Ｒ１～Ｒ（ｎ）の各々に短絡ライン（ＬＬ、ＬＲ、ＬＭＲ、ＬＭＬ）を形成した出力抵抗部１０を含む半導体ＩＣチップを、出荷用半導体装置として製造する（ステップＳ８）。

【0044】

尚、図３に示す製造フローでは、３つの測定用チップＡ、Ｂ及びＣを製造し、夫々の出力抵抗部１０の抵抗値を実際に測定することにより、抵抗ＲＡ、ＲＢ及びＲＣに夫々対応した実測抵抗値ＸＲＡ、ＸＲＢ及びＸＲＣを得るようにしている。しかしながら、測定用チップＡ～Ｃのうちの２つだけ（例えば測定用チップＡ及びＢ）を製造し、夫々の出力抵抗部１０の抵抗値を実測することにより２つの抵抗（例えば抵抗ＲＡ、ＲＢ）の実測抵抗値（例えばＸＲＡ、ＸＲＢ）を得て、当該実測抵抗値に基づき、残りの１つの抵抗（例えば抵抗ＲＣ）の実測抵抗値を算出するようにしても良い。又、上記実施例では、各測定用チップＡ、Ｂ、Ｃにおいて、直列抵抗部Ｒ１～Ｒ（ｎ）を全て単一の抵抗選択パターンで製造しているが、２つ、又は３つの抵抗選択パターンを混在させて製造するようにしても良い。

【0045】

要するに、本発明においては、以下の第１の製造工程、抵抗値測定工程、抵抗選択情報生成工程、第２の製造工程により、抵抗値の調整が施された出力抵抗部１０（抵抗アレイ）を含む半導体ＩＣチップを、出荷用半導体装置として製造するものであれば良いのである。先ず、第１の製造工程（Ｓ１～Ｓ３）では、第１～第Ｍの抵抗（ＲＡ、ＲＢ、ＲＣ）を夫々が含む第１～第ｎの直列抵抗部（Ｒ１～Ｒ（ｎ））と、第１～第ｎの直列抵抗部各々の第Ｍの抵抗（ＲＣ）の一端同士を接続する共通ライン（ＬＯ）と、第１～第ｎの直列抵抗部の各々において第１～第Ｍの抵抗のうちの所定の１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ライン（ＬＬ、ＬＲ、ＬＭＲ、ＬＭＬ）と、を有する抵抗アレイ（１０）が形成された測定用半導体装置を製造する。次に、抵抗値測定工程（Ｓ４～Ｓ６）では、測定用半導体装置に形成されている抵抗アレイ（１０）の抵抗値を実測抵抗値（ＸＲＡ、ＸＲＢ、ＸＲＣ）として測定する。次に、抵抗選択情報生成工程（Ｓ７）では、実測抵抗値に基づき、第１～第ｎの直列抵抗部の各々毎に第１～第Ｍの抵抗のうちの１の抵抗を有効な抵抗として指定する製造用抵抗選択情報を生成する。そして、第２の製造工程（Ｓ８）において、第１～第Ｍの抵抗を夫々が含む第１～第ｎの直列抵抗部と、第１～第ｎの直列抵抗部各々の第Ｍの抵抗の一端同士を接続する共通ラインと、第１～第ｎの直列抵抗部の各々において、上記した製造用抵抗選択情報にて示される１の抵抗を除く各抵抗の両端又は抵抗列の両端を短絡する短絡ライン（ＬＬ、ＬＲ、ＬＭＲ、ＬＭＬ）と、を有する抵抗アレイが形成された半導体ＩＣチップを出荷用半導体装置として製造する。

【0046】

よって、抵抗アレイとしての出力抵抗部１０、及び図３に示す製造方法によれば、抵抗値を所望の抵抗値に調整した出力抵抗部１０を含む出力バッファ１００が形成された、出荷用の半導体装置を製造することが可能となる。この際、出力抵抗部１０及び図３に示す製造方法によれば、出力抵抗部１０に含まれる直列抵抗部の数（ｎ個）を増やす、又は各直列抵抗部を為す抵抗の数（Ｍ個）を増やす、或いは各抵抗同士の抵抗値の差を小さくすることにより、抵抗値を調整する際の分解能を高めることができる。従って、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。また、測定用半導体装置に対する出荷用半導体装置の変更部位は、出力抵抗部１０の金属配線ＭＴ１又はＭＴ２だけである。よって、出荷用半導体装置を製造する為のマスクパターンにおいて、出力抵抗部１０の金属配線ＭＴ１又はＭＴ２を形成する為のマスクパターンを除く他のマスクパターンは、測定用半導体装置を製造する為に作成したマスクパターンと同一である。従って、測定用半導体装置の製造後、抵抗値の調整を施した出荷用半導体装置を新たに製造するにあたり、マスクパターンの変更に伴う製造コストの増加を抑えることが可能となる。

【実施例2】

【0047】

図５は、本発明に係る出力バッファ３００の構成を示す回路図である。出力バッファ３００は、図１に示される出力バッファ１００と同様に半導体ＩＣチップに形成されており、当該半導体ＩＣチップに形成されている回路で生成された信号ＳＩＧを取り込み、この半導体ＩＣチップの出力パッド２００を介して外部出力する。

【0048】

出力バッファ３００は、抵抗アレイからなる出力抵抗部１０Ａ、プリドライバ部２０Ａ、出力ドライバ部３０及び出力インピーダンス調整部５０を有する。

【0049】

プリドライバ部２０Ａは、夫々の入力端同士が接続されており、当該入力端を介して単一の信号ＳＩＧを個別に取り込むスリーステート型のドライバＰＱ１～ＰＱ（ｎ）を（ｎは２以上の整数）含む。ドライバＰＱ１～ＰＱ（ｎ）には、夫々に対応したイネーブル信号Ｙ１～Ｙ（ｎ）が個別に供給されている。各ドライバＰＱは、自身に供給されたイネーブル信号Ｙが例えば論理レベル０を表す場合にはディスエイブル状態に設定され、自身の出力端子をハイインピーダンス状態に固定する。また、ドライバＰＱ１～ＰＱ（ｎ）は、自身に供給されたイネーブル信号Ｙが例えば論理レベル１を表す場合にはイネーブル状態に設定され、信号ＳＩＧを増幅して得た信号を自身の出力端子を介して出力する。ドライバＰＱ１～ＰＱ（ｎ）は、夫々の出力端子の電圧値を表す増幅信号ａ１～ａ（ｎ）を出力ドライバ部３０に供給する。

【0050】

出力ドライバ部３０は、増幅信号ａ１～ａ（ｎ）の各々を個別に受けるドライバＯＤ１～ＯＤ（ｎ）を含む。ドライバＯＤ１～ＯＤ（ｎ）は、夫々が受けた増幅信号ａ１～ａ（ｎ）を増幅して得られた増幅信号ｂ１～ｂ（ｎ）を出力抵抗部１０Ａに供給する。

【0051】

出力抵抗部１０Ａは、増幅信号ｂ１～ｂ（ｎ）を夫々の一端で個別に受ける抵抗ＲＲ１～ＲＲ（ｎ）を有する。抵抗ＲＲ１～ＲＲ（ｎ）各々の他端は共通ラインＬＯを介して出力パッド２００に共通に接続されている。尚、抵抗ＲＲ１～ＲＲ（ｎ）各々の抵抗値は、少なくとも静電破壊保護を為す程度の抵抗値を有していれば、互いに同一、或いは異なる抵抗値であっても良い。

【0052】

出力インピーダンス調整部５０は、ドライバＰＱ１～ＰＱ（ｎ）を個別にイネーブル状態、又はディスエイブル状態に設定する、夫々２値（論理レベル０又は１）のイネーブル信号Ｙ１～Ｙ（ｎ）をドライバＰＱ１～ＰＱ（ｎ）に供給する。

【0053】

要するに、図５に示される出力バッファ３００は、以下の出力抵抗部と、第１～第ｎのスリーステートドライバと、出力インピーダンス調整部とを有するものである。つまり、出力抵抗部（１０Ａ）は、第１～第ｎの抵抗（ＲＲ１～ＲＲ（ｎ））と、第１～第ｎの抵抗各々の一端を外部端子（２００）に接続する共通ライン（ＬＯ）と、を含む。第１～第ｎのスリーステートドライバ（ＰＱ１～ＰＱ（ｎ））は、第１～第ｎの抵抗に夫々対応して設けられており、入力信号（ＳＩＧ）を夫々個別に増幅した第１～第ｎの増幅信号（ａ１～ａ（ｎ））を対応する第１～第ｎの抵抗各々の他端に供給する。そして、出力インピーダンス調整部（５０）は、第１～第ｎのスリーステートドライバを個別にイネーブル状態及びディスエイブル状態のうちの一方に設定する第１～第ｎのイネーブル信号（Ｙ１～Ｙ（ｎ））を第１～第ｎのスリーステートドライバに供給する。

【0054】

以下に、図５に示される出力バッファ３００における出力インピーダンスの調整方法について説明する。

【0055】

製品出荷前の初期状態時には、出力インピーダンス調整部５０は、ドライバＰＱ１～ＰＱ（ｎ）のうちで予め指定されているドライバＰＱの各々をイネーブル状態、他のドライバＰＱの各々をディスエイブル状態に設定するイネーブル信号Ｙ１～Ｙ（ｎ）を、ドライバＰＱ１～ＰＱ（ｎ）に供給する。よって、初期状態時には、ドライバＰＱ１～ＰＱ（ｎ）のうちでディスエイブル状態に設定されたドライバＰＱと直列に接続されている抵抗ＲＲが無効、イネーブル状態に設定されたドライバＰＱと直列に接続されている抵抗ＲＲが有効となる。これにより、出力抵抗部１０Ａの抵抗値は、イネーブル状態に設定されたドライバＰＱと直列に接続されている抵抗ＲＲの各々の合成抵抗値となる。よって、例えばドライバＰＱ１～ＰＱ（ｎ）のうちでドライバＰＱ１～ＰＱ５がイネーブル状態、その他のドライバＰＱ６～ＰＱ（ｎ）がディスエイブル状態に設定された場合には、出力抵抗部１０Ａの抵抗値は、抵抗ＲＲ１～ＲＲ５の合成抵抗値となる。

【0056】

次に、このような初期状態にある出力インピーダンス調整部５０を含む半導体ＩＣチップに対してテスタが、図３に示すステップＳ５と同様な方法で、出力抵抗部１０Ａの抵抗値を実測抵抗値として測定する。

【0057】

ここで、テスタは、出力抵抗部１０Ａの抵抗値として要求される所望の抵抗値に対して実測抵抗値が低い場合には、抵抗ＲＲ１～ＲＲ（ｎ）のうちから、当該所望の抵抗値と実測抵抗値との誤差分だけこの実測抵抗値よりも高い合成抵抗値となる抵抗ＲＲのグループを選択する。また、上記した所望の抵抗値に対して実測抵抗値が高い場合には、テスタは、抵抗ＲＲ１～ＲＲ（ｎ）のうちから、当該所望の抵抗値と実測抵抗値との誤差分だけこの実測抵抗値よりも低い合成抵抗値となる抵抗ＲＲのグループを選択する。

【0058】

そして、テスタは、電源遮断後も、上記のように選択したグループに属する抵抗ＲＲの各々をイネーブル状態、その他の抵抗ＲＲをディスエイブル状態に設定するイネーブル信号Ｙ１～Ｙ（ｎ）を生成させるように、出力インピーダンス調整部５０の設定を固定する。すなわち、出力インピーダンス調整部５０により、出力抵抗部１０Ａの抵抗ＲＲ１～ＲＲ（ｎ）のうちで有効とする抵抗ＲＲの数、及び有効とする抵抗ＲＲの組み合わせを設定することにより、出力抵抗部１０Ａの抵抗値を所望の抵抗値に調整するのである。

【0059】

そして、このような調整が施された出力バッファ３００を含む半導体ＩＣチップが製品出荷される。

【0060】

よって、図５に示す出力バッファ３００によれば、製造直後の出力抵抗部１０Ａの実際の抵抗値が所望の抵抗値と一致していなくても、複数の抵抗のうちで有効とする抵抗の組み合わせ方を変更することにより、その抵抗値を所望の抵抗値に調整することが可能となる。更に、出力抵抗部１０Ａに含まれる抵抗の数を増やし、且つ各抵抗の抵抗値を低くすることにより、抵抗値を調整する際の分解能を高めることができるので、例えば伝送路のインピーダンスマッチング用の低い抵抗値に対しても、高精度に所望の抵抗値に調整することが可能となる。

【符号の説明】

【0061】

１０、１０Ａ 出力抵抗部
２０、２０Ａ プリドライバ部
１００、３００ 出力バッファ
ＬＬ、ＬＲ、ＬＭＬ、ＬＭＲ 短絡ライン
ＬＯ 共通ライン
Ｒ１～Ｒ（ｎ） 直列抵抗部
ＲＲ１～ＲＲ（ｎ） 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】