特許 7130495 負荷駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-08-26

(45)【発行日】2022-09-05

(54)【発明の名称】負荷駆動回路

(51)【国際特許分類】

   H03K 17/10 20060101AFI20220829BHJP

   H03K 17/687 20060101ALI20220829BHJP

   G05F 1/56 20060101ALI20220829BHJP

   H01L 21/8234 20060101ALI20220829BHJP

   H01L 27/088 20060101ALI20220829BHJP

   H01L 21/8236 20060101ALI20220829BHJP

   H01L 21/822 20060101ALI20220829BHJP

   H01L 27/04 20060101ALI20220829BHJP

【ＦＩ】

H03K17/10

H03K17/687 A

G05F1/56

H01L27/088 A

H01L27/088 F

H01L27/088 311A

H01L27/04 H

H01L27/04 P

【請求項の数】 8

(21)【出願番号】P 2018160138

(22)【出願日】2018-08-29

(65)【公開番号】P2020036147

(43)【公開日】2020-03-05

【審査請求日】2021-06-08

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】石丸 賢一

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開２０１４－００３５１４（ＪＰ，Ａ）

【文献】特開平１０－２２９６３９（ＪＰ，Ａ）

【文献】米国特許第０５５４５９０９（ＵＳ，Ａ）

【文献】特開２００４－０３１９８０（ＪＰ，Ａ）

【文献】特開２０１７－１８９０６６（ＪＰ，Ａ）

【文献】特開２００１－２２４１３５（ＪＰ，Ａ）

【文献】特開２０１３－２０１６６０（ＪＰ，Ａ）

【文献】特開２０１１－１５０６７５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

Ｇ０５Ｆ １／５６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２３６

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

ソースが接地端子に接続されゲートが制御端子に接続されたＮｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ソースが出力端子に接続されドレインが前記第１トランジスタのドレインに接続されたＮｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、
ドレインが前記第２トランジスタのゲートに接続されソースが前記第２トランジスタのソースに接続されたＮｃｈＭＯＳＦＥＴからなる第３トランジスタと、
ゲートとソースが前記第２トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第４トランジスタと、
ゲートとソースが前記第３トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、
電源端子と前記第４トランジスタのドレインの間に、前記電源端子がアノードとなり前記第４トランジスタのドレインがカソードとなるように接続された第３ダイオードと、
前記接地端子と前記第５トランジスタのドレインの間に、前記接地端子がアノードとなり前記第５トランジスタのドレインがカソードとなるように接続された第４ダイオードと、
前記第１トランジスタのゲートとソース間に接続された第１抵抗と、
前記第２トランジスタのゲートとソース間に接続された第２抵抗と、
前記第３トランジスタのゲートとソース間に接続された第３抵抗と、
をさらに備え、前記第１乃至第５トランジスタのすべてが共通のＰ型半導体基板上に形成されていることを特徴とする負荷駆動回路。

【請求項2】

ドレインが出力端子に接続されゲートが制御端子に接続されソースがＰ型半導体基板に接続されたＮｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ドレインが接地端子に接続されソースが前記第１トランジスタのソースに接続されたＮｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、
ドレインが前記第２トランジスタのゲートに接続されソースが前記第２トランジスタのソースに接続されたＮｃｈＭＯＳＦＥＴからなる第３トランジスタと、
ゲートとソースが前記第２トランジスタのゲートに接続されドレインが電源端子に接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第４トランジスタと、
ドレインが前記接地端子に接続されゲートとソースが前記第３トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、
前記第１トランジスタのゲートとソース間に接続された第１抵抗と、
前記第２トランジスタのゲートとソース間に接続された第２抵抗と、
前記第３トランジスタのゲートとソース間に接続された第３抵抗と、
をさらに備え、前記第１乃至第５トランジスタのすべてが共通の前記Ｐ型半導体基板上に形成されていることを特徴とする負荷駆動回路。

【請求項3】

請求項１又は２に記載の負荷駆動回路において、
アノードが前記第２トランジスタのソースに接続されカソードが前記第２トランジスタのゲートに接続された第１ダイオードと、
アノードが前記第３トランジスタのソースに接続されカソードが前記第３トランジスタのゲートに接続された第２ダイオードと、
をさらに備えることを特徴とする負荷駆動回路。

【請求項4】

請求項２に記載の負荷駆動回路において、
前記電源端子と前記第４トランジスタのドレインの間に、前記電源端子がアノードとなり前記第４トランジスタのドレインがカソードとなるように挿入接続された第３ダイオードとをさらに備えることを特徴とする負荷駆動回路。

【請求項5】

請求項１乃至４のいずれか１つに記載の負荷駆動回路において、
ゲートとソースが共通接続され前記第４トランジスタに直列接続されるＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第６トランジスタをさらに備えることを特徴とする負荷駆動回路。

【請求項6】

請求項１乃至５のいずれか１つに記載の負荷駆動回路において、
前記第１及び第２トランジスタをディスクリートトランジスタに置き換えたことを特徴とする負荷駆動回路。

【請求項7】

請求項１乃至６のいずれか１つに記載の負荷駆動回路において、
前記第３トランジスタを前記Ｐ型半導体基板と絶縁されたＰ型ウエル内に形成したことを特徴とする負荷駆動回路。

【請求項8】

請求項３に記載の負荷駆動回路において、
前記第１ダイオード及び前記第２ダイオードを前記Ｐ型半導体基板と絶縁された共通のＰ型ウエル内に形成し、又は異なるＰ型ウエル内に形成したことを特徴とする負荷駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出力端子から接地端子に引き込む電流を駆動信号に応じて制御するロウサイドの負荷駆動回路に関する。

【背景技術】

【0002】

モータを大電流駆動する場合や、有線ネットワークＩ/Ｏ装置のノイズおよびサージ耐量を確保する場合は、駆動用トランジスタとして、ＤＭＯＳＦＥＴ（Double Diffused MOSFET）が低損失かつ高耐圧の特徴を生かして広く用いられている。

【0003】

しかし、ＤＭＯＳＦＥＴにはソースとドレイン間にボディダイオードが存在し、またＤＭＯＳＦＥＴを半導体集積回路に内蔵した場合は半導体基板とドレイン間に寄生ダイオードが形成される。このため、インダクタ負荷やサージ電圧により、出力端子の電圧が負電圧になった際に、接地端子と出力端子間の耐圧を十分に確保できない問題がある。

【0004】

そこで、負荷駆動用トランジスタのドレイン側に逆流防止用ダイオードを直列接続して、出力端子が負電圧になった際の電流の逆流を阻止する方法が知られている（非特許文献１の図１１）。

【0005】

しかし、非特許文献１のようにダイオードを挿入すると、負荷駆動用トランジスタのみの場合と比較して、負荷駆動用トランジスタがＯＮして電流を出力端子から吸い込む際の出力端子と接地端子間の電圧が、ダイオードの順方向電圧分だけ高くなり、電力損失が増加する。また有線ネットワークＩ/Ｏ装置として見れば、ロウレベル信号の電圧値が十分に下がらない状態となる。

【0006】

この問題の解決策として、負荷駆動用トランジスタのドレインに直列接続した逆流防止用ダイオードをＤＭＯＳＦＥＴに置き換えて、そのＤＭＯＳＦＥＴのゲートの電位を制御することで逆流防止を行うことが考えられる（特許文献１の図２）。

【0007】

図７にその回路を示す。図７において、２は出力端子（特許文献１ではドレイン端子）、３は制御端子（特許文献１ではゲート端子）、４は接地端子（特許文献１ではソース端子）であり、ＮｃｈＤＭＯＳＦＥＴからなる負荷駆動用トランジスタＱ２１にドレイン耐圧を持たせるために、ＮｃｈＤＭＯＳＦＥＴからなる逆流防止用トランジスタＱ２２をトランジスタＱ２１と出力端子２の間に挿入接続し、そのトランジスタＱ２２のＯＮ／ＯＦＦを制御するために、ＮｃｈＤＭＯＳＦＥＴからなる制御用トランジスタＱ２３を接続したものである。Ｄ２１、Ｄ２２、Ｄ２３はそれぞれトランジスタＱ２１、Ｑ２２、Ｑ２３のゲート保護用ダイオード、ＢＤ２１、ＢＤ２２、ＢＤ２３はそれぞれトランジスタＱ２１、Ｑ２２、Ｑ２３のボディダイオード、Ｄ２４はダイオード列、Ｒ２１、Ｒ２２、Ｒ２３は抵抗である。

【0008】

この回路では、制御端子３に接地端子４の電位よりも高い正の電圧が印加されたときは、トランジスタＱ２１、Ｑ２２がＯＮして、出力端子２と接地端子４の間が導通する。また、制御端子３の電圧が接地端子４の電位と同じときは、トランジスタＱ２１がＯＦＦし、出力端子２と接地端子４の間が遮断される。

【0009】

出力端子２に接地端子４の電位に対して負の電圧が印加されたときは、接地端子４からトランジスタＱ２１のボディダイオードＢＤ２１、抵抗Ｒ２１、Ｒ２２を経由して出力端子２に電流が流れる。そして、この電流により抵抗Ｒ２１に発生する電圧によってトランジスタＱ２３がＯＮする。このため、トランジスタＱ２２のゲート・ソース間が短絡して、そのトランジスタＱ２２がＯＦＦして逆流を阻止する。

【0010】

ところが、図７の回路では、トランジスタＱ２１のＯＦＦ時にその制御端子３は接地端子４と同じ電位であり、一方、出力端子２は電源電圧とほぼ等しい電位となっているため、出力端子２と制御端子３の間の耐圧を確保するため、特別にダイオードＤ２４と抵抗Ｒ２３を挿入する必要がある。

【0011】

しかし、ダイオードＤ２４と抵抗Ｒ２３を挿入すると、トランジスタＱ２１をＯＮするために制御端子３の電圧を高くしても、ダイオードＤ２４、抵抗Ｒ２３による電圧降下によって、トランジスタＱ２２のゲートにはトランジスタＱ２１のゲートより低い電圧しか印加できず、トランジスタＱ２２のＯＮ抵抗が十分に下がらない問題がある。

【0012】

そこで、図８（特許文献１の図４）に示すように、トランジスタＱ２２のゲート電圧を高めるために、ダイオードＤ２４をトランジスタＱ２３のドレインとトランジスタＱ２２のゲートの間に挿入する場合は、負電圧印加時にトランジスタＱ２２がＯＦＦする負電圧値がダイオードＤ２４に印加する電圧だけ大きくなり、負電圧印加時に図７で示した回路に比較して大きな逆流電流が流れてしまう。

【0013】

さらに、図８では半導体基板との間に形成される寄生ダイオードによりクランプされないよう、ダイオードＤ２４には半導体基板と絶縁された多結晶シリコンダイオードを使用しているが、一般的に多結晶シリコンダイオードはシリコン結晶中に形成したダイオードと比較してリーク電流が大きくかつ耐圧が低いので、ＤＭＯＳＦＥＴと同等の耐圧を得るためには多数のダイオードを直列に接続することが必要となる問題がある。

【先行技術文献】

【特許文献】

【0014】

【文献】ＴＩ製ＴＩＯＬ１１１データシート、１１ページ、図１１、２０１７年１０月。

【文献】特許第３４８５６５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

本発明の目的は、通常動作時の電力損失を小さくし、出力端子の電圧が負電圧になった際に十分な耐圧を発揮できるようにした負荷駆動回路を提供することである。

【課題を解決するための手段】

【0016】

上記目的を達成するために、請求項１にかかる発明は、ソースが接地端子に接続されゲートが制御端子に接続されたＮｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ソースが出力端子に接続されドレインが前記第１トランジスタのドレインに接続されたＮｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、ドレインが前記第２トランジスタのゲートに接続されソースが前記第２トランジスタのソースに接続されたＮｃｈＭＯＳＦＥＴからなる第３トランジスタと、ゲートとソースが前記第２トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第４トランジスタと、ゲートとソースが前記第３トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、電源端子と前記第４トランジスタのドレインの間に、前記電源端子がアノードとなり前記第４トランジスタのドレインがカソードとなるように接続された第３ダイオードと、前記接地端子と前記第５トランジスタのドレインの間に、前記接地端子がアノードとなり前記第５トランジスタのドレインがカソードとなるように接続された第４ダイオードと、前記第１トランジスタのゲートとソース間に接続された第１抵抗と、前記第２トランジスタのゲートとソース間に接続された第２抵抗と、前記第３トランジスタのゲートとソース間に接続された第３抵抗と、をさらに備え、前記第１乃至第５トランジスタのすべてが共通のＰ型半導体基板上に形成されていることを特徴とする。
請求項２にかかる発明は、ドレインが出力端子に接続されゲートが制御端子に接続されソースがＰ型半導体基板に接続されたＮｃｈＤＭＯＳＦＥＴからなる第１トランジスタと、ドレインが接地端子に接続されソースが前記第１トランジスタのソースに接続されたＮｃｈＤＭＯＳＦＥＴからなる第２トランジスタとを備えた負荷駆動回路において、ドレインが前記第２トランジスタのゲートに接続されソースが前記第２トランジスタのソースに接続されたＮｃｈＭＯＳＦＥＴからなる第３トランジスタと、ゲートとソースが前記第２トランジスタのゲートに接続されドレインが電源端子に接続 されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第４トランジスタと、ドレインが前記接地端子に接続されゲートとソースが前記第３トランジスタのゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第５トランジスタと、前記第１トランジスタのゲートとソース間に接続された第１抵抗と、前記第２トランジスタのゲートとソース間に接続された第２抵抗と、前記第３トランジスタのゲートとソース間に接続された第３抵抗と、をさらに備え、前記第１乃至第５トランジスタのすべてが共通の前記Ｐ型半導体基板上に形成されていることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の負荷駆動回路において、アノードが前記第２トランジスタのソースに接続されカソードが前記第２トランジスタのゲートに接続された第１ダイオードと、アノードが前記第３トランジスタのソースに接続されカソードが前記第３トランジスタのゲートに接続された第２ダイオードと、をさらに備えることを特徴とする。
請求項４にかかる発明は、請求項２に記載の負荷駆動回路において、前記電源端子と前記第４トランジスタのドレインの間に、前記電源端子がアノードとなり前記第４トランジスタのドレインがカソードとなるように挿入接続された第３ダイオードとをさらに備えることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の負荷駆動回路において、ゲートとソースが共通接続され前記第４トランジスタに直列接続されるＮｃｈデプレッション型ＤＭＯＳＦＥＴからなる第６トランジスタをさらに備えることを特徴とする。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載の負荷駆動回路において、前記第１及び第２トランジスタをディスクリートトランジスタに置き換えたことを特徴とする。
請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載の負荷駆動回路において、前記第３トランジスタを前記Ｐ型半導体基板と絶縁されたＰ型ウエル内に形成したことを特徴とする。
請求項８にかかる発明は、請求項３に記載の負荷駆動回路において、前記第１ダイオード及び前記第２ダイオードを前記Ｐ型半導体基板と絶縁された共通のＰ型ウエル内に形成し、又は異なるＰ型ウエル内に形成したことを特徴とする。

【発明の効果】

【0017】

本発明によれば、制御端子の電圧で第１トランジスタがＯＮ/ＯＦＦ制御される通常動作では、第２トランジスタがＯＮに制御されそのＯＮ抵抗が小さいので電力損失を小さくすることができる。また、出力端子に負電圧が印加した際は第３トランジスタがＯＮすることで第２トランジスタがＯＦＦに制御されるので大電流の逆流を阻止することができる。このときＯＮする第３トランジスタはそのドレインが第２トランジスタのゲートに、ソースが第２トランジスタのソース接続されているので、負電圧印加時に第２トランジスタがＯＦＦする負電圧値が大きくなることはない。また、第３トランジスタや第１及び第２ダイオードをＰ型半導体基板と絶縁された共通のＰ型ウエル内に形成することで、リーク電流を小さく且つ耐圧を高くすることができる。

【図面の簡単な説明】

【0018】

【図1】本発明の第１実施例の負荷駆動回路の回路図である。

【図2】本発明の第２実施例の負荷駆動回路の回路図である。

【図3】本発明の第３実施例の負荷駆動回路の回路図である。

【図4】本発明の第４実施例の負荷駆動回路の回路図である。

【図5】第１乃至第４実施例のトランジスタＱ３の半導体構造の断面図である。

【図6】第１乃至第４実施例のダイオードＤ１の半導体構造の断面図である。

【図7】従来の負荷駆動回路の回路図である。

【図8】従来の別の例の負荷駆動回路の回路図である。

【発明を実施するための形態】

【0019】

＜第１実施例＞
図１に第１実施例に係る負荷駆動回路を示す。１は電圧ＶＩＮが入力する電源端子、２は電圧ＶＯＵＴが出力する出力端子、３は図示しない制御回路が接続される制御端子、４は接地端子である。

【0020】

Ｑ１はソースが接地端子４に接続されゲートが制御端子３に接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１は例えばプッシュプル出力回路のロウサイドの負荷駆動用素子等として働く。

【0021】

Ｑ２はソースが出力端子２に接続されドレインがトランジスタＱ１のドレインに接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ２は負電圧印加時の逆流防止用として働く。

【0022】

Ｑ３はドレインがトランジスＱ２のゲートに接続されソースがトランジスタＱ２のソースに接続されたＮｃｈＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ３はトランジスタＱ２のＯＮ／ＯＦＦ用として働く。

【0023】

Ｑ４はゲートとソースがトランジスタＱ２のゲートに接続されたＮｃｈデプレッション型ＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ４は１０μＡ程度の定電流供給用として働く。

【0024】

Ｑ５はゲートとソースがトランジスタＱ３のゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ５も１０μＡ程度の定電流供給用として働く。

【0025】

Ｒ１はトランジスタＱ１のゲートとソース間に接続されたバイアス用抵抗、Ｒ２はトランジスタＱ２のゲートとソース間に接続されたバイアス用抵抗、Ｒ３はトランジスタＱ３のゲートとソース間に接続されたバイアス用抵抗である。

【0026】

Ｄ１はアノードがトランジスタＱ２のソースに接続されカソードがトランジスタＱ２のゲートに接続されたダイオードである。このダイオードＤ１はトランジスタＱ２のゲート保護クランプ用として働く。

【0027】

Ｄ２はアノードがトランジスタＱ３のソースに接続されカソードがトランジスタＱ３のゲートに接続されたダイオードである。このダイオードＤ２はトランジスタＱ３のゲート保護クランプ用として働く。

【0028】

Ｄ３はアノードが電源端子１に接続されカソードがトランジスタＱ４のドレインに接続されたダイオード、Ｄ４はアノードが接地端子４に接続されカソードがトランジスタＱ５のドレインに接続されたダイオードである。これらのダイオードＤ３、Ｄ４は逆流防止用として働く。

【0029】

以上のトランジスタＱ１～Ｑ５は、接地端子４と同電位である共通のＰ型半導体基板上に形成されている。抵抗Ｒ２とＲ３はそのＰ型半導体基板とは誘電体層により絶縁された多結晶シリコン抵抗、または金属薄膜抵抗で形成されている。

【0030】

図５にトランジスタＱ３の半導体構造の断面を示す。２１はＰ型半導体基板、２２はＮ型埋込層、２３はＮ型エピタキシャル層、２４はＰ型ウエル、２５はＮ型高濃度領域、２６はゲート電極、２７はＮ型高濃度領域、２８はＰ型高濃度領域、２９はドレイン電極、３０はゲート電極、３１はソース電極、３２はバックゲート電極、３３はＰ型分離拡散層である。

【0031】

このように、トランジスタＱ３をＰ型半導体基板２１とはＮ型半導体層（Ｎ型埋込層２２とＮ型エピタキシャル層２３）を介して絶縁されたＰ型ウェル２４内に形成することで、リーク電流を小さく且つ耐圧をＤＭＯＳＦＥＴと同等に高くすることができる。

【0032】

図６にダイオードＤ１の半導体構造を示す。４１はＮ型埋込層、４２はＮ型エピタキシャル層、４３はＰ型ウエル、４４はＮ型高濃度領域、４５はＰ型高濃度領域、４６はカソード電極、４７はアノード電極である。このダイオードＤ１はＰ型ウェル４３をアノードとし、Ｎ型高濃度領域４４をカソードとして形成されている。このように、ダイオードＤ１はＰ型半導体基板２１とはＮ型半導体層（Ｎ型埋込層４１とＮ型エピタキシャル層４２）を介して絶縁されたＰ型ウェル４３に形成されている。図示しないがダイオードＤ２も同様な構造で形成されている。なお、これらダイオードＤ１、Ｄ２は、トランジスタＱ３と同じ構造の素子を利用してソースをカソードとし、ゲートとドレインをＰ型ウェルと短絡してアノードとする構造で形成してもよい。さらに、ダイオードＤ１、Ｄ２は共通のＮ型ウエルに形成してもよい。

【0033】

このように、ダイオードＤ１をＰ型半導体基板２１とはＮ型半導体層（Ｎ型埋込層４１とＮ型エピタキシャル層４２）を介して絶縁されたＰ型ウェル４３に形成し、ダイオードＤ２も同様に形成することで、多結晶シリコンでそのダイオードＤ１、Ｄ２を形成する場合と比較し、リーク電流を小さく且つ耐圧をＤＭＯＳＦＥＴと同等に高くすることができるので、多数のダイオードを直列接続する必要がない。

【0034】

ＢＤ１、ＢＤ２、ＢＤ４、ＢＤ５はそれぞれトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５のボディダイオードであり、アノードがソース側、カソードがドレイン側となっている。

【0035】

また、トランジスタＱ１～Ｑ５とＰ型半導体基板２１の間や、Ｐ型半導体基板２１と接地端子４との間に寄生ダイオードＰＤ１～ＰＤ５、ＰＤｘが形成されている。寄生ダイオードＰＤ１はカソードがトランジスタＱ１のドレインに接続されている。寄生ダイオードＰＤ２はカソードがトランジスタＱ２のドレインに接続されている。寄生ダイオードＰＤ４はカソードがトランジスタＱ４のドレインに接続され、寄生ダイオードＰＤ５はカソードがトランジスタＱ５のドレインに接続されている。そして、それら寄生ダイオードＰＤ１、ＰＤ２、ＰＤ４、ＰＤ５のアノードはＰ型半導体基板と同電位である接地端子４に接続されている。また、トランジスタＱ３の寄生ダイオードＰＤ３、Ｐ型半導体基板２１と接地端子４間の寄生ダイオードＰＤｘは、図１、図５に示したように、カソードが共通接続の反直列に接続されている。

【0036】

次に、第１実施例に係る負荷駆動回路の各状態における動作について説明する。まず、負荷駆動回路がＯＦＦ状態においては、制御端子３の電位はロウレベルであり、トランジスタＱ１はそのゲートが抵抗Ｒ１を介して接地端子４に接続されていることから、ＯＦＦ状態となり、ドレイン・ソース間は導通していない。また出力端子２からダイオードＤ２または抵抗Ｒ３を経由してトランジスタＱ５とダイオードＤ４を介して接地端子４に至る経路では、ダイオードＤ４が逆バイアスされることから導通せず、この経路でも電流は流れない。

【0037】

したがって、出力端子２から接地端子４に電流は流れず、出力端子２の先に負荷が接続され、負荷の先に電源が接続されていれば、出力端子２の電位は負荷が接続された電源電圧とほぼ等しい電圧となる。

【0038】

次に、負荷駆動回路がＯＮ状態においては、制御端子３の電位がハイレベルであり、トランジスタＱ１はＯＮとなり、ドレイン・ソース間が導通する。これによりトランジスタＱ４による定電流Ｉ４が抵抗Ｒ２とトランジスタＱ２のボディダイオードＢＤ２を経由してトランジスタＱ１に流れ、トランジスタＱ２のゲート電位はトランジスタＱ２のソース電位より「Ｒ２×Ｉ４」だけ高い電位となる。

【0039】

例えば、Ｉ４＝１０μＡ、Ｒ２＝５００ｋΩとすると、トランジスタＱ２のゲート・ソース間電圧は５Ｖとなり、トランジスタＱ２の閾値電圧が１Ｖであるとすれば、トランジスタＱ２は十分に低いＯＮ抵抗で導通した状態となり、負荷駆動回路は出力端子２からトランジスタＱ２、Ｑ１を経由して接地端子４に電流を吸い込む。

【0040】

この際の出力端子２に流れる負荷電流をＩＬ、トランジスタＱ１のＯＮ抵抗をＲｏｎ１、トランジスタＱ２のＯＮ抵抗をＲｏｎ２とすると、出力端子２の電圧は「（Ｒｏｎ１＋Ｒｏｎ２）×（ＩＬ＋Ｉ４）」となるが、通常「ＩＬ＞＞Ｉ４」であることから、その電圧は「（Ｒｏｎ１＋Ｒｏｎ２）×ＩＬ」と近似できる。例としてＲｏｎ１＝Ｒｏｎ２＝０．５Ω、ＩＬ＝０．１Ａとすると、出力端子２の電圧は０．１Ｖとなる。

【0041】

この電圧値は、トランジスタＱ２の代わりにダイオードを使う従来の回路（非特許文献１）ではトランジスタＱ１での電圧降下とそのダイオードの順方向電圧約０．７Ｖの和となるので、ほぼ０．７５Ｖとなることと比較して、十分に低い値となっている。

【0042】

次に、出力端子２が負電圧となった場合においては、前記したように寄生ダイオードＰＤ１～ＰＤ５が接続されているので、出力端子２の負電圧値が小さいうちは、トランジスタＱ５による定電流で抵抗Ｒ３に生じる電圧降下は小さく、トランジスタＱ３はＯＦＦのままである。

【0043】

また、トランジスタＱ４による定電流は抵抗Ｒ２を経由して出力端子２に流れ、抵抗Ｒ２にはトランジスタＱ２をＯＮさせるのに十分な電圧降下が生じて、トランジスタＱ２はＯＮしており、接地端子４からトランジスタＱ１のボディダイオードＢＤ１または寄生ダイオードＰＤ１を経由した電流が出力端子２に流れる。しかし、接地端子４と出力端子２間の電位差は小さいので負荷駆動回路や負荷が故障する程の大電流は流れない。

【0044】

出力端子２の電位が負方向にさらに大きくなると、トランジスタＱ５の定電流により生じた抵抗Ｒ３での電圧降下によりトランジスタＱ３がＯＮして、トランジスタＱ４の定電流がそのトランジスタＱ３を流れる。このため、トランジスタＱ２はＯＦＦし、接地端子４からトランジスタＱ１のボディダイオードＢＤ１または寄生ダイオードＰＤ１を経由して出力端子２に流れていた電流は遮断される。

【0045】

出力端子２にはトランジスタＱ４の定電流とトランジスタＱ５の定電流のみが流れ、トランジスタＱ５の定電流をトランジスタＱ４と同様１０μＡとすると、出力端子２から流入する電流ＩＬは２０μＡとなり、この電流値は負荷駆動回路や出力端子２に接続された負荷を故障に至らせるような電流ではない。

【0046】

なお、本実施例において、トランジスタＱ１とＱ２を、他のトランジスタＱ３～Ｑ５と共通のＰ型半導体基板２１の上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合、Ｐ型半導体基板２１との寄生ダイオードを含めた構成は、寄生ダイオードＰＤ１とＰＤ２を削除した構成となるが、この寄ダイオードＰＤ１、ＰＤ２と同極性で並列接続のトランジスタＱ１のボディダイオードＢＤ１が存在しているため、回路としての動作は本実施例と同様となる。

【0047】

＜第２実施例＞
図２に第２実施例に係る負荷駆動回路を示す。第１実施例とは、トランジスタＱ４のソースとトランジスタＱ３のドレイン間に、トランジスタＱ４と同一構造で同一サイズのＮｃｈデプレション型ＤＭＯＳＦＥＴからなるトランジスタＱ６が挿入されている点が異なる。トランジスタＱ６のドレインはトランジスタＱ４のゲートとソースに接続され、トランジスタＱ６のゲートとソースは、トランジスタＱ３のドレインに接続されている。トランジスタＱ６はトランジスタＱ４と同様に定電流素子として機能する。

【0048】

第２実施例の負荷駆動回路は第１実施例の負荷駆動回路と同様に動作するが、出力端子２の電圧が負電圧になった際の耐圧は、接地端子４と出力端子２間はトランジスタＱ２、Ｑ５によって確保される。また、電源端子１と出力端子２間の耐圧は、トランジスタＱ４、Ｑ６によって確保されている。トランジスタＱ２、Ｑ５、Ｑ４、Ｑ６は共通のＰ型半導体基板２１の上に形成した素子であるため、構造的に得られる最大の耐圧も同等である。

【0049】

ところで、電源端子１の電圧ＶＩＮは接地端子１の電位よりも高いので、第１実施例のようにトランジスタＱ６が無いと、負荷駆動回路の負電圧耐圧は電圧ＶＩＮとトランジスタＱ４の耐圧によって制限される。仮にＶＩＮ＝２０ＶでトランジスタＱ４の耐圧が５０Ｖとすると、負電圧耐圧は－３０Ｖとなってしまう。

【0050】

しかし、トランジスタＱ６を挿入することで、大きな負電圧時には、図２のようにトランジスタＱ６のドレインが寄生ダイオードＰＤ６により接地端子４にクランプされるため、電源端子１と接地端子４間の電圧をトランジスタＱ４が受け持ち、接地端子４と出力端子２間の負電圧をトランジスタＱ６が受け持つことになり、負電圧耐圧を素子耐圧と同等の－５０Ｖに拡大できる。

【0051】

一方で、電源端子１の電圧ＶＩＮが低い場合は、負電圧耐圧を拡大できる利点が減り、逆に負荷駆動回路のＯＮ時にトランジスタＱ６の動作電圧分だけ、トランジスタＱ２のゲート・ソース間電圧が低下し、トランジスタＱ２のＯＮ抵抗が上昇することにはなる。

【0052】

なお、本実施例において、トランジスタＱ１とＱ２を、他のトランジスタＱ３～Ｑ６と共通のＰ型半導体基板２１の上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合、Ｐ型半導体基板２１との寄生ダイオードを含めた構成は、寄生ダイオードＰＤ１とＰＤ２を削除した構成となるが、この寄ダイオードＰＤ１、ＰＤ２と同極性で並列接続のトランジスタＱ１のボディダイオードＢＤ１が存在しているため、回路としての動作は本実施例と同様となる。

【0053】

＜第３実施例＞
図３に第３実施例に係る負荷駆動回路を示す。本実施例が第１の実施形態と大きく異なる点は、負荷駆動用トランジスタを出力端子２側に接続し、逆流防止用トランジスタを接地端子側に接続した点と、Ｐ型半導体基板２１が接地端子４と異なる電位となっている点である。

【0054】

Ｑ１１はドレインが出力端子２に接続されソースがＰ型半導体基板２１に接続されゲートが制御端子３に接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１１は例えばプッシュプル出力回路のロウサイドの負荷駆動用素子等として働く。

【0055】

Ｑ１２はドレインが接地端子２に接続されソースがＰ型半導体基板２１に接続されたＮｃｈＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１２は逆流防止用として働く。

【0056】

Ｑ１３はドレインがトランジスタＱ１２のゲートに接続されソースがトランジスタＱ１２のソースに接続されたＮｃｈＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１３はトランジスタＱ１２のＯＮ／ＯＦＦ用として働く。

【0057】

Ｑ１４はゲートとソースがトランジスタＱ１２のゲートに接続されたＮｃｈデプレッション型ＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１４は１０μＡ程度の定電流供給用として働く。

【0058】

Ｑ１５はゲートとソースがトランジスタＱ１３のゲートに接続されたＮｃｈデプレッション型ＤＭＯＳＦＥＴからなるトランジスタである。このトランジスタＱ１５は１０μＡ程度の定電流供給用として働く。

【0059】

Ｒ１１はトランジスタＱ１１のゲートとソース間に接続されたバイアス用抵抗、Ｒ１２はトランジスタＱ１２のゲートとソース間に接続されたバイアス用抵抗、Ｒ１３はトランジスタＱ１３のゲートとソース間に接続されたバイアス用抵抗である。

【0060】

Ｄ１１はアノードがトランジスタＱ１２のソースに接続されカソードがトランジスタＱ１２のゲートに接続されたダイオードである。このダイオードＤ１１はトランジスタＱ１２のゲート保護クランプ用として働く。

【0061】

Ｄ１２はアノードがトランジスタＱ１３のソースに接続されカソードがトランジスタＱ１３のゲートに接続されたダイオードである。このダイオードＤ１２はトランジスタＱ１３のゲート保護クランプ用として働く。

【0062】

Ｄ１３はアノードが電源端子１に接続されカソードがトランジスタＱ１４のドレインに接続されたダイオードである。このダイオードＤ１３は逆流防止用として働く。

【0063】

以上のトランジスタＱ１１～Ｑ１５、ダイオードＤ１１～Ｄ１３、抵抗Ｒ１１～Ｒ１３は、接地端子４と異なった電位である共通のＰ型半導体基板２１上に形成されている。なお、この実施例では、抵抗Ｒ１２、Ｒ１３の構造に関する制限はなく、トランジスタＱ１３、ダイオードＤ１２、Ｄ１３を形成するＰ型半導体層も、Ｐ型半導体基板２１に対して絶縁されていなくてもよい。

【0064】

ＢＤ１１、ＢＤ１２、ＢＤ１４、ＢＤ１５はそれぞれトランジスタＱ１１、Ｑ１２、Ｑ１４、Ｑ１５のボディダイオードであり、アノードがソース側、カソードがドレイン側となっている。

【0065】

また、トランジスタＱ１１～Ｑ１４とＰ型半導体基板２１との間に寄生ダイオードＰＤ１１～ＰＤ１４が形成されている。寄生ダイオードＰＤ１１はカソードがトランジスタＱ１１のドレインに接続されている。寄生ダイオードＰＤ１２はカソードが接地端子４に接続され、寄生ダイオードＰＤ１３はカソードがトランジスタＱ１３のドレインに接続され、寄生ダイオードＰＤ１４はカソードがトランジスタＱ１４のドレインに接続されている。そして、それら寄生ダイオードＰＤ１１、ＰＤ１２、ＰＤ１３、ＰＤ１４のアノードはＰ型半導体基板２１に接続されている。

【0066】

次に、第３実施例に係る負荷駆動回路の各状態における動作について説明する。まず、負荷駆動回路がＯＦＦ状態において、制御端子３の電位はロウレベルであり、トランジスタＱ１１はそのゲートが抵抗Ｒ１１を介してソースに接続されていることからＯＦＦとなり、ドレイン・ソース間は導通せず出力端子２を介して負荷から電流を吸い込まない。したがって、ダイオードＤ１２と抵抗Ｒ１３に電流は流れず、トランジスタＱ１３はＯＦＦしている。

【0067】

一方、電源端子１からはトランジスタＱ１４により定電流が供給され、この電流は抵抗Ｒ１２を流れることでトランジスタＱ１２のゲート・ソース間に電圧を発生させる。仮にトランジスタＱ１４による定電流Ｉ４を１０μＡ、抵抗Ｒ１２の抵抗値を５００ｋΩ、トランジスタＱ１２の閾値電圧を１Ｖとすると、トランジスタＱ１２はＯＮしてドレイン・ソース間は導通状態となっている。トランジスタＱ１１はＯＦＦしているので、トランジスタＱ１２のソース・ドレイン間に流れる電流は、トランジスタＱ１４による１０μＡ程度の電流のみであるから、Ｐ型半導体基板２１の電位は接地端子４とほぼ等しい電圧になる。

【0068】

次に、負荷駆動回路がＯＮ状態においては、制御端子３はハイレベルであり、トランジスタＱ１１はＯＮとなり、ドレイン・ソース間が導通する。このときトランジスタＱ１２も前記の負荷駆動回路ＯＦＦ時と同様にＯＮしており、トランジスタＱ１１が出力端子２を介して負荷から吸い込んだ電流はトランジスタＱ１２を経由して接地端子４に流れる。

【0069】

なお、トランジスタＱ１２と並列してダイオードＤ１２または抵抗Ｒ１３を経由してトランジスタＱ１５のボディダイオードＢＤ１５から接地端子４に至る経路があるが、仮に、トランジスタＱ１２のＯＮ抵抗Ｒｏｎ２を０．５Ω、負荷電流ＩＬを０．１Ａとすると、Ｐ型半導体基板２１と接地端子４間の電位差は０．０５Ｖであり、負荷電流ＩＬのほとんどはトランジスタＱ１５ではなくトランジスタＱ１２を経由して流れ、トランジスタＱ１３はＯＦＦ状態に保たれる。

【0070】

次に、出力端子２が負電圧となった場合であるが、出力端子２の負電圧値が小さいうちは、トランジスタＱ１５による定電流で抵抗Ｒ１３に生じる電圧も小さく、トランジスタＱ１３はＯＦＦのままとなる。よって、トランジスタＱ１４による定電流は抵抗Ｒ１２を経由し、さらにトランジスタＱ１１または寄生ダイオードＰＤ１１を経由して出力端子２に流れる。このため、抵抗Ｒ１２にはトランジスタＱ１２をＯＮさせるのに十分な電圧降下が生じてそのトランジスタＱ１２はＯＮしており、接地端子４からトランジスタＱ１２を経由してトランジスタＱ１１または寄生ダイオードＰＤ１１を経由した電流が出力端子２に流れる。しかし、接地端子４と出力端子２間の電位差は小さいので、負荷駆動回路や負荷が故障する程の大電流は流れない。

【0071】

出力端子２の電位が、さらに負方向に大きくなると、トランジスタＱ１５の定電流により生じた抵抗Ｒ１３での電圧降下によりトランジスタＱ１３がＯＮして、トランジスタＱ１４の定電流が流れるため、トランジスタＱ１２はＯＦＦし、接地端子４から出力端子２に流れていた電流は遮断される。

【0072】

出力端子２にはトランジスタＱ１４とＱ１５の定電流のみが流れ、トランジスタＱ１４とＱ１５の定電流をそれぞれ１０μＡとすると、出力端子２に流入する電流は２０μＡとなり、この電流値は負荷駆動回路や負荷を故障に至らせるような電流ではない。

【0073】

なお、本実施例において、トランジスタＱ１１とＱ１２を、他のトランジスタＱ１３～Ｑ１５と共通のＰ型半導体基板２１上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合、Ｐ型半導体基板２１との寄生ダイオードを含めた構成は、寄生ダイオードＰＤ１１とＰＤ１２を削除した構成となるが、この寄ダイオードＰＤ１１、ＰＤ１２と同極性で並列接続のトランジスタＱ１１のボディダイオードＢＤ１１が存在しているため、回路としての動作は本実施例と同様となる。

【0074】

＜第４実施例＞
図４に第４実施例に係る負荷駆動回路を示す。第３実施例とは、トランジスタＱ１４のソースとトランジスタＱ１３のドレイン間に、トランジスタＱ１４と同一構造で同一サイズのＮｃｈデプレション型ＤＭＯＳＦＥＴからなるトランジスタＱ１６が挿入されている点が異なる。トランジスタＱ１６のドレインはトランジスタＱ１４のゲートとソースに接続され、トランジスタＱ１６のゲートとソースは、トランジスタＱ１３のドレインに接続されている。トランジスタＱ１６はトランジスタＱ１４と同様に定電流素子として機能する。

【0075】

第４実施例の負荷駆動回路は第３実施例の負荷駆動回路と同様に動作するが、出力端子２の電圧が負電圧になった際の耐圧は、接地端子４と出力端子２間はトランジスタＱ１２、Ｑ１５により確保される。また、電源端子１と出力端子２間の耐圧は、トランジスタＱ１４、Ｑ１６によって確保されている。トランジスタＱ１２、Ｑ１５、Ｑ１４、Ｑ１６は共通のＰ型半導体基板２１の上に形成した素子であるため、構造的に得られる最大の耐圧も同等である。

【0076】

ところで、電源端子１の電圧ＶＩＮは接地端子４の電位よりも高いので、第３実施例のようにトランジスタＱ１６が無いと、負荷駆動回路の負電圧耐圧は電圧ＶＩＮとトランジスタＱ１４又は寄生ダイオードＰＤ１４の耐圧によって制限されるが、一般的にはトランジスタＱ１４のようにＤＭＯＳＦＥＴの素子耐圧よりもＰ型半導体基板２１との寄生ダイオードＰＤ１４の耐圧の方が高いので、トランジスタＱ１４の耐圧で制限されるとみなせる。仮にＶＩＮ＝２０ＶでトランジスタＱ１４の耐圧が５０Ｖ、寄生ダイオードＰＤ１４の耐圧が８０Ｖとすると、負電圧耐圧は－３０Ｖとなってしまう。

【0077】

しかし、図４のようにトランジスタＱ１６を挿入することで、トランジスタＱ１４とＱ１６にそれぞれ等しい電圧が印加されることになり、負電圧耐圧を寄生ダイオードＰＤ１４で制限される－６０Ｖまで拡大できる。

【0078】

一方で、電源端子１の電圧ＶＩＮが低い場合は、負電圧耐圧を拡大できる利点が減り、逆に負荷駆動回路のＯＮ時にトランジスタＱ１６の動作電圧分だけ、トランジスタＱ１２のゲート・ソース間電圧が低下し、トランジスタＱ１２のＯＮ抵抗が上昇することにはなる。

【0079】

なお、本実施例において、トランジスタＱ１１とＱ１２を、他のトランジスタＱ１３～Ｑ１６と共通のＰ型半導体基板２１の上に形成せず、ディスクリートのＤＭＯＳＦＥＴを用いてもよい。この場合、Ｐ型半導体基板２１との寄生ダイオードを含めた構成は、寄生ダイオードＰＤ１１とＰＤ１２を削除した構成となるが、この寄ダイオードＰＤ１１、ＰＤ１２と同極性で並列接続のトランジスタＱ１１のボディダイオードＢＤ１１が存在しているため、回路としての動作は本実施例と同様となる。

【符号の説明】

【0080】

１：電源端子、２：出力端子、３：制御端子、４：接地端子
２１：Ｐ型半導体基板、２２：Ｎ型埋込層、２３：Ｎ型エピタキシャル層、２４：Ｐ型ウエル、２５：Ｎ型高濃度領域、２６：ゲート電極、２７：Ｎ型高濃度領域、２８：Ｐ型高濃度領域、２９：ドレイン電極、３０：ゲート電極、３１：ソース電極、３２：バックゲート電極、３３：Ｐ型分離拡散層、４１：Ｎ型埋込層、４２：Ｎ型エピタキシャル層、４３：Ｐ型ウエル、４４：Ｎ型高濃度領域、４５：Ｐ型高濃度領域、４６：カソード電極、４７：アノード電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】