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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-09-27
(45)【発行日】2022-10-05
(54)【発明の名称】増幅回路
(51)【国際特許分類】
H03F 1/42 20060101AFI20220928BHJP
H03F 1/34 20060101ALI20220928BHJP
H03K 19/0944 20060101ALI20220928BHJP
H01L 21/8238 20060101ALI20220928BHJP
H01L 27/092 20060101ALI20220928BHJP
H01L 29/786 20060101ALI20220928BHJP
H01L 27/088 20060101ALI20220928BHJP
H01L 21/8234 20060101ALI20220928BHJP
H01L 27/06 20060101ALI20220928BHJP
【ＦＩ】
H03F1/42
H03F1/34
H03K19/0944
H01L27/092 C
H01L29/78 613A
H01L27/088 331E
H01L27/06 102A
【請求項の数】
6
(21)【出願番号】P 2021508932
(86)(22)【出願日】2020-03-06
(86)【国際出願番号】 JP2020009594
(87)【国際公開番号】W WO2020195694
(87)【国際公開日】2020-10-01
【審査請求日】2021-06-28
(31)【優先権主張番号】P 2019062242
(32)【優先日】2019-03-28
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000207551
【氏名又は名称】株式会社ＳＣＲＥＥＮホールディングス
(73)【特許権者】
【識別番号】504176911
【氏名又は名称】国立大学法人大阪大学
(74)【代理人】
【識別番号】100105935
【弁理士】
【氏名又は名称】振角 正一
(74)【代理人】
【識別番号】100136836
【弁理士】
【氏名又は名称】大西 一正
(72)【発明者】
【氏名】木村 知玄
(72)【発明者】
【氏名】陶山 武史
(72)【発明者】
【氏名】竹市 弥生
(72)【発明者】
【氏名】関谷 毅
(72)【発明者】
【氏名】植村 隆文
【審査官】工藤 一光
(56)【参考文献】
【文献】国際公開第２００９／１４７７７０（ＷＯ，Ａ１）
【文献】国際公開第２００３／００３４６１（ＷＯ，Ａ１）
【文献】特開２０１５－１６９８１５（ＪＰ，Ａ）
【文献】特開２００７－１０４３６７（ＪＰ，Ａ）
【文献】特開平７－９４９５３（ＪＰ，Ａ）
【文献】中国特許出願公開第１１１２１１７８１（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ１／００－３／７２
Ｈ０３Ｋ１９／０８－１９／１０
Ｈ０１Ｌ２１／８２３２－２１／８２４６
Ｈ０１Ｌ２７／０８８
Ｈ０１Ｌ２９／７８６
(57)【特許請求の範囲】
【請求項1】
入力端子に入力される信号を増幅して出力端子から出力する増幅回路であって、入力部に入力される入力信号を反転させた出力信号を出力部から前記出力端子へ出力するインバータ回路と、
前記入力端子と前記インバータ回路の前記入力部との間に接続されたキャパシタと、
前記インバータ回路の前記入力部と前記出力部との間に接続された帰還素子と
を備え、
前記インバータ回路では、半導体チャネルの伝導型が互いに同じである複数のトランジスタが擬ＣＭＯＳインバータを構成し、
前記帰還素子は、前記擬ＣＭＯＳインバータを構成する前記トランジスタと伝導型が同じであるトランジスタのゲート電極とドレイン電極とを接続した二端子素子であり、該二端子素子は、チャネルにおける順方向の電流が前記出力部から前記入力部へ向けて流れるように前記インバータ回路に接続される、増幅回路。
【請求項2】
前記インバータ回路を構成する前記トランジスタの伝導型がＰ型であり、前記帰還素子を構成する前記トランジスタのドレイン電極が前記インバータ回路の前記入力部に、ソース電極が前記インバータ回路の前記出力部にそれぞれ接続されている請求項１に記載の増幅回路。
【請求項3】
前記インバータ回路を構成する前記トランジスタの伝導型がＮ型であり、前記帰還素子を構成する前記トランジスタのドレイン電極が前記インバータ回路の前記出力部に、ソース電極が前記インバータ回路の前記入力部にそれぞれ接続されている請求項１に記載の増幅回路。
【請求項4】
前記帰還素子を構成する前記トランジスタのゲートしきい値電圧の絶対値が、接地電位と前記インバータ回路の電源電圧との間の値である請求項１ないし３のいずれかに記載の増幅回路。【請求項5】
前記インバータ回路および前記帰還素子を構成する前記トランジスタが、有機半導体トランジスタである請求項１ないし４のいずれかに記載の増幅回路。【請求項6】
前記インバータ回路および前記帰還素子を構成する前記トランジスタが、互いに同一の製造プロセスにより同時に形成された請求項１ないし５のいずれかに記載の増幅回路。【発明の詳細な説明】
【技術分野】
【0001】
この発明は、トランジスタを用いて構成される増幅回路に関し、例えば有機トランジスタなどの薄膜トランジスタを用いる増幅回路に適用可能なものである。
【背景技術】
【0002】
例えば表示装置やタッチパネル装置、ウェアラブル電子装置等を製造することを目的として、ガラス板や樹脂板、樹脂シート等の基板の表面に薄膜トランジスタなどの薄膜半導体素子を形成するための技術が研究されている。特に近年では、その性能や生産技術の向上が著しく、また材料によっては印刷技術を利用したデバイス作成が可能であるとの観点から、薄膜半導体素子の材料として有機半導体が注目されている。
【0003】
このような材料により形成される半導体デバイスでは、一般的にその伝導型は使用される半導体材料の種類に大きく依存する。このため、互いに特性の揃ったＰ型デバイスとＮ型デバイスとを混在させた、いわゆるコンプリメンタリ型の回路を構成することが困難である。このことに関して、Ｐ型またはＮ型の一方のみを用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路と同等の機能を実現した回路も考案されている。
【0004】
例えば特許文献１には、Ｐ型の薄膜トランジスタのみを用いてＣＭＯＳインバータと同等の機能を果たす回路が記載されている。このような回路は「擬ＣＭＯＳインバータ」と称呼されている。また例えば特許文献２には、擬ＣＭＯＳインバータ回路の入出力間に帰還抵抗を接続することで、該回路を増幅回路として利用することが提案されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１５－２０４７０２号公報
【文献】特開２０１７－２１７０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献２に記載された、擬ＣＭＯＳインバータ回路を用いた増幅回路においては、以下の２つの点において改善の余地が残されている。第１に、帰還素子としての抵抗体を、他の半導体トランジスタの製造プロセスとは別に作り込む、または外付けする必要があり、製造工程が複雑になる。第２に、レベルシフトまたは直流遮断等の目的で増幅回路に入力キャパシタを接続するとき、回路の周波数特性と電源投入時の起動の速さとの両立が難しいという問題がある。より詳しくは後述するが、具体的には以下の通りである。
【0007】
周波数特性と起動の速さとの間には、帰還素子と入力キャパシタとで決まる時定数に対してトレードオフの関係がある。すなわち、回路の周波数特性を改善するためには時定数は大きい方がよい一方、電源投入時に回路が定常状態に至るまでの時間（本明細書では「起動時間」と称する）を短くするためには、時定数は小さい方が好ましい。
【0008】
この発明は上記課題に鑑みなされたものであり、擬ＣＭＯＳインバータ回路を用い、かつ入力キャパシタを有する増幅回路において、製造プロセスを複雑にすることなく、しかも、優れた周波数特性と短い起動時間とを両立させることのできる技術を提供することを目的とする。
【課題を解決するための手段】
【0009】
この発明の一の態様は、入力端子に入力される信号を増幅して出力端子から出力する増幅回路であって、上記目的を達成するため、入力部に入力される入力信号を反転させた出力信号を出力部から前記出力端子へ出力するインバータ回路と、前記入力端子と前記インバータ回路の前記入力部との間に接続されたキャパシタと、前記インバータ回路の前記入力部と前記出力部との間に接続された帰還素子とを備える。ここで、前記インバータ回路では、半導体チャネルの伝導型が互いに同じである複数のトランジスタが擬ＣＭＯＳインバータを構成し、前記帰還素子は、前記擬ＣＭＯＳインバータを構成する前記トランジスタと伝導型が同じであるトランジスタのゲート電極とドレイン電極とを接続した二端子素子であり、該二端子素子は、チャネルにおける順方向の電流が前記出力部から前記入力部へ向けて流れるように前記インバータ回路に接続される。
【0010】
前述した特許文献２に記載の増幅回路では、帰還素子として抵抗が用いられていた。一方、上記のように構成された発明では、擬ＣＭＯＳインバータの入出力間に接続される帰還素子が、擬ＣＭＯＳインバータを構成するトランジスタと同じ伝導型のトランジスタにより構成されている。このため、帰還素子となるトランジスタを形成するためのプロセスは、擬ＣＭＯＳインバータを構成するトランジスタを製造するプロセス中に組み込むことが可能である。より具体的には、擬ＣＭＯＳインバータを構成するトランジスタを形成する際に、帰還素子となるトランジスタを併せて形成することができる。したがって、単なるインバータ回路を形成する場合と比較して、製造工程としては形成されるトランジスタの数が異なるだけで基本的に同じであり、新たな工程を設ける必要がない。
【0011】
また、帰還素子となるトランジスタは、ドレイン電極とゲート電極とが接続された二端子素子を構成している。該二端子素子では、インバータ回路の出力側から入力側に順方向の電流が流れる。つまり帰還素子はダイオードとして機能する。無入力状態のとき擬ＣＭＯＳインバータ回路の出力部の電位は高電位（理想的には電源電位）となる。このため電源投入直後においては、帰還素子であるダイオードに比較的大きな順方向電圧が印加されることになり、低抵抗状態の該ダイオードを介してインバータ回路の出力部から入力部に電流が流れ込む。これにより入力部の電位が上昇する一方、反転電圧が出力される出力部では電位が低下する。両電位が均衡した時点で回路は定常状態となる。このとき帰還素子の端子間電圧は小さく、帰還素子は高抵抗状態となる。
【0012】
このように、電源投入直後には帰還素子は低抵抗であるため、入力キャパシタとの組み合わせで決まる時定数は比較的小さい。したがって、インバータ回路の入出力間の電位差は短時間で収束し定常状態に至る。つまり、起動時間が短い。一方、定常状態においては、帰還素子が高抵抗であるため時定数が大きく、周波数特性（より具体的には低周波域での増幅度）が向上する。したがって、この増幅回路では、優れた周波数特性と短い起動時間とを両立させることが可能である。
【発明の効果】
【0013】
上記のように、本発明によれば、インバータ回路を構成するトランジスタと同じ伝導型のトランジスタを帰還素子として用いるので、帰還素子を形成することにより製造工程が複雑となることはない。また、帰還素子は、電源投入直後には低抵抗となるため起動時間が短い一方、定常状態では高抵抗となるため、低周波数域での増幅度の低下が抑えられる。すなわち、本発明では、製造プロセスを複雑にすることなく、しかも、優れた周波数特性と短い起動時間とを両立させることが可能である。
【0014】
この発明の前記ならびにその他の目的と新規な特徴は、添付図面を参照しながら次の詳細な説明を読めば、より完全に明らかとなるであろう。ただし、図面は専ら解説のためのものであって、この発明の範囲を限定するものではない。
【図面の簡単な説明】
【0015】
【図1A】擬ＣＭＯＳインバータの構成例を示す図である。
【図1B】擬ＣＭＯＳインバータの動作特性例を示す図である。
【図2A】インバータ回路を増幅回路として使用した例を示す図である。
【図2B】増幅回路の電圧利得の周波数特性を示す図である。
【図2C】増幅回路の起動時間を説明する図である。
【図3A】本実施形態における増幅回路の回路構成を示す図である。
【図3B】帰還素子として用いられるトランジスタの動作特性例を示す図である。
【図3C】増幅回路における入力電圧および出力電圧の変化例を示す図である。
【図4A】増幅回路を薄膜トランジスタにより構成する場合の回路レイアウトの例を示す図である。
【図4B】回路の構成部品であるトランジスタの断面構造を例示する図である。
【図5】各タイプのトランジスタによる増幅回路の構成例を示す図である。
【発明を実施するための形態】
【0016】
以下、本発明に係る増幅回路のいくつかの実施形態について、図面を参照しながら説明する。本発明の一実施形態は、いわゆる擬ＣＭＯＳインバータを使用した増幅回路である。擬ＣＭＯＳインバータは、伝導型が互いに同一であるトランジスタの組み合わせにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータの回路構成および機能を模したインバータ回路である。ＣＭＯＳインバータ、およびＣＭＯＳインバータを用いた増幅回路の回路構成およびその動作原理は公知である。そのため、ここでは説明を省略し、まず擬ＣＭＯＳインバータ回路について説明する。
【0017】
図１Ａおよび図１Ｂは擬ＣＭＯＳインバータの構成例を示す図である。より具体的には、図１Ａは擬ＣＭＯＳインバータの回路構成の一例を示す図であり、図１Ｂはその動作特性例を示す図である。擬ＣＭＯＳインバータ１００は、４つのトランジスタ１０１～１０４を備えている。これらのトランジスタ１０１～１０４はいずれも、Ｐ型の伝導型を有するデプレション型トランジスタである。例えば全てのトランジスタ１０１～１０４が、同一構造を有するものであってよい。したがって、これらのトランジスタ１０１～１０４を同一の製造プロセスで同時に形成することが可能である。なお、以下の説明においては、「擬ＣＭＯＳインバータ」を単に「インバータ」と称することがある。
【0018】
第１のトランジスタ１０１のゲート（Ｇ）端子は入力端子Ｖｉ’に接続されている。また、そのソース（Ｓ）端子は図示しない電源に接続されて、適宜の正電位の電源電圧Ｖｄｄが印加されている。ドレインＤ端子は第２のトランジスタ１０２のソース端子と接続されている。第２のトランジスタ１０２のゲート端子はソース端子に接続され、ドレイン端子には電源電圧Ｖｓ１が印加される。電源電圧Ｖｓ１は電源電圧Ｖｄｄの電位より低く、例えば接地電位または適宜の負電位とすることができる。
【0019】
第３のトランジスタ１０３のゲート端子は、第１のトランジスタ１０１のゲート端子と接続されている。つまり、第１のトランジスタ１０１のゲート端子と第３のトランジスタ１０３のゲート端子とは互いに並列に、入力端子Ｖｉ’に接続されている。第３のトランジスタ１０３のソース端子には電源電圧Ｖｄｄが印加されている。また、第３のトランジスタ１０３のドレイン端子は第４のトランジスタ１０４のソース端子に接続され、さらに出力端子Ｖｏ’に接続されている。
【0020】
第４のトランジスタ１０４のゲート端子は第１のトランジスタ１０１のドレイン端子、第２のトランジスタ１０２のソース端子およびゲート端子に接続されている。第４のトランジスタ１０４のドレイン端子には電源電圧Ｖｓ２が印加されている。電源電圧Ｖｓ２は例えば電源電圧Ｖｓ１と共通とすることができる。なお、既に知られているように、擬ＣＭＯＳインバータ回路の特徴として、これらの電源電圧Ｖｓ１、Ｖｓ２を異ならせることによりその動作特性を変調することが可能である。ただし、以下では最も簡単な例として電源電圧Ｖｓ１、Ｖｓ２を同電位、例えばいずれも接地電位とした場合で考える。
【0021】
このように構成された擬ＣＭＯＳインバータ１００は、入力端子Ｖｉ’にＨレベルの信号が入力されたときには出力端子Ｖｏ’にＬレベルを出力する一方、入力端子Ｖｉ’にＬレベルの信号が入力されたときには出力端子Ｖｏ’にＨレベルを出力する反転回路として機能する。なお、以下の説明において特に区別する必要がない限り、入力端子およびこれに印加される入力電圧をいずれも符号Ｖｉ’により表す。同様に、出力端子およびこれに現れる出力電圧をいずれも符号Ｖｏ’により表す。
【0022】
具体的には、図１Ｂに示すように、入力電圧Ｖｉ’が接地電位（０Ｖ）に近いときには、出力電圧Ｖｏ’は、ほぼ電源電圧Ｖｄｄに近い値となる。一方、入力電圧Ｖｉ’が電源電圧Ｖｄｄに近いときには、出力電圧Ｖｏ’は、ほぼ電源電圧Ｖｓ２となる。Ｖｓ２＝０とした本例では、出力電圧Ｖｏ’はほぼ接地電位となる。そして、接地電位と電源電圧Ｖｄｄとの中間的な電圧Ｖｎにおいて、出力電圧Ｖｏ’は大きく変動する。言い換えれば、この電圧Ｖｎの近辺では入力電圧Ｖｉ’の僅かな変化に対して出力電圧Ｖｏ’が大きく変動する。この性質を利用して、インバータ回路を反転増幅回路として利用することが可能である。
【0023】
図２はインバータ回路を増幅回路として使用した例を示す図である。より具体的には、図２Ａは増幅回路５０の回路構成例を示し、図２Ｂはその電圧利得の周波数特性を示す図である。また、図２Ｃは増幅回路５０の起動時間を説明する図である。図２Ａに示すように、前述した擬ＣＭＯＳインバータ１００の入力端子Ｖｉ’と出力端子Ｖｏ’との間に帰還素子としての抵抗Ｒを接続することにより、擬ＣＭＯＳインバータ１００を反転増幅回路として動作させることができる。
【0024】
出力端子Ｖｏ’から入力端子Ｖｉ’への電圧帰還により、無信号状態では両端子が同電位となる。より具体的には、入力電圧Ｖｉ’と出力電圧Ｖｏ’とがいずれも電圧Ｖｎであるとき平衡状態となる。したがって入力端子Ｖｉ’に直流電位が現れることとなるので、増幅回路５０の入力端子Ｖｉとインバータ１０の入力端子Ｖｉ’との間には直流カット用の入力キャパシタＣが設けられる。なお、以下の説明において特に区別する必要がない限り、増幅回路５０の入力端子およびこれに印加される入力電圧をいずれも符号Ｖｉにより表す。同様に、出力端子およびこれに現れる出力電圧をいずれも符号Ｖｏにより表す。増幅回路５０の出力端子Ｖｏは、インバータ１００の出力端子Ｖｏ’と電気的には同一である。
【0025】
増幅回路５０の入力端子Ｖｉに信号が入力されると、インバータ１００の入力端子Ｖｉ’の電位は電圧Ｖｎを中心として信号に応じた変化を示す。これに応じてインバータ１００の出力電圧Ｖｏ’が大きく変化することで、増幅された信号が増幅回路５０の出力端子Ｖｏに現れる。図１Ｂに示されるように、入力電圧Ｖｉ’の上昇に対し出力電圧Ｖｏ’は低下する方向に変化するから、増幅回路５０は反転増幅回路として機能する。
【0026】
増幅回路５０の電圧利得（＝Ｖｏ／Ｖｉ）としては、図２Ｂに点線で示すように、ある周波数より低い周波数領域で一定であり、より高い周波数で一様に低下する特性が理想的である。しかしながら、入力キャパシタＣによって低周波信号の伝達が制限される。そのため実際の増幅回路５０においては、図２Ｂに実線で示すように、入力キャパシタＣと抵抗Ｒとの時定数で決まる周波数より低い周波数では電圧利得が低下する。これを抑制するためには、時定数を大きく、つまり抵抗Ｒの抵抗値および入力キャパシタＣの容量を大きくすればよい。
【0027】
ただし、時定数を大きくすることで、特に電源投入直後において次のような問題が生じ得る。電源投入直後の増幅回路５０では、図２Ｃに示すように、インバータ１００の入力電圧Ｖｉ’がほぼ０、出力電圧Ｖｏ’がほぼ電源電圧Ｖｄｄである。これらの電位差が帰還素子である抵抗Ｒの両端に加わるため、抵抗Ｒを介して出力端子Ｖｏ’から入力端子Ｖｉ’に向かって電流が流れ込む。これにより入力端子Ｖｉ’の電位が上昇する一方、出力端子Ｖｏ’の電位は低下し、
Ｖｉ’＝Ｖｏ’≒Ｖｎ
となった時点で電位の変化が収束し回路は定常状態に達する。収束までに要する時間Ｔｓは、入力キャパシタＣと抵抗Ｒとがなす時定数が大きいほど長くなる。
Ｖｉ’＝Ｖｏ’≒Ｖｎ
となった時点で電位の変化が収束し回路は定常状態に達する。収束までに要する時間Ｔｓは、入力キャパシタＣと抵抗Ｒとがなす時定数が大きいほど長くなる。
【0028】
このように、低域における電圧利得の低下を抑えるためには、入力キャパシタＣと抵抗Ｒとがなす時定数が大きい方が好ましい。一方、時定数が大きいと、電源投入後に増幅回路５０が定常状態に到達するまでの起動時間が長くなってしまうという問題がある。つまり、入力キャパシタＣと抵抗Ｒとの時定数に関して、低域の電圧利得と起動時間とはトレードオフの関係にある。以下に説明する本実施形態の増幅回路は、この問題を解消し、低域での利得低下を抑制し、しかも起動時間の増大を抑えることができるものである。
【0029】
また、特にトランジスタが有機半導体の製造プロセスによって形成されるものである場合には、このプロセスによって安定した抵抗体を形成する方法はまだ確立されていない。このため、抵抗を含む回路を製造するためには抵抗器を外付けする必要が生じ、製造工程が複雑になる。一方、本実施形態の増幅回路は抵抗を使用していないため、このような問題は生じない。
【0030】
図３Ａないし図３Ｃは本実施形態の増幅回路の構成を示す図である。より具体的には、図３Ａは本実施形態における増幅回路１０の回路構成を示し、図３Ｂは帰還素子として用いられるトランジスタ１１１の動作特性例を示す図である。また、図３Ｃは増幅回路１０における入力電圧および出力電圧の変化例を示す図である。
【0031】
図３Ａに示すように、この実施形態の増幅回路１０では、インバータ１００の入出力端子間に接続する帰還素子として、トランジスタ１１１が用いられる。トランジスタ１１１は、インバータ１００を構成するトランジスタ１０１～１０４と同じ伝導型を有している。この例では、伝導型がＰ型のデプレション型トランジスタが用いられる。
【0032】
トランジスタ１１１では、ソース（Ｓ）端子がインバータ１００の出力端子Ｖｏ’に、ドレインＤ端子がインバータ１００の入力端子Ｖｉ’に接続されている。したがって、Ｐ型チャネルを有するトランジスタ１１１においては、チャネルの順方向電流は、インバータ１００の出力端子Ｖｏ’から入力端子Ｖｉ’に向かって流れる。また、ゲート（Ｇ）端子はドレイン端子と接続されており、トランジスタ１１１は二端子素子、具体的にはダイオードとして機能する。
【0033】
以下の説明のために、トランジスタ１１１のドレイン電位を基準としたときのソース電位であるソース・ドレイン間電圧Ｖｓｄ、ソース端子からドレイン端子に向けて流れるドレイン電流Ｉｄ、二端子素子としてみたときのトランジスタ１１１の抵抗Ｒｓｄを導入する。これらの物理量の間には下式：
Ｖｏ’－Ｖｉ’＝Ｖｓｄ＝Ｒｓｄ・Ｉｄ … （式１）
の関係がある。ただし、抵抗Ｒｓｄは一定ではなくソース・ドレイン間電圧Ｖｓｄによって変化する。
Ｖｏ’－Ｖｉ’＝Ｖｓｄ＝Ｒｓｄ・Ｉｄ … （式１）
の関係がある。ただし、抵抗Ｒｓｄは一定ではなくソース・ドレイン間電圧Ｖｓｄによって変化する。
【0034】
図３Ｂの上段に示すように、ゲート・ドレイン間が短絡されダイオードとして動作するトランジスタ１１１のドレイン電流Ｉｄは、ソース・ドレイン間電圧Ｖｓｄが当該トランジスタ固有のしきい値電圧Ｖｔｈより小さいときにはほとんど流れない（カットオフ状態）。ソース・ドレイン間電圧Ｖｓｄがしきい値電圧Ｖｔｈより大きくなると、ソース・ドレイン間電圧Ｖｓｄの大きさに応じた大きさのドレイン電流Ｉｄが流れる（オン状態）。なお、一般的な定義におけるしきい値電圧Ｖｔｈは、ソース電位を基準としたときのゲート電位として表される。一方、上記したソース・ドレイン間電圧Ｖｓｄは、正の値とするためにドレイン電位を基準としたソース電位として定義されている。したがって、ソース電位を基準とする場合とは正負が逆になる。このことから、ここでいうソース・ドレイン間電圧Ｖｓｄとの比較におけるしきい値電圧Ｖｔｈは、その大きさを絶対値で表したものとする。
【0035】
このため、図３Ｂの下段に示すように、トランジスタ１１１の抵抗Ｒｓｄは、ソース・ドレイン間電圧Ｖｓｄがしきい値電圧Ｖｔｈより小さいときには大きな値を示す。一方、これよりソース・ドレイン間電圧Ｖｓｄが大きくなるほど小さな値を示す。このことは、次のような作用をもたらす。
【0036】
図２Ｃを用いて先に説明したように、電源投入直後においてはインバータ１００の出力電圧Ｖｏ’はほぼ電源電圧Ｖｄｄであり、入力電圧Ｖｉ’はほぼ０である。この状態から、出力電圧Ｖｏ’は次第に低下する一方、入力電圧Ｖｉ’は次第に上昇して最終的に両電圧が電圧Ｖｎに収束して回路が定常状態に達する。これに要する時間は、帰還素子の抵抗値と入力キャパシタの容量とで決まる時定数に依存する。
【0037】
本実施形態の回路においても同様であるが、電源投入直後ではインバータ１００の出力電圧Ｖｏ’と入力電圧Ｖｉ’との差、つまりトランジスタ１１１のソース・ドレイン間電圧Ｖｓｄが大きいため、トランジスタ１１１は低抵抗状態である。例えば、図３Ｃに示す時刻Ｔ１におけるソース・ドレイン間電圧Ｖｓｄがトランジスタ１１１のしきい値電圧Ｖｔｈより十分大きければ、図３Ｂ下段に示すように抵抗Ｒｓｄは小さい。
【0038】
このため、抵抗Ｒｓｄと入力キャパシタＣの容量とで決まる時定数は小さく、図３Ｃに実線で示すように、入出力間の電圧差は急速に小さくなる。つまり、回路が定常状態に収束するまでの起動時間が、図３Ｃに点線で示す、抵抗値の大きな帰還素子を使用した場合に比べて短くなる。
【0039】
一方、例えば図３Ｃに示す時刻Ｔ２のように、回路が定常状態に達した後では、トランジスタ１１１のソース・ドレイン間電圧Ｖｓｄが十分に小さくなっており、このとき、図３Ｃ下段に示すように抵抗Ｒｓｄは大きな値となっている。回路が増幅動作を行う定常状態においては、抵抗Ｒｓｄと入力キャパシタＣとがなす時定数が大きくなるため、低周波数領域での利得の低下を抑制することができる。
【0040】
帰還素子が低抵抗状態となることで起動時間を短縮する、との効果を得るためには、電源投入直後にトランジスタ１１１がオン状態となる必要がある。したがって、少なくともトランジスタ１１１のしきい値電圧Ｖｔｈが、接地電位と電源電圧Ｖｄｄとの間の大きさであることが必要である。そして、起動時間をさらに短縮するとの観点からは、抵抗Ｒｓｄが小さい状態ができるだけ長く続くことが望ましい。したがって、トランジスタ１１１のしきい値電圧Ｖｔｈはできるだけ小さいことが望ましい。
【0041】
しかしながら、帰還素子が高抵抗となるソース・ドレイン間電圧Ｖｓｄの電圧範囲が狭くなると、増幅回路としての許容入力電圧は小さくなってしまう。というのは、増幅回路１０への入力電圧Ｖｉの振幅が大きくなり、これに応じて出力電圧Ｖｏが大きくなると、帰還素子であるトランジスタ１１１の両端に加わる電圧（つまりソース・ドレイン間電圧Ｖｓｄ）も大きくなり、これがしきい値電圧Ｖｔｈを超えるとトランジスタ１１１が低抵抗状態となり利得が低下してしまうからである。この観点からは、トランジスタ１１１のしきい値電圧Ｖｔｈ（正確にはその絶対値）は、電源電圧Ｖｄｄにできるだけ近い大きな値であることが望ましいことになる。
【0042】
このように、図３Ａの回路が、起動時間を短縮しつつ増幅回路として適切に動作するためには、帰還素子となるトランジスタ１１１が有するしきい値電圧Ｖｔｈを適切なものとすることが望まれる。例えば、しきい値電圧Ｖｔｈを電源電圧Ｖｄｄの半分程度とすることができる。
【0043】
以上のように、この実施形態の増幅回路１０は、電源投入後に定常状態に達するまでの起動時間を短くし、しかも起動後には低周波数領域における利得の低下を抑えて、優れた周波数特性を得ることができるものである。さらに、擬ＣＭＯＳインバータ１００を構成するトランジスタ１０１～１０４と、帰還素子として機能するトランジスタ１１１とを、同じ伝導型のトランジスタとして形成することができる。このため、製造プロセスの面でも優れている。具体的には、帰還素子となるトランジスタ１１１を形成するプロセスを、擬ＣＭＯＳインバータ１００を構成するトランジスタ１０１～１０４を形成するプロセスに組み入れることができ、帰還素子を追加することによる工程の増加が生じない。
【0044】
図４Ａおよび図４Ｂは本実施形態の増幅回路のレイアウト例を示す図である。より具体的には、図４Ａは図３Ａに示す増幅回路１０を薄膜トランジスタにより構成する場合の回路レイアウトの例を示す。また、図４Ｂは回路の構成部品であるトランジスタの断面構造を例示する図である。図４Ａにおいて、斜線を付した構造物は、チャネルＣＨとして機能する有機半導体薄膜ＳＣを表している。薄膜トランジスタの主要部となる半導体薄膜の材料としては、半導体材料として知られている種々のものを用いることができる。
【0045】
図４Ａに示すように、インバータ１００を構成するトランジスタ１０１～１０４と帰還素子となるトランジスタ１１１とは、基本的にいずれも同一構造とすることが可能である。したがって、各トランジスタを同一の製造プロセスで製造することが可能である。図４Ｂ右側では、各トランジスタ１０１～１０４、１１１を統一的に扱うため、代表的に符号Ｔｒを付している。同図に示すように、トランジスタＴｒは基本的に、基板ＳＢに形成されたドレイン電極Ｅｄおよびソース電極Ｅｓ、これらを接続する有機半導体薄膜ＳＣ、有機半導体薄膜ＳＣの表面を覆う絶縁膜ＩＧ、絶縁膜ＩＧを介して有機半導体薄膜ＳＣと対向するゲート電極Ｅｇが順次積層された構造を有している。これらの各機能層は、塗布、真空蒸着、化学的気相成長、フォトリソグラフィ、印刷、めっき等、それぞれの材料に応じた適宜の成膜方法により形成することが可能である。このようなトランジスタにおいて、ドレイン電極とソース電極とは構造的には同一であり相互に交換可能である。
【0046】
このように構成されたトランジスタ同士が、図４Ａに示すように適宜の配線パターンＰＴで相互に接続される。これにより、図３Ａに示す増幅回路１０を形成することが可能である。なお、入力キャパシタＣについては、図４Ｂ左側に示すように、絶縁膜ＩＧを介して近接対向する２つの電極Ｅ１，Ｅ２により構成することが可能である。このような構造を形成するための製造プロセスも、トランジスタを製造するプロセスと共通化することが可能である。
【0047】
また、配線パターンＰＴについては、絶縁膜ＩＧにより相互に隔離された電極同士を接続する必要もある。例えば図４Ｂ左側に示すキャパシタＣの電極板Ｅ１と図４Ｂ右側に示すトランジスタＴｒのゲート電極Ｅｇとを接続する場合（トランジスタＴｒがトランジスタ１０１として機能する場合に相当）、配線パターンＰＴは絶縁膜ＩＧの上面に沿って両電極を接続するように形成されればよい。
【0048】
一方、例えば図４Ｂ右側に示すトランジスタＴｒのゲート電極Ｅｇとドレイン電極Ｅｄとを接続する場合（トランジスタＴｒが帰還用トランジスタ１１１として機能する場合に相当）、両電極が絶縁膜ＩＧによって隔てられている。この場合には、絶縁膜ＩＧに部分的に貫通孔を設けて上下の配線を電気的に接続する、いわゆるヴィアホール接続によって配線パターンＰＴを形成することが可能である。
【0049】
なお、上記実施形態の増幅回路１０は、Ｐ型かつデプレション型のトランジスタ１０１～１０４，１１１を組み合わせて構成されている。しかしながら、伝導型がＮ型であるトランジスタや、エンハンスメント型のトランジスタによっても同様の回路を構成することが可能である。ただし、その動作特性の差異に起因して回路構成は部分的に異なる。
【0050】
図５は各タイプのトランジスタによる増幅回路の構成例を示す図である。このうち左上欄の増幅回路１０は、Ｐ型半導体を使用したデプレション型トランジスタにより構成されたものである。すなわち増幅回路１０は、図３Ａに示した本実施形態の回路と同じものである。なお、各タイプのトランジスタを用いた擬ＣＭＯＳインバータの回路構成は公知であるので、詳しい説明を省略する。また、これらの回路においては低電位側の電源を共通化し、電源電圧Ｖｓｓとして表している。
【0051】
また、右上欄の増幅回路２０は、Ｐ型、エンハンスメント型トランジスタにより構成された回路の例である。この増幅回路２０は、擬ＣＭＯＳインバータを構成するトランジスタ２０１～２０４と、帰還素子となるトランジスタ２１１とを備えている。回路構成はデプレション型のものと概ね同じであるが、トランジスタ２０２のゲート電位については、当該トランジスタ２０２が有するしきい値電圧Ｖｔｈの大きさに応じて、点線で示すようにドレイン端子と同電位とされるケースと、実線で示すように適宜の制御電圧Ｖｃが印加される場合とがあり得る。
【0052】
左下欄の増幅回路３０は、Ｎ型、デプレション型トランジスタにより構成された回路の例である。この増幅回路３０は、擬ＣＭＯＳインバータを構成するトランジスタ３０１～３０４と、帰還素子となるトランジスタ３１１とを備えている。インバータの回路構成は、Ｐ型の増幅回路１０の極性を反転したものとなる。また、帰還素子となるトランジスタ３１１は、ドレイン・ゲート間が接続されてダイオードとして用いられる点についてはＰ型のものと同じである。ただし、ドレイン端子がインバータの出力側に、ソース端子がインバータの入力側に接続される点で相違がある。Ｎ型トランジスタにおいては、前述の（式１）に代えて下式：
Ｖｏ’－Ｖｉ’＝Ｖｄｓ＝Ｒｄｓ・Ｉｄ … （式２）
の関係が成立する。ここで、符号Ｖｄｓはソース端子に対するドレイン端子電位、符号Ｒｄｓはドレイン・ソース間の抵抗である。
Ｖｏ’－Ｖｉ’＝Ｖｄｓ＝Ｒｄｓ・Ｉｄ … （式２）
の関係が成立する。ここで、符号Ｖｄｓはソース端子に対するドレイン端子電位、符号Ｒｄｓはドレイン・ソース間の抵抗である。
【0053】
また、右下欄の増幅回路４０は、Ｎ型、エンハンスメント型トランジスタにより構成された回路の例である。この増幅回路４０は、擬ＣＭＯＳインバータを構成するトランジスタ４０１～４０４と、帰還素子となるトランジスタ４１１とを備えている。インバータの回路構成は、Ｐ型の増幅回路２０の極性を反転したものとなる。この場合も、帰還素子となるトランジスタ４１１は、ドレイン・ゲート間が接続され、ドレイン端子がインバータの出力側に、ソース端子がインバータの入力側にそれぞれ接続される。
【0054】
このように、使用されるトランジスタのタイプ（Ｐ型／Ｎ型、デプレション型／エンハンスメント型）によってインバータの回路構成が一部異なるが、これに帰還素子を接続して増幅回路として動作させるための回路の改変については共通している。それは、入力側に入力キャパシタを接続することと、トランジスタをダイオード接続したものを帰還素子として用いることとである。このときのトランジスタについては、Ｐ型、Ｎ型とも、ゲート・ドレイン間を接続し、チャネルにおける順方向電流の方向がインバータの出力側から入力側へ向かう方向と一致するように、インバータの入出力間に介挿される。
【0055】
これにより、いずれの回路例においても、電源投入直後においては帰還用トランジスタが低抵抗となり、入力キャパシタＣとでなす時定数が小さくなる。そのため、回路が定常状態に達するまでに要する起動時間を短くすることができる。一方、定常状態に達した後には、帰還用トランジスタが高抵抗となる。そのため、入力キャパシタＣとでなす時定数に依存する低周波数領域での利得低下を抑制することができる。すなわち、本発明に係る増幅回路は、優れた周波数特性と短い起動時間とを両立させることができる。また、帰還用トランジスタを、インバータを構成するトランジスタと同じ製造プロセス中で形成することができる。このため、単にインバータを製造する場合と比べて工程が複雑になることはなく、効率的に増幅回路を製造することが可能である。
【0056】
以上説明したように、本実施形態の増幅回路１０においては、その入力端子Ｖｉおよび出力端子Ｖｏが、それぞれ本発明の「入力端子」および「出力端子」に相当している。一方、増幅回路１０の構成要素である擬ＣＭＯＳインバータ１００が本発明の「インバータ回路」に相当しており、その入力端子Ｖｉ’および出力端子Ｖｏ’が、それぞれ本発明の「入力部」および「出力部」に相当している。また、上記実施形態では、キャパシタＣおよびトランジスタ１１１がそれぞれ本発明の「キャパシタ」および「帰還素子」として機能している。
【0057】
なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記した実施形態は、本発明に係る増幅回路を、有機半導体材料を用いた有機薄膜トランジスタの組み合わせにより実現したものである。しかしながら、本発明の増幅回路は、有機薄膜トランジスタに限定されず、各種の半導体素子を用いて構成することが可能である。
【0058】
また、上記実施形態の各増幅回路１０～４０はいずれも、デプレション型またはエンハンスメント型のいずれかのトランジスタを組み合わせて構成されたものである。ここで、Ｐ型半導体およびＮ型半導体を１つの回路中で混在させることは、特に有機半導体材料を使用する場合には、それぞれ異なる材料を用いて回路を形成する必要があり、製造工程が複雑になるため好ましくない。これに対し、伝導型についてはＰ型またはＮ型のいずれかに統一する一方で、デプレション型のトランジスタとエンハンスメント型のトランジスタとを混在させることは許容される。
【0059】
また、ゲート端子がドレイン端子またはソース端子に直結されたトランジスタにおいては、このような直結に代えて、ゲート端子に適宜のバイアス電圧が印加された態様で使用されてもよい。このような態様によれば、ゲートバイアスにより当該トランジスタの実効的なしきい値電圧Ｖｔｈを制御することが可能となる。
【0060】
以上、具体的な実施形態を例示して説明してきたように、本発明に係る増幅回路においては、例えばインバータ回路を構成するトランジスタの伝導型がＰ型であれば、帰還素子を構成するトランジスタのドレイン電極がインバータ回路の入力部に、ソース電極がインバータ回路の出力部にそれぞれ接続されればよい。また、インバータ回路を構成するトランジスタの伝導型がＮ型であれば、帰還素子を構成するトランジスタのドレイン電極がインバータ回路の出力部に、ソース電極がインバータ回路の入力部にそれぞれ接続されればよい。これらの構成によれば、帰還素子としてのトランジスタが、インバータ回路の出力部から入力部に向かって電流が流れる方向をチャネル電流の順方向となるようにすることができ、本発明に係る帰還素子として有効に機能することになる。
【0061】
また例えば、帰還素子を構成するトランジスタのゲートしきい値電圧は、その絶対値が接地電位とインバータ回路の電源電圧との間の値であるように構成されてよい。このような構成によれば、インバータ回路の入出力部間の電位差がほぼ電源電圧となる電源投入直後において、当該トランジスタが確実にオン状態となる。そのため、低抵抗化による起動時間の短縮効果を確実に得ることができる。また、インバータ回路の入出力部間の電位差がほぼ０である状態ではトランジスタがカットオフ状態となる。そのため、高抵抗化による周波数特性の改善効果を確実に得ることが可能となる。
【0062】
また例えば、インバータ回路および帰還素子を構成するトランジスタは、有機半導体トランジスタであってよい。本発明では、単一の伝導型を有するトランジスタの組み合わせによって優れた特性を有する増幅回路を構成することが可能である。このような特徴は、同一材料で相補的な伝導型のトランジスタを形成することが困難である有機半導体を用いる場合に特に有効なものとなるからである。
【0063】
また例えば、インバータ回路および帰還素子を構成するトランジスタは、互いに同一の製造プロセスにより同時に形成されたものであってよい。本発明に係る増幅回路では、インバータ回路および帰還素子を構成する複数のトランジスタが、互いに同一の伝導型を有する。また、各トランジスタの構造も、原理的には同一のものとすることができる。このため、１つのトランジスタを形成するための製造プロセスと同一の工程で、複数のトランジスタを同時に形成することが可能である。これにより、低い製造コストで優れた特性の増幅回路を製造することができる。
【0064】
以上、特定の実施例に沿って発明を説明したが、この説明は限定的な意味で解釈されることを意図したものではない。発明の説明を参照すれば、本発明のその他の実施形態と同様に、開示された実施形態の様々な変形例が、この技術に精通した者に明らかとなるであろう。故に、添付の特許請求の範囲は、発明の真の範囲を逸脱しない範囲内で、当該変形例または実施形態を含むものと考えられる。
【産業上の利用可能性】
【0065】
この発明に係る増幅回路は、例えば表示装置やタッチパネル装置、ウェアラブル電子装置等の各種電子装置に搭載可能である。特に、薄膜トランジスタを用いて増幅回路を構成することができるので、ガラス基板や柔軟な樹脂基板等の表面に増幅回路を実装する用途にも好適である。
【符号の説明】
【0066】
１０～４０ 増幅回路
１００ 擬ＣＭＯＳインバータ（インバータ回路）
１０１～１０４、２０１～２０４、３０１～３０４、４０１～４０４ トランジスタ
１１１、２１１、３１１、４１１ 帰還用トランジスタ
Ｃ 入力キャパシタ（キャパシタ）
Ｖｉ 入力端子
Ｖｉ’ 入力部
Ｖｏ 出力端子
Ｖｏ’ 出力部
１００ 擬ＣＭＯＳインバータ（インバータ回路）
１０１～１０４、２０１～２０４、３０１～３０４、４０１～４０４ トランジスタ
１１１、２１１、３１１、４１１ 帰還用トランジスタ
Ｃ 入力キャパシタ（キャパシタ）
Ｖｉ 入力端子
Ｖｉ’ 入力部
Ｖｏ 出力端子
Ｖｏ’ 出力部
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5】