(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-10-11
(45)【発行日】2022-10-19
(54)【発明の名称】撮像素子および撮像装置
(51)【国際特許分類】
H04N 5/374 20110101AFI20221012BHJP
H04N 5/378 20110101ALI20221012BHJP
【ＦＩ】
H04N5/374
H04N5/378
【請求項の数】
22
(21)【出願番号】P 2021034544
(22)【出願日】2021-03-04
(62)【分割の表示】P 2019125238の分割
【原出願日】2016-09-27
(65)【公開番号】P2021093768
(43)【公開日】2021-06-17
【審査請求日】2021-03-04
(31)【優先権主張番号】P 2015195279
(32)【優先日】2015-09-30
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000004112
【氏名又は名称】株式会社ニコン
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100140774
【弁理士】
【氏名又は名称】大浪 一徳
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(72)【発明者】
【氏名】船水 航
(72)【発明者】
【氏名】壽圓 正博
(72)【発明者】
【氏名】駒井 敦
【審査官】鈴木 明
(56)【参考文献】
【文献】特開２００６－１８６４６７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ５／３０－５／３７８
(57)【特許請求の範囲】
【請求項1】
電源回路からの電流に基づく電圧を記憶する第１記憶部と、前記第１記憶部で記憶された電流を供給する供給部とを有する電流源回路と、
光を電荷に変換する第１光電変換部を有する第１画素と、前記供給部からの電流に基づく電圧を記憶する第２記憶部と前記供給部と前記第２記憶部との間の接続を制御する第１制御部とを有する第１記憶回路と、前記第２記憶部で記憶された電圧に基づく電流を前記第１画素に供給するための第１電流源とを含む第１画素回路と、
を備える撮像素子。
【請求項2】
請求項１に記載の撮像素子において、前記第１制御部は、前記供給部と前記第２記憶部との間において直列に接続される第１スイッチと第２スイッチとを少なくとも有する撮像素子。
【請求項3】
請求項２に記載の撮像素子において、前記第１スイッチは、前記供給部と前記第２記憶部との間において、前記第２スイッチよりも前記供給部側に配置され、
前記第１制御部は、前記供給部と前記第２記憶部との間を非接続状態にする場合、前記第２スイッチを前記第１スイッチよりも前にオフにする撮像素子。
【請求項4】
請求項２または請求項３に記載の撮像素子において、前記第１電流源は、前記第１画素に接続されるドレイン部と、前記第１記憶回路に接続されるゲート部とを有する第１トランジスタを含み、
前記第１トランジスタのドレイン部は、前記第２スイッチを介して前記第１トランジスタのゲート部と接続される撮像素子。
【請求項5】
請求項４に記載の撮像素子において、前記第１トランジスタのドレイン部は、前記第１スイッチを介して前記供給部と接続される撮像素子。
【請求項6】
請求項１から請求項５のいずれか一項に記載の撮像素子において、前記第１画素は、前記第１光電変換部で変換された電荷により生成される第１信号を読み出すための第１読出回路を有する撮像素子。
【請求項7】
請求項６に記載の撮像素子において、前記第１読出回路は、前記第１光電変換部の電荷を転送するための第１転送部と、前記第１転送部により前記第１光電変換部の電荷が転送される第１フローティングディフュージョンと、前記第１フローティングディフュージョンに接続されるゲート端子を有するトランジスタを含む第１出力部とを含む撮像素子。
【請求項8】
請求項６または請求項７に記載の撮像素子において、前記第１読出回路により読み出された前記第１信号が出力される第１信号線を備え、
前記第１電流源は、前記第１信号線を介して前記第１画素に接続される撮像素子。
【請求項9】
請求項１から請求項８のいずれか一項に記載の撮像素子において、前記第１光電変換部は、第１半導体基板に配置され、
前記第１記憶回路は、第２半導体基板に配置される撮像素子。
【請求項10】
請求項９に記載の撮像素子において、前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
【請求項11】
請求項１に記載の撮像素子において、
光を電荷に変換する第２光電変換部を有する第２画素と、前記供給部からの電流に基づく電圧を記憶する第３記憶部と前記供給部と前記第３記憶部との間の接続を制御する第２制御部とを有する第２記憶回路と、前記第３記憶部で記憶された電圧に基づく電流を前記第２画素に供給するための第２電流源とを含む第２画素回路を備え、
前記第１画素回路と前記第２画素回路とは、列方向において並んで配置される撮像素子。
【請求項12】
請求項１１に記載の撮像素子において、
前記第１画素回路と前記第２画素回路とは、前記列方向において隣に並んで配置される撮像素子。
【請求項13】
請求項１１または請求項１２に記載の撮像素子において、
前記第１制御部は、前記供給部と前記第２記憶部との間において直列に接続される第１スイッチと第２スイッチとを少なくとも有し、
前記第２制御部は、前記供給部と前記第３記憶部との間において直列に接続される第３スイッチと第４スイッチとを少なくとも有する撮像素子。
【請求項14】
請求項１３に記載の撮像素子において、
前記第１スイッチは、前記供給部と前記第２記憶部との間において、前記第２スイッチよりも前記供給部側に配置され、
前記第３スイッチは、前記供給部と前記第３記憶部との間において、前記第４スイッチよりも前記供給部側に配置され、
前記第１制御部は、前記供給部と前記第２記憶部との間を非接続状態にする場合、前記第２スイッチを前記第１スイッチよりも前にオフにし、
前記第２制御部は、前記供給部と前記第３記憶部との間を非接続状態にする場合、前記第４スイッチを前記第３スイッチよりも前にオフにする撮像素子。
【請求項15】
請求項１３または請求項１４に記載の撮像素子において、
前記第１電流源は、前記第１画素に接続されるドレイン部と、前記第１記憶回路に接続されるゲート部とを有する第１トランジスタを含み、
前記第２電流源は、前記第２画素に接続されるドレイン部と、前記第２記憶回路に接続されるゲート部とを有する第２トランジスタを含み、
前記第１トランジスタのドレイン部は、前記第２スイッチを介して前記第１トランジスタのゲート部と接続され、
前記第２トランジスタのドレイン部は、前記第４スイッチを介して前記第２トランジスタのゲート部と接続される撮像素子。
【請求項16】
請求項１５に記載の撮像素子において、
前記第１トランジスタのドレイン部は、前記第１スイッチを介して前記供給部と接続され、
前記第２トランジスタのドレイン部は、前記第３スイッチを介して前記供給部と接続される撮像素子。
【請求項17】
請求項１１から請求項１６のいずれか一項に記載の撮像素子において、
前記第１画素は、前記第１光電変換部で変換された電荷により生成される第１信号を読み出すための第１読出回路を有し、
前記第２画素は、前記第２光電変換部で変換された電荷により生成される第２信号を読み出すための第２読出回路を有する撮像素子。
【請求項18】
請求項１７に記載の撮像素子において、
前記第１読出回路は、前記第１光電変換部の電荷を転送するための第１転送部と、前記第１転送部により前記第１光電変換部の電荷が転送される第１フローティングディフュージョンと、前記第１フローティングディフュージョンに接続されるゲート端子を有するトランジスタを含む第１出力部とを含み、
前記第２読出回路は、前記第２光電変換部の電荷を転送するための第２転送部と、前記第２転送部により前記第２光電変換部の電荷が転送される第２フローティングディフュージョンと、前記第２フローティングディフュージョンに接続されるゲート端子を有するトランジスタを含む第２出力部とを含む撮像素子。
【請求項19】
請求項１７または請求項１８に記載の撮像素子において、
前記第１読出回路により読み出された前記第１信号が出力される第１信号線と、
前記第２読出回路により読み出された前記第２信号が出力される第２信号線と、を備え、
前記第１電流源は、前記第１信号線を介して前記第１画素に接続され、
前記第２電流源は、前記第２信号線を介して前記第２画素に接続される撮像素子。
【請求項20】
請求項１１から請求項１９のいずれか一項に記載の撮像素子において、
前記第１光電変換部と前記第２光電変換部とは、第１半導体基板に配置され、
前記第１記憶回路と前記第２記憶回路とは、第２半導体基板に配置される撮像素子。
【請求項21】
請求項２０に記載の撮像素子において、
前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
【請求項22】
請求項１から請求項２１のいずれか一項に記載の撮像素子を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【0002】
画素から読み出された信号を、単位画素セルまたは複数の画素をまとめたセル毎に並列処理することができる撮像装置が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】日本国特開２０１２－２４４３３１号公報
【発明の概要】
【0004】
第１の態様によると、撮像素子は、電源回路からの電流に基づく電圧を記憶する第１記憶部と、前記第１記憶部で記憶された電流を供給する供給部とを有する電流源回路と、光を電荷に変換する第１光電変換部を有する第１画素と、前記供給部からの電流に基づく電圧を記憶する第２記憶部と前記供給部と前記第２記憶部との間の接続を制御する第１制御部とを有する第１記憶回路と、前記第２記憶部で記憶された電圧に基づく電流を前記第１画素に供給するための第１電流源とを含む第１画素回路と、を備える。
第２の態様によると、撮像装置は、第１の態様による撮像素子を備える。
第２の態様によると、撮像装置は、第１の態様による撮像素子を備える。
【図面の簡単な説明】
【0005】
【図1】第１の実施の形態に係る撮像装置１の構成を示すブロック図。
【図2】第１の実施の形態に係る画素１０の構成を示す回路図。
【図3】第１の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図。
【図4】第１の実施の形態に係る制御部３３の動作例を示すタイミングチャート。
【図5】第１の実施の形態に係る電流源３０の適用例を示す回路図。
【図6】第１の実施の形態に係る電流源３０の他の適用例を示す回路図。
【図7】（ａ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１とを示す回路図。（ｂ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１との接続関係を示す図。
【図8】第３の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図。
【図9】（ａ）は、変形例１に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）及び（ｃ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。
【図10】（ａ）は、変形例２に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）及び（ｃ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。
【図11】（ａ）は、変形例３に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）は、変形例３に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。
【図12】（ａ）は、変形例４に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）は、変形例４に係る画素１０の一部の構成例を示す図。（ｃ）は、変形例４に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。
【図13】（ａ）－（ｄ）は、変形例５に係る電流源３０とその周辺回路の構成を示す図。
【図14】（ａ）－（ｃ）は、変形例５に係る電流源３０とその周辺回路の動作例を示すタイミングチャート。
【発明を実施するための形態】
【0006】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、光学系２、撮像素子３、および制御部４を備える。光学系２は、撮像素子３に被写体からの光を射出する。撮像素子３は、光学系２から射出された光を撮像して、例えば、画像データを生成する。制御部４は、撮像素子３から出力された画像データに対して各種の画像処理を行う。また、制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。なお、光学系２は、撮像装置１から着脱可能にしてもよい。
図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、光学系２、撮像素子３、および制御部４を備える。光学系２は、撮像素子３に被写体からの光を射出する。撮像素子３は、光学系２から射出された光を撮像して、例えば、画像データを生成する。制御部４は、撮像素子３から出力された画像データに対して各種の画像処理を行う。また、制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。なお、光学系２は、撮像装置１から着脱可能にしてもよい。
【0007】
図２は、第１の実施の形態に係る画素１０の構成を示す回路図である。撮像素子３は、複数の画素１０を有する。画素１０は、光電変換部１２および読出回路１００を有する。光電変換部１２は、撮像素子３の撮像領域において、例えば、行列状に配置される。光電変換部１２は、入射した光を電荷に変換する光電変換機能を有する。光電変換部１２は、光電変換された電荷を蓄積する。光電変換部１２は、例えば、フォトダイオードにより構成される。読出回路１００は、光電変換部１２で光電変換された電荷により生成される画素信号を信号線１７に読み出す。画素信号は、例えば、画像データを構成する。読出回路１００は、転送部１３と、排出部１４と、フローティングディフュージョン１５と、出力部１６と、を有する。
【0008】
転送部１３は、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。出力部１６は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷により生成された画素信号を信号線１７に出力する。出力部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および信号線１７に接続されるトランジスタである。排出部１４は、フローティングディフュージョン１５の電荷を排出する。フローティングディフュージョン１５は、排出部１４により電荷が排出されることで基準電位にリセットされる。
【0009】
電流源３０は、信号線１７により読出回路１００に接続される。電流源３０は、読出回路１００により光電変換部１２で光電変換された電荷により生成された画素信号を読み出すための電流を供給する。電流源３０は、具体的には、ドレイン端子、ゲート端子およびソース端子がそれぞれ、信号線１７、基準電流源回路３１およびグランド（ＧＮＤ）に接続されるトランジスタである。電流源３０は、読出回路１００の出力部１６に電流を供給する。すなわち、出力部１６は、電流源３０を負荷電流源としてソースフォロワ回路を構成する。電流源３０は、基準電流源回路３１からの電流に基づいて信号線１７に供給する電流を生成する。また、電流源３０は、ドレイン端子とゲート端子とがスイッチを介して接続されている。
【0010】
図３は、第１の実施の形態に係る電流源３０と、電流源３０により信号線１７に供給する電流を生成するための記憶回路（保持回路とも称する）１１０の構成を示す回路図である。図３に示す例では、説明を簡略化するために、電流源３０は３個（電流源３０Ａ－電流源３０Ｃ）のみ図示している。
【0011】
基準電流源回路３１は、基準電流源Ｉ１を有する。基準電流源Ｉ１は、電源ＶＤＤに接続され、基準電流ｉ１を出力する。電流源３０は、基準電流源Ｉ１から出力された基準電流ｉ１に応じた電流を信号線１７に供給する。
【0012】
記憶回路１１０は、記憶部３２と制御部３３を有する。記憶回路１１０（記憶回路１１０Ａ－記憶回路１１０Ｃ）は、基準電流源Ｉ１から出力される基準電流ｉ１に基づく電圧を記憶する。記憶回路１１０は、基準電流源Ｉ１から出力される基準電流ｉ１に基づく電圧を記憶部３２により記憶（保持）する。記憶部３２は、電流源３０のゲート端子に接続され、記憶（保持）された電圧を電流源３０に供給する。
【0013】
電流源３０は、記憶部３２に記憶された電圧に基づく電流を信号線１７に供給する。記憶部３２は、例えば、一方の電極が電流源３０のゲート端子に接続され、他方の電極がグランドに接続されたコンデンサなどの容量素子により構成される。記憶部３２（記憶部３２Ａ－記憶部３２Ｃ）は、図３に示す例ではそれぞれコンデンサＣ１－コンデンサＣ３により構成される。
【0014】
制御部３３は、基準電流源回路３１から記憶部３２に供給される電流を制御する。例えば、基準電流源Ｉ１から出力された電流に基づく電圧を記憶部３２Ａに記憶させる場合、基準電流源Ｉ１から記憶部３２Ｂおよび記憶部３２Ｃに供給される電流を、基準電流源Ｉ１から記憶部３２Ａに供給される電流よりも小さくなるように制御する。
【0015】
制御部３３は、例えば、基準電流源回路３１と記憶部３２を接続するスイッチにより構成される。制御部３３（制御部３３Ａ－制御部３３Ｃ）は、それぞれスイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）と、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）と、スイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）とを有する。
【0016】
スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、例えば、トランジスタによりそれぞれ構成される。スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、不図示の制御回路により出力される制御信号により制御される。なお、抵抗Ｒ１－抵抗Ｒ３は、グランドに接続される配線の配線抵抗である。
【0017】
図４は、第１の実施の形態に係る制御部３３の動作例を示すタイミングチャートである。図４において、ＳＷＳ１－ＳＷＳ３、ＳＷＤ１－ＳＷＤ３、ＳＷＯ１－ＳＷＯ３は、不図示の制御回路からスイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）に入力される制御信号を示す。また、縦軸は、不図示の制御回路から出力される制御信号の電圧レベルを示し、横軸は、時刻を示す。スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、入力される制御信号がハイレベルの場合にオンし、ローレベルの場合にオフとなる。
【0018】
時刻ｔ１において、ＳＷＳ１およびＳＷＤ１がハイレベルになる。スイッチＳＷＤ１がオンされることで、電流源３０Ａのゲート端子とドレイン端子が接続される。これにより、電流源３０Ａは、ダイオード接続となる。さらに、スイッチＳＷＳ１がオンされることで、基準電流源Ｉ１と、電流源３０Ａおよび記憶部３２Ａと、の間が接続される。これにより、電流源３０Ａおよび記憶部３２Ａに基準電流源Ｉ１からの基準電流ｉ１が供給される。
【0019】
電流源３０Ａのゲートソース間電圧Ｖｇｓは、基準電流ｉ１および電流源３０Ａの閾値電圧Ｖｔｈ１に基づく値となる。電流源３０Ａのゲート端子に印加される電圧Ｖｇ１は、電流源３０Ａのゲートソース間電圧Ｖｇｓに応じた値となり、基準電流ｉ１と電流源３０Ａの閾値電圧Ｖｔｈ１とに基づく電圧となる。記憶部３２Ａは、基準電流ｉ１により電圧Ｖｇ１が記憶される。
【0020】
時刻ｔ２において、ＳＷＤ１がローレベルになる。スイッチＳＷＤ１がオフされることで、基準電流源Ｉ１と記憶部３２Ａとの間の接続が解除される。記憶部３２Ａには、電流源３０Ａのゲートソース間電圧Ｖｇｓが記憶される。スイッチＳＷＤ１をスイッチＳＷＳ１よりも先にオフされることで、電流源３０Ａを介して記憶部３２Ａに記憶された電圧Ｖｇ１が降下することを防ぐことができる。
【0021】
時刻ｔ３において、ＳＷＳ１がローレベルになる。スイッチＳＷＳ１がオフされることで、基準電流源Ｉ１と電流源３０Ａとの間の接続が解除される。以下、同様にして、スイッチＳＷＳ２およびスイッチＳＷＤ２がオンされることで、基準電流源Ｉ１と、電流源３０Ｂおよび記憶部３２Ｂと、の間が接続される。これにより、電流源３０Ｂおよび記憶部３２Ｂに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ４－時刻ｔ５において、スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれローレベルになる。スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｂとの間の接続が解除される。記憶部３２Ｂには、電流源３０Ｂのゲートソース間電圧Ｖｇｓが記憶される。
【0022】
時刻ｔ５において、ＳＷＳ３及びＳＷＤ３がハイレベルになる。スイッチＳＷＳ３およびスイッチＳＷＤ３がオンされることで、基準電流源Ｉ１と、電流源３０Ｃおよび記憶部３２Ｃと、の間が接続される。これにより、電流源３０Ｃおよび記憶部３２Ｃに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ６－時刻ｔ７において、スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれローレベルになる。スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｃとの間の接続が解除される。記憶部３２Ｃには、電流源３０Ｃのゲートソース間電圧Ｖｇｓが記憶される。
【0023】
時刻ｔ８において、ＳＷＯ１－ＳＷＯ３がハイレベルになる。スイッチＳＷＯ１－スイッチＳＷＯ３がオンされることで、電流源３０Ａ－電流源３０Ｃは、それぞれのゲート端子に印加される電圧Ｖｇ１－電圧Ｖｇ３に基づく電流を信号線１７Ａ－信号線１７Ｃに供給する。
【0024】
図５は、第１の実施の形態に係る電流源３０の適用例を示す回路図である。電流源３０Ａ－３０Ｃは、それぞれ読出回路１００Ａ－１００Ｃの出力部１６に信号線１７を介して電流を供給する。
【0025】
電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３Ｃにより基準電流源Ｉ１からの基準電流が供給される。電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３ＣのスイッチＳＷＳ１－スイッチＳＷＳ３、スイッチＳＷＤ１－スイッチＳＷＤ３およびスイッチＳＷＯ１－スイッチＳＷＯ３により、電流源３０Ａ、電流源３０Ｂおよび電流源３０Ｃの順に基準電流ｉ１が供給される。これにより、記憶部３２Ａ－記憶部３２Ｃには、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が記憶される。すなわち、記憶部３２Ａ－記憶部３２Ｃにはそれぞれ、基準電流ｉ１と電流源３０Ａ－電流源３０Ｃの閾値電圧Ｖｔｈ１－閾値電圧Ｖｔｈ３とに基づく電圧Ｖｇ１－Ｖｇ３が記憶される。
【0026】
電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧により生成された電流を信号線１７Ａ－信号線１７Ｃに供給する。すなわち、電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧Ｖｇ１－電圧Ｖｇ３により生成された電流を読出回路１００Ａ－読出回路１００Ｃの各出力部１６にそれぞれ供給する。
【0027】
図６は、第１の実施の形態に係る電流源３０の他の適用例を示す回路図である。図５において、電流源３０Ａ－電流源３０Ｃは、それぞれ読出回路１００に電流を供給する適用例について示したが、これに限られない。図６では、図５に示された信号線１７Ａ－信号線１７Ｃに接続され、読出回路１００により読み出された画素信号をデジタル信号に変換するアナログ／デジタル変換回路の一部を構成するコンパレータ回路２１Ａ－コンパレータ回路２１Ｃの電流源への適用例を示す。
【0028】
電流源３０Ａ－電流源３０Ｃは、それぞれコンパレータ回路２１Ａ－コンパレータ回路２１Ｃに電流を供給する。図６に示す例では、電流源３０Ａ－３０Ｃは、ＰＭＯＳトランジスタＭ１０－Ｍ３０により構成される。コンパレータ回路２１は、例えば、トランジスタＭ６－Ｍ９を含んで構成される。トランジスタＭ６及びＭ７は、ソース端子が共通に接続されて差動対を構成する。トランジスタＭ８及びＭ９は、能動負荷部として機能する。トランジスタＭ６及びＭ７の一方のゲート端子には、図５に示す信号線１７Ａ－１７Ｃから、直接またはコンデンサなどを介して画素信号が入力され、他方のゲート端子には、直接またはコンデンサなどを介して基準信号が入力される。電流源３０Ａ－３０Ｃは、トランジスタＭ６及びＭ７のソース端子に電流を供給し、コンパレータ回路２１のテール電流源として機能する。
【0029】
コンパレータ回路２１は、画素信号と基準信号とを比較して生成される出力信号を、ラッチ回路に出力する。ラッチ回路は、コンパレータ回路２１の出力信号に基づいて、比較開始時からの経過時間に応じたカウント値を保持する。
【0030】
電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３Ｃにより基準電流源Ｉ１からの基準電流が供給される。電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３ＣのスイッチＳＷＳ１－スイッチＳＷＳ３、スイッチＳＷＤ１－スイッチＳＷＤ３およびスイッチＳＷＯ１－スイッチＳＷＯ３により、電流源３０Ａ、電流源３０Ｂおよび電流源３０Ｃの順に基準電流ｉ１が供給される。これにより、記憶部３２Ａ－記憶部３２Ｃには、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が記憶される。すなわち、記憶部３２Ａ－記憶部３２Ｃにはそれぞれ、基準電流ｉ１と電流源３０Ａ－電流源３０Ｃの閾値電圧Ｖｔｈ１－閾値電圧Ｖｔｈ３とに基づく電圧Ｖｇ１－Ｖｇ３が記憶される。
【0031】
電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧により生成された電流をコンパレータ回路２１Ａ－コンパレータ回路２１Ｃに供給する。すなわち、電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧Ｖｇ１－電圧Ｖｇ３により生成された電流をコンパレータ回路２１Ａ－コンパレータ回路２１Ｃにそれぞれ供給する。
【0032】
上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００や画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源として示したが、これに限られない。電流源３０は、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
【0033】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光電変換された電荷により生成された信号を信号線１７に読み出す読出回路１００と、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する記憶回路１１０と、読出回路１００により信号を読み出すための電流を信号線１７に供給する電流源であって、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する電流源３０と、を備える。第１の実施の形態では、電流源３０は、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する。そのため、ＩＲドロップの影響を低減することができる。
（２）第１の実施の形態では、スイッチＳＷＯをオンした後は、電流源３０は記憶部３２に記憶された電圧に基づく電流を生成する。電流源３０により生成された電流は、配線抵抗（Ｒ１－Ｒ３）を介してグランドに流れる。グランド配線では電流と抵抗のＩＲ積による電圧降下（ＩＲドロップ）が生じて、電流源３０のソース電圧が上昇する。記憶部３２は電流源３０のゲートソース間の相対的な電圧を保持しているため、電流源３０のソース電圧が上昇することに伴って電圧Ｖｇが上昇し、ゲートソース間電圧の変動が抑制される。ゲートソース間電圧の変動が抑制されることにより、電流源３０により供給される電流の変動を抑制することができる。
（１）撮像素子３は、光電変換された電荷により生成された信号を信号線１７に読み出す読出回路１００と、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する記憶回路１１０と、読出回路１００により信号を読み出すための電流を信号線１７に供給する電流源であって、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する電流源３０と、を備える。第１の実施の形態では、電流源３０は、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する。そのため、ＩＲドロップの影響を低減することができる。
（２）第１の実施の形態では、スイッチＳＷＯをオンした後は、電流源３０は記憶部３２に記憶された電圧に基づく電流を生成する。電流源３０により生成された電流は、配線抵抗（Ｒ１－Ｒ３）を介してグランドに流れる。グランド配線では電流と抵抗のＩＲ積による電圧降下（ＩＲドロップ）が生じて、電流源３０のソース電圧が上昇する。記憶部３２は電流源３０のゲートソース間の相対的な電圧を保持しているため、電流源３０のソース電圧が上昇することに伴って電圧Ｖｇが上昇し、ゲートソース間電圧の変動が抑制される。ゲートソース間電圧の変動が抑制されることにより、電流源３０により供給される電流の変動を抑制することができる。
【0034】
（３）電流源３０は、信号線１７に接続されるドレイン部と、記憶回路１１０及びドレイン部に接続されるゲート部と、を含むトランジスタを有する。このようにしたので、記憶回路１１０は、トランジスタの閾値電圧Ｖｔｈと基準電流ｉ１とに基づく電圧を記憶することができる。また、電流源３０は、閾値電圧Ｖｔｈばらつきによる影響が少ない電流を供給することができる。
（４）撮像素子３は、光電変換された電荷により生成された第１信号を第１信号線１７Ａに読み出す第１読出回路１００Ａと、光電変換された電荷により生成された第２信号を第２信号線１７Ｂに読み出す第２読出回路１００Ｂと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶回路１１０Ａと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第２記憶回路１１０Ｂと、第１読出回路１００Ａにより第１信号を読み出すための電流を第１信号線１７Ａに供給する電流源であって、第１記憶回路１１０Ａに記憶された電圧により生成される電流を第１信号線１７Ａに供給する第１電流源３０Ａと、第２読出回路１００Ｂにより第２信号を読み出すための電流を第２信号線１７Ｂに供給する電流源であって、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を第２信号線１７Ｂに供給する第２電流源３０Ｂと、を備える。第１の実施の形態では、第１電流源３０Ａは、第１記憶回路１１０Ａに記憶された電圧により生成される電流を信号線１７Ａに供給し、第２電流源３０Ｂは、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を信号線１７Ｂに供給する。そのため、複数の信号線において、ＩＲドロップの影響を低減することができる。
（４）撮像素子３は、光電変換された電荷により生成された第１信号を第１信号線１７Ａに読み出す第１読出回路１００Ａと、光電変換された電荷により生成された第２信号を第２信号線１７Ｂに読み出す第２読出回路１００Ｂと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶回路１１０Ａと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第２記憶回路１１０Ｂと、第１読出回路１００Ａにより第１信号を読み出すための電流を第１信号線１７Ａに供給する電流源であって、第１記憶回路１１０Ａに記憶された電圧により生成される電流を第１信号線１７Ａに供給する第１電流源３０Ａと、第２読出回路１００Ｂにより第２信号を読み出すための電流を第２信号線１７Ｂに供給する電流源であって、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を第２信号線１７Ｂに供給する第２電流源３０Ｂと、を備える。第１の実施の形態では、第１電流源３０Ａは、第１記憶回路１１０Ａに記憶された電圧により生成される電流を信号線１７Ａに供給し、第２電流源３０Ｂは、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を信号線１７Ｂに供給する。そのため、複数の信号線において、ＩＲドロップの影響を低減することができる。
【0035】
（５）第２記憶回路１１０Ｂは、第１記憶回路１１０Ａに基準電流源Ｉ１からの電流ｉ１に基づく電圧が記憶された後に、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する。このようにしたので、基準電流源Ｉ１からの電流ｉ１に基づく電圧を、複数の記憶回路１１０に順次記憶させることができる。
（６）第１記憶回路１１０Ａは、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出していないときより小さくなるように制御する第１制御部３３Ａを有し、第２記憶回路１１０Ｂは、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出していないときより小さくなるように制御する第２制御部３３Ｂを有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
（６）第１記憶回路１１０Ａは、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出していないときより小さくなるように制御する第１制御部３３Ａを有し、第２記憶回路１１０Ｂは、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出していないときより小さくなるように制御する第２制御部３３Ｂを有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
【0036】
（７）第１電流源３０Ａは、第１信号線１７Ａに接続される第１ドレイン部と、第１記憶回路１１０Ａ及び第１ドレイン部に接続される第１ゲート部と、を含む第１トランジスタＭ１０を有し、第２電流源３０Ｂは、第２信号線１７Ｂに接続される第２ドレイン部と、第２記憶回路１１０Ｂ及び第２ドレイン部に接続される第２ゲート部と、を含む第２トランジスタＭ２０を有する。このようにしたので、記憶回路１１０ＡはトランジスタＭ１０の閾値電圧Ｖｔｈ１と基準電流ｉ１とに基づく電圧を記憶し、記憶回路１１０ＢはトランジスタＭ２０の閾値電圧Ｖｔｈ２と基準電流ｉ１とに基づく電圧を記憶することができる。また、第１電流源３０Ａ及び第２電流源３０Ｂは、閾値電圧Ｖｔｈばらつきによる影響が少ない電流を供給することができる。
【0037】
（第２の実施の形態）
図７を参照して、第２の実施の形態に係る撮像素子３を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。第２の実施の形態では、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、有する電流源回路５０をさらに備え、電流源３０は、電流源回路５０からの電流により読出回路１００に供給する電流を生成する。
図７を参照して、第２の実施の形態に係る撮像素子３を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。第２の実施の形態では、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、有する電流源回路５０をさらに備え、電流源３０は、電流源回路５０からの電流により読出回路１００に供給する電流を生成する。
【0038】
図７（ａ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１とを示す回路図である。図７（ｂ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１との接続関係を示す図である。
【0039】
図７（ｂ）に示す例では、８行×１０列の画素回路１５０を示している。各画素回路１５０は、画素１０と、画素１０毎に配置される電流源３０及び記憶回路１１０とを含んで構成される。複数の画素回路１５０の個数は、撮像素子３の画素１０の個数と同数である。複数の電流源回路５０の個数は、撮像素子３の画素回路１５０の列数と同数である。また、複数の電流源回路５０の個数は、撮像素子３の画素回路１５０の列数よりも多くてもよい。例えば、２行×１０列の画素回路１５０と同数であってもよい。図７（ｂ）では、画素回路１５０の列数が１０であるので、電流源回路５０の個数は１０（電流源回路５０ａ－５０ｊ）として示している。各電流源回路５０は、図７（ａ）に示されるように、供給部１３０と第１記憶部３２とスイッチＳＷＳ１、ＳＷＤ１、ＳＷＯ１とを含む。各電流源回路５０には、基準電流源回路３１の基準電流源Ｉ１からの基準電流ｉ１が供給される。このような複数の電流源回路５０及び基準電流源回路３１の構成は、図３に示した電流源３０及びその周辺回路の構成と同一である。なお、制御部３３は、スイッチＳＷＳ１と、スイッチＳＷＤ１と、スイッチＳＷＯ１と、スイッチＳＷＳ２と、スイッチＳＷＤ２と、スイッチＳＷＯ２とから構成してもよい。また、記憶回路１１０は、第１記憶部３２と、第２記憶部１３２と、制御部３３と、供給部１３０とから構成してもよい。
【0040】
次に、電流源回路５０と画素回路１５０との接続関係を説明する。図７（ｂ）において、左端に位置する電流源回路５０ａは、左端に位置する複数の画素回路１５０ａ１、１５０ａ２、１５０ａ３、１５０ａ４、１５０ａ５、１５０ａ６、１５０ａ７、１５０ａ８に接続される。即ち、左端の電流源回路５０ａは、左端列の複数の画素回路１５０のそれぞれに接続される。同様に、左端列の電流源回路５０ａの隣の電流源回路５０ｂは、左端列の画素回路１５０ａ１－１５０ａ８の隣の列の複数の画素回路１５０ｂ１－１５０ｂ８のそれぞれに接続される。以下同様にして、右端に位置する電流源回路５０ｊは、右端列の複数の画素回路１５０ｊ１、１５０ｊ２、１５０ｊ３、１５０ｊ４、１５０ｊ５、１５０ｊ６、１５０ｊ７、１５０ｊ８に接続される。
【0041】
電流源回路５０と画素回路１５０との接続は、図７（ａ）に示したように、画素回路１５０のスイッチＳＷＳ２と電流源回路５０のスイッチＳＷＯ１とを接続することによって行われる。この接続によって、画素回路１５０の第２記憶部１３２のコンデンサＣ１は、スイッチＳＷＤ２、ＳＷＳ２及びスイッチＳＷＯ１を介して、電流源回路５０の供給部１３０に接続される。
【0042】
図７（ｂ）に示した複数の電流源回路５０は、例えば左端の電流源回路５０ａから右端の電流源回路５０ｊに向かって、スイッチＳＷＳ１及びＳＷＤ１のオンオフ制御により順次、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が第１記憶部３２のコンデンサＣ１に記憶される。なお、これらのスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御は、図４に示したスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御とスイッチＳＷＳ２及びＳＷＤ２のオンオフ制御とスイッチＳＷＳ３及びＳＷＤ３のオンオフ制御と同様に行われる。
【0043】
全ての電流源回路５０ａ－５０ｊにおいて、基準電流ｉ１に基づく電圧の記憶が終了すると、全ての電流源回路５０ａ－５０ｊのスイッチＳＷＯ１が、図４に示したスイッチＳＷＯ１－ＳＷＯ３と同様に、同時にオンされる。このスイッチＳＷＯ１によって、全ての電流源回路５０ａ－５０ｊの供給部１３０は、基準電流ｉ１に基づく電流を画素回路１５０ａ－１５０ｊに供給可能状態になる。供給部１３０は、第１記憶部３２に記憶された電圧により生成された電流を供給する。この電流源回路５０からの電流は、基準電流源Ｉ１からの基準電流ｉ１と同一の電流、又は略同一の電流である。このようにして、各電流源回路５０ａ－５０ｊは、基準電流源Ｉ１の基準電流ｉ１に基づく電流を生成して、画素回路１５０ａ－１５０ｊに供給することができる。
【0044】
次いで、最下行の複数の画素回路１５０ａ１－１５０ｊ１の全てのスイッチＳＷＳ２、ＳＷＤ２が、同時にオンされる。このオンにより、最下行の複数の画素回路１５０ａ１－１５０ｊ１において、第２記憶部１３２のコンデンサＣ１が各電流源回路５０ａ－５０ｊの供給部１３０からの電流によって第２記憶部１３２に電圧が記憶される。このようにして、最下行の複数の画素回路１５０ａ１－１５０ｊ１の第２記憶部１３２は、それぞれ複数の電流源回路５０ａ－５０ｊからの電流に基づく電圧が同時に記憶される。
【0045】
その後に、下から２行目の複数の画素回路１５０ａ２－１５０ｊ２の全ては、スイッチＳＷＳ２、ＳＷＤ２が同時にオンされて、各電流源回路５０ａ－５０ｊの電流によって、第２記憶部１３２の電圧が同時に記憶される。以下同様にして、最上行の複数の画素回路１５０ａ８－１５０ｊ８の第２記憶部１３２に、それぞれ電流源回路５０ａ－５０ｊからの電流に基づく電圧が同時に記憶される。第２記憶部１３２に電圧が記憶された後に、スイッチＳＷＯ２がオンされることによって、電流源３０は、第２記憶部１３２に記憶された電圧に基づく電流を信号線１７に供給する。
【0046】
なお、記憶回路１１０は、読出回路１００により信号を信号線１７に読み出しているときに、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧を第１記憶部３２に記憶させてもよい。記憶回路１１０は、例えば、スイッチＳＷＳ２及びＳＷＤ２をオフすると共にスイッチＳＷＯ２をオンさせて、読出回路１００により信号を信号線１７に読み出しているときに、スイッチＳＷＳ１及びＳＷＤ１をオンさせて基準電流源Ｉ１から基準電流ｉ１を第１記憶部３２に供給させる。第１記憶部３２は、基準電流ｉ１が供給されることで、基準電流ｉ１に基づく電圧を記憶する。
【0047】
上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
【0048】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（８）記憶回路１１０は、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、供給部１３０から供給された電流に基づく電圧を記憶する第２記憶部１３２と、を有し、電流源３０は、第２記憶部１３２に記憶された電圧により生成される電流を信号線１７に供給する。このようにしたので、基準電流源Ｉ１の基準電流ｉ１に基づいて供給部１３０に電流を生成させて、供給部１３０からの電流に基づいて電流源３０に電流を生成させることができる。
（９）記憶回路１１０は、供給部１３０及び第２記憶部１３２の間に設けられ、読出回路１００により信号を信号線１７に読み出しているときに、基準電流源Ｉ１から第１記憶部３２に流れる電流を、読出回路１００により信号を信号線１７に読み出していないときより小さくなるように制御する制御部３３を有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
（８）記憶回路１１０は、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、供給部１３０から供給された電流に基づく電圧を記憶する第２記憶部１３２と、を有し、電流源３０は、第２記憶部１３２に記憶された電圧により生成される電流を信号線１７に供給する。このようにしたので、基準電流源Ｉ１の基準電流ｉ１に基づいて供給部１３０に電流を生成させて、供給部１３０からの電流に基づいて電流源３０に電流を生成させることができる。
（９）記憶回路１１０は、供給部１３０及び第２記憶部１３２の間に設けられ、読出回路１００により信号を信号線１７に読み出しているときに、基準電流源Ｉ１から第１記憶部３２に流れる電流を、読出回路１００により信号を信号線１７に読み出していないときより小さくなるように制御する制御部３３を有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
【0049】
（第３の実施の形態）
図８は、第３の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図である。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。図３に示した第１の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、記憶回路１１０Ａ－１１０Ｃに順次基準電流ｉ１を供給して、電流源３０Ａ－３０Ｃの閾値電圧と基準電流ｉ１とに基づく電圧を記憶させる例について説明した。これに対して、第３の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、基準電圧生成部６０に基準電流ｉ１を供給して基準電圧Ｖｂを生成し、基準電圧Ｖｂを各記憶回路１１０Ａ－１１０Ｃに共通に記憶させる。
図８は、第３の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図である。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。図３に示した第１の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、記憶回路１１０Ａ－１１０Ｃに順次基準電流ｉ１を供給して、電流源３０Ａ－３０Ｃの閾値電圧と基準電流ｉ１とに基づく電圧を記憶させる例について説明した。これに対して、第３の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、基準電圧生成部６０に基準電流ｉ１を供給して基準電圧Ｖｂを生成し、基準電圧Ｖｂを各記憶回路１１０Ａ－１１０Ｃに共通に記憶させる。
【0050】
第３の実施の形態では、基準電流源回路３１は、基準電流源Ｉ１に加えて基準電圧生成部６０を更に備える。基準電圧生成部６０は、例えばトランジスタＭ７０を含んで構成され、基準電流源Ｉ１により供給される基準電流ｉ１と基準電圧生成部６０の閾値電圧とに基づいて、基準電圧Ｖｂを生成する。第３の実施の形態に係る制御部３３Ａ－３３Ｃは、それぞれスイッチＳＷＳ１－ＳＷＳ３、スイッチＳＷＯ１－ＳＷＯ３を含んで構成される。
【0051】
記憶部３２Ａ及びスイッチＳＷＳ１と、記憶部３２Ｂ及びスイッチＳＷＳ２と、記憶部３２Ｃ及びスイッチＳＷＳ３とは、それぞれ基準電圧生成部６０に並列に接続されている。スイッチＳＷＳ１－ＳＷＳ３が同時にオンされると、記憶部３２Ａ－３２Ｃに基準電圧Ｖｂが記憶される。
【0052】
このように、第３の実施の形態では、基準電圧生成部６０により生成された基準電圧Ｖｂを各記憶部３２Ａ－３２Ｃに共通に記憶させるため、スイッチＳＷＳ１－ＳＷＳ３は同時にオンさせて基準電圧Ｖｂを記憶させることができる。
【0053】
スイッチＳＷＳ１－ＳＷＳ３がオフされると、記憶部３２Ａ－３２Ｃをそれぞれ構成するコンデンサＣ１－Ｃ３は、基準電圧Ｖｂを保持する。スイッチＳＷＯ１－ＳＷＯ３がオンされると、電流源３０Ａ－３０Ｃは、それぞれ記憶部３２Ａ－３２Ｃに記憶された基準電圧Ｖｂに基づいて電流を生成して、供給先となる読出回路１００に電流を供給する。
【0054】
上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
【0055】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１０）第３の実施の形態では、撮像素子３は、基準電流ｉ１に基づき基準電圧Ｖｂを生成する基準電圧生成部６０を更に備える。このようにしたので、複数の記憶回路１１０Ａ－１１０Ｃに、基準電流ｉ１に基づく基準電圧Ｖｂを同時に記憶させることができる。
（１０）第３の実施の形態では、撮像素子３は、基準電流ｉ１に基づき基準電圧Ｖｂを生成する基準電圧生成部６０を更に備える。このようにしたので、複数の記憶回路１１０Ａ－１１０Ｃに、基準電流ｉ１に基づく基準電圧Ｖｂを同時に記憶させることができる。
【0056】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【0057】
（変形例１）
図９（ａ）は、変形例１に係る電流源回路５０とその周辺回路の構成を示す図である。変形例１に係る撮像素子３は、プリチャージ部７０とスイッチＳＷＳｒとを更に備える。変形例１に係る電流源回路５０（５０Ａ－５０Ｃ）は、それぞれ図３に示した電流源３０Ａ－３０Ｃおよび記憶部３２Ａ－３２Ｃと同一の電流源および記憶部から構成される。
図９（ａ）は、変形例１に係る電流源回路５０とその周辺回路の構成を示す図である。変形例１に係る撮像素子３は、プリチャージ部７０とスイッチＳＷＳｒとを更に備える。変形例１に係る電流源回路５０（５０Ａ－５０Ｃ）は、それぞれ図３に示した電流源３０Ａ－３０Ｃおよび記憶部３２Ａ－３２Ｃと同一の電流源および記憶部から構成される。
【0058】
プリチャージ部７０は、ダイオード接続されたトランジスタＭ８０を含んで構成される。電流源回路５０Ａと、電流源回路５０Ｂと、電流源回路５０Ｃとは、プリチャージ部７０及びスイッチＳＷＳｒに並列接続されている。プリチャージ部７０は、各電流源回路５０Ａ－５０Ｃに基準電流ｉ１が供給される前に、スイッチＳＷＳｒを介してプリチャージ電圧を図９（ａ）に示すノード８０に与える。
【0059】
図９（ｂ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤ１－スイッチＳＷＤ３は、それぞれスイッチＳＷＳ１－スイッチＳＷＳ３と同時にオンされて、スイッチＳＷＳ１－スイッチＳＷＳ３よりも先にオフされるものとする。
【0060】
時刻ｔ１において、スイッチＳＷＳｒは、その制御信号がハイレベルになることでオンして、プリチャージ部７０に基準電流ｉ１が供給される。プリチャージ部７０のゲートソース間電圧Ｖｇｓは、基準電流ｉ１とプリチャージ部７０の閾値電圧とに基づく所定の値となる。ノード８０には、プリチャージ部７０のゲートソース間電圧Ｖｇｓがプリチャージ電圧として設定される。
【0061】
時刻ｔ２において、スイッチＳＷＳｒの制御信号がローレベルとなり、スイッチＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳ１がオンすることで、電流源回路５０Ａにノード８０を介して基準電流ｉ１が供給されて、電流源回路５０Ａの記憶部３２Ａにより電圧が記憶される。
【0062】
基準電流ｉ１が供給される前にノード８０にプリチャージ電圧を設定しておくことで、電流源回路５０Ａの記憶部３２Ａは、プリチャージ電圧レベルから電圧が記憶されるため、基準電流ｉ１に基づく電圧に達するまでの時間を短縮することができる。
【0063】
時刻ｔ３から時刻ｔ５までは、電流源回路５０Ｂ－５０Ｃに順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ６において、ＳＷＯ１－ＳＷＯ３がオンすることで、各電流源回路５０は、基準電流ｉ１に基づく電流を読出回路１００に供給する。
【0064】
図９（ｃ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。上述した図９（ｂ）では、スイッチＳＷＳ１－ＳＷＳ３が順次オフされた後に、スイッチＳＷＯ１－ＳＷＯ３が同時にオンされるものであったが、図９（ｃ）に示す例では、スイッチＳＷＳ１のオン終了後に直ちにスイッチＳＷＯ１がオンし、同様に、スイッチＳＷＳ２、ＳＷＳ３のオン終了後に直ちにスイッチＳＷＯ２，ＳＷＯ３をそれぞれオンさせる。
【0065】
なお、第１及び第２の実施の形態では、ＳＷＯ１－ＳＷＯ３を同時にオンさせる例を説明したが、図９（ｃ）に示す例と同様にして、ＳＷＯ１－ＳＷＯ３を順次オンさせるようにしてもよい。
【0066】
（変形例２）
図１０（ａ）は、変形例２に係る電流源回路５０とその周辺回路の構成を示す図である。変形例２に係る撮像素子３では、変形例１に対して、スイッチＳＷＸを更に備える。
図１０（ａ）は、変形例２に係る電流源回路５０とその周辺回路の構成を示す図である。変形例２に係る撮像素子３では、変形例１に対して、スイッチＳＷＸを更に備える。
【0067】
基準電流源Ｉ１に入力されるＥＮ信号は、基準電流源Ｉ１による基準電流ｉ１の生成を制御する信号である。基準電流源Ｉ１は、ＥＮ信号がハイレベルの場合に基準電流ｉ１を生成し、ＥＮ信号がローレベルの場合は基準電流ｉ１を生成しない。
【0068】
図１０（ｂ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤ１－スイッチＳＷＤ３は、それぞれスイッチＳＷＳ１－スイッチＳＷＳ３と同時にオンされて、スイッチＳＷＳ１－スイッチＳＷＳ３よりも先にオフされるものとする。
【0069】
時刻ｔ１において、ＥＮ信号及びスイッチＳＷＸの制御信号がハイレベルとなり、スイッチＳＷＳｒの制御信号がハイレベルとなる。ＥＮ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。スイッチＳＷＸ及びスイッチＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源回路３１との間を接続させる。プリチャージ部７０は、基準電流ｉ１に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
【0070】
時刻ｔ２から時刻ｔ５までは、変形例１の場合と同様にして、電流源回路５０Ａ－５０Ｃに順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ５では、さらにＥＮ信号及びスイッチＳＷＸの制御信号がローレベルとなる。ＥＮ信号をローレベルとすることで、基準電流源Ｉ１は基準電流ｉ１を生成しない。基準電流ｉ１の生成を停止させることで、消費電力を低減させることができる。スイッチＳＷＸをオフして基準電流源Ｉ１とノード８０との間の接続を解除することで、基準電流源Ｉ１を介してノード８０の電圧が降下することを防ぐことができる。時刻ｔ６において、スイッチＳＷＯ１－ＳＷＯ３がオンすることで、電流源回路５０Ａ－５０Ｃは、基準電流ｉ１に基づく電流を読出回路１００に供給する。
【0071】
図１０（ｃ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。図１０（ｃ）に示す例では、スイッチＳＷＳ１のオン終了後に直ちにスイッチＳＷＯ１がオンし、同様に、スイッチＳＷＳ２、ＳＷＳ３のオン終了後に直ちにスイッチＳＷＯ２，ＳＷＯ３をそれぞれにオンさせる。
【0072】
（変形例３）
図１１（ａ）は、変形例３に係る電流源回路５０とその周辺回路の構成を示す図である。変形例３に係る撮像素子３では、基準電流源回路３１Ａ－３１Ｃを備える。基準電流源回路３１Ａ－３１Ｃは、それぞれ基準電流源Ｉ１－Ｉ３を含んで構成される。基準電流源Ｉ１－Ｉ３は、それぞれ異なる電流値となる基準電流ｉ１－ｉ３を生成する。変形例３に係る電流源回路５０は、それぞれ図３に示した電流源３０および記憶部３２と同一の電流源および記憶部から構成される。
図１１（ａ）は、変形例３に係る電流源回路５０とその周辺回路の構成を示す図である。変形例３に係る撮像素子３では、基準電流源回路３１Ａ－３１Ｃを備える。基準電流源回路３１Ａ－３１Ｃは、それぞれ基準電流源Ｉ１－Ｉ３を含んで構成される。基準電流源Ｉ１－Ｉ３は、それぞれ異なる電流値となる基準電流ｉ１－ｉ３を生成する。変形例３に係る電流源回路５０は、それぞれ図３に示した電流源３０および記憶部３２と同一の電流源および記憶部から構成される。
【0073】
本変形例では、各電流源回路５０に供給する基準電流を切り替えることができる。図１１（ａ）では、電流源回路５０は３個（電流源回路５０Ａ－５０Ｃ）のみ図示している。各電流源回路５０を構成するスイッチＳＷＤに入力される制御信号の特性などに応じて、予め供給する基準電流を切り替えることで、各電流源回路５０により生成される電流のばらつきを抑制することができる。
【0074】
図１１（ｂ）は、変形例３に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤは、スイッチＳＷＳと同時にオンされて、スイッチＳＷＳよりも先にオフされるものとする。
【0075】
時刻ｔ１において、ＥＮａ信号及びＳＷＸａの制御信号がハイレベルとなり、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮａ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。スイッチＳＷＸａ及びスイッチＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ１との間を接続させる。プリチャージ部７０は、基準電流ｉ１に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
【0076】
時刻ｔ２において、ＳＷＳｒの制御信号がローレベルとなり、ＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳ１がオンすることで、電流源回路５０Ａには、ノード８０を介して基準電流ｉ１が供給されて、基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ３から時刻ｔ５において、電流源回路５０Ｂ－５０Ｃに順次基準電流ｉ１に基づく電圧が記憶される。
【0077】
時刻ｔ５において、ＥＮａ信号及びＳＷＸａの制御信号がローレベル、ＥＮｂ信号及びＳＷＸｂの制御信号がハイレベル、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮｂ信号がハイレベルとなることで、基準電流源Ｉ２は基準電流ｉ２を出力可能状態となる。ＳＷＸｂ及びＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ２との間を接続させる。プリチャージ部７０は、基準電流ｉ２に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
【0078】
時刻ｔ６から時刻ｔ９において、時刻ｔ２からｔ５までと同様にして、ＳＷＳ４－ＳＷＳ６にそれぞれ接続される電流源回路５０Ｄ－５０Ｆ（不図示）に、基準電流ｉ２に基づく電圧が順次記憶される。
【0079】
時刻ｔ９では、さらに、ＥＮｂ信号及びＳＷＸｂの制御信号がローレベル、ＥＮｃ信号及びＳＷＸｃの制御信号がハイレベル、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮｃの制御信号がハイレベルとなることで、基準電流源Ｉ３は基準電流ｉ３を出力可能状態となる。ＳＷＸｃ及びＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ３との間を接続させる。プリチャージ部７０は、基準電流ｉ３に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
【0080】
時刻ｔ１０から時刻ｔ１３において、時刻ｔ２からｔ５までと同様にして、ＳＷＳ７－ＳＷＳ９にそれぞれ接続される電流源回路５０Ｇ－５０Ｉ（不図示）に、基準電流ｉ３に基づく電圧が順次記憶される。
【0081】
時刻ｔ１３において、ＳＷＯ１－ＳＷＯ９の制御信号が同時にハイレベルになる。スイッチＳＷＯ１－ＳＷＯ９がオンすることで、電流源回路５０Ａ－５０Ｉは、それぞれに記憶された電圧に基づく電流を接続先に供給する。
【0082】
（変形例４）
図１２（ａ）は、変形例４に係る電流源回路５０とその周辺回路の構成を示す図である。変形例４に係る撮像素子３では、スイッチＳＷＳｂを更に備える。スイッチＳＷＳｂはその制御信号がハイレベルとなりオンすることで、グランドレベルを各電流源回路５０Ａ－５０Ｃに与える。変形例４に係る電流源回路５０は、それぞれ図３に示した電流源および記憶部と同一の電流源および記憶部から構成される。
図１２（ａ）は、変形例４に係る電流源回路５０とその周辺回路の構成を示す図である。変形例４に係る撮像素子３では、スイッチＳＷＳｂを更に備える。スイッチＳＷＳｂはその制御信号がハイレベルとなりオンすることで、グランドレベルを各電流源回路５０Ａ－５０Ｃに与える。変形例４に係る電流源回路５０は、それぞれ図３に示した電流源および記憶部と同一の電流源および記憶部から構成される。
【0083】
撮像素子３の全ての画素１０のうちの一部の画素１０のみから画素信号を読み出す場合は、一部の画素１０以外の画素１０を不活性、即ち電流源３０に電流を生成させないようにすることで、消費電力を低減することができる。電流源３０がＰＭＯＳトランジスタから構成される場合は電源ＶＤＤレベルの電圧を与え、電流源３０がＮＭＯＳトランジスタから構成される場合はグランドレベルの電圧を与えて、電流源３０に電流を生成させないようにする。ここで、電流源３０に電流を生成させる画素１０を活性画素、電流源３０に電流を生成させない画素１０を不活性画素とする。
【0084】
【0085】
例えば、１フレーム目の画像から注目領域となる活性画素を決定し、２フレーム目で不活性画素の記憶部３２に不活性となるような電圧を記憶させると共に、活性画素の記憶部３２の電圧は再設定、即ち電圧のリフレッシュを行う。不活性画素の記憶部３２の電圧はリフレッシュをする必要はないため、電圧のリフレッシュに必要な時間を短縮することができる。例えば、図１２（ｂ）に示すＢ－Ｂ’行では、３フレーム目以降は記憶部３２の電圧のリフレッシュを行わないようにすることができる。
【0086】
図１２（ｃ）は、変形例４に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤは、スイッチＳＷＳと同時にオンされて、スイッチＳＷＳよりも先にオフされるものとする。
【0087】
図１２（ｃ）に示す例では、図１２（ｂ）に示すＡ－Ａ’行の左端の画素１０に接続される電流源回路（５０Ａ）から右端の画素１０に接続される電流源回路（５０Ｊ）に向かって、順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ１において、ＳＷＳｂの制御信号がハイレベルとなり、ＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳｂ及びスイッチＳＷＳ１がオンすることで、電流源回路５０Ａの記憶部３２Ａには、グランドレベル（０Ｖ）が記憶される。
【0088】
時刻ｔ２において、ＥＮ信号及びＳＷＸの制御信号がハイレベル、ＳＷＳｂの制御信号がローレベル、ＳＷＳ２の制御信号がハイレベルとなる。ＥＮ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。ＳＷＸ及びＳＷＳ２がオンすることで、電流源回路５０Ｂには、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ３から時刻ｔ５において、電流源回路５０Ｃ－５０Ｄ（不図示）に、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。
【0089】
時刻ｔ５では、さらに、ＥＮ信号及びＳＷＸの制御信号がローレベル、ＳＷＳｂの制御信号がハイレベル、ＳＷＳ５の制御信号がハイレベルとなる。ＥＮ信号がローレベルとなることで、基準電流源Ｉ１は基準電流ｉ１の生成を停止する。ＳＷＳｂ及びＳＷＳ５がオンすることで、電流源回路５０Ｅ（不図示）には、グランドレベルが記憶される。同様に、時刻ｔ６から時刻ｔ７において、電流源回路５０Ｆ（不図示）に、グランドレベルが記憶される。
【0090】
時刻ｔ７において、ＥＮ信号及びＳＷＸの制御信号がハイレベル、ＳＷＳｂの制御信号がローレベル、ＳＷＳ７の制御信号がハイレベルとなる。ＳＷＸ及びＳＷＳ７がオンすることで、電流源回路５０Ｇ（不図示）には、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ８から時刻ｔ１０において、電流源回路５０Ｈ－５０Ｉ（不図示）に、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が設定される。
【0091】
時刻ｔ１０では、さらに、ＥＮ信号及びＳＷＸの制御信号がローレベル、ＳＷＳｂの制御信号がハイレベル、ＳＷＳ１０の制御信号がハイレベルとなる。ＳＷＳｂ及びＳＷＳ１０がオンすることで、電流源回路５０Ｊ（不図示）には、グランドレベルが記憶される。
【0092】
時刻ｔ１２において、スイッチＳＷＯ１－ＳＷＯ１０がオンすることで、電流源回路５０Ａ－５０Ｊは、それぞれの記憶部３２に記憶された電圧に基づく電流を生成して接続先に供給する。
【0093】
（変形例５）
上述した実施の形態では、各電流源３０は、１つのトランジスタにより構成される例を説明した。しかし、図１３（ａ）－（ｄ）に示す例のように、複数のトランジスタＭ１０及びＭ２０のカスコード接続によって構成してもよい。電流源３０をトランジスタのカスコード構成とすることで、電流源３０の出力インピーダンスを高めることができ、電流源３０が供給する電流の変動を抑制することができる。
上述した実施の形態では、各電流源３０は、１つのトランジスタにより構成される例を説明した。しかし、図１３（ａ）－（ｄ）に示す例のように、複数のトランジスタＭ１０及びＭ２０のカスコード接続によって構成してもよい。電流源３０をトランジスタのカスコード構成とすることで、電流源３０の出力インピーダンスを高めることができ、電流源３０が供給する電流の変動を抑制することができる。
【0094】
図１３（ａ）－（ｄ）は、変形例５に係る電流源３０とその周辺回路の構成を示す図である。図１４（ａ）－（ｃ）は、変形例５に係る電流源３０とその周辺回路の動作例を示すタイミングチャートである。図１３（ａ）に示す例では、電流源３０及びその周辺回路は、基準電流源Ｉ１及びＩ２と、トランジスタＭ１０、Ｍ２０、Ｍ７０と、スイッチＳＷＳ、ＳＷＤ、ＳＷＯ、ＳＷＣと、コンデンサＣ１及びＣ２により構成される。トランジスタＭ７０は、基準電流源Ｉ２による基準電流ｉ２が供給されて、基準電流ｉ２とトランジスタＭ７０の閾値電圧とに基づく電圧Ｖ２を生成する。
【0095】
図１４（ａ）に示すように、時刻ｔ１において、ＳＷＣがオンすることで、コンデンサＣ２とトランジスタＭ２０のゲート端子には電圧Ｖ２が供給される。さらに、ＳＷＳ及びＳＷＤがオンすることで、コンデンサＣ１には、基準電流源Ｉ１による基準電流ｉ１とトランジスタＭ１０の閾値電圧とに基づく電圧Ｖ１が記憶される。時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３において、スイッチＳＷＣ及びＳＷＳがオフして、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ４において、スイッチＳＷＯがオンして、電流源３０は電流を接続先に供給する。
【0096】
図１３（ｂ）に示す例では、図１３（ａ）に対して、コンデンサＣ２の接続先が異なる。図１４（ｂ）に示すように、時刻ｔ１において、図１３（ａ）と同様に、コンデンサＣ２とトランジスタＭ２０のゲート端子に電圧Ｖ２が設定される。コンデンサＣ２には、コンデンサＣ１の電位とトランジスタＭ１０のゲート端子の電位とを基準として電圧Ｖ２が記憶される。さらに、コンデンサＣ１には、図１３（ａ）と同様にして、電圧Ｖ１が記憶される。
【0097】
時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３においてスイッチＳＷＳがオフして、時刻ｔ４においてスイッチＳＷＣがオフすることで、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ５において、電流源３０は電流を接続先に供給する。
【0098】
図１３（ｃ）－（ｄ）に示す例では、電流源３０及びその周辺回路は、基準電流源Ｉ１と、トランジスタＭ１０、Ｍ２０と、スイッチＳＷＳ、ＳＷＤ、ＳＷＯ、ＳＷＣと、コンデンサＣ１及びＣ２により構成される。コンデンサＣ１には基準電流ｉ１とトランジスタＭ１０の閾値電圧とに基づく電圧Ｖ１が記憶され、コンデンサＣ２には基準電流ｉ１とトランジスタＭ２０の閾値電圧とに基づく電圧Ｖ２が記憶される。図１３（ｃ）に示す例では、コンデンサＣ２には、グランドの電位を基準として電圧Ｖ２が記憶される。図１３（ｄ）に示す例では、コンデンサＣ２には、コンデンサＣ１の電位とトランジスタＭ１０のゲート端子の電位とを基準として電圧Ｖ２が記憶される。図１３（ｃ）（ｄ）に示す各スイッチのオンオフ制御は同一であり、図１４（ｃ）に示す制御信号が入力される。
【0099】
図１４（ｃ）に示すように、時刻ｔ１において、コンデンサＣ２に電圧Ｖ２が記憶され、コンデンサＣ１に電圧Ｖ１が記憶される。時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３においてスイッチＳＷＣがオフして、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ４においてスイッチＳＷＳがオフし、時刻ｔ５においてスイッチＳＷＯがオンすることで、電流源３０は電流を接続先に供給する。
【0100】
（変形例６）
撮像素子３は、１つの半導体基板により構成してもよいし、複数の半導体基板を積層した構成としてもよい。撮像素子３は、たとえば、読出回路１００が設けられた第１半導体基板と、第１記憶部３２及び供給部１３０が設けられた第２半導体基板とを備えるようにする。
撮像素子３は、１つの半導体基板により構成してもよいし、複数の半導体基板を積層した構成としてもよい。撮像素子３は、たとえば、読出回路１００が設けられた第１半導体基板と、第１記憶部３２及び供給部１３０が設けられた第２半導体基板とを備えるようにする。
【0101】
上記の実施の形態および変形例では、撮像素子３に含まれる画素信号の読出回路１００や画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源として示したが、これに限られない。電流源３０は、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
【0102】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【0103】
上述した実施の形態および変形例は、以下のような撮像素子および電流源回路も含む。（１）光電変換された電荷により生成された信号を信号線に読み出す読出回路と、電源回路からの電流に基づく電圧を保持する保持回路と、上記信号線に接続されるドレイン部と、上記保持回路及び上記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、上記保持回路に保持された電圧により生成される電流を上記信号線に供給する電流源と、を備える撮像素子。
（２）（１）のような撮像素子において、上記保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に保持された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記電流源は、上記第２保持部に保持された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記保持回路は、上記供給部及び上記第２保持部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路から上記第１保持部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように制御する制御部を有する。
（４）（２）又は（３）のような撮像素子において、上記保持回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持する。
（５）（２）又は（３）のような撮像素子において、上記第１保持部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。（６）（５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（７）（１）から（６）のような撮像素子を備えた撮像装置。
（８）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、上記電源回路からの電流に基づく電圧を保持する第２保持回路と、上記第１信号線に接続される第１ドレイン部と、上記第１保持回路及び上記第１ドレイン部に接続される第１ゲート部と、を有する第１トランジスタを含む電流源であって、上記第１保持回路に保持された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２信号線に接続される第２ドレイン部と、上記第２保持回路及び上記第２ドレイン部に接続される第２ゲート部と、を有する第２トランジスタを含む電流源であって、上記第２保持回路に保持された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（９）（８）のような撮像素子において、上記第２保持回路は、上記第１保持回路に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１０）（８）又は（９）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１１）（８）のような撮像素子において、上記第１保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記第２保持回路は、上記電源回路からの電流に基づく電圧を保持する第３保持部と、上記第３保持部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を保持する第４保持部と、を有し、上記第１電流源は、上記第２保持部に保持された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４保持部に保持された電圧により生成される電流を上記第２信号線に供給する。
（１２）（１１）のような撮像素子において、上記第１保持回路は、上記第１供給部及び上記第２保持部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路から上記第２保持部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２供給部及び上記第４保持部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路から上記第４保持部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１３）（１１）又は（１２）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第４保持部に保持する。
（１４）（１１）から（１３）のような撮像素子において、上記第３保持部は、上記第１保持部に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１５）（１１）から（１４）のような撮像素子において、上記第１保持部、上記第２保持部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１６）（１５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１７）（８）から（１６）のような撮像素子を備えた撮像装置。
（１８）複数の電子部品を有する電子回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記電子回路に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記電子回路に供給する電流源と、を備える電子機器。
（１９）（１８）のような電子機器において、前記電源回路及び前記保持回路の間に設けられ、前記電源回路から前記保持回路の間の電気的な接続を制御する第１制御部と第２制御部とを備え、前記保持回路および前記ドレイン部は、前記第１制御部を介して接続され、前記電源回路および前記第１制御部は、前記第２制御部を介して接続される。
（２０）（１８）又は（１９）のような電子機器において、前記保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に保持された電圧により生成された電流を供給する供給部と、前記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、前記電流源は、前記第２保持部に保持された電圧により生成される電流を前記電子回路に供給する。
（２１）（２０）のような電子機器において、前記保持回路は、前記電子回路が動作を行っているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持する。（２２）（１８）から（２１）のような電子機器において、前記電源回路は、電流値の異なる電流を供給する複数の電流源回路を含み、前記保持回路は、前記複数の電流源回路のうち、選択された電流源回路からの電流に基づく電圧を保持する。
（２３）（１８）から（２２）のような電子機器において、前記電流源による前記電子回路への電流供給動作を禁止する第３制御部を備える。
（２４）（２３）のような電子機器において、前記第３制御部は、グランドに接続される。
（２５）（１８）から（２４）のような電子機器において、前記電流源は、前記トランジスタを含む複数のトランジスタによりカスコード接続で構成されている。
（２６）（２０）から（２１）のような電子機器において、前記第１保持部及び前記供給部は、前記電子回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（２７）（２６）のような電子機器において、前記第１半導体基板は、前記第２半導体基板により積層されている。
（２８）（１８）から（２７）のような電子機器において、前記電子回路は、光電変換された電荷により生成される信号を読み出す読出回路である。
（２９）（１８）から（２７）のような電子機器において、前記電子回路は、アナログ信号をデジタル信号に変換する変換部を構成する比較器である。
（２）（１）のような撮像素子において、上記保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に保持された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記電流源は、上記第２保持部に保持された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記保持回路は、上記供給部及び上記第２保持部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路から上記第１保持部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように制御する制御部を有する。
（４）（２）又は（３）のような撮像素子において、上記保持回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持する。
（５）（２）又は（３）のような撮像素子において、上記第１保持部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。（６）（５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（７）（１）から（６）のような撮像素子を備えた撮像装置。
（８）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、上記電源回路からの電流に基づく電圧を保持する第２保持回路と、上記第１信号線に接続される第１ドレイン部と、上記第１保持回路及び上記第１ドレイン部に接続される第１ゲート部と、を有する第１トランジスタを含む電流源であって、上記第１保持回路に保持された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２信号線に接続される第２ドレイン部と、上記第２保持回路及び上記第２ドレイン部に接続される第２ゲート部と、を有する第２トランジスタを含む電流源であって、上記第２保持回路に保持された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（９）（８）のような撮像素子において、上記第２保持回路は、上記第１保持回路に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１０）（８）又は（９）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１１）（８）のような撮像素子において、上記第１保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記第２保持回路は、上記電源回路からの電流に基づく電圧を保持する第３保持部と、上記第３保持部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を保持する第４保持部と、を有し、上記第１電流源は、上記第２保持部に保持された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４保持部に保持された電圧により生成される電流を上記第２信号線に供給する。
（１２）（１１）のような撮像素子において、上記第１保持回路は、上記第１供給部及び上記第２保持部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路から上記第２保持部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２供給部及び上記第４保持部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路から上記第４保持部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１３）（１１）又は（１２）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第４保持部に保持する。
（１４）（１１）から（１３）のような撮像素子において、上記第３保持部は、上記第１保持部に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１５）（１１）から（１４）のような撮像素子において、上記第１保持部、上記第２保持部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１６）（１５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１７）（８）から（１６）のような撮像素子を備えた撮像装置。
（１８）複数の電子部品を有する電子回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記電子回路に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記電子回路に供給する電流源と、を備える電子機器。
（１９）（１８）のような電子機器において、前記電源回路及び前記保持回路の間に設けられ、前記電源回路から前記保持回路の間の電気的な接続を制御する第１制御部と第２制御部とを備え、前記保持回路および前記ドレイン部は、前記第１制御部を介して接続され、前記電源回路および前記第１制御部は、前記第２制御部を介して接続される。
（２０）（１８）又は（１９）のような電子機器において、前記保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に保持された電圧により生成された電流を供給する供給部と、前記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、前記電流源は、前記第２保持部に保持された電圧により生成される電流を前記電子回路に供給する。
（２１）（２０）のような電子機器において、前記保持回路は、前記電子回路が動作を行っているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持する。（２２）（１８）から（２１）のような電子機器において、前記電源回路は、電流値の異なる電流を供給する複数の電流源回路を含み、前記保持回路は、前記複数の電流源回路のうち、選択された電流源回路からの電流に基づく電圧を保持する。
（２３）（１８）から（２２）のような電子機器において、前記電流源による前記電子回路への電流供給動作を禁止する第３制御部を備える。
（２４）（２３）のような電子機器において、前記第３制御部は、グランドに接続される。
（２５）（１８）から（２４）のような電子機器において、前記電流源は、前記トランジスタを含む複数のトランジスタによりカスコード接続で構成されている。
（２６）（２０）から（２１）のような電子機器において、前記第１保持部及び前記供給部は、前記電子回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（２７）（２６）のような電子機器において、前記第１半導体基板は、前記第２半導体基板により積層されている。
（２８）（１８）から（２７）のような電子機器において、前記電子回路は、光電変換された電荷により生成される信号を読み出す読出回路である。
（２９）（１８）から（２７）のような電子機器において、前記電子回路は、アナログ信号をデジタル信号に変換する変換部を構成する比較器である。
【0104】
また、上述した実施の形態および変形例は、以下のような撮像素子および撮像装置も含む。
（１）光電変換された電荷により生成された信号を信号線に読み出す読出回路と、基準電流源からの電流に基づく電圧を記憶する記憶回路と、上記読出回路により上記信号を読み出すための電流を上記信号線に供給する電流源であって、上記記憶回路に記憶された電圧により生成される電流を上記信号線に供給する電流源と、を備える撮像素子。
（２）（１）のような撮像素子において、上記記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記記憶回路は、上記供給部及び上記第２記憶部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源から上記第１記憶部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように調節する調節部を有する。
（４）（３）のような撮像素子において、上記記憶回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶する。
（５）（１）から（４）のような撮像素子において、上記電流源は、上記信号線に接続されるドレイン部と、上記記憶回路及び上記ドレイン部に接続されるゲート部と、を含むトランジスタを有する。
（６）（２）から（４）のような撮像素子において、上記第１記憶部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。（７）（６）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（８）（１）から（７）のような撮像素子を備えた撮像装置。
（９）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、基準電流源からの電流に基づく電圧を記憶する第１記憶回路と、上記基準電流源からの電流に基づく電圧を記憶する第２記憶回路と、上記第１読出回路により上記第１信号を読み出すための電流を上記第１信号線に供給する電流源であって、上記第１記憶回路に記憶された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２読出回路により上記第２信号を読み出すための電流を上記第２信号線に供給する電流源であって、上記第２記憶回路に記憶された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（１０）（９）のような撮像素子において、上記第２記憶回路は、上記第１記憶回路に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１１）（９）又は（１０）のような撮像素子において、上記第１記憶回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１２）（９）のような撮像素子において、上記第１記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記第２記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第３記憶部と、上記第３記憶部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を記憶する第４記憶部と、を有し、上記第１電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４記憶部に記憶された電圧により生成される電流を上記第２信号線に供給する。
（１３）（１２）のような撮像素子において、上記第１記憶回路は、上記第１供給部及び上記第２記憶部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源から上記第２記憶部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２供給部及び上記第４記憶部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源から上記第４記憶部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１４）（１２）又は（１３）のような撮像素子において、上記第１記憶回路は、第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第４記憶部に記憶する。
（１５）（１２）から（１４）のような撮像素子において、上記第３記憶部は、上記第１記憶部に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１６）（９）から（１５）のような撮像素子において、上記第１電流源は、上記第１信号線に接続される第１ドレイン部と、上記第１記憶回路及び上記第１ドレイン部に接続される第１ゲート部と、を含む第１トランジスタを有し、上記第２電流源は、上記第２信号線に接続される第２ドレイン部と、上記第２記憶回路及び上記第２ドレイン部に接続される第２ゲート部と、を含む第２トランジスタを有する。
（１７）（１２）から（１５）のような撮像素子において、上記第１記憶部、上記第２記憶部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１８）（１７）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１９）（９）から（１８）のような撮像素子を備えた撮像装置。
（１）光電変換された電荷により生成された信号を信号線に読み出す読出回路と、基準電流源からの電流に基づく電圧を記憶する記憶回路と、上記読出回路により上記信号を読み出すための電流を上記信号線に供給する電流源であって、上記記憶回路に記憶された電圧により生成される電流を上記信号線に供給する電流源と、を備える撮像素子。
（２）（１）のような撮像素子において、上記記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記記憶回路は、上記供給部及び上記第２記憶部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源から上記第１記憶部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように調節する調節部を有する。
（４）（３）のような撮像素子において、上記記憶回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶する。
（５）（１）から（４）のような撮像素子において、上記電流源は、上記信号線に接続されるドレイン部と、上記記憶回路及び上記ドレイン部に接続されるゲート部と、を含むトランジスタを有する。
（６）（２）から（４）のような撮像素子において、上記第１記憶部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。（７）（６）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（８）（１）から（７）のような撮像素子を備えた撮像装置。
（９）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、基準電流源からの電流に基づく電圧を記憶する第１記憶回路と、上記基準電流源からの電流に基づく電圧を記憶する第２記憶回路と、上記第１読出回路により上記第１信号を読み出すための電流を上記第１信号線に供給する電流源であって、上記第１記憶回路に記憶された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２読出回路により上記第２信号を読み出すための電流を上記第２信号線に供給する電流源であって、上記第２記憶回路に記憶された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（１０）（９）のような撮像素子において、上記第２記憶回路は、上記第１記憶回路に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１１）（９）又は（１０）のような撮像素子において、上記第１記憶回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１２）（９）のような撮像素子において、上記第１記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記第２記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第３記憶部と、上記第３記憶部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を記憶する第４記憶部と、を有し、上記第１電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４記憶部に記憶された電圧により生成される電流を上記第２信号線に供給する。
（１３）（１２）のような撮像素子において、上記第１記憶回路は、上記第１供給部及び上記第２記憶部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源から上記第２記憶部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２供給部及び上記第４記憶部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源から上記第４記憶部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１４）（１２）又は（１３）のような撮像素子において、上記第１記憶回路は、第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第４記憶部に記憶する。
（１５）（１２）から（１４）のような撮像素子において、上記第３記憶部は、上記第１記憶部に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１６）（９）から（１５）のような撮像素子において、上記第１電流源は、上記第１信号線に接続される第１ドレイン部と、上記第１記憶回路及び上記第１ドレイン部に接続される第１ゲート部と、を含む第１トランジスタを有し、上記第２電流源は、上記第２信号線に接続される第２ドレイン部と、上記第２記憶回路及び上記第２ドレイン部に接続される第２ゲート部と、を含む第２トランジスタを有する。
（１７）（１２）から（１５）のような撮像素子において、上記第１記憶部、上記第２記憶部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１８）（１７）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１９）（９）から（１８）のような撮像素子を備えた撮像装置。
【0105】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１５年第１９５２７９号（２０１５年９月３０日出願）
日本国特許出願２０１５年第１９５２７９号（２０１５年９月３０日出願）
【符号の説明】
【0106】
３ 撮像素子、１７ 信号線、３０ 電流源、１００ 読出回路、１１０ 記憶回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】