特許 7171738 金属酸化物スイッチを含み小型蓄電コンデンサを備えた薄膜トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-07

(45)【発行日】2022-11-15

(54)【発明の名称】金属酸化物スイッチを含み小型蓄電コンデンサを備えた薄膜トランジスタ

(51)【国際特許分類】

   G09F 9/30 20060101AFI20221108BHJP

   H01L 51/50 20060101ALI20221108BHJP

   H01L 27/32 20060101ALI20221108BHJP

   H05B 33/02 20060101ALI20221108BHJP

   H01L 21/336 20060101ALI20221108BHJP

   H01L 29/786 20060101ALI20221108BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

G09F9/30 348A

H05B33/14 A

H01L27/32

H05B33/02

H01L29/78 612Z

H01L29/78 618B

H01L29/78 617S

【請求項の数】 13

(21)【出願番号】P 2020538782

(86)(22)【出願日】2019-01-09

(65)【公表番号】

(43)【公表日】2021-04-22

(86)【国際出願番号】 US2019012936

(87)【国際公開番号】W WO2019140007

(87)【国際公開日】2019-07-18

【審査請求日】2020-09-17

(31)【優先権主張番号】62/616,314

(32)【優先日】2018-01-11

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】キム， ユン ベ

(72)【発明者】

【氏名】イム， ドンギル

(72)【発明者】

【氏名】チェ， スー ヤン

(72)【発明者】

【氏名】チャオ， ライ

【審査官】新井 重雄

(56)【参考文献】

【文献】特開２０１０－１５６９６３（ＪＰ，Ａ）

【文献】特開２０１４－０９５８９７（ＪＰ，Ａ）

【文献】特開２００６－２３７４４７（ＪＰ，Ａ）

【文献】特開２０１６－１８４１６５（ＪＰ，Ａ）

【文献】特開２０１２－０８３７３３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２４３７２２（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２０１５－０１０１４１８（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／３０

Ｈ０１Ｌ ５１／５０

Ｈ０１Ｌ ２７／３２

Ｈ０５Ｂ ３３／０２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

駆動ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）であって、
第１の導電性チャネル、
前記第１の導電性チャネルの上方に配置された第１のゲート、並びに、
前記第1の導電性チャネルに接続された第１のソース、及び、前記第1の導電性チャネルに接続された第１のドレイン
を含む駆動ＴＦＴと、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
少なくとも１つの蓄電コンデンサであって、
前記第１の導電性チャネルから絶縁された第２の導電性チャネル、
前記第２の導電性チャネルの上方に配置され、前記第１のゲートから絶縁された第２のゲート、及び
前記第２の導電性チャネルに接続された前記第１のソースのビア、及び、前記第１のソースを含み、約１ｆＦと約５５ｆＦとの間の容量を有する、少なくとも１つの蓄電コンデンサと
を備え、
前記少なくとも１つのスイッチングＴＦＴは、
前記第１のゲートと前記第１の導電性チャネルとの間、及び、前記第２のゲートと前記第２の導電性チャネルとの間に配置されたＧＩ層であって、約１００ｎｍと約２００ｎｍとの間のＧＩ厚さを有するＧＩ層と、
約０．５μｍと約３μｍとの間の前記第１の導電性チャネルのチャネル長と、
約１μｍと約４μｍとの間の前記第１の導電性チャネルのチャネル幅と
をさらに有する、ディスプレイ用のサブピクセル回路。

【請求項2】

駆動ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）であって、
第１の導電性チャネル、
前記第１の導電性チャネルの上方に配置された第１のゲート、並びに、
前記第1の導電性チャネルに接続された第１のソース、及び、前記第1の導電性チャネルに接続された第１のドレイン
を含む駆動ＴＦＴと、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
少なくとも１つの蓄電コンデンサであって、
前記第１の導電性チャネルから絶縁された第２の導電性チャネル、
前記第２の導電性チャネルの上方に配置され、前記第１のゲートから絶縁された第２のゲート、及び
前記第２の導電性チャネルに接続された前記第１のソースのビア、及び、前記第１のソースを含み、約１ｆＦと約５５ｆＦとの間の容量を有する、少なくとも１つの蓄電コンデンサと
を備え、
前記第１の導電性チャネル及び前記第２の導電性チャネルは、多結晶シリコン（ＬＴＰＳ）を含む、ディスプレイ用のサブピクセル回路。

【請求項3】

前記少なくとも１つのスイッチングＴＦＴは、さらに
約１Ｅ－１２（Ａ）より小さいＴＦＴリーク電流である、請求項１に記載のサブピクセル回路。

【請求項4】

積層体において形成されたサブピクセル回路であって、前記サブピクセル回路は、
駆動ＴＦＴであって、
前記積層体の上面の下方に配置されたソース、
前記積層体の前記上面の下方に配置されたドレイン、
前記積層体内に形成された第１のゲート、及び、
前記積層体の内部の前記第１のゲートの上方に形成された導電性チャネルであって、前記導電性チャネルは、第１の終端及び第２の終端を有し、前記第１の終端が前記ソースに電気的に結合され、前記第２の終端が前記ドレインに電気的に結合される、導電性チャネル
を含む、駆動ＴＦＴと、
少なくとも１つのスイッチングＴＦＴと、
少なくとも１つの蓄電コンデンサであって、
第２のゲート、及び、
前記駆動ＴＦＴの前記ソースであって、前記駆動ＴＦＴから離れる方向に延在し、前記第２のゲートと重なり合う前記ソース
を含む、少なくとも１つの蓄電コンデンサと、
を備え、
前記積層体は、
第１のバッファ層を形成する第１の層と、
ゲート絶縁材料から形成された第２の層と、
第１の中間層誘電体を形成する第３の層と、
第２のバッファ層を形成する第４の層と、
第２の中間層誘電体を形成する第５の層と
を更に含む、積層体において形成されたサブピクセル回路。

【請求項5】

前記第１のゲート及び前記第２のゲートは、前記第３の層の内部に配置される、請求項４に記載のサブピクセル回路。

【請求項6】

前記蓄電コンデンサは、前記第４の層の下方を延在する、請求項４に記載のサブピクセル回路。

【請求項7】

前記スイッチングＴＦＴの下方に配置された遮光体をさらに含む、請求項４に記載のサブピクセル回路。

【請求項8】

前記スイッチングＴＦＴの下方に形成された第２のコンデンサをさらに含む、請求項４に記載のサブピクセル回路。

【請求項9】

前記駆動ＴＦＴの下方に形成された第３のコンデンサをさらに含む、請求項８に記載のサブピクセル回路。

【請求項10】

ディスプレイであって、
複数のピクセルを含み、
前記ピクセルは、複数のサブピクセルを含み、前記複数のピクセルの各サブピクセルは、
ＯＬＥＤ領域と、
サブピクセル回路と
を含み、
前記サブピクセル回路は、
駆動ＴＦＴであって、
導電性チャネル、
前記導電性チャネルの上方に配置されたゲート、並びに
前記導電性チャネルに接続されたソース、及び、前記導電性チャネルに接続されたドレイン
を含む、駆動ＴＦＴと、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
少なくとも１つの蓄電コンデンサであって、前記駆動ＴＦＴの範囲内に配置されており、前記ドレインに向かって延在しかつ前記ゲートと重なり合う前記ソースを含む少なくとも１つの蓄電コンデンサと
を含む、ディスプレイ。

【請求項11】

前記少なくとも１つの蓄電コンデンサは、約１ｆＦと約５５ｆＦとの間の容量を有する、請求項１０に記載のディスプレイ。

【請求項12】

前記導電性チャネルは、多結晶シリコン（ＬＴＰＳ）又は酸化物を含む、請求項１０に記載のディスプレイ。

【請求項13】

駆動ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）であって、
第１の導電性チャネル、
前記第１の導電性チャネルの上方に配置された第１のゲート、並びに、
前記第1の導電性チャネルに接続された第１のソース、及び、前記第1の導電性チャネルに接続された第１のドレイン
を含む駆動ＴＦＴと、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
少なくとも１つの蓄電コンデンサであって、
前記第１の導電性チャネルから絶縁された第２の導電性チャネル、
前記第２の導電性チャネルの上方に配置され、前記第１のゲートから絶縁された第２のゲート、及び
前記第２の導電性チャネルに接続された前記第１のソースのビア、及び、前記第１のソースを含み、約１ｆＦと約５５ｆＦとの間の容量を有する、少なくとも１つの蓄電コンデンサと
を備えた、ディスプレイ用のサブピクセル回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、小型化された蓄電コンデンサを有する薄膜トランジスタに関する。薄膜トランジスタは、有機発光ダイオード（ＯＬＥＤ：ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）の表示画面といった、表示画面で利用されうる。

【背景技術】

【0002】

ディスプレイ装置を含む入力装置は、様々な電子システムで利用されうる。ディスプレイの解像度は、画面が、水平方向及び垂直方向に何ピクセル表示しうるかを示している。ディスプレイ解像度は、Ｎ×Ｍの形式により記されている。この例では、画面は、水平方向にＮピクセル、垂直方向にＭピクセル示すことが可能である。同じサイズで解像度が異なる２つの画面を比較した場合に、解像度がより高い画面（ピクセル数がより多い画面）は、作業中のものをより多く示すことが可能であり、従って、それほどスクロールする必要がない。ディスプレイの解像度が高ければ高いほど、ディスプレイが生成する鮮明な画質の画像の詳細度が高くなる。

【0003】

６００ｐｐｉ（ｐｉｘｅｌｓ ｐｅｒ ｉｎｃｈ、インチあたりのピクセル数）を超える有機発光ダイオード（ＯＬＥＤ）用の高解像度ディスプレイデバイスは、非常に小さなピクセルサイズを必要とする。各ピクセルは、ピクセルに或る色を設定するために、３つ以上のサブピクセルを有しうる。ピクセルサイズが下がると、高解像度ディスプレイでは、全てのものが小さくなる。例えば、サブピクセルを駆動する回路は、フットプリントがより小さくなる。サブピクセルを駆動する回路は、有機発光ダイオード（ＯＬＥＤ）領域と共に、複数の薄膜トランジスタ及びコンデンサを有する。薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）のサイズを、高解像度からのピクセルサイズの縮小に基づいて縮小することが可能である。しかしながら、ＴＦＴ回路と関連付けられた蓄電コンデンサをより小型にすることは困難である。なぜならば、必要とされる蓄積容量が主に、フレームレート、及び、蓄積容量に接続されたＴＦＴを通るリーク電流によって決定されるからである。従って、ピクセルフットプリントのさらなる縮小は困難である。

【0004】

結果的に、ピクセルフットプリントのサイズを縮小することが可能な新規の技術が開発されるべきである。

【発明の概要】

【0005】

本明細書では、ディスプレイ装置用のサブピクセル回路が開示される。一実施形態では、サブピクセル回路は、駆動ＴＦＴと、少なくとも１つのスイッチングＴＦＴと、を有する。少なくとも１つのスイッチングＴＦＴは、酸化物ＴＦＴである。サブピクセル回路は追加的に少なくとも１つの蓄電コンデンサを有し、蓄電コンデンサは、約１ｆＦと約５５ｆＦとの間の容量を有する。

【0006】

他の実施形態では、サブピクセル回路が積層体において形成される。サブピクセル回路は、駆動ＴＦＴを有する。駆動ＴＦＴは、積層体の上面に配置されたソースと、積層体の上面に配置されたドレインと、積層体において形成された導電性チャネルと、を有する。導電性チャネルは、第１の終端及び第２の終端を有する。第１の終端はソースに電気的に結合され、第２の終端はドレインに電気的に結合される。サブピクセル回路は、少なくとも１つのスイッチングＴＦＴを有する。サブピクセル回路は追加的に、少なくとも１つの蓄電コンデンサを有し、蓄電コンデンサは、駆動ＴＦＴの内部の、導電性チャネルの上方でかつ上記上面の下方に配置されている。

【0007】

他の実施形態では、ディスプレイは複数のピクセルを有する。上記ピクセルは、複数のサブピクセルを有する。複数のピクセルの各サブピクセルは、ＯＬＥＤ領域と、サブピクセル回路と、を有する。サブピクセル回路は、駆動ＴＦＴと、少なくとも１つのスイッチングＴＦＴと、を有し、少なくとも１つのスイッチングＴＦＴは、酸化物ＴＦＴである。サブピクセル回路は追加的に少なくとも１つの蓄電コンデンサを有し、蓄電コンデンサは、約１ｆＦと約５５ｆＦとの間の容量を有する。

【0008】

本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかしながら、添付の図面は例示的な実施形態のみを示しており、従ってその範囲を限定すると見なすべきではなく、他の等しく有効な実施形態を許容しうることに留意されたい。

【図面の簡単な説明】

【0009】

【図1】１つ以上の実施形態に係る、アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）パネルの概略図である。

【図2A】底面発光ＯＬＥＤディスプレイを含む概略図を示す。

【図2B】上面発光ＯＬＥＤディスプレイを含む概略図を示す。

【図3】１つ以上の実施形態に係る例示的なサブピクセル回路を示す。

【図4】１つ以上の実施形態に係る他の例示的なサブピクセル回路を示す。

【図5】１つ以上の実施形態に係る、スイッチングトランジスタの電圧の変化のグラフを示す。

【図6A】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図6B】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図7A】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図7B】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図8A】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図8B】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図9A】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【図9B】１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示す。

【発明を実施するための形態】

【0010】

理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態で開示される要素は、具体的な記載がなくとも、他の実施形態でも有益に利用されうると想定されている。本明細書で参照する図面は、別途記載のない限り、寸法通り描かれていると理解されるべきでない。また、図面はしばしば簡略化され、図示と説明のために細部や構成要素が省略される。図面及び記載は後述の原理を説明するために機能し、類似の符号は類似の要素を示している。

【0011】

以下の詳細な説明は、基本的に単に例示的なものであり、本開示又は本開示の適用及び利用を限定することを意図するものではない。さらに、前述の背景技術、発明の概要、又は、以下の詳細な記載に示される明示若しくは暗示される理論に拘束されることは意図されていない。

【0012】

金属酸化物（ＭＯｘ：ｍｅｔａｌ ｏｘｉｄｅ）薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）のオフリーク電流（Ｉｏｆｆ：ｏｆｆ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）は、通常では、低温ポリシリコン（ＬＴＰＳ：ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｓｉｌｉｃｏｎ）ＴＦＴよりも３桁分小さい。ＭＯｘ ＴＦＴにより作製されたスイッチングＴＦＴは、ＯＬＥＤピクセル素子の低いＩｏｆｆに因り、蓄積容量を効率良く保持することが可能である。従って、ＬＴＰＳよりもＭＯｘを用いて作製されたスイッチングＴＦＴを通るリーク電流がより小さいため、蓄積容量の大きさを小さくすることが可能である。

【0013】

ＯＬＥＤ用の高解像度（即ち、６００ｐｐｉより高い）のディスプレイ装置では、ピクセルサイズがより小さくなる。ピクセルサイズが縮小されるため、高解像度のディスプレイでは全てが縮小される。ＴＦＴのサイズは、高解像度によるピクセルサイズの縮小に基づき縮小されうる。しかしながら、蓄電コンデンサの容量、即ちサイズは、主に、フレームレートと、ＯＬＥＤディスプレイ用の蓄電コンデンサに接続されたスイッチングＴＦＴを通るリーク電流と、によって決定される。結果として、本明細書では、蓄電コンデンサのサイズがより小さい高解像度ＯＬＥＤの作動を可能とするピクセル回路及び素子構造が開示される。

【0014】

ＭＯｘスイッチングＴＦＴを用いて、ＬＴＰＳスイッチングＴＦＴと比べて三桁分低いオフリーク電流（Ｉｏｆｆ）を実現することが可能である。従って、ＭＯｘスイッチングＴＦＴは、ＬＴＰＳスイッチングＴＦＴと比べて、容量を失うことなく、１フレーム保持時間の間、蓄積容量を維持することが可能である。上記特性によって、蓄電コンデンサのサイズを約５～約１０倍縮小することが可能である。コンデンサのサイズが縮小されると、より高いピクセル密度のための空間が提供される。より小さいコンデンササイズｓを求めてのｈｉｇｈ ｋという解決法が、約１２００ｐｐｉまでのＯＬＥＤについて有効であり、スイッチングＭＯｘ ＴＦＴが、１２００ｐｐｉより高い解像度といったより高度な解像度に適用されうる。

【0015】

ディスプレイ用のＯＬＥＤピクセルのサブピクセルを作動させるためには、少なくとも２つのトランジスタ及び１つのコンデンサが必要である。スイッチングＴＦＴは、データ電圧をコンデンサ（ストレージ）に渡す。蓄電コンデンサは、駆動ＴＦＴのためのゲートに接続されている。蓄積容量に接続された駆動ＴＦＴのゲート電圧によって、輝度を制御するために、駆動ＴＦＴのどのくらいの電流がＯＬＥＤに流れるのかが決定される。蓄電コンデンサの必要とされる容量は、フレームレートと、ディスプレイ用の駆動ＴＦＴの蓄電コンデンサとゲートとの両方に接続されたスイッチングＴＦＴのリーク電流と、によって決定され、以下の数式で表される。

ΔＱ＝Ｃ×ΔＶ＝リーク電流×Δｔ

【0016】

リーク電流が１桁分小さい場合には、静電容量（Ｃ）も１桁分小さくなりうる。従来のＬＴＰＳスイッチングＴＦＴをＭＯｘスイッチングＴＦＴに置き換えることによって、リーク電流を少なくとも１～２桁分低減することが可能である。必要とされる容量も、同じレベルだけ低減することが可能である。従って、ＭＯｘスイッチングＴＦＴを用いることで、蓄電コンデンサのサイズを小さくすることが可能である。本構成のさらなる説明が、以下の図面の記載において見出されうる。

【0017】

図１は、アクティブマトリクス有機発光ダイオード（ＯＬＥＤ）パネル１００の概略図である。ＯＬＥＤパネル１００は、行１６０及び列１８０に配列されたピクセル１９０のアレイ、即ち、第１のピクセル１９０_１、第２のピクセル１９０_２、第３のピクセル１９０_３等を有する。各ピクセル１９０は、ピクセル１９０の値を決定するための複数のサブピクセル１５０を有する。例えば、第１のピクセル１９０１は、第１のサブピクセル１５０_１Ａ、第２のサブピクセル１５０_１Ｂ、及び第３のサブピクセル１５０_１Ｃを有する。各サブピクセル１５０は、各ピクセル１９０の１つの色成分である。しかしながら、第１のピクセル１９０_１は、３個より多いサブピクセル１５０を有してもよく、例えば、サブピクセル１５０_１Ｎであって、ここで、「１Ｎ」は、第１のピクセル１９０_１についての任意の数のサブピクセル１５０を表わしうる。ＯＬＥＤパネル１００の各行１６０は、ゲート線１１０を使用して、別々にアクセスすることが可能である。ＯＬＥＤパネル１００の各列１８０は、データ線１２０を使用してアクセスすることが可能である。第１のゲート線１１２及び第１のデータ線１２２がアドレス指定されると、ＯＬＥＤパネル１００の第１のピクセル１９０_１における第１のサブピクセル１５０_１Ａがアクセスされる。各サブピクセル１５０が、ＯＬＥＤパネル１００において同様にアドレス指定されうる。様々な実施態様において、各サブピクセル１５０は、１つの選択線に接続されているものとして示されるが、各サブピクセルは、各サブピクセル１５０の更新を制御するために用いうる複数の選択線に接続されてよい。そのような実施形態では、選択線は、サブピクセル１５０の更新タイミングを制御するために、異なる時間に異なる選択信号により駆動されうる。

【0018】

１つ以上の実施形態において、ＯＬＥＤパネル１００は、有機発光ダイオード（ＯＬＥＤ）ディスプレイ装置であってよい。このような実施形態では、サブピクセル１５０のそれぞれが、１つ以上のトランジスタを介して対応する選択線及びデータ線に接続されたアノード電極を含みうる。サブピクセルデータ信号が、作動された各アノード電極に印加されて、アノード電極が特定の電圧レベルまで駆動される。ＯＬＥＤディスプレイ装置は追加的に、ディスプレイ更新のための処理システムによって或る電圧レベルまで駆動されるカソード電極と、１つ以上の有機層と、を含む。更新のためにサブピクセルを駆動するために、供給電圧が各サブピクセルに印加される。一実施形態において、正の供給電圧はＥＬＶＤＤと称され、負の供給電圧はＥＬＶＳＳと称されうる。

【0019】

図２Ａは、底面発光ＯＬＥＤディスプレイを含む概略図を示している。ＯＬＥＤは、サブピクセル回路２２０の上面に載置されている。ＯＬＥＤからの光は、発光の方向に因り、下向きにサブピクセル回路領域２２０を透過しえない。単一のサブピクセル１５０は、第１のサブピクセル１５０_１Ａであってよい。しかしながら、図２Ａに示される単一のサブピクセル１５０は、第１のサブピクセル１５０_１Ａといった、サブピクセル１５０のそれぞれに共通しており、更なる検討は、共通のサブピクセル１５０に関するものとなる。サブピクセル１５０は、サブピクセル領域２５０を有する。サブピクセル領域２５０の一部は、有機発光ダイオード（ＯＬＥＤ）領域２１０によって占められている。ＯＬＥＤ領域２１０は、サブピクセル１５０の発光素子である。ＯＬＥＤ領域２１０は、電流駆動発光素子である。サブピクセル領域２５０の残りの部分は、サブピクセル回路２２０によって占められており、このサブピクセル回路２２０は、１つ以上のトランジスタ、及び、コンデンサ、並びに、サブピクセル回路２２０を形成するためのトランジスタとコンデンサとを接続する金属ルーティングを有する。上記１つ以上のトランジスタ、コンデンサ、及び、金属ルーティングは、サブピクセル回路２２０の形成時に、基板（デバイス）の金属層であって、上記トランジスタ、コンデンサ、及び金属ルーティングの他の金属層とは異なる上記金属層の範囲内に配置されうる。サブピクセル回路２２０は、ＯＬＥＤ領域２１０を制御し、サブピクセル１５０を駆動するため、即ち、発光し又は発光しないために必要な電力を供給する。

【0020】

図２Ｂは、上面発光ＯＬＥＤディスプレイを含む概略図を示している。上面発光ＯＬＥＤディスプレイのために、ＯＬＥＤが、サブピクセル回路２２０の上面に載置されている。ＯＬＥＤからの光の方向が上向きであるため、サブピクセル回路２２０が光を遮断しない。従って、上面発光ＯＬＥＤディスプレイからのサブピクセル回路２２０の面積は、ＯＬＥＤ領域２１０と同等であることが可能であり、これにより、底面発光ＯＬＥＤディスプレイよりも高い密度が可能になる。

【0021】

図３及び図４は、１つ以上の実施形態に係る、サブピクセル１５０のためのサブピクセル回路２２０の例示的な概略図を示している。サブピクセル回路２２０は、複数の薄膜トランジスタ（ＴＦＴ）及び蓄電コンデンサを有する。しかしながら、サブピクセル回路２２０は、２つより多いトランジスタ及び／又は１つより多いコンデンサを有しうると理解されたい。概して、サブピクセル回路２２０は、スイッチングトランジスタ３１０、電流調整器又は駆動トランジスタ３３０、及び、蓄電コンデンサ３２０を含む。トランジスタ３１０、３３０は、酸化物トランジスタ、低温多結晶シリコン（ＬＴＰＳ：ｌｏｗ－ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）トランジスタ、又は、ＬＴＰＳと酸化物とのハイブリッド、即ちＬＴＰＯトランジスタといった、比較的リーク電流が小さいトランジスタでありうる。好ましくは、スイッチングトランジスタ３１０は、約１０^－１２Ａ以下のリーク電流を有する。駆動ＴＦＴ３３０は、ｐ型ＬＴＰＳ ＴＦＴ（Ｔｐ２）、又は、ｎ型ＬＴＰＳ ＴＦＴ、又はｎ型酸化物ＴＦＴ（Ｔｎ２）であるうる。スイッチングＴＦＴ３１０は、酸化物ＴＦＴ（Ｔｎ１）、又は、ハイブリッドＬＴＰＯでありうる。

【0022】

スイッチングＴＦＴ３１０のゲート（Ｇ１）は、選択走査線（Ｖｓｃａｎ）３８６に接続され、ソース－ドレインが、Ｖｄａｔａ線３８４と、駆動ＴＦＴ３３０のゲート（Ｇ２）と、の間に接続されている。フルカラーディスプレイにおいてサブピクセル１５０のＯＬＥＤ領域２１０内に配置されるＯＬＥＤ３３８が、駆動トランジスタ３３０に電気的に接続されている。ＯＬＥＤ３３８のための回路は、さらに、低レベルの供給電圧（ＶＳＳ）又は接地（ＧＮＤ）まで続いている。ＯＬＥＤ３８８は、サブピクセル回路２２０によって制御され、共通の端子又は導体に接続されたカソードを有し、アノードが、駆動ＴＦＴ３３０のソース－ドレインを介して、高レベル電源（ＶＤＤ）３８２に接続されている。蓄電コンデンサ（Ｃｓｔ）３２０の役割は、駆動ＴＦＴ（Ｔｎ２／Ｔｐ２）３３０のゲート電圧を保持するためのものである。図３において、蓄電コンデンサ３２０は、ＶＤＤ３８２と駆動ＴＦＴ３３０のゲート（Ｇ２）との間に接続されている。図４において、蓄電コンデンサ３２０は、ＯＬＥＤ３８８と駆動ＴＦＴ３３０のゲート（Ｇ２）との間に接続されている。

【0023】

選択信号がＶｓｃａｎ線３８６上に現れ、データ信号がＶｄａｔａ線３８４上に現れると、ＯＬＥＤ３８８がアドレス指定され又は選択される。トランジスタは、選択された線を介してトランジスタ３１０／３３０のゲートに選択信号を印加することによって、オン及びオフされうる。Ｖｓｃａｎ線３８６上の信号は、スイッチングトランジスタ３１０のゲート（Ｇ１）に印加され、トランジスタを「ＯＮ」にする。Ｖｄａｔａ線３８４上のデータ信号は、スイッチングトランジスタ３１０のソース－ドレインを介してドライバトランジスタ３３０のゲート（Ｇ２）に印加され、データ信号の振幅及び／又は持続時間に従って、ドライバトランジスタ３３０を「オン」にする。次いで、ドライバトランジスタ３３０はＯＬＥＤ３３８に、概して駆動電流の形態による電力を供給し、ＯＬＥＤ３３８により生成される光の輝度又は強度は、供給される電流の量及び／又は持続時間に依存しうる。蓄電コンデンサ３２０は、スイッチングトランジスタ３１０が「ＯＦＦ」にされた後に、Ｖｄａｔａ線３８４上の電圧を記憶する。

【0024】

図５は、１つ以上の実施形態に係る、スイッチングトランジスタの電圧の変化のグラフを示している。グラフ５００は、時間５７０にわたるＶｄａｔａ線３８４及びＶｓｃａｎ線３８６の電圧を示している。Ｖｓｃａｎ線３８６は、時間５７０にわたって、低いＶｓｃａｎ電圧５１８と高いＶｓｃａｎ電圧５１２との間を動く。Ｖｄａｔａ線３８４は、同じ期間５７０にわたって、低いＶｄａｔａ電圧５２８と高いＶｄａｔａ電圧５２２との間を動く。ピクセル電圧がそれにより下げられる電圧値は、図５のグラフの項目５５０で示すキックバック電圧（ΔＶｐ）と称される。キックバック電圧５５０は、データ信号に基づいて変更され、ゲート信号が下がるとき、即ち、Ｖｓｃａｎ線３８６が高いＶｓｃａｎ電圧５１２から低いＶｓｃａｎ電圧５１８に動くときに誘起される。ＯＬＥＤを駆動するためのゲート（Ｇ２）電圧（ＶＧ２）が、コンデンサ（Ｃｓｔ）３２０によって維持される。スイッチングＴＦＴ３１０での漏れによって、結果的にＶＧ２の値が下がる。グラフ線５３０は、スイッチングＴＦＴ３１０（酸化物ＴＦＴ－ＴＮ１）を通じた漏れのないＶＧ２を示している。グラフ線５４０は、スイッチングＴＦＴ３１０（ＬＴＰＳ ＴＦＴ－ＴＮ１）を通じて小さな漏れがあるＶＧ２を示している。漏れがないＶＧ２（線５３０）と漏れがあるＶＧ２（線５４０）との間の電圧差５６０は、コンデンサＣｓｔ３２０によって補償される。コンデンサＣｓｔ３２０は、ゲート（Ｇ２）での電圧を維持するために、キックバック電圧及び漏れを補償するよう大きさが定められている。Ｃｇｄ１が、Ｇ１とＤ１との間のＴＦＴコンデンサであり、Ｃｇｓ２が、Ｇ２とＤ２との間のＴＦＴコンデンサである場合に、ＶＧ２とキックバック電圧（Ｖｐ）との両方を、以下の式で計算することが可能である。

ＶＧ２＝（Ｖｄａｔａ，Ｈｉｇｈ－Ｖｄａｔａ，Ｌｏｗ）×｛（Ｃｓｔ＋Ｃｇｓ２）／（Ｃｓｔ＋Ｃｇｄ１＋Ｃｇｓ２）

ΔＶｐ＝（Ｖｄａｔａ，Ｈｉｇｈ－Ｖｄａｔａ，Ｌｏｗ）×｛（Ｃｇｄ１）／（Ｃｓｔ＋Ｃｇｄ１＋Ｃｇｓ２）

【0025】

酸化膜ＴＦＴが、ＬＴＰＳ ＴＦＴの代わりにＴｎ１として使用される場合には、Ｔｎ１を通るリーク電流がより小さいため、ＶＧ２の電圧降下を最小に抑えることが可能である。ＣｓｔがＣｇｄ１よりもはるかに大きい場合には、キックバック電圧ΔＶｐ、及び、Ｃｇｄ１（Ｇ１とＤ１の間のＴＦＴコンデンサ）により引き起こされるＶＧ２の電圧降下を最小に抑えることが可能である。

【0026】

図３に戻って参照すると、酸化物ＴＦＴが、ＬＴＰＳ ＴＦＴの代わりにＴｎ１として使用される場合には、Ｔｎ１を通るリーク電流がより小さいため、ＶＧ２電圧の降下を最小に抑えることが可能である。ＣｓｔがＣｇｄ１よりもはるかに大きい場合には、キックバック電圧ΔＶｐ、及び、Ｃｇｄ１（Ｇ１とＤ１の間のＴＦＴコンデンサ）により引き起こされる電圧降下ＶＧ２を最小に抑えることが可能である。ここでは、Ｔｎ１はｎ型酸化物ＴＦＴであり、Ｔｎ２はｐ型ＬＴＰＳ ＴＦＴである。少なくとも２つのＴＦＴが利用され、一方は駆動ＴＦＴ（Ｔｐ２）であり、他方はスイッチングＴＦＴ（Ｔｎ１）である。

【0027】

図４に戻って参照すると、酸化物ＴＦＴが、ＬＴＰＳ ＴＦＴの代わりにＴｎ１として使用される場合には、Ｔｎ１を通るリーク電流がより小さいため、電圧降下ＶＧ２を最小に抑えることが可能である。ＣｓｔがＣｇｄ１よりもはるかに大きい場合には、キックバック電圧ΔＶｐ、及びＣｇｄ１（Ｇ１とＤ１の間のＴＦＴコンデンサ）により引き起こされる電圧降下ＶＧ２を最小に抑えることが可能である。ここでは、Ｔｎ１はｎ型酸化物ＴＦＴであり、Ｔｎ２はｎ型ＬＴＰＳ ＴＦＴ又はｎ型酸化物ＴＦＴである。従って、少なくとも１つのコンデンサ及び２つのＴＦＴが、サブピクセル回路２２０のために利用され、ここで、２つのＴＦＴは、１つの駆動ＴＦＴ（Ｔｐ２）及び１つのスイッチングＴＦＴ（Ｔｎ１）を含んでいる。

【0028】

Ｃｓｔ３２０は、スイッチングＴＦＴ３１０を通るリーク電流と共に、ΔＶｐ５５０を補償するよう大きさが定められている。ここで図３及び図４を参照すると、Ｃｓｔの容量（サイズ）は、キックバック電圧を最小に抑えるために、Ｃｇｓより約９倍大きい必要があり、ここで、Ｃｇｓは、スイッチングＴＦＴ３１０のゲートとソースの間にあるコンデンサである。

【0029】

約１０μｍのＴＦＴ長、約４０μｍの幅、及び、約１００ｎｍのゲート酸化物の厚さ、及び、約０．５０ｆＦ／μｍ^２のＣｇｓについて、好ましいＣｓｔ値の範囲は、Ｃｓｔよりも大きな約２．２ｆＦと約５５ｆＦ未満との間である。

【0030】

約１０μｍのＴＦＴ長、約４０μｍの幅、及び、約１５０ｎｍのゲート酸化物の厚さ、及び、約０．３４ｆＦ／μｍ^２のＣｇｓについて、好ましいＣｓｔ値の範囲は、Ｃｓｔよりも大きな約１．５ｆＦと約３７ｆＦ未満との間である。

【0031】

約１０μｍのＴＦＴ長、約４０μｍの幅、及び、約２００ｎｍのゲート酸化物の厚さ、及び、約０．２５ｆＦ／μｍ^２のＣｇｓについて、好ましいＣｓｔ値の範囲は、Ｃｓｔよりも大きい約１．１ｆＦと約２８ｆＦ未満との間である。

【0032】

図６Ａ及び図６Ｂは、１つ以上の実施形態に係る、積層体６５０の内部に形成されたサブピクセル回路の例を示している。積層体６５０は、第１の層６０２を有する。第２の層６０４は、第１の層６０２に載置されている。一実施形態において、第２の層６０４は、第１の層６０２と接触している。第３の層６０６は、第２の層６０４に載置されている。一実施形態では、第３の層６０６は、第２の層６０４と接触している。第４の層６０８は、第３の層６０６に載置されている。一実施形態では、第４の層６０８は、第３の層６０６と接触している。第５の層６１０は、第４の層６０８に載置されている。一実施形態では、第５の層６１０は、第４の層６０８と接触している。第６の層６１２は、第５の層６１０に載置されている。一実施形態では、第６の層６１２は、第５の層６１０と接触している。

【0033】

第１の層６０２は、ガラス又は他の適切なフレキシブル基板でありうる。第２の層６０４は、第１のバッファ層である。第２の層６０４（バッファ１）は、ｐ型シリコン（ホウ素ドープシリコン）、酸化バナジウム（Ｖ_２Ｏ_５）、窒化アルミニウム（ＡｌＮ）、窒化タングステン、他の金属酸化物若しくは金属窒化物、又はこれらの組み合わせといった材料で構成されてよい。第３層６０６は、ゲート絶縁層（ＧＩ）である。第３の層６０６（ＧＩ）は、例えば、二酸化ケイ素（ＳｉＯ_２）、ポリメチルシルセスキオキサン（ＰＭＳＱ）、又は他の適切な材料といった材料で構成されてよい。第４の層６０８は、第１の中間層誘電体（ＩＬＤ）である。第４の層６０８（ＩＬＤ１）は、酸化物（ドープされた酸化物とドープされていない酸化物の両方）、窒化物、酸素窒化物、及び、シリコン系誘電体膜等の炭化物といった材料で構成されてもよい。第５層６１０は、第２バッファ層である。第５の層６１０（バッファ２）は、第２の層６０４（バッファ１）と実質的に同じ材料のリストから形成されうる。第６の層６１２は、第２の中間層誘電体（ＩＬＤ）である。第６の層６１２（ＩＬＤ２）は、第４の層６０８（ＩＬＤ１）と実質的に同じ材料のリストから形成されうる。

【0034】

スイッチングＴＦＴ３１０は、第６の層６１２（ＩＬＤ２）に示されている。スイッチングＴＦＴ３１０は、酸化物ＴＦＴである。スイッチングＴＦＴ３１０は、ＩＬＤ２、即ち第６の層６１２の上面に配置されたソース（Ｓ１）及びドレイン（Ｄ１）を有する。ソース（Ｓ１）及びドレイン（Ｄ１）は、第６の層６１２の内部の、導電性チャネル（ＩＧＺＯ）へのビアに結合されており、本例では、導電性チャネルは、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）から形成されるが、他の材料も等しく適しうる。導電性チャネル（ＩＧＺＯ）は、第５の層６１０（バッファ２）の上面に形成されている。ゲート絶縁（ＧＩ）材料が、第６の層６１２（ＩＬＤ２）の内部の導電性チャネル（ＩＧＺＯ）上に形成されている。ＧＩ材料は、二酸化ケイ素（ＳｉＯ_２）、ポリメチルシルセスキオキサン（ＰＭＳＱ）、又は他の適切な材料で構成される。ゲートＧ１の材料が、ゲート絶縁（ＧＩ）材料の上面に形成されている。ゲート（Ｇ１）は、金属導電性材料であり、例えば、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、又は他の適切な材料である。

【0035】

駆動ＴＦＴ３３０は、第３の層６０６から第６の層６１２（ＩＬＤ２）までに示されている。駆動ＴＦＴ３３０は、ＬＴＰＳ ＴＦＴである。駆動ＴＦＴ３３０は、ＩＬＤ２、即ち第６の層６１２の上面に配置されたソース（Ｓ２）及びドレイン（Ｄ２）を有する。ソース（Ｓ２）及びドレイン（Ｄ２）が、第６の層６１２及び第５の層６１０の内部のビアに結合されており、第２のソース（Ｓ２）６６４及び第２のドレイン（Ｄ２）が、第５の層６１０（バッファ２）の内部に配置されている。ビアはさらに、ＩＬＤ１を通ってＧＩ層の中を延びて、多結晶シリコン（ＬＴＰＳ）の導電性チャネル６３４まで延びている。導電性チャネル６３４は、第２の層６０４（バッファ１）の上面に形成されている。ゲート（Ｇ２）６３２が、導電性チャネル６３４の上方の第４の層６０８（ＩＬＤ１）に、かつ第３の層６０６（ＧＩ）の上面に形成されている。Ｇ２材料は、二酸化ケイ素（ＳｉＯ_２）、ポリメチルシルセスキオキサン（ＰＭＳＱ）、又は他の適切な材料で構成される。第３の層６０６（ＧＩ）は、導電性チャネル６３４とゲート（Ｇ２）６３２との間のゲート絶縁材料である。

【0036】

ここで厳密に図６Ａを参照すると、コンデンサ３２０が、駆動ＴＦＴ３３０の隣の第３の層６０６（ＧＩ）、第４の層６０８（ＩＬＤ１）及び第５の層６１０（バッファ２）に形成されている。第２のソース（Ｓ２）６６４は、第２のドレイン（Ｄ２）とは反対の方向に、第５の層６１０（バッファ２）内を横方向に延在している。ビア６６２が、第２のソース（Ｓ２）６６４から第４の層６０８（ＩＬＤ１）を通って第３の層６０６（ＧＩ）の中へと延びている。ビア６６２は、多結晶シリコン（ＬＴＰＳ）の導電性チャネル６４０にまで延びている。導電性チャネル６４０は、第２の層６０４（バッファ１）の上面に配置されている。導電性チャネル６３４は、第３の層６０６のゲート絶縁材料によって導電性チャネル６４０から絶縁されている。ゲート（Ｇ２）６７０が、導電性チャネル６４０の上方の第４の層６０８（ＩＬＤ１）に、かつ第３の層６０３（ＧＩ）の上面に形成されている。ゲート（Ｇ２）６７０は、ゲート（Ｇ２）６２３から、それらの間にあるビア６６２によって絶縁されている。

【0037】

ここで厳密に図６Ｂを参照すると、コンデンサ３２０が、駆動ＴＦＴ３３０の隣の第４の層６０８（ＩＬＤ１）及び第５の層６１０（バッファ２）に形成されている。第２のソース（Ｓ２）６６４が、第２のドレイン（Ｄ２）から離れる方向に、第５の層６１０（バッファ２）内を横方向に延在している。ゲート（Ｇ２）６７０が、導電性チャネル６４０の上方の第４の層６０８（ＩＬＤ１）に、かつ第３の層６０６（ＧＩ）の上面に形成されている。得られるコンデンサでは、図６Ａにおいて形成されたコンデンサから、もう１つのマスクが削減されている。

【0038】

先に図６Ａ及び図６Ｂで示した利点は、もう１つのマスクの削減が可能であり、サブピクセル回路２２０の形成があまり複雑でないということである。

【0039】

図７Ａ及び図７Ｂは、１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示している。図示されたスイッチングＴＦＴ３１０は、酸化物型であり、図６Ａ及び図６Ｂに関して上述したものと実質的に同様である。

【0040】

ここで厳密に図７Ａを参照すると、駆動ＴＦＴ３３０は、第３の層６０６から第６の層６１２（ＩＬＤ２）までに示されている。駆動ＴＦＴ３３０は、ＬＴＰＳ ＴＦＴである。駆動ＴＦＴ３３０は、ＩＬＤ２、即ち第６の層６１２に上面に配置されたソース（Ｓ２）及びドレイン（Ｄ２）を有する。ソース（Ｓ２）及びドレイン（Ｄ２）が、第６の層６１２及び第５の層６１０の内部のビアに結合されており、第２のソース（Ｓ２）６６４及び第２のドレイン（Ｄ２）が、第５の層６１０（バッファ２）の内部に配置されている。ビアはさらに、ＩＬＤ１を通ってＧＩ層の中を延びて、多結晶シリコン（ＬＴＰＳ）の導電性チャネル６３４まで延びている。導電性チャネル６３４は、第２の層６０４（バッファ１）の上面に形成されている。ゲート（Ｇ２）６３２が、導電性チャネル６３４の上方の第４の層６０８（ＩＬＤ１）に、かつ第３の層６０３（ＧＩ）の上面に形成されている。Ｇ２材料は、二酸化ケイ素（ＳｉＯ_２）、ポリメチルシルセスキオキサン（ＰＭＳＱ）、又は他の適切な材料で構成される。第３の層６０３（ＧＩ）は、導電性チャネル６３４とゲート（Ｇ２）６３２との間のゲート絶縁材料である。

【0041】

コンデンサ３２０が、駆動ＴＦＴ３３０の範囲内の第４の層６０８（ＩＬＤ１）及び第５の層６１０（バッファ２）に形成されている。第２のソース（Ｓ２）７６０が、第５の層６１０（バッファ２）内で、第２のドレイン（Ｄ２）に向かう方向に、かつ第４の層６０８（ＩＬＤ１）内に形成されたゲート（Ｇ２）６３２の上方を横方向に延在している。得られたコンデンサは、駆動ＴＦＴ３３０内に位置しており、サブピクセル回路２２０のためのフットプリントを縮小する。

【0042】

ここで厳密に図７Ｂを参照すると、駆動ＴＦＴ３３０は、第６の層６１２（ＩＬＤ２）に示されている。駆動ＴＦＴ３３０は、酸化物ＴＦＴである。駆動ＴＦＴ３３０は、ＩＬＤ２、即ち第６の層６１２に上面に載置されたソース（Ｓ２）７６２及びドレイン（Ｄ２）を有する。ソース（Ｓ２）及びドレイン（Ｄ２）は、第６の層６１２の内部の、導電性チャネル（ＩＧＺＯ）へのビアに結合されており、本例では、導電性チャネルは、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）から形成されるが、他の材料も等しく適しうる。導電性チャネル（ＩＧＺＯ）は、第５の層６１０（バッファ２）の上面に形成されている。ゲート絶縁（ＧＩ）材料７４２が、第６の層６１２（ＩＬＤ２）の内部の導電性チャネル（ＩＧＺＯ）上に形成されている。ＧＩ材料７４２は、二酸化ケイ素（ＳｉＯ_２）、ポリメチルシルセスキオキサン（ＰＭＳＱ）、又は他の適切な材料で構成される。ゲートＧ２の材料が、ゲート絶縁（ＧＩ）材料７４２の上面に形成されている。ゲート（Ｇ２）は、金属導電性材料であり、例えば、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、又は他の適切な材料である。

【0043】

コンデンサ３２０が、駆動ＴＦＴ３３０内に形成されている。ソース（Ｓ２）７６２が、第６の層６１２の上面に沿ってドレイン（Ｄ２）に向かって延在し、さらにゲート（Ｇ２）材料の上方に延在して、コンデンサを形成する。

【0044】

有利には、蓄電コンデンサ３２０は、駆動ＴＦＴ３３０のより近くに形成され、その結果、ピクセル回路面積の縮小により、より高い解像度が得られる。

【0045】

図８Ａ及び図８Ｂは、１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示している。図示されたスイッチングＴＦＴ３１０は、酸化物型であり、図６Ａ及び図６Ｂに関して上述したものと実質的に同様である。図８Ａにおいて、スイッチングＴＦＴ３１０は、導電性チャネル（ＩＧＺＯ）の下方の第５の層６１０（バッファ２）に形成された遮光体８１０を有する。図８Ｂにおいて、スイッチングＴＦＴ３１０は、導電性チャネル（ＩＧＺＯ）の下方の第４の層６８０（ＩＬＤ１）に形成された遮光体８２０を有する。遮光体８１０／８２０は、金属材料から形成されている。金属は、酸化物スイッチングＴＦＴ３１０の下方で用いられ、その安定性を向上させる。

【0046】

図８Ａ及び８Ｂに示される駆動ＴＦＴ３３０及びコンデンサ３２０は、図７Ａに関して先に検討した駆動ＴＦＴ３３０に関して説明したように実質的に存在する。駆動ＴＦＴ３３０は、ＬＴＰＳ ＴＦＴであり、第３の層６０６から第６の層６１２（ＩＬＤ２）までに配置されている。コンデンサ３２０が、駆動ＴＦＴ３３０の範囲内の第４の層６０８（ＩＬＤ１）及び第５の層６１０（バッファ２）に形成されている。駆動ＴＦＴ３３０内に位置する得られたコンデンサによって、サブピクセル回路２２０のためのフットプリントが縮小される。

【0047】

有利には、蓄電コンデンサ３２０が、駆動ＴＦＴ３３０の近くに形成され、その結果、ピクセル回路面積の縮小により、より高い解像度が得られる。さらに、上述のように、遮光金属８１０／８２０は、スイッチングＴＦＴ３１０の安定性を向上させる。

【0048】

図９Ａ及び図９Ｂは、１つ以上の実施形態に係る、基板に形成されたサブピクセル回路の例を示している。図示されたスイッチングＴＦＴ３１０は、酸化物型であり、図６Ａ及び図６Ｂに関して上述したものと実質的に同様である。遮光体８１０が、導電チャネル（ＩＧＺＯ）の下方の第５層６１０（バッファ２）に形成されている。加えて、ゲート材料（Ｇ２）９３４が、遮光体８１０の下方の第４の層６８０（ＩＬＤ１）に形成されている。ゲート材料（Ｇ２）９３４は、金属材料から形成されている。遮光体８１０及びゲート材料（Ｇ２）９３４が、スイッチングＴＦＴ３１０の下方に第２のコンデンサ９２０を形成する。

【0049】

ここで厳密に図９Ａを参照すると、駆動ＴＦＴ３３０及びコンデンサは、図７Ａに関して上述したようなものである。即ち、サブピクセル回路２２０を最小化するために、コンデンサ３２０が駆動ＴＦＴ３３０の内部に形成されている。

【0050】

ここで厳密に図９Ｂを参照すると、駆動ＴＦＴ３３０及びコンデンサ３２０は、図７Ｂに関して上述したようなものである。サブピクセル回路２２０を最小化するために、コンデンサ３２０が駆動ＴＦＴ３３０内に形成されている。加えて、ゲート材料（Ｇ２）９３６が、ソース層（Ｓ２）９５０の下方の第４の層６８０（ＩＬＤ１）に形成されている。ゲート材料（Ｇ２）９３６は、金属材料から形成されている。ソース層（Ｓ２）９５０及びゲート材料（Ｇ２）９３６は、駆動ＴＦＴ３３０の下方にさらに別のコンデンサ９９１を形成する。

【0051】

有利には、蓄電コンデンサ３２０が、駆動ＴＦＴ３３０の近くに形成され、その結果、ピクセル回路面積の縮小により、より高い解像度が得られる。遮光金属８１０が、スイッチングＴＦＴ３１０の安定性を向上させる。加えて、追加的な蓄電コンデンサ９３４が、スイッチングＴＦＴ３１０の下方に形成され、サブピクセル回路２２０のフットプリントを維持しながら、蓄積容量を増加させ、より長いフレームレートを可能にする。

【0052】

ピクセル回路は、１つの駆動ＴＦＴ、少なくとも１つのスイッチングＴＦＴ及び少なくとも１つの蓄電コンデンサで構成される。スイッチングＴＦＴは、駆動ＴＦＴのゲートと蓄電コンデンサの両方に接続されている。蓄電コンデンサのサイズは、スイッチングＴＦＴとして酸化物ＴＦＴを用いることで、ＬＴＰＳ ＴＦＴと比較して２～３桁分小さなリーク電流のために、縮小することが可能である。しかしながら、蓄電コンデンサは、キックバック電圧のために非常に小さくすることは出来ない。先に示したように、提案される蓄電コンデンサ（Ｃｓｔ）のサイズは、約１ｆＦと約５５ｆＦとの間である。ゲート絶縁膜の厚さは、約１００ｎｍと約２００ｎｍとの間である。ＴＦＴチャネル長は、約０．５ｕｍと約３ｕｍの間である。そして、ＴＦＴチャネル幅は、約１ｕｍと約４ｕｍとの間である。

【0053】

先に示したスイッチングＴＦＴの素子構造では、多結晶シリコンとゲート金属との間に蓄電コンデンサが形成されている、蓄電コンデンサ及び駆動ＴＦＴが示された。代替的に、上記構造は、製造中にマスクの数を減らすためにゲート金属とソース金属との間に形成された蓄電コンデンサを示す。さらに別の代替例では、駆動トランジスタのゲート金属とソース金属とを重ね合わせることによって蓄電コンデンサが形成される、解像度構造が提供される。さらに別の代替例では、蓄電コンデンサが酸化物ＴＦＴの下方に形成される高解像度構造が提供される。さらに他の構造では、金属で形成された遮光体が、酸化物ＴＦＴの下方に追加される。これらの構造によって、リーク電流が１Ｅ－１２（Ａ）より小さい酸化物ＴＦＴが提供され、これにより、約７．５ｐＡ×（１／６０秒）／０．３５Ｖすなわち約３６ｆＦの蓄電コンデンサが可能とされた。

【0054】

可変リフレッシュレート（ＶＲＲ：Ｖａｒｉａｂｌｅ Ｒｅｆｒｅｓｈ Ｒａｔｅ）［６０Ｈｚ、３０Ｈｚ、１５Ｈｚ、１Ｈｚ］により、ＯＬＥＤパネルの大幅な省電力化が実現される。しかしながら、６０Ｈｚより低いリフレッシュレートでは、結果的に、フリッカ、及び、輝度の急激な変化といった視覚的なアーチファクトが発生しうる。ＬＣＤ及びＯＬＥＤにおけるデータ電圧保持のための蓄電コンデンサ（Ｃ１）を保持するよう接続されたスイッチングＴＦＴを通るリーク電流がより小さいことにより、フリッカ及び輝度の急激な変化が最小に抑えられる。必要とされる蓄電コンデンサ（Ｃ１）の値が３６ｆＦよりも大きい場合には、図９Ａ及び図９Ｂに見られるように、追加の蓄電コンデンサを設けることが可能である。蓄電コンデンサのサイズを２倍（例えば、７２ｆＦ）にする場合には、ΔＶＧが約半分となり、つまり０．１７５Ｖ付近になる。従って、ＶＧ変動の低減による均一性の改善が達成される。さらに、リーク電流が半分である場合には、必要とされる蓄電コンデンサの値が半分となり、即ち約１８ｆＦとなる。ピクセル内での蓄電コンデンサの面積が、より高いＰＰＩを可能とする回路のために、ピクセルサイズ面積の縮小により、以前のサイズの約半分にまで縮小される。

【0055】

これら及び他の利点は、記載された特定の実施形態及び他の変形例に従って実現されうる。上記の説明は、限定ではなく例示を意図するものであることを理解されたい。先の明細書の記載を検討すれば、特許請求の範囲の思想及び範囲内での多くの他の実施形態及び変更が、当業者には明らかとなろう。従って、本発明の範囲は、添付の特許請求の範囲を参照し、且つ当該請求の範囲が権利付与される均等物の完全な範囲と共に、定められるべきである。以下の特許請求の範囲において、「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」、及び「第３の（ｔｈｉｒｄ）」という用語は、単にラベルとして使用され、その対象物に数値的要件を課すことを意図していない。
また、本願は以下に記載する態様を含む。
（態様１）
ディスプレイ用のサブピクセル回路であって、
駆動ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）と、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
約１ｆＦと約５５ｆＦとの間の容量を有する少なくとも１つの蓄電コンデンサと
を備えた、ディスプレイ用のサブピクセル回路。
（態様２）
前記少なくとも１つのスイッチングＴＦＴは、
約１００ｎｍと約２００ｎｍとの間のＧＩ厚さと、
約０．５ｕｍと約３ｕｍとの間のＴＦＴチャネル長と、
約１ｕｍと約４ｕｍとの間のＴＦＴチャネル幅と
をさらに有する、態様１に記載のサブピクセル回路。
（態様３）
前記少なくとも１つのスイッチングＴＦＴは、さらに
約１Ｅ－１２（Ａ）より小さいＴＦＴリーク電流である、態様２に記載のサブピクセル回路。
（態様４）
前記コンデンサは、前記駆動ＴＦＴのゲート金属とソース金属とを重ね合わせることによって形成される、態様１に記載のサブピクセル回路。
（態様５）
積層体において形成されたサブピクセル回路であって、前記サブピクセル回路は、
駆動ＴＦＴであって、
前記積層体の上面に配置されたソース、
前記積層体の前記上面に配置されたドレイン、及び、
前記積層体において形成された導電性チャネルであって、前記導電性チャネルは、第１の終端及び第２の終端を有し、前記第１の終端が前記ソースに電気的に結合され、前記第２の終端が前記ドレインに電気的に結合される、導電性チャネル
を含む、駆動ＴＦＴと、
少なくとも１つのスイッチングＴＦＴと、
前記駆動ＴＦＴの内部の、前記導電性チャネルの上方でかつ前記上面の下方に配置された少なくとも１つの蓄電コンデンサと
を備えた、積層体において形成されたサブピクセル回路。
（態様６）
前記積層体は、
第１のバッファ層（バッファ１）を形成する第１の層と、
ゲート絶縁材料（ＧＩ）から形成された第２の層と、
第１の中間層誘電体（ＩＬＤ１）を形成する第３の層と、
第２のバッファ層（バッファ２）を形成する第４の層と、
第２の中間層誘電体（ＩＬＤ２）を形成する第５の層と
を更に含み、
前記少なくとも１つのスイッチングＴＦＴは、酸化物ＴＦＴであり、前記少なくとも１つのスイッチングＴＦＴは、前記第４の層の内部まで延在しない、態様５に記載のサブピクセル回路。
（態様７）
前記コンデンサは、前記駆動ＴＦＴのゲート金属とソース金属とを重ね合わせることによって形成される、態様５に記載のサブピクセル回路。
（態様８）
前記コンデンサは、ゲート絶縁体（Ｇ２）をさらに含み、前記コンデンサは、前記第４の層の内部まで延在しない、態様６に記載のサブピクセル回路。
（態様９）
前記コンデンサは、前記第４の層の下方に延在し、前記導電性チャネルは、前記第２の層の内部に存在する、態様６に記載のサブピクセル回路。
（態様１０）
前記スイッチングＴＦＴの下方に配置された遮光体をさらに含む、態様６に記載のサブピクセル回路。
（態様１１）
前記スイッチングＴＦＴの下方に形成された第２のコンデンサをさらに含む、態様６に記載のサブピクセル回路。
（態様１２）
前記駆動ＴＦＴの下方に形成された第３のコンデンサをさらに含む、態様１１に記載のサブピクセル回路。
（態様１３）
ディスプレイであって、
複数のピクセルを含み、
前記ピクセルは、複数のサブピクセルを含み、
前記複数のピクセルの各サブピクセルは、
ＯＬＥＤ領域と、
サブピクセル回路と
を含み、
前記サブピクセル回路は、
駆動ＴＦＴと、
酸化物ＴＦＴである少なくとも１つのスイッチングＴＦＴと、
約１ｆＦと約５５ｆＦとの間の容量を有する少なくとも１つの蓄電コンデンサと
を含む、ディスプレイ。
（態様１４）
前記蓄電コンデンサは、前記駆動ＴＦＴの範囲内に形成される、態様１３に記載のディスプレイ。
（態様１５）
前記コンデンサは、前記駆動ＴＦＴのゲート金属とソース金属とを重ね合わせることによって形成される、態様１４に記載のディスプレイ。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】