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特許7177291三次元メモリのためのセル電流測定

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-14

(45)【発行日】2022-11-22

(54)【発明の名称】三次元メモリのためのセル電流測定

(51)【国際特許分類】

G11C 29/50 20060101AFI20221115BHJP

【ＦＩ】

G11C29/50 100

【請求項の数】 20

(21)【出願番号】P 2021570971

(86)(22)【出願日】2019-10-14

(65)【公表番号】

(43)【公表日】2022-08-03

(86)【国際出願番号】 CN2019110955

(87)【国際公開番号】W WO2021072577

(87)【国際公開日】2021-04-22

【審査請求日】2021-11-29

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】ＹａｎｇｔｚｅＭｅｍｏｒｙＴｅｃｈｎｏｌｏｇｉｅｓＣｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８Ｗｅｉｌａｉ３ｒｄＲｏａｄ，ＥａｓｔＬａｋｅＨｉｇｈ－ｔｅｃｈＤｅｖｅｌｏｐｍｅｎｔＺｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部達彦

(72)【発明者】

【氏名】ジンヨン・オ

(72)【発明者】

【氏名】ユン・チュル・キム

(72)【発明者】

【氏名】マン・ルン・ムイ

【審査官】後藤彰

(56)【参考文献】

【文献】特開２００６－４０４２１（ＪＰ，Ａ）

【文献】特開２００２－２４５８００（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ２９／５０

(57)【特許請求の範囲】

【請求項1】

三次元(3D)メモリ装置におけるメモリセルの電流を測定する方法であって、
前記3Dメモリ装置の周辺回路のソース線パッドに第1の試験電圧を適用するステップであって、
前記ソース線パッドは、前記3Dメモリ装置の3Dメモリアレイの共通ソース線に電気的に連結され、
第1の基板に形成される前記周辺回路と、第2の基板に形成される前記3Dメモリアレイとが、直接的な結合を通じて電気的に連結される、
ステップと、
前記3Dメモリアレイのビット線パッドに第2の試験電圧を適用するステップであって、前記ビット線パッドと前記3Dメモリアレイとは前記第2の基板の反対側に形成され、前記ビット線パッドは、貫通アレイコンタクトを用いて前記メモリセルのビット線と電気的に連結される、ステップと、
前記メモリセルのワード線に動作電圧を適用するステップであって、前記ワード線は前記メモリセルの制御ゲートに電気的に連結される、ステップと、
選択されていないメモリセルのワード線にパス電圧を適用するステップと、
前記ビット線パッドまたは前記ソース線パッドを通じて流れる電流を測定するステップと
を含む方法。

【請求項2】

前記第2の試験電圧を適用する前記ステップは、0Vから10Vの間の電圧を適用することを含む、請求項1に記載の方法。

【請求項3】

前記第1の試験電圧を適用する前記ステップは、0Vの電圧を適用することを含む、請求項1に記載の方法。

【請求項4】

前記動作電圧を適用する前記ステップは、0.5Vから5Vの間の電圧を適用することを含む、請求項1に記載の方法。

【請求項5】

前記パス電圧を適用する前記ステップは、0Vから10Vの間の電圧を適用することを含む、請求項1に記載の方法。

【請求項6】

前記周辺回路の第1のトランジスタによって、前記共通ソース線と内部接地とを電気的に連結解除するステップと、
前記周辺回路の第2のトランジスタによって、前記共通ソース線と前記ソース線パッドとを電気的に連結するステップと
をさらに含む、請求項1に記載の方法。

【請求項7】

前記メモリセルのメモリストリングに対応する下部選択ゲートおよび上部選択ゲートにスイッチング電圧を適用するステップをさらに含む、請求項1に記載の方法。

【請求項8】

前記スイッチング電圧を適用する前記ステップは、0.5Vから5Vの間の電圧を適用することを含む、請求項7に記載の方法。

【請求項9】

ドープソース線領域およびアレイ共通ソースを通じて、前記共通ソース線と前記メモリセルのメモリストリングのソース端子とを電気的に連結するステップをさらに含む、請求項1に記載の方法。

【請求項10】

前記第2の基板を貫通する前記貫通アレイコンタクトは、前記ビット線パッドと前記ビット線との間に電気的接触を形成するように構成される、請求項1に記載の方法。

【請求項11】

結合境界面において1つまたは複数の相互連結VIAを通じて、前記ソース線パッドを前記3Dメモリアレイの前記共通ソース線と電気的に連結するステップをさらに含む、請求項1に記載の方法。

【請求項12】

三次元(3D)メモリ装置におけるメモリセルの電流を測定する方法であって、
前記3Dメモリ装置の周辺回路のソース線パッドに第1の試験電圧を適用するステップであって、
前記ソース線パッドは、前記3Dメモリ装置の3Dメモリアレイの共通ソース線に電気的に連結され、
第1の基板に形成される前記周辺回路と、第2の基板に形成される前記3Dメモリアレイとが、直接的な結合を通じて電気的に連結される、
ステップと、
パワーソースパッドに第2の試験電圧を適用するステップであって、前記パワーソースパッドは前記周辺回路のページバッファに電気的に連結され、前記ページバッファは、前記メモリセルに一時記憶部を提供するように構成される、ステップと、
前記メモリセルのワード線に動作電圧を適用するステップであって、前記ワード線は前記メモリセルの制御ゲートに電気的に連結される、ステップと、
選択されていないメモリセルのワード線にパス電圧を適用するステップと、
前記パワーソースパッドまたは前記ソース線パッドを通じて流れる電流を検出するステップと
を含む方法。

【請求項13】

前記第1の試験電圧を適用する前記ステップは、0Vから10Vの間の電圧を適用することを含む、請求項12に記載の方法。

【請求項14】

前記第2の試験電圧を適用する前記ステップは、0Vから10Vの間の電圧を適用することを含む、請求項12に記載の方法。

【請求項15】

前記動作電圧を適用する前記ステップは、0.5Vから5Vの間の電圧を適用することを含む、請求項12に記載の方法。

【請求項16】

前記パス電圧を適用する前記ステップは、0Vから10Vの間の電圧を適用することを含む、請求項12に記載の方法。

【請求項17】

前記周辺回路の第1のトランジスタによって、前記共通ソース線と内部接地とを電気的に連結解除するステップと、
前記周辺回路の第2のトランジスタによって、前記共通ソース線と前記ソース線パッドとを電気的に連結するステップと
をさらに含む、請求項12に記載の方法。

【請求項18】

前記ページバッファのセンスラッチの第1の出力部にデータ信号を提供するステップであって、前記データ信号は、前記パワーソースパッドとセンスノードとの間の電気的連結のために、前記周辺回路の第3のトランジスタをスイッチオンするように構成される、ステップと、
前記センスラッチの第2の出力部と前記センスノードとを電気的に連結解除するために、前記周辺回路の第4のトランジスタをスイッチオフするステップと
をさらに含む、請求項12に記載の方法。

【請求項19】

前記周辺回路の第5のトランジスタによって、前記センスノードと前記メモリセルのビット線とを電気的に連結するステップをさらに含む、請求項18に記載の方法。

【請求項20】

前記周辺回路の第6のトランジスタによって、前記ページバッファと内部パワーソースとを電気的に連結解除するステップをさらに含む、請求項12に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して半導体技術の分野に関し、より詳細には、三次元(3D)メモリを形成するための方法に関する。

【背景技術】

【0002】

製造コストを低減し、記憶密度を増加させるために、メモリ装置がより小さいダイの大きさへと縮小するにつれて、平面型メモリセルのスケーリングは、プロセス技術の限界および信頼性の問題のため、困難に直面する。三次元(3D)メモリアーキテクチャは、平面型メモリセルにおける密度および性能の限度に対処することができる。

【0003】

3Dメモリでは、メモリセルはデータ保存のためにプログラムまたは削除され得る。時には、複数の状態が1つのメモリセルに保存され得る。したがって、プログラムまたは削除の後のメモリセルの装置パラメータの検証が必要である。概して、メモリセルの状態および装置パラメータは、メモリセルを通って流れる電流から引き出され得る。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許出願第16/163,274号

【発明の概要】

【発明が解決しようとする課題】

【0005】

そのため、容易に実施でき、正確なデータを提供することができる、メモリセル電流を測定するための方法に対する要求が存在する。

【課題を解決するための手段】

【0006】

三次元(3D)メモリ装置、および電流測定のための方法の実施形態が、本開示に記載されている。

【0007】

本開示の一態様は、三次元(3D)メモリ装置においてメモリセルの電流を測定するための方法を提供する。方法は、3Dメモリ装置の周辺回路のソース線パッドに第1の試験電圧を適用するステップであって、ソース線パッドは、3Dメモリ装置の3Dメモリアレイの共通ソース線に電気的に連結され、第1の基板に形成される周辺回路と、第2の基板に形成される3Dメモリアレイとが、直接的な結合を通じて電気的に連結される、ステップを含む。方法は、3Dメモリアレイのビット線パッドに第2の試験電圧を適用するステップであって、ビット線パッドと3Dメモリアレイとは第2の基板の反対側に形成され、ビット線パッドは、貫通アレイコンタクトを用いてメモリセルのビット線と電気的に連結される、ステップも含む。方法は、メモリセルのワード線に動作電圧を適用するステップであって、ワード線はメモリセルの制御ゲートに電気的に連結される、ステップをさらに含む。方法は、選択されていないメモリセルのワード線にパス電圧を適用するステップと、ビット線パッドまたはソース線パッドを通じて流れる電流を測定するステップとを同じく含む。

【0008】

一部の実施形態では、第2の試験電圧を適用するステップは、0Vから10Vの間の電圧を適用することを含む。

【0009】

一部の実施形態では、第1の試験電圧を適用するステップは、0Vの電圧を適用することを含む。

【0010】

一部の実施形態では、動作電圧を適用するステップは、0.5Vから5Vの間の電圧を適用することを含む。

【0011】

一部の実施形態では、パス電圧を適用するステップは、限定されることはないが、0Vから10Vの間の電圧を適用することを含む。

【0012】

一部の実施形態では、方法は、周辺回路の第1のトランジスタによって、共通ソース線と内部接地とを電気的に連結解除するステップと、周辺回路の第2のトランジスタによって、共通ソース線とソース線パッドとを電気的に連結するステップとをさらに含む。

【0013】

一部の実施形態では、方法は、メモリセルのメモリストリングに対応する下部選択ゲートおよび上部選択ゲートにスイッチング電圧を適用するステップをさらに含む。一部の実施形態では、スイッチング電圧を適用するステップは、限定されることはないが、0.5Vから5Vの間の電圧を適用することを含む。

【0014】

一部の実施形態では、方法は、ドープソース線領域およびアレイ共通ソースを通じて、共通ソース線とメモリセルのメモリストリングのソース端子とを電気的に連結するステップをさらに含む。

【0015】

一部の実施形態では、第2の基板を貫通する貫通アレイコンタクトは、ビット線パッドとビット線との間に電気的接触を形成するように構成される。

【0016】

一部の実施形態では、方法は、結合境界面において1つまたは複数の相互連結VIAを通じて、ソース線パッドを3Dメモリアレイの共通ソース線と電気的に連結するステップも含む。

【0017】

本開示の他の態様は、三次元(3D)メモリ装置においてメモリセルの電流を測定する方法を提供する。方法は、3Dメモリ装置の周辺回路のソース線パッドに第1の試験電圧を適用するステップであって、ソース線パッドは、3Dメモリ装置の3Dメモリアレイの共通ソース線に電気的に連結され、第1の基板に形成される周辺回路と、第2の基板に形成される3Dメモリアレイとが、直接的な結合を通じて電気的に連結される、ステップを含む。方法は、パワーソースパッドに第2の試験電圧を適用するステップであって、パワーソースパッドは周辺回路のページバッファに電気的に連結され、ページバッファは、メモリセルに一時記憶部を提供するように構成される、ステップも含む。方法は、メモリセルのワード線に動作電圧を適用するステップであって、ワード線はメモリセルの制御ゲートに電気的に連結される、ステップをさらに含む。方法は、選択されていないメモリセルのワード線にパス電圧を適用するステップと、パワーソースパッドまたはソース線パッドを通じて流れる電流を検出するステップとを同じく含む。

【0018】

【0019】

一部の実施形態では、方法は、ページバッファのセンスラッチの第1の出力部に第1のデータ信号を提供するステップであって、第1のデータ信号は、パワーソースパッドとセンスノードとの間の電気的連結のために、周辺回路の第3のトランジスタをスイッチオンするように構成される、ステップと、センスラッチの第2の出力部とセンスノードとを電気的に連結解除するために、周辺回路の第4のトランジスタをスイッチオフするステップとをさらに含む。一部の実施形態では、方法は、周辺回路の第5のトランジスタによって、センスノードとメモリセルのビット線とを電気的に連結するステップをさらに含む。

【0020】

一部の実施形態では、方法は、周辺回路の第6のトランジスタによって、ページバッファと内部パワーソースとを電気的に連結解除するステップも含む。

【0021】

本開示の他の態様は、本開示の記載、請求項、および図面を考慮して当業者によって理解され得る。

【0022】

本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を準備させて使用させることができるように、さらに供する。

【図面の簡単な説明】

【0023】

【図1】本開示の一部の実施形態による、例示の三次元(3D)メモリダイの概略的な上から見下ろした図である。

【図2】本開示の一部の実施形態による、3Dメモリダイの一領域の概略的な上から見下ろした図である。

【図3】本開示の一部の実施形態による、例示の3Dメモリアレイ構造の一部分の斜視図である。

【図4】本開示の一部の実施形態による、周辺回路の断面図である。

【図5】本開示の一部の実施形態による、メモリアレイの断面図である。

【図6】本開示の一部の実施形態による、周辺回路とメモリアレイとを結合した後の3Dメモリ装置の断面図である。

【図7】本開示の一部の実施形態による、特定のプロセス段階における3Dメモリ装置の断面図である。

【図8】本開示の一部の実施形態による、3Dメモリ装置の電流を測定するための回路の図である。

【発明を実施するための形態】

【0024】

本発明の特徴および利点は、同様の符号が全体を通じて対応する要素を特定している図面と併せて理解されるとき、述べられている詳細な記載からより明らかとなる。図面では、同様の符号は、同一の要素、機能的に同様の要素、および/または構造的に同様の要素を概して指示している。要素が最初に現れる図面は、対応する符号における最上位桁によって指示されている。

【0025】

本開示の実施形態が添付の図面を参照して説明される。

【0026】

特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の趣旨および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。

【0027】

なお、本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味している。さらに、このような文言は必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で影響を与えることは、当業者の知識の範囲内である。

【0028】

概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「1つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「1つ」または「その」などの用語も、少なくとも一部で文脈に依存して、単数での使用を伝えるためと、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。

【0029】

本開示における「～に」、「～の上方に」、および「～にわたって」の意味が、「～に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような幅広い様態で解釈されるべきであることは、容易に理解されるべきである。さらに、「～の上方に」または「～にわたって」は、何か「の上方に」または何か「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または何か「にわたって」(つまり、に直接的に)であるという意味も含む可能性もある。

【0030】

さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用またはプロセスステップにおける装置の異なる配向を網羅するように意図されている。装置は他に配向されてもよく(90度または他の配向に回転させられる)、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。

【0031】

本明細書で使用されているように、「基板」という用語は、それに続く材料層が加えられる材料を言っている。基板は「上」の表面および「下」の表面を含む。基板の上面は、典型的には半導体装置が形成される場所であり、そのため、半導体装置は、他に述べられていない場合、基板の上側に形成される。下面は上面の反対であり、そのため基板の下側は基板の上側の反対である。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェーハなどの非導電性材料から形成されてもよい。

【0032】

本明細書で使用されているように、「層」という用語は、厚さの領域を含む材料部分を言っている。層は上側と下側とを有し、層の下側は基板に比較的近く、上側は基板から比較的遠くである。層は、下もしくは上にある構造の全体にわたって広がり得る、または、下もしくは上にある構造の広がり未満の広がりを有し得る。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と下面との間における、またはそれら上面および下面における、水平面の任意のセットの間に位置させられ得る。層は、水平に、鉛直に、および/または、先細りの表面に沿って、延びることができる。基板は、層であり得る、1つもしくは複数の層を含み得る、ならびに/または、1つまたは複数の層を上、上方、および/もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、相互連結層は、1つまたは複数の導電層およびコンタクト層(コンタクト、相互連結線、および/または鉛直相互連結アクセス(VIA)が形成される)、ならびに、1つまたは複数の誘電層を含み得る。

【0033】

本開示では、記載の容易性のために、「階層」が、鉛直方向に沿っての実質的に同じ高さの要素に言及するために使用される。例えば、ワード線と下にあるゲート誘電層とは「階層」と称することができ、ワード線と下にある絶縁層とは共に「階層」と称することができ、実質的に同じ高さのワード線は「ワード線の階層」または同様に称することができるといった具合である。

【0034】

本明細書で使用されているように、「名目上の/名目上は」という用語は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および/または下の値の範囲と一緒に設定される、構成要素またはプロセスステップについての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の10～30%(例えば、値の±10%、±20%、または±30%)内で変化する所与の量の値を指示することができる。

【0035】

本開示において、「水平の/水平に/横の/横に」という用語は、基板の横表面と名目上平行を意味し、「鉛直の」または「鉛直に」という用語は、基板の横表面に対して名目上垂直を意味する。

【0036】

本明細書で使用されているように、「3Dメモリ」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板において、メモリセルトランジスタの鉛直に配向されたストリング(本明細書では、NANDストリングなど、「メモリストリング」と称される)を有する三次元(3D)半導体装置を言っている。

【0037】

本開示による様々な実施形態が、3Dメモリ装置の電流測定のための回路および方法を提供する。3Dメモリ装置では、メモリセル電流は、既存の回路を用いて、または、既存の製作プロセスで作られた構造を用いて測定され得る。測定の目的のためだけに設計された回路に頼ることなく、製造コストが低減され得る。

【0038】

図1は、本開示の一部の実施形態による、例示の三次元(3D)メモリ装置100の上から見下ろした図を示している。3Dメモリ装置100は、メモリチップ(パッケージ)、メモリダイ、またはメモリダイの任意の一部分とでき、複数のメモリブロック103を各々が備え得る1つまたは複数のメモリ平面101を備え得る。同一または同時の工程が各々のメモリ平面101において行われ得る。大きさがメガバイト(MB)であり得るメモリブロック103が、削除工程を実行するための最小の大きさである。図1に示されているように、例示の3Dメモリ装置100は4つのメモリ平面101を備え、各々のメモリ平面101は6つのメモリブロック103を備える。各々のメモリブロック103は複数のメモリセルを備えることができ、各々のメモリセルは、ビット線およびワード線などの相互連結を通じてアドレス指定できる。ビット線およびワード線は垂直に配置でき(例えば、それぞれ行および列)、金属線の配列を形成する。ビット線の方向およびワード線の方向は、図1において「BL」および「WL」と記されている。この開示では、メモリブロック103は「メモリアレイ」または「配列」とも称されている。メモリアレイはメモリ装置におけるコア領域であり、記憶機能を実施する。

【0039】

3Dメモリ装置100は、メモリ平面101を包囲する領域である周辺領域105も備える。周辺領域105は、例えばページバッファ、行デコーダ、列デコーダ、およびセンスアンプといった、メモリアレイの機能を支援するための多くのデジタル回路、アナログ回路、および/または混合信号回路を含む。周辺回路は、当業者には明らかであるように、トランジスタ、ダイオード、コンデンサ、抵抗などの能動的および/または受動的な半導体装置を使用する。

【0040】

なお、図1に示されている3Dメモリ装置100におけるメモリ平面101の配置、および各々のメモリ平面101におけるメモリブロック103の配置は、例として使用されているだけであり、本開示の範囲を限定するものではない。

【0041】

図2を参照すると、本開示の一部の実施形態による、図1における領域108を拡大して上から見下ろした図が示されている。3Dメモリ装置100の領域108は階段領域210とチャネル構造領域211とを含み得る。チャネル構造領域211は、複数の積み重ねられたメモリセルを各々が含むメモリストリング212の配列を備え得る。階段領域210は、階段構造と、階段構造に形成されたコンタクト構造214の配列とを備え得る。一部の実施形態では、チャネル構造領域211および階段領域210を横切るWL方向に延びる複数のスリット構造216が、メモリブロックを複数のメモリ指部218へと分割できる。少なくとも一部のスリット構造216は、チャネル構造領域211におけるメモリストリング212の配列のための共通ソースコンタクト(例えば、アレイ共通ソース)として機能することができる。上部選択ゲート切断部220が、例えば、メモリ指部218の上部選択ゲート(TSG: Top Select Gate)を2つの部分へと分割するために、各々のメモリ指部218の中間に配置でき、それによってメモリ指部を2つのメモリスライス224へと分割することができ、同じワード線を共有するメモリスライス224におけるメモリセルは、プログラム可能(読取り/書込み)なメモリページを形成する。3D型NANDメモリの削除工程がメモリブロックのレベルで実行され得るが、読取り動作および書込み動作はメモリページのレベルで実行され得る。メモリページは大きさがキロバイト(KB)であり得る。一部の実施形態では、領域108は、製作の間のプロセス変化制御のために、および/または、追加の機械的支持のためにダミーメモリストリング222も備える。

【0042】

図3は、本開示の一部の実施形態による、例示の三次元(3D)メモリアレイ構造300の一部分の斜視図を示している。メモリアレイ構造300は、基板330と、基板330にわたる絶縁膜331と、絶縁膜331にわたる下部選択ゲート(LSG: Lower Select Gate)332の階層と、交互の導電層および誘電層の積層膜335を形成するためにLSG332の上に積み重なる、「ワード線(WL)」とも称される制御ゲート333の複数の階層とを備える。制御ゲートの階層に隣接する誘電層は図3では明確性のために示されていない。

【0043】

各々の階層の制御ゲートは、積層膜335を通じてスリット構造216-1および216-2によって分離されている。メモリアレイ構造300は、制御ゲート333のスタックにわたって上部選択ゲート(TSG)334の階層も備えている。TSG334、制御ゲート333、およびLSG332のスタックは、「ゲート電極」とも称される。メモリアレイ構造300は、メモリストリング212と、隣接するLSG332同士の間の基板330の部分におけるドープソース線領域344とをさらに備える。各々のメモリストリング212は、絶縁膜331と、交互の導電層および誘電層の積層膜335とを通じて延びるチャネルホール336を備える。メモリストリング212は、チャネルホール336の側壁におけるメモリ膜337と、メモリ膜337にわたるチャネル層338と、チャネル層338によって包囲されるコア充填膜339とを同じく備える。メモリセル340が、制御ゲート333とメモリストリング212との交差部に形成できる。メモリアレイ構造300は、TSG334にわたってメモリストリング212と連結される複数のビット線(BL)341をさらに備える。メモリアレイ構造300は、複数のコンタクト構造214を通じてゲート電極と連結される複数の金属相互連結線343も備える。積層膜335の縁は、ゲート電極の各々の階層への電気的連結を可能にするために、階段の形で構成されている。

【0044】

図3では、図示の目的のために、制御ゲート333-1、333-2、および333-3の3つの階層が、TSG334の1つの階層およびLSG332の1つの階層と共に示されている。この例では、各々のメモリストリング212は、制御ゲート333-1、333-2、および333-3にそれぞれ対応する3つのメモリセル340-1、340-2、および340-3を備え得る。一部の実施形態では、制御ゲートの数およびメモリセルの数は、記憶容量を増加させるために、3つより多くてもよい。メモリアレイ構造300は、例えばTSG切断部、共通ソースコンタクト(つまり、アレイ共通ソース)、およびダミーメモリストリングといった他の構造を含んでもよい。これらの構造は、簡潔にするために図3には示されていない。

【0045】

より大きな記憶密度を達成するために、3Dメモリの鉛直WLスタックの数またはメモリストリング当たりのメモリセルの数は、例えば24枚のスタックされたWL層(つまり、24L)から128層以上まで大幅に増加している。3Dメモリの大きさをさらに縮小するために、メモリアレイは周辺回路の上に積み重ねることができ、逆もまた同様とできる。例えば、周辺回路は第1のウェーハにおいて製作でき、メモリアレイは第2のウェーハにおいて製作できる。次に、メモリアレイと周辺回路とは、第1および第2のウェーハを一体に結合することで、様々な相互連結を通じて連結され得る。それによって、3Dメモリ密度が増加させられ得るだけでなく、周辺回路とメモリアレイとの間の通信は、相互連結長さが基板(ウェーハ)結合を通じてより短くなり得るため、より大きな帯域幅とより小さい電力消費とを達成することができる。周辺回路がウェーハ結合を通じてメモリアレイと連結される、3Dメモリ装置を形成するための詳細な構造および方法は、「Embedded Pad Structures of Three-Dimensional Memory Devices and Fabrication Methods Thereof」(米国特許出願第16/163,274号、2018年10月17日出願)という名称の同時係属の特許出願において見出すことができ、この特許出願は、本明細書において参照によりその全体において組み込まれている。

【0046】

図4は、本開示の一部の実施形態による、3Dメモリ装置の例示の周辺回路400の断面を示している。周辺回路400は第1の基板430を備え得る。一部の実施形態では、第1の基板430は上側および下側(それぞれ、第1の側430-1および第2の側430-2、または、前側および後側とも称される)に表面を含む。

【0047】

周辺回路400は、第1の基板430の第1の側430-1に1つまたは複数の周辺装置450(例えば、450-1および450-2)を備え得る。周辺装置450は、例えば、金属酸化膜半導体電界効果トランジスタ(MOSFET)、バイポーラ接合トランジスタ(BJT)、ダイオード、抵抗、コンデンサ、インダクタといった任意の適切な半導体装置を含み得る。数ある半導体装置の中でも、p型および/またはn型のMOSFET(つまり、CMOS)は、論理回路設計において広く実施されており、本開示において周辺装置450のための例として使用されている。この例では、周辺回路400はCMOSウェーハ400とも称される。

【0048】

周辺装置450は、pチャネルMOSFET(例えば、符号450-1)またはnチャネルMOSFET(例えば、符号450-2)のいずれかとでき、限定されることはないが、シャロートレンチアイソレーション(STI)452によって包囲される能動素子領域、n型またはp型にドープされた能動素子領域に形成されるウェル454(例えば、nウェル454-1、pウェル454-2、ディープnウェル454-3など)、ゲート誘電体、ゲート導電体、および/またはゲートハードマスクを含むゲートスタック451を備え得る。周辺装置450は、ゲートスタックの各々の側面に位置するソース/ドレイン453(例えば、符号453-1、453-2など)も備え得る。一部の実施形態では、周辺装置450は、低濃度ドープドレイン453-3を伴う高電圧MOSFET(例えば、符号450-3)であり得る。周辺装置450の構造および製作方法は、当業者には知られており、全体について本明細書に組み込まれている。

【0049】

一部の実施形態では、周辺回路400は、異なる周辺装置450と外部装置(例えば、電力供給部、他のチップ、I/O装置など)との間に電気的連結を提供するために、周辺装置450の上方で第1の側430-1において周辺相互連結層455(または第1の相互連結層)と絶縁層460とを備え得る。周辺相互連結層455は、例えば1つまたは複数の鉛直のコンタクト構造456、および1つまたは複数の横の導電線458(例えば、符号458-1、458-2など)といった1つまたは複数の相互連結構造を備え得る。コンタクト構造456および導電線458は、ミドルオブライン(MOL)相互連結部およびバックエンドオブライン(BEOL)相互連結部など、任意の適切な種類の相互連結部を広く備え得る。一部の実施形態では、周辺回路400は1つまたは複数の基板コンタクト462も備え、基板コンタクト462は電気的連結を第1の基板430に提供する。

【0050】

一部の実施形態では、複数の周辺装置450は、周辺回路400の動作のための任意のデジタル回路、アナログ回路、および/または混合信号回路を形成するために使用され得る。周辺回路400は、例えば、行/列デコード、タイミングおよび制御、ならびに、メモリアレイのデータを読み取り、書き込み、および削除することを実施することができる。

【0051】

図5は、本開示の一部の実施形態による、例示の3Dメモリアレイ500の断面図を示している。3Dメモリアレイ500は、3D NANDメモリアレイとでき、第2の基板530(第1の表面530-1および第2の表面530-2を伴う)を備えることができ、メモリセル340およびアレイ相互連結層555(または、第2の相互連結層)は第2の基板530の第1の表面530-1に形成される。アレイ相互連結層555は周辺相互連結層455と同様であり得る。例えば、アレイ相互連結層555の相互連結構造(例えば、コンタクト構造556および導電線558)および絶縁層560は、それぞれ周辺相互連結層455の相互連結構造(例えば、コンタクト構造456、導電線458)および絶縁層460と同様である。

【0052】

一部の実施形態では、3Dメモリアレイ500は、メモリセル340がメモリストリング212として鉛直に積み重ねられ得る3D NANDフラッシュメモリのためのメモリアレイであり得る。メモリストリング212は、複数の導電層564および誘電層566を含む交互導電/誘電スタック568を通じて延びている。

【0053】

一部の実施形態では、アレイ装置は、階段領域にワード線(ワード線コンタクトとも称される)の複数のコンタクト構造214をさらに備える。各々のワード線コンタクト構造214は、メモリセル340を個別に制御するために、交互導電/誘電スタック568における対応する導電層564と電気的接触を形成することができる。

【0054】

図5に示されているように、3Dメモリアレイ500は、メモリストリング212のチャネル層への個別のアクセスを提供するために、メモリストリング212の上に形成されるビット線コンタクト570も備える。ワード線コンタクト構造214と連結される導電線と、ビット線コンタクト570とは、3Dメモリアレイ500のワード線(WL)とビット線(BL)と(例えば、図3に示されたWL333とBL341と)をそれぞれ形成する。典型的には、ワード線(WL)およびビット線(BL)は、互いと垂直に(例えば、それぞれ行および列で)置かれ、メモリの「配列」を形成する。

【0055】

一部の実施形態では、3Dメモリアレイ500は、第2の基板530の基板コンタクト562も備える。基板コンタクト562は、3Dメモリアレイ500の第2の基板530に電気的連結を提供することができる。

【0056】

図6は、本開示の一部の実施形態による、例示の3Dメモリ装置600の断面図を示している。3Dメモリ装置600は、第1の基板430に製作された周辺回路400と、第2の基板530に製作された3Dメモリアレイ500とを備える。この例では、3Dメモリアレイ500は、上下逆さまにひっくり返され、直接的な結合またはハイブリッド結合で周辺回路400と接合される。結合境界面674において、周辺回路400と3Dメモリアレイ500とは複数の相互連結VIA472/572を通じて電気的に連結される。それによって、周辺相互連結層455の任意の導電線458またはコンタクト構造456は、アレイ相互連結層555の任意の導電線558またはコンタクト構造556と電気的に連結できる。別の言い方をすれば、周辺回路400と3Dメモリアレイ500とが電気的に連結できる。

【0057】

結合を通じて、3Dメモリ装置600は3Dメモリと同様に機能でき、周辺回路とメモリアレイとは、(図1に示されているように)同じ基板に製作される。3Dメモリアレイ500および周辺回路400を互いの上に積み重ねることで、3Dメモリ装置600の密度を増加させることができる。一方で、周辺回路400と3Dメモリアレイ500との間の相互連結の距離が、積み重ねの設計を用いることで縮小できるため、3Dメモリ装置600の帯域幅は増加させることができる。

【0058】

図7は、本開示の一部の実施形態による3Dメモリ装置700の断面図である。3Dメモリ装置700は、貫通アレイコンタクト(TAC)770と、図6における3Dメモリ装置600の第2の基板530の第2の側530-2に形成された入力/出力(I/O)パッド772とを備える。一部の実施形態では、第2の基板530は、TAC770およびI/Oパッド772を形成する前に薄化され得る。なお、TAC770およびI/Oパッド772の構造および数は、図7に示された例に限定されない。

【0059】

一部の実施形態では、TAC770は、アレイ相互連結層555のコンタクト構造556のいずれかまたは導電線558のいずれかと電気的に連結でき、それによって、第2の基板530の第2の側530-2から、3Dメモリアレイ500のワード線またはビット線のいずれかとの電気的連結を形成することができる。一部の実施形態では、TAC770は、相互連結VIA472または572のうちの1つまたは複数を通じて、周辺相互連結層455のコンタクト構造456のいずれかまたは導電線458のいずれかと電気的に連結されてもよい。それによって、第2の基板530の第2の側530-2から、電気的連結をI/Oパッド772と、TAC770と、周辺回路400の周辺装置450のいずれかとの間に作ることができる。一部の実施形態では、TAC770とI/Oパッド772とは、基板コンタクト462または562と電気的に連結されてもよい。

【0060】

3Dメモリ装置について、メモリセル電流の正確な測定は、例えば、メモリセル感知時間、ノイズレベル、およびメモリセル装置性能を推定する最適化されたメモリ設計および動作にとって重要である。前もって、メモリセル電流は電流ミラー回路を用いて間接的に測定される。しかしながら、間接的な方法を通じてのメモリセル電流の正確な測定は、回路設計において困難であり得る。大きな面積を有する電流ミラー回路をメモリ製品チップに挿入すると、メモリ記憶容量における面積の不利益をもたらし、メモリの製造コストを増加させる可能性もある。メモリセル電流は、ページバッファ回路を迂回するように設計される連結部で外部I/Oパッドを通じて直接的に測定されてもよい。そのため、この測定の目的のためだけに設計された余分な回路を追加することなく、それによって面積または性能の不利益を回避する、三次元(3D)メモリのメモリセル電流を正確に測定するための方法に対する要求が存在する。

【0061】

図8は、本開示の一部の実施形態による、セル電流測定を提供するように構成された3Dメモリ装置800の概略的な回路図を示している。3Dメモリ装置800は、結合層676および結合境界面674においてCMOSウェーハ(例えば、周辺回路400)と結合されたメモリアレイウェーハ(例えば、3Dメモリアレイ500)を備える。先に記載されているように、3Dメモリアレイ500は複数のメモリストリング212を備え、各々のメモリストリング212は積み重ねられた複数のメモリセル340を有する。メモリストリング212は、各々の端において少なくとも1つの電界効果トランジスタ(MOSFET)も備える。例えば、第2の基板530に最も近い電界効果トランジスタは、下部選択ゲート(LSG)332によって制御でき、したがって、下部選択トランジスタ332-Tと称される。第2の基板530から遠くに離れた他方の端における電界効果トランジスタは、上部選択ゲート(TSG)334によって制御でき、上部選択トランジスタ334-Tと称される。積み重ねられたメモリセル340は制御ゲート333によって制御でき、制御ゲート333は3Dメモリ装置800のワード線(図8では示されていない)に連結される。上部選択トランジスタ334-Tのドレインはビット線341に連結でき、ビット線341は、(図7に示されているように)1つまたは複数の導電線558および/または導電構造556から作られ得る。下部選択トランジスタ332-Tのソースは、第2の基板530におけるウェル(例えば、ドープソース線領域344)に連結でき、そこから複数のアレイ共通ソース(ACS)880がACSメッシュ882と電気的連結を形成する。ACSメッシュ882は、メモリブロック全体においてメモリストリング212によって共有でき、共通ソース線とも称される。ACS880は、追加の導電性コアでスリット構造216(図2および図3に示されている)から作ることができる、または、図7に示されている基板コンタクト562から作ることができる。なお、ワード線、ビット線、ACS、およびACSメッシュの形成および構成は、先に記載された構成に限定されず、他の相互連結構造を含み得る。

【0062】

一部の実施形態では、3Dメモリ装置800は、ビット線341をビット線(BL)パッド872-1と連結する複数の貫通アレイコンタクト(例えば、TAC770)をさらに備える。ビット線パッド872-1は、図7におけるI/Oパッド772と同様であり得る。一部の実施形態では、各々のビット線341は1つのBLパッド872-1に電気的に連結され得る。一部の実施形態では、TAC770は、コンタクト線558およびコンタクト構造556のうちの1つまたは複数を通じてビット線341と連結され得る。一部の実施形態では、TAC770は、結合境界面674において、相互連結VIA572のうちの1つまたは複数とも連結され得る。一部の実施形態では、3Dメモリアレイ500の相互連結VIA572は、周辺回路400の相互連結VIA472にも連結され得る。一部の実施形態では、ビット線341、ワード線(制御ゲート333)、TSG334、LSG332、ACSメッシュ882、および3Dメモリアレイ500における他の構造は、周辺回路400および3Dメモリアレイ500の相互連結VIA472/572、コンタクト構造556、456のうちの1つもしくは複数、および/またはコンタクト線558/458のうちの1つもしくは複数を通じて、周辺回路400の任意の回路と連結され得る。

【0063】

NANDフラッシュメモリでは、読取り動作および書込み動作はメモリページにおいて実施でき、メモリページは、同じワード線を共有するメモリセルを含む。例示のメモリページ886が図8に示されている。読取り動作および書込み動作の間、同じメモリページ886におけるメモリセル340が同時にアクセスでき、セルデータが一時記憶部のためのページバッファへと送信できる。一部の実施形態では、1つのページバッファが1つのビット線に連結され得る。一部の実施形態では、1つのページバッファが2つの隣接するビット線同士の間で共有され得る。ページバッファにおけるセルデータは、カラムデコーダ(図示されていない)を用いてデコードされ得る。

【0064】

本開示の一部の実施形態による、3Dメモリ装置800のページバッファ888の単純化された概略的な回路図が図8に示されている。この例では、ページバッファ888は、CMOSウェーハ400に形成され、相互連結VIA472/572を通じて結合境界面674を横切ってビット線341に連結され得る。一部の実施形態では、ページバッファ888は、センスラッチ878と、センシングノード884において連結されたセンストランジスタ(図示されていない)とを備える。ページバッファ888はパワーソースパッド872-2(Vddパッドとも称される)をさらに備え、パワーソースへの電気的連結をページバッファ888に提供する。ページバッファは、例えばnチャネルMOSFET850-N3～850-N6およびpチャネルMOSFET850-P1～850-P3といった複数のトランジスタも備える。

【0065】

一部の実施形態では、センスラッチ878は、2つのnチャネルMOSFET878-N1および878-N2と、2つのpチャネルMOSFET878-P1および878-P2とを備え、2つの対のインバータを形成し、ノード

【数1】

およびDにおいて第1の出力部および第2の出力部を有する。各々のインバータの対はpチャネルMOSFETおよびnチャネルMOSFET(例えば、878-P1および878-N1)を備える。2つのpチャネルMOSFET878-P1および878-P2のソース端子はノード890-1において内部パワーソースに連結され、2つのnチャネルMOSFET878-N1および878-N2のソース端子は内部接地892-1に連結される。2つのインバータの第1および第2の出力部は、ノード

【数2】

およびDと記され、反対(または相補的)のデータ信号を含む。例えば、ノードDが高い電位にあるとき、ノード

【数3】

は低い電位とでき、逆もまた同様となる。センスラッチを形成するために、インバータの一方の対の出力部は、他方の対のトランジスタのゲートに連結され得る。例えば、ノードDにおける第2の出力部は、nチャネルMOSFET878-N1およびpチャネルMOSFET878-P1のゲートと連結され、ノード

【数4】

における第1の出力部は、nチャネルMOSFET878-N2およびpチャネルMOSFET878-P2のゲートと連結される。

【0066】

一部の実施形態では、トランジスタ850-P1のソースはVddパッド872-2に連結され、ドレインは、トランジスタ850-P2および850-P3(周辺回路の第6のトランジスタおよび第3のトランジスタともそれぞれ称される)と共有されるノード883に連結される。トランジスタ850-P2の他の端子(ソース)がノード890-2において内部パワーソースに連結される。一部の実施形態では、ノード890-1および890-2における内部パワーソースは同じ電圧(例えば、Vddと称される)を有し得る。トランジスタ850-P3のドレイン端子は、ノード885においてトランジスタ850-N4および850-N5のソース/ドレイン端子と連結され、ノード885は、センシングノード884と等しい電位にあり、センシングノードとも称される。トランジスタ850-P3のゲートは、センスラッチ878の出力部のうちの1つのノード

【数5】

に連結される。ノードDにおけるセンスラッチ878の他方の出力部はトランジスタ850-N6のゲートに連結され、一方、トランジスタ850-N6のドレイン端子はトランジスタ850-N5(周辺回路の第4のトランジスタとも称される)のソースと共有される。トランジスタ850-N6のソースは内部接地892-3に連結される。周辺回路の第5のトランジスタとも称される2つのnチャネルMOSFET850-N3および850-N4のソース/ドレイン端子は、ページバッファと、対応するビット線341との間の通信の制御において直列に連結される。

【0067】

一部の実施形態では、3Dメモリ装置800は、周辺回路400においてソース線(SL)パッド872-3と2つのトランジスタ(例えば、nチャネルMOSFET850-N1および850-N2)とをも備え、nチャネルMOSFET850-N1(周辺回路の第1のトランジスタとも称される)および850-N2(周辺回路の第2のトランジスタとも称される)のソース端子は、それぞれ内部接地892-2およびSLパッド872-3に連結される。一部の実施形態では、内部接地892-1、892-2、および892-3は、同じ電位を維持するために電気的に連結される。nチャネルMOSFET850-N1および850-N2のドレイン端子はノード887において連結され、ノード887は、相互連結VIA472/572を通じて3Dメモリアレイ500のACSメッシュ882に連結され得る。一部の実施形態では、SLパッド872-3は、ソース線ドライバ回路(図8では示されていない)に連結するように使用できる。この例では、ACSメッシュ882は、トランジスタ850-N1および850-N2のスイッチオンまたはスイッチオフによって、内部接地892-2またはソース線ドライバ回路のいずれかに連結できる。

【0068】

一部の実施形態では、Vddパッド872-2およびSLパッド872-3は、TAC770、相互連結VIA572/472、ならびに/または、コンタクト構造556/456および/もしくは導電線558/458を用いて、第2の基板530の第2の表面530-2に形成され得る。一部の実施形態では、Vddパッド872-2およびSLパッド872-3は、BLパッド872-1およびTAC770を形成するために使用される方法と同様に、貫通アレイコンタクトが第1の基板430を貫通する状態で、(図7に示されているように)第1の基板430の第2の表面430-2に形成され得る。

【0069】

一部の実施形態では、プログラムまたは消去された後のメモリセルは、メモリセルを通じて流れる電流を測定することで検証され得る。本開示によれば、3Dメモリ装置800のメモリセル電流は3つの方法を用いて測定され得る。

【0070】

第1の方法では、本開示の一部の実施形態によれば、メモリセル電流は、第1の試験電圧(例えば、外部接地)をSLパッド872-3に適用し、BLパッド872-1において第2の試験電圧(例えば、0～10V)を掃引することで直接的に測定できる。SLパッド872-3をソース線ドライバ回路(図示されていない)から外部接地へと切り替えることは、例えば、当業者には知られている、追加のスイッチングトランジスタを加えることによってなど、多くの方法で実施できる。

【0071】

一部の実施形態では、メモリセル電流がBLパッド872-1とSLパッド872-3との間で流れることができるように、バイアス(例えば、1V～5Vの間)がトランジスタ850-N2をスイッチオンするためにトランジスタ850-N2のゲートに適用され得る。方法は、メモリセル電流が内部接地892-2から連結解除され得るように、トランジスタ850-N1をオフにするためにトランジスタ850-N1のゲートに他のバイアス(例えば、0V)を適用することをさらに含む。トランジスタ850-N1をスイッチオフすることで、周辺回路400からのノイズがメモリセル電流の測定の間に回避できる。

【0072】

第1の方法において、ワード線333のうち、対象のメモリセル340の選択されたワード線に動作電圧(例えば、0.5V～5V)が適用でき、選択されていないワード線に、例えば、0V～10Vといったメモリセルの閾電圧より高い、同じメモリストリング212における他のメモリセルをスイッチオンするだけの高さのパス電圧(V_pass)が適用できる。TSG334およびLSG332にも、下部選択トランジスタ334-Tおよび上部選択トランジスタ332-Tをスイッチオンするだけの高さのスイッチング電圧(例えば、0.5V～5V)が適用できる。この例では、電流が、BLパッド872-1から、TAC770、対応するBL341、対応するメモリストリング212、ACS880、ACSメッシュ882、ノード887、トランジスタ850-N2を通じて、SLパッド872-3へと(または、VddおよびSLパッドにおける適用電圧に応じて反対方向に)流れることができる。電流は、コンタクト構造456/556および/またはコンタクト線458/558のうちの1つまたは複数を通じて流れることもできる。一部の実施形態では、本明細書に記載されている電流経路の寄生抵抗は、対象のメモリセル340の固有の抵抗よりはるかに小さく、無視することができる。一部の実施形態では、電流経路の寄生抵抗が、曲線適合によって引き出され得る。それによって、対象のメモリセルの装置パラメータが得られ、プログラムされた状態が検証され得る。

【0073】

一部の実施形態では、(様々な行および列における)複数のメモリセルの電流は、マルチプレクサおよびデコーダ回路を追加することによって測定でき、マルチプレクサおよびデコーダ回路は当業者に知られている。

【0074】

第2および第3の方法において、本開示の一部の実施形態によれば、メモリセル電流はVddパッド872-2またはSLパッド872-3を通じて間接的に測定され得る。この方法では、メモリセル電流は、対象のメモリセルをスイッチオンする前および後の測定電流の差を計算することで得られる。

【0075】

一部の実施形態では、Vddパッド872-2には第2の試験電圧(例えば、0～10V)が適用され得る。この例では、SLパッド872-3は、ソース線ドライバから連結解除され、外部接地に連結され得る。一部の実施形態では、SLパッド872-3は、Vddパッド872-2と異なり、第1の試験電圧(例えば、0～10V)を伴う他の外部パワーソースに連結され得る。一部の実施形態では、電流はVddパッド872-2において測定され得る。一部の実施形態では、電流はSLパッド872-3において測定され得る。

【0076】

第1の方法におけるように、トランジスタ850-N1は、ACSメッシュを内部接地892-2から連結解除するようにスイッチオフでき、トランジスタ850-N2は、ACSメッシュとSLパッド872-3との間に電気経路を形成するためにスイッチオンできる。

【0077】

一部の実施形態では、トランジスタ850-P1は、Vddパッド872-2をノード883に連結するためにスイッチオンされ得る。トランジスタ850-P2は、ページバッファ888の他の装置および回路を、ノード890-2における内部パワーソースから連結解除するためにスイッチオフされ得る。一部の実施形態では、データ線(図示されていない)がノード

【数6】

およびDにおけるセンスラッチ878の出力部の各々に連結され得る。この例では、ノードDには、低い電圧から高い電圧へとデータ信号が供給され得る一方で、その相補的なノード

【数7】

には、高い電圧から低い電圧へとデータ信号が供給され得る。例えば、ノード

【数8】

は3Vから0Vへと切り替えることができ、ノードDは0Vから3Vへと切り替えることができる。それによって、pチャネルMOSFET850-P3は、ゲートにおいて0Vを受けた後に切り替えられ得る。一部の実施形態では、2つのトランジスタ850-N4および850-N3は、ノード885から結合境界面674を横切って(相互連結VIA472/572を通じて)ビット線341へと導電性経路を許容するために、スイッチオンされ得る。一部の実施形態では、トランジスタ850-N5は、電流がセンスラッチ878を通じて流れることができないようにスイッチオフされ得る。

【0078】

結果として、電流経路が、Vddパッド872-2から、トランジスタ850-P1、ノード883、トランジスタ850-P3、ノード885、トランジスタ850-N4/850-N3、相互連結VIA472/572、対応するビット線341、対応するメモリストリング212、ACS880、ACSメッシュ882、相互連結VIA572/472、ノード887を通じて、SLパッド872-3へと確立され得る。電流は、Vddパッド872-2およびSLパッド872-3における適用電圧に応じて、反対の方向に流れることもできる。

【0079】

第2および第3の方法において、対象のメモリセルと、対応するワード線およびビット線とは、第1の方法におけるものと同様に選択され得る。しかしながら、第2および第3の方法のみにおいて、測定電流は追加のトランジスタおよび電流経路を通じて流れる。そのため、対象のメモリセルを通る電流を正確に決定するために、Vddパッド872-2からSLパッド872-3へと流れる電流は、2回測定され、つまり、対象のメモリセルがスイッチオンされている場合とされていない場合とで(または、選択されている場合とされていない場合とで)測定され得る。これらの2つの測定の間の差により、スイッチオフされることになっている非理想的なトランジスタを通る寄生(または漏れ)電流経路を除去することができる。

【0080】

まとめると、本開示は、三次元メモリのメモリセル電流を測定するための方法の様々な実施形態を記載している。本明細書に開示されている直接的な測定方法および間接的な測定方法は、追加の設計または処理ステップを必要としない既存の回路および/または構造を利用するウェーハレベルで実施できる。そのため、プログラムおよび削除することが、インライン試験を通じてメモリセルについて検証され得る。メモリダイの歩留りは、ダイシングおよびパッケージングの前のウェーハレベルにおいて検査できる。それによって、製造コストが低減できる。

【0081】

【0082】

【0083】

特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような特定の実施形態を様々な用途に向けて容易に変更および/または適合することができるように本開示の概略的な性質を十分に明らかにしている。そのため、このような適合および変更は、本明細書で提起されている本開示および案内に基づいて、開示されている実施形態の均等物の意味および範囲の中にあると意図されている。本明細書の用語および表現が本開示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。

【0084】

本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。

【0085】

概要および要約は、本開示の1つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。

【0086】

本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等物に従ってのみ定められるべきである。

【符号の説明】

【0087】

100 三次元(3D)メモリ装置
101 メモリ平面
103 メモリブロック
105 周辺領域
108 領域
210 階段領域
211 チャネル構造領域
212 メモリストリング
214 コンタクト構造
216、216-1、216-2 スリット構造
218 メモリ指部
222 ダミーメモリストリング
224 メモリスライス
300 三次元(3D)メモリアレイ構造
330 基板
331 絶縁膜
332 下部選択ゲート、LSG
332-T 下部選択トランジスタ
333、333-1、333-2、333-3 制御ゲート、ワード線
334 上部選択ゲート、TSG
334-T 上部選択トランジスタ
335 積層膜
336 チャネルホール
337 メモリ膜
338 チャネル層
339 コア充填膜
340、340-1、340-2、340-3 メモリセル
341 ビット線
343 金属相互連結線
344 ドープソース線領域
400 周辺回路、CMOSウェーハ
430 第1の基板
430-1 第1の側
430-2 第2の側
450 周辺装置
450-1 周辺装置、pチャネルMOSFET
450-2 周辺装置、nチャネルMOSFET
450-3 高電圧MOSFET
451 ゲートスタック
452 シャロートレンチアイソレーション、STI
453、453-1、453-2 ソース/ドレイン
453-3 低濃度ドープドレイン
454 ウェル
454-1 nウェル
454-2 pウェル
454-3 ディープnウェル
455 周辺相互連結層
456 コンタクト構造
458、458-1、458-2 導電線
462 基板コンタクト
472 相互連結VIA
500 3Dメモリアレイ
530 第2の基板
530-1 第1の表面
530-2 第2の表面
555 アレイ相互連結層
556 コンタクト構造
558 導電線、コンタクト線
560 絶縁層
562 基板コンタクト
564 導電層
566 誘電層
568 交互導電/誘電スタック
570 ビット線コンタクト
572 相互連結VIA
600 3Dメモリ装置
674 結合境界面
676 結合層
700 3Dメモリ装置
770 貫通アレイコンタクト、TAC
772 入力/出力(I/O)パッド
800 3Dメモリ装置
850-N1、850-N2、850-N3、850-N4、850-N5、850-N6 nチャネルMOSFET、トランジスタ
850-P1、850-P2、850-P3 pチャネルMOSFET、トランジスタ
872-1 ビット線(BL)パッド
872-2 パワーソースパッド、Vddパッド
872-3 ソース線(SL)パッド
878 センスラッチ
878-N1、878-N2 nチャネルMOSFET
878-P1、878-P2 pチャネルMOSFET
880 アレイ共通ソース(ACS)
882 ACSメッシュ
883 ノード
884 センシングノード
886 メモリページ
887 ノード
888 ページバッファ
890-1、890-2 ノード
892-1 内部接地
892-2 内部接地
892-3 内部接地
BL ビット線
WL ワード線

【図1】