特許 7177638 ＡＤ変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-15

(45)【発行日】2022-11-24

(54)【発明の名称】ＡＤ変換回路

(51)【国際特許分類】

   H03K 5/26 20060101AFI20221116BHJP

   H03K 3/03 20060101ALI20221116BHJP

【ＦＩ】

H03K5/26 P

H03K3/03

【請求項の数】 4

(21)【出願番号】P 2018167657

(22)【出願日】2018-09-07

(65)【公開番号】P2020043408

(43)【公開日】2020-03-19

【審査請求日】2021-07-06

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】佐藤 裕樹

(72)【発明者】

【氏名】石原 昇

【審査官】▲高▼橋 徳浩

(56)【参考文献】

【文献】特開平０８－３０７４６８（ＪＰ，Ａ）

【文献】特開２００３－２５４９９２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０１６４５８３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ９９／００

Ｈ０３Ｋ３／００－Ｈ０３Ｋ３／８６

Ｈ０３Ｋ５／００－Ｈ０３Ｋ５／２６

(57)【特許請求の範囲】

【請求項1】

第１遅延回路をループ内に備え第１パルス信号を発振する第１リング発振回路と、第２遅延回路をループ内に備え第２パルス信号を発振する第２リング発振回路と、前記第１リング発振回路と前記第２リング発振回路の発振動作を同時に開始させるトリガ信号が入力するトリガ入力端子と、前記第１パルス信号の”Ｈ”又は”Ｌ”の一方のエッジで前記第２パルス信号をラッチするラッチ回路と、該ラッチ回路のラッチした結果に応じて前記第１パルス信号の通過を制御する第１ゲート回路と、前記第１ゲート回路を通過した前記第１パルス信号をカウントするカウンタとを備え、
前記ラッチ回路は、前記第１パルス信号の前記エッジで前記第２パルス信号をラッチした結果が直前にラッチした結果から変化したとき前記第１ゲート回路を遮断し、
前記第２遅延回路は、所定の物理現象の検出結果により値が変化する遅延素子を有することを特徴とするＡＤ変換回路。

【請求項2】

請求項１に記載のＡＤ変換回路において、
前記第２遅延回路の前記遅延素子は、可変抵抗又は可変キャパシタであることを特徴とするＡＤ変換回路。

【請求項3】

請求項１又は２に記載のＡＤ変換回路において、
二つの第１入力端子と出力端子を有する２入力の第２ゲート回路と、二つの第２入力端子と出力端子を有する２入力の第３ゲート回路と、を備え、
一方の前記第１入力端子と前記第１リング発振回路の出力端子とが直接あるいは間接に接続されて前記第２ゲート回路が前記第１リング発振回路のループ内に挿入接続されるとともに、一方の前記第２入力端子と前記第２リング発振回路の出力端子とが直接あるいは間接に接続されて前記第３ゲート回路が前記第２リング発振回路のループ内に挿入接続され、前記第２ゲート回路の他方の前記第１入力端子と前記第３ゲート回路の他方の前記第２入力端子が前記トリガ入力端子に接続され、前記トリガ入力端子に入力するトリガ信号によって前記第２及び第３ゲート回路がゲートを開くことで前記第１及び第２リング発振回路が発振動作を開始することを特徴とするＡＤ変換回路。

【請求項4】

請求項３に記載のＡＤ変換回路において、
前記第２及び第３ゲート回路は、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、又はＯＲ回 路であることを特徴とするＡＤ変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体集積回路で構成されるＡＤ変換回路に係り、特にチップコストの低減、消費電流の低減等を実現したＡＤ変換回路に関する。

【背景技術】

【0002】

ＡＤ変換回路としてＴＤＣ（Time to Digital Converter）回路が知られている。ＴＤＣ回路は、電圧情報をディジタルデータに変換する通常のＡＤ変換回路と異なって、時間情報をディジタルデータに変換する回路であり、そのうちのバーニア型ＴＤＣ回路７０は、例えば図５に示すように構成されている。

【0003】

この図５のＴＤＣ回路７０は、簡単のために４段構成の例を示したもので、基準信号ＶＲＥＦが初段に入力する４段縦続接続の遅延回路７１－１～７１－４と、入力信号ＶＩＮが初段に入力する４段縦続接続の遅延回路７２－１～７２－４が設けられる。さらに、遅延回路７１－１と７２－１の組、遅延回路７１－２と７２－２の組、遅延回路７１－３と７２－３の組、遅延回路７１－４と７２－４の組の出力端子ごとに、ＤＦＦ回路７３－１～７３－４が接続されている。各ＤＦＦ回路７３－１～７３－４のＱ端子の出力データＤ１～Ｄ４は、エンコーダ７４によってエンコードされる。７５は基準信号ＶＲＥＦが入力する入力端子、７６は入力信号ＶＩＮが入力する入力端子、７７はディジタルデータＤＯＵＴの出力端子である。この構成と類似のものは特許文献１に記載されている。

【0004】

図６に図５のＴＤＣ回路７０の動作波形図を示す。この図６は４個の遅延回路７１－１～７１－４の遅延時間がｔａで、４個の遅延回路７２－１～７２－４の遅延時間がｔｂの場合（ｔａ＞ｔｂ）を示す波形図であり、基準信号ＶＲＥＦの“Ｌ”から“Ｈ”への立上りに対して、入力信号ＶＩＮが時間差Δｔだけ遅れて“Ｌ”から“Ｈ”に立ち上がっている場合の例である。

【0005】

この例では、ＤＦＦ回路７３－１～７３－４のＱ端子のデータＤ１、Ｄ２、Ｄ３、Ｄ４として、“Ｈ”、“Ｈ”、“Ｌ”、“Ｌ”が得られている。このデータＤ１、Ｄ２、Ｄ３、Ｄ４は温度計コードであり、エンコーダ７４によって所定ビットの例えばＢＣＤコード等のディジタルデータＤＯＵＴに変換されて出力端子７７から出力される。

【0006】

ところで、上記した時間差Δｔは何らかの物理現象を示す情報である。物理現象は何らかのセンサによって検出されるものである。そこで、従来ではセンサで得られた結果を時間差Δｔの情報に変換する図７に示すような変換回路８０が使用されている。

【0007】

変換回路８０において、Ｃ３は容量値が固定のキャパシタ、Ｃ４は容量湿度センサ等として働く可変キャパシタ、８１、８２は電流値が同じＩ１の電流源、８３、８４は基準電圧Ｖｔｈが設定された比較器、ＳＷ１、ＳＷ２は同時にオン／オフするトリガスイッチである。

【0008】

図７において、トリガスイッチＳＷ１、ＳＷ２が同時にオンすると、キャパシタＣ３、Ｃ４の電荷が放電され比較器８３、８４の出力電圧は“Ｌ”となる。この後、トリガスイッチＳＷ１、ＳＷ２が同時にオフすると、キャパシタＣ３、Ｃ４に対して電流源８１、８２による充電が同時に開始する。そして、キャパシタＣ３の電圧Ｖ１が基準電圧Ｖｔｈに達すると、比較器８３の出力電圧ＶＲＥＦが“Ｌ”から“Ｈ”になる。また、キャパシタＣ４の電圧Ｖ２が基準電圧Ｖｔｈに達すると、比較器８４の出力電圧ＶＩＮが“Ｌ”から“Ｈ”になる。

【0009】

このとき、例えば可変キャパシタＣ４の容量が固定キャパシタＣ３の容量よりも小さくなっているとすると、ＴＤＣ回路７０の入力端子７６に入力する信号ＶＩＮは、入力端子７５に入力する信号ＶＲＥＦに対して、例えば図６で示したように時間差Δｔだけ遅れた信号となる。このようにして、湿度等の物理現象のセンサ結果を示す可変キャパシタＣ４の容量値の変化を、変換回路８０によって時間差Δｔの情報に変換してＴＤＣ回路７０に入力させることができる。

【先行技術文献】

【特許文献】

【0010】

【文献】特開２０１２－１００１９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

ところが、図５のＴＤＣ回路７０では、ＤＦＦ回路７３－１～７３－４のＱ端子の出力データＤ１～Ｄ４が温度計コードであることから、それを扱いが容易なＢＣＤコード等のディジタルデータに変換するために、特別にエンコーダ７４が必要となり、回路規模が大きくなって消費電流が大きくなる。

【0012】

また、図５のＴＤＣ回路７０では、エンコーダ７４から出力するディジタルデータＤＯＵＴにより、時間差Δｔをｎビットの分解能で検出するためには、遅延時間ｔａの遅延回路、遅延時間がｔｂの遅延回路、及びＤＦＦ回路を１組とする単位セルが２ⁿ個だけ必要となる。このため、時間差Δｔの検出の分解能を例えば１０ビットとする場合は、その単位セルが１０２４個必要となり、回路規模が大きくなってこの面でも消費電流が大きくなる問題がある。また、遅延回路の遅延時間の相対誤差が大きくなり線形性が劣化し高分解能化が困難になる。

【0013】

さらに、図５のＴＤＣ回路７０では、物理現象のセンサ結果を時間差Δｔの情報に変換するために図７に示すような変換回路８０が特別に必要になり、この面でも回路規模が大きくなり消費電流が増大するという問題があった。

【0014】

本発明の目的は、回路規模が小さくて済み低消費電流を実現でき高分解能化も可能になったＡＤ変換回路を提供することである。

【課題を解決するための手段】

【0015】

上記目的を達成するために、請求項１にかかる発明のＡＤ変換回路は、第１遅延回路をループ内に備え第１パルス信号を発振する第１リング発振回路と、第２遅延回路をループ内に備え第２パルス信号を発振する第２リング発振回路と、前記第１リング発振回路と前記第２リング発振回路の発振動作を同時に開始させるトリガ信号が入力するトリガ入力端子と、前記第１パルス信号の”Ｈ”又は”Ｌ”の一方のエッジで前記第２パルス信号をラッチするラッチ回路と、該ラッチ回路のラッチした結果に応じて前記第１パルス信号の通過を制御する第１ゲート回路と、前記第１ゲート回路を通過した前記第１パルス信号をカウントするカウンタとを備え、前記ラッチ回路は、前記第１パルス信号の前記エッジで前記第２パルス信号をラッチした結果が直前にラッチした結果から変化したとき前記第１ゲート回路を遮断し、前記第２遅延回路は、所定の物理現象の検出結果により値が変化する遅延素子を有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＡＤ変換回路において、前記第２遅延回路
の前記遅延素子は、可変抵抗又は可変キャパシタであることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＡＤ変換回路において、二つの第１入力端子と出力端子を有する２入力の第２ゲート回路と、二つの第２入力端子と出力端子を有する２入力の第３ゲート回路と、を備え、一方の前記第１入力端子と前記第１リング発振回路の出力端子とが直接あるいは間接に接続されて前記第２ゲート回路が前記第１リング発振回路のループ内に挿入接続されるとともに、一方の前記第２入力端子と前記第２リング発振回路の出力端子とが直接あるいは間接に接続されて前記第３ゲート回路が前記第２リング発振回路のループ内に挿入接続され、前記第２ゲート回路の他方の前記第１入力端子と前記第３ゲート回路の他方の前記第２入力端子が前記トリガ入力端子に接続され、前記トリガ入力端子に入力するトリガ信号によって前記第２及び第３ゲート回路がゲートを開くことで前記第１及び第２リング発振回路が発振動作を開始することを特徴とする。
請求項４にかかる発明は、請求項３に記載のＡＤ変換回路において、前記第２及び第３ゲート回路は、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、又はＯＲ回路であることを特徴とする。

【発明の効果】

【0016】

本発明のＡＤ変換回路によれば、物理現象のセンサ結果を時間差の情報に変換する変換回路が不要でありエンコーダも不要であるので、回路規模が小さくて済み低消費電流を実現できる。また、第１及び第２リング発振回路の発振周期やカウンタの最大カウント値を適宜設定することで分解能を高くすることも容易になる。

【図面の簡単な説明】

【0017】

【図1】本発明の第１実施例のＡＤ変換回路の回路図である。

【図2】本発明の第２実施例のＡＤ変換回路の回路図である。

【図3】図１のＡＤ変換回路の動作波形図である。

【図4】図２のＡＤ変換回路の動作波形図である。

【図5】従来のＴＤＣ回路の回路図である。

【図6】図５のＴＤＣ回路の動作波形図である。

【図7】図５のＴＤＣ回路の前段に接続される変換回路の回路図である。

【発明を実施するための形態】

【0018】

＜第１実施例＞
図１に本発明の第１実施例のＡＤ変換回路１００を示し、図３にその動作波形を示す。１０１はトリガ信号ＴＲＧが入力するトリガ入力端子、１０２はディジタルデータＤＯＵＴの出力端子である。

【0019】

１０は第１リング発振回路であり、インバータ１１～１５、２入力のＮＡＮＤ回路１６、及び第１遅延回路１７をループ接続して構成され、ＮＡＮＤ回路１６の一方の入力端子に前記したトリガ入力端子１０１から発振開始のためのトリガ信号ＴＲＧが入力する。第１遅延回路１７は抵抗Ｒ１とキャパシタＣ１を備える。

【0020】

２０は第２リング発振回路であり、インバータ２１～２５、２入力のＮＡＮＤ回路２６、及び第２遅延回路２７をループ接続して構成され、ＮＡＮＤ回路２６の一方の入力端子に前記したトリガ入力端子１０１から発振開始のためのトリガ信号ＴＲＧが入力する。第２遅延回路２７は抵抗Ｒ２と可変キャパシタＣ２を備える。この可変キャパシタＣ２は所定の物理現象の検出結果に応じてその容量値が変化するセンサ（例えば、容量湿度センサ、容量紫外線センサ等）で構成される。

【0021】

３０はラッチ回路であり、ＣＫ端子に第１リング発振回路１０のノードＮ１のパルス信号が入力し、Ｄ端子に第２リング発振回路２０のノードＮ２のパルス信号が入力する第１ＤＦＦ回路３１と、“Ｌ”エッジ型のＣＫ端子に第１ＤＦＦ回路３１のＱ端子が接続されＤ端子に“Ｈ”（＝ＶＤＤ）の電圧が入力する第２ＤＦＦ回路３２とで構成されている。

【0022】

４０は２入力のＮＯＲ回路であり、その一方の入力端子（ノードＮ４）にＤＦＦ回路３２のＱ端子の信号が入力し、他方入力端子（ノードＮ５）にノードＮ１の信号をインバータ５０で反転した信号が入力する。

【0023】

６０はカウンタであり、ＮＯＲ回路４０の出力側のノードＮ６に現れるパルス信号の“Ｈ”エッジをカウントする。このカウンタ６０は、例えば、ＴＦＦ回路をｎ段縦続接続し各段のＴＦＦ回路の出力を１ビットとして取り出すよう構成すると、ｎビットの出力データＤＯＵＴを得ることができる。

【0024】

なお、本実施例では、請求項に記載した第１ゲート回路はＮＯＲ回路４０で実現し、第２ゲート回路はＮＡＮＤ回路１６で実現し、第３ゲート回路はＮＡＮＤ回路２６で実現している。

【0025】

さて、図１のＡＤ変換回路１００では電源投入によって、図３に示すように、ノードＮ１、Ｎ２、Ｎ６が“Ｈ”に、ノードＮ３、Ｎ４、Ｎ５が“Ｌ”に初期化されている。この状態で、トリガ入力端子１０１の電圧が“Ｌ”から“Ｈ”に立ち上がると、第１リング発振回路１０はＮＡＮＤ回路１６がゲートを開いて発振動作を開始し、第２リング発振回路２０はＮＡＮＤ回路２６がゲートを開いて発振動作を開始する。

【0026】

このとき、第１リング発振回路１０の発振周期Ｔ１、第２リング発振回路２０の発振周期Ｔ２は、

で与えられる。

【0027】

Ｋｓｗは、第１及び第２第１リング発振回路１０、２０内のスレッショルド電圧をＶｔ、電源電圧をＶＤＤとすると、

で与えられる。Ｋｓｗ＝０．５となるように電圧Ｖｔ、ＶＤＤを設定すると、発振周期Ｔ１、Ｔ２は、

となる。発振周期Ｔ１の第１リング発振回路１０を基準側として、抵抗Ｒ１とキャパシタＣ１を固定値とする。また、発振周期Ｔ２の第２リング発振回路２０をセンサ側として、抵抗Ｒ２を固定値、可変キャパシタＣ２を物理現象によって容量値が変化するものとする。これによって、第１リング発振回路１０、２０の発振周期Ｔ１、Ｔ２に差を持たせることができる。

【0028】

Ｔ１＞Ｔ２とするとその時間差は「Ｔ１－Ｔ２」となる。第１リング発振回路１０のノードＮ１の出力パルスをＤＦＦ回路３１のＣＫ端子に入力することで、第１リング発振回路１０の１サイクルごとに第２リング発振回路２０のノードＮ２のパルスのデータがラッチされる。ノードＮ１のパルスの“Ｈ”エッジとノードＮ２のパルスの“Ｈ”エッジの最初の遅延時間差をΔＴとすると、その遅延時間差ΔＴは、第１リング発振回路１０の１サイクル当り、「Ｔ１－Ｔ２」づつ毎回詰められて、

が成立するＮサイクル目（データＮ）で、ＤＦＦ回路３２のＱ端子のノードＮ４が“Ｌ”から“Ｈ”に反転する。つまり、ノードＮ１のパルス信号のエッジでノードＮ２のパルス信号をラッチした結果が、Ｎサイクル目において、前回の結果と異なった結果となり、ノードＮ４が“Ｌ”から“Ｈ”に変化する。

【0029】

カウンタ６０は、ノードＮ１の“Ｈ”パルスをインバータ５０で反転しさらにＮＯＲ回路４０で反転したノードＮ６の“Ｈ”エッジをカウントしているが、ノードＮ４が“Ｈ”になることで、ＮＯＲ回路４０の出力のノードＮ６が“Ｌ”に固定されるので、この後のノードＮ５のパルスはＮＯＲ回路４０で遮断され、そのカウント動作を停止する。図３に示す波形図では、可変キャパシタＣ２によって設定された時間差「Ｔ１－Ｔ２」のデータＮは、ＤＯＵＴ＝「３」として得られている。

【0030】

得られるデータＮの分解能、つまり時間差「Ｔ１－Ｔ２」についての分解能をｎビットで設計する際は、時間分解能をＴresとすると、第１リング発振回路１０の発振周期Ｔ１の半周期で２^ｎ分の比較ができればよいので、

になるように、第１リング発振回路１０の発振周期Ｔ１を設定しておけばよい。このときはカウンタ６０の最大ビット数をｎにしておく。

【0031】

なお、時間分解能Ｔresが固定の場合は、データＮの分解能を上げるには第１リング発振回路１０の発振周期Ｔ１と第２リング発振回路２０の発振周期Ｔ２を長くし、カウンタ６０の最大ビット数ｎを増やせばよい。

【0032】

本実施例によれば、物理現象のセンサ結果が可変キャパシタＣ２の容量値の変化として得られるので、物理現象のセンサ結果を時間差の情報に変換する変換回路が不要である。また、カウンタ６０を用いることで特別なエンコーダも不要であるので、ＴＤＣ回路を用いながらも回路規模が小さくて済み低消費電流を実現できる。また、第１及び第２リング発振回路１０、２０の発振周期Ｔ１、Ｔ２やカウンタ６０の最大カウント値を適宜設定することで分解能を高くすることも容易になる。

【0033】

＜第２実施例＞
図２に第２実施例のＡＤ変換回路１００Ａを示す。この実施例は、図１で説明した第１リング発振回路２０を、第２遅延回路２７の抵抗Ｒ２を可変抵抗Ｒ２ＡとしキャパシタＣ２を固定キャパシタＣ２Ａにした第２遅延回路２７Ａに変更した第１リング発振回路２０Ａにしている。可変抵抗Ｒ２Ａは所定の物理現象の検出結果に応じてその抵抗値が変化するセンサ（例えばサーミスタ、Ｃｄｓセル等）で構成される。また、図１で説明したラッチ回路３０を、“Ｌ”エッジ型のＣＫ端子を有するＤＦＦ回路３１Ａと“Ｈ”エッジ型のＣＫ端子を有するＤＦＦ回路３２Ａを使用するラッチ回路３０Ａに変更している。さらに、ＮＯＲ回路４０をＯＲ回路４０Ａに変更し、カウンタ６０を“Ｌ”エッジ型のカウンタ６０Ａに変更している。図４にその動作波形図を示す。この波形図では、ノードＮ１、Ｎ２、Ｎ３、Ｎ４が“Ｌ”に、ノードＮ５、Ｎ６が“Ｈ”に初期化されている。この変換回路１００Ａの動作は第１実施例のＡＤ変換回路１００とほぼ同様であるのでその説明は省略する。

【0034】

＜その他の実施例＞
なお、第１及び第２実施例において、第１リング発振回路１０のＮＡＮＤ回路１６と第２リング発振回路２０のＮＡＮＤ回路２６は、それぞれＡＮＤ回路に置き換え、インバータ１１～１５のいずれか１つを削除するか１つ増やし、インバータ２１～２５のいずれか１つを削除するか１つ増やしてもよい。

【0035】

また、第１リング発振回路１０のＮＡＮＤ回路１６と第１リング発振回路１０のＮＡＮＤ回路２６をそれぞれＮＯＲ回路に置き換え、トリガ端子１０１に入力するトリガ信号を“Ｈ”から“Ｌ”に変化させて発振を開始させるようにしてもよい。また、これらのＮＯＲ回路をそれぞれＯＲ回路に置き換え、インバータ１１～１５のいずれか１つを削除するか１つ増やし、インバータ２１～２５のいずれか１つを削除するか１つ増やしてもよい。

【0036】

さらに、第１遅延回路１７、第２遅延回路２７、２７Ａは、ＮＡＮＤ回路１６、２６への帰還経路を有する回路構成としたが、これに限られるものではない。例えば、前段回路と後段回路を接続する抵抗とその抵抗の後段回路側と接地との間に接続したキャパシタと抵抗で構成した積分回路を遅延回路として使用することもできる。この場合も、第２遅延回路２７についてはキャパシタを物理現象によって容量値が変化する可変キャパシタとし、第２遅延回路２７Ａについては抵抗を物理現象によって抵抗値が変化する可変抵抗とすればよい。

【0037】

さらに、図１の可変キャパシタＣ２や図２の可変抵抗Ｒ２Ａは、所定の物理現象の検出結果により直接的に容量や抵抗値が変化する素子の場合を説明したが、所定の物理現象の検出結果により間接的に容量や抵抗値が変化する素子、つまりセンサの検出結果の信号を受けて容量や抵抗値が変化する素子であってもよい。

【符号の説明】

【0038】

１００、１００Ａ：ＡＤ変換回路、１０１：トリガ入力端子、１０２：出力端子
１０：第１リング発振回路、１１～１５：インバータ、１６：ＮＡＮＤ回路、１７：第１遅延回路
２０：第２リング発振回路、２１～２５：インバータ、２６：ＮＡＮＤ回路、２７：第２遅延回路
３０：ラッチ回路、３１、３１Ａ、３２、３２Ａ：ＤＦＦ回路
４０：ＮＯＲ回路、４０Ａ：ＯＲ回路
５０：インバータ
６０、６０Ａ：カウンタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】