特許 7182452 電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-11-24

(45)【発行日】2022-12-02

(54)【発明の名称】電源回路

(51)【国際特許分類】

   G05F 3/18 20060101AFI20221125BHJP

【ＦＩ】

G05F3/18

【請求項の数】 6

(21)【出願番号】P 2018235157

(22)【出願日】2018-12-17

(65)【公開番号】P2020098377

(43)【公開日】2020-06-25

【審査請求日】2021-09-08

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】宮島 一之

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２００３－２８０７４９（ＪＰ，Ａ）

【文献】特開平０７－２１９６５６（ＪＰ，Ａ）

【文献】特開２００８－１２９９７７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ ３／１８

(57)【特許請求の範囲】

【請求項1】

ドレインが入力端子に接続されゲートとソースが共通接続されたデプレッション型の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのソースと接地端子の間に接続されたツェナーダイオードと、該ツェナーダイオードの電圧を分圧する分圧回路と、ドレインが前記入力端子に接続されソースが出力端子に接続されゲートに前記分圧回路で生成された電圧が印加されるデプレッション型の第２ＭＯＳトランジスタとを有する電源回路において、
前記分圧回路は、前記第１ＭＯＳトランジスタのソースに一端が接続された第１抵抗と、エミッタに前記第１抵抗の他端が接続されベースとコレクタが共通接続された第１バイポーラトランジスタと、該第１バイポーラトランジスタのコレクタと前記接地端子の間に接続された第２抵抗と、該第１バイポーラトランジスタのベースにベースが接続されエミッタが前記第２ＭＯＳトランジスタのゲートに接続されコレクタが接地端子に接続された第２バイポーラトランジスタと、ゲートが前記第１バイポーラトランジスタのエミッタに接続されドレインが前記入力端子に接続されソースが前記第２バイポーラトランジスタのエミッタに接続されたデプレッション型の第３ＭＯＳトランジスタとを備えることを特徴とする電源回路。

【請求項2】

請求項１に記載の電源回路において、
前記第１バイポーラトランジスタのベースにベースが接続されコレクタが前記接地端子に接続された第３バイポーラトランジスタと、前記入力端子と前記第３バイポーラトランジスタのエミッタとの間に接続される第３抵抗とデプレッション型の第４ＭＯＳトランジスタの直列回路とを備え、
前記第４ＭＯＳトランジスタのゲートが前記第１ＭＯＳトランジスタのソースに接続され、前記第３ＭＯＳトランジスタのゲートが前記第１バイポーラトランジスタのエミッタから前記第３バイポーラトランジスタのエミッタに接続替えされていることを特徴とする電源回路。

【請求項3】

請求項２に記載の電源回路において、
前記第２バイポーラトランジスタのコレクタ電流を前記第２バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする電源回路。

【請求項4】

請求項２又は３のいずれか１つに記載の電源回路において、
前記第３バイポーラトランジスタのエミッタと前記第３ＭＯＳトランジスタのゲートとの間に挿入した第４抵抗と、ドレインが前記第３ＭＯＳトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第５抵抗を介して前記接地端子に接続されたデプレッション型の第７ＭＯＳトランジスタとを備えることを特徴とする電源回路。

【請求項5】

請求項１に記載の電源回路において、
前記第１バイポーラトランジスタのエミッタと前記第３ＭＯＳトランジスタのゲートとの間に挿入した第４抵抗と、ドレインが前記第３ＭＯＳトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第５抵抗を介して前記接地端子に接続されたデプレッション型の第７ＭＯＳトランジスタとを備えることを特徴とする電源回路。

【請求項6】

請求項５に記載の電源回路において、
前記第２バイポーラトランジスタのコレクタ電流を前記第２バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電源ＩＣなどの内部に形成される電源回路にかかり、特に低耐圧の素子を使用した増幅回路やロジック回路などに電圧を供給する電源回路に関する。

【背景技術】

【0002】

複合電源ＩＣにおいては、数１０Ｖの高耐圧の素子と５Ｖ以下の低耐圧の素子を組み合わせて回路が構成されている。このような複合電源ＩＣでは、低耐圧の回路内の素子の耐圧以下の電圧を供給するために、複合電源ＩＣ内部にローカルな電源回路を持つ場合が多い。通常このような電源回路は、複合電源ＩＣ内部の基準電圧生成回路などにも電圧を供給する都合上、電源投入時には他の回路に先んじて動作を開始する必要があり、外部の基準電圧回路等から参照電圧の供給を受けることが出来ない。

【0003】

従来からこのような回路の構成例として図５に示すような電源回路１０Ｅがある。この電源回路１０Ｅには、ツェナーダイオードＺＤ１と、このツェナーダイオードＺＤ１に一定の電流を流す電流源としてのデプレッション型ＮｃｈＭＯＳトランジスタＭＮ１が、電圧ＶＤＤが入力する入力端子１と接地端子３との間に直列接続されている。このトランジスタＭＮ１はそのドレインが入力端子１に接続されゲートとソースがツェナーダイオードＺＤ１に接続されている。そして、このツェナーダイオードＺＤ１とトランジスタＭＮ１の共通接続点のノードＮ１に、同じくドレインが入力端子１に接続されたデプレッション型ＮｃｈＭＯＳトランジスタＭＮ２のゲートが接続され、そのソースが電源回路１０Ｅの出力端子２となっている。Ｃ１はトランジスタＭＮ２のゲート電圧の安定化のためのキャパシタ、ＲＬは負荷抵抗である。

【0004】

このように構成することにより、電源回路１０Ｅの出力端子２に得られる出力電圧Ｖｏｕｔは、式（１）のようになる。ＶｄｚはツェナーダイオードＺＤ１のカソード・アノード間電圧、ＶｔｈｎｄはトランジスタＭＮ２の閾値電圧（＜０）である。なお、以下における説明でも、デプレッション型ＭＯＳトランジスタの閾値電圧は閾値電圧Ｖｔｈｎｄであるとする。

【0005】

ここでトランジスタＭＮ１，ＭＮ２にデプレッション型を使用している理由は、入力端子１の電圧ＶＤＤが低い場合でも、出力端子２の電圧Ｖｏｕｔを一定に保つためである。エンハンスメント型ＭＯＳトランジスタで構成した場合、出力端子２の電圧Ｖｏｕｔが入力端子１の電圧ＶＤＤによらず一定になるためには、出力端子２の電圧Ｖｏｕｔと入力端子１の電圧ＶＤＤの間に、エンハンスメント型ＭＯＳトランジスタの閾値電圧分の電位差が必要となる。これに対して、図５の電源回路１０Ｅの場合は、デプレッション型ＭＯＳトランジスタＭＮ２の閾値電圧が負であるため、その閾値電圧分の電位差が不要となり、より低い入力電圧ＶＤＤであっても、出力電圧Ｖｏｕｔの値を一定にすることができる。

【0006】

図５の出力端子２の電圧Ｖｏｕｔは式（１）にあるように、ツェナーダイオードＺＤ１の電圧Ｖｄｚで決まる。この電圧Ｖｄｚはその複合電源ＩＣの製造プロセスの条件により決まり、回路構成で容易に変更できない。このため、出力電圧Ｖｏｕｔとして必要な電圧がツェナーダイオードＺＤ１の電圧Ｖｄｚと合わない場合は、図６の電源回路１０Ｆに示すように、抵抗Ｒ１，Ｒ２による分圧回路２０Ｆによって電圧Ｖｄｚを分圧することで必要な電圧を得ることになる。

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、図６に示すように電源回路１０Ｆを構成したとき、入力端子１の電圧ＶＤＤが急激に増加または減少した場合、トランジスタＭＮ２のドレイン・ゲート間の寄生容量Ｃｄｇ（ＭＮ２）を通してその電圧ＶＤＤの変動が抵抗Ｒ１、Ｒ２の共通接続点Ｎ２に伝わり、トランジスタＭＮ２のゲート電圧Ｖｇが変動して、その影響で出力端子２の電圧Ｖｏｕｔも一時的に上昇または低下する。

【0008】

出力端子２に接続される負荷抵抗ＲＬの値が急激に変動して出力電流が変動した場合も同様であり、トランジスタＭＮ２のゲート・ソース間の寄生容量Ｃｇｓ（ＭＮ２）の影響でトランジスタＭＮ２のゲート電圧Ｖｇが変動して、出力端子２の電圧Ｖｏｕｔが大きく変動する。

【0009】

本発明の目的は、複合電源ＩＣ内部のツェナーダイオードを用いた電源回路において、出力電圧の設定を自由に行え、且つ入力電圧の変動や出力電流の変動に対して安定した出力電圧を出力できる電源回路を提供することである。

【課題を解決するための手段】

【0010】

上記目的を達成するために、請求項１にかかる発明は、ドレインが入力端子に接続されゲートとソースが共通接続されたデプレッション型の第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのソースと接地端子の間に接続されたツェナーダイオードと、該ツェナーダイオードの電圧を分圧する分圧回路と、ドレインが前記入力端子に接続されソースが出力端子に接続されゲートに前記分圧回路で生成された電圧が印加されるデプレッション型の第２ＭＯＳトランジスタとを有する電源回路において、前記分圧回路は、前記第１ＭＯＳトランジスタのソースに一端が接続された第１抵抗と、エミッタに前記第１抵抗の他端が接続されベースとコレクタが共通接続された第１バイポーラトランジスタと、該第１バイポーラトランジスタのコレクタと前記接地端子の間に接続された第２抵抗と、該第１バイポーラトランジスタのベースにベースが接続されエミッタが前記第２ＭＯＳトランジスタのゲートに接続されコレクタが接地端子に接続された第２バイポーラトランジスタと、ゲートが前記第１バイポーラトランジスタのエミッタに接続されドレインが前記入力端子に接続されソースが前記第２バイポーラトランジスタのエミッタに接続されたデプレッション型の第３ＭＯＳトランジスタとを備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載の電源回路において、前記第１バイポーラトランジスタのベースにベースが接続されコレクタが前記接地端子に接続された第３バイポーラトランジスタと、前記入力端子と前記第３バイポーラトランジスタのエミッタとの間に接続される第３抵抗とデプレッション型の第４ＭＯＳトランジスタの直列回路とを備え、前記第４ＭＯＳトランジスタのゲートが前記第１ＭＯＳトランジスタのソースに接続され、前記第３ＭＯＳトランジスタのゲートが前記第１バイポーラトランジスタのエミッタから前記第３バイポーラトランジスタのエミッタに接続替えされていることを特徴とする。
請求項３にかかる発明は、請求項２に記載の電源回路において、前記第２バイポーラトランジスタのコレクタ電流を前記第２バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする。
請求項４にかかる発明は、請求項２又は３のいずれか１つに記載の電源回路において、前記第３バイポーラトランジスタのエミッタと前記第３ＭＯＳトランジスタのゲートとの間に挿入した第４抵抗と、ドレインが前記第３ＭＯＳトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第５抵抗を介して前記接地端子に接続されたデプレッション型の第７ＭＯＳトランジスタとを備えることを特徴とする。
請求項５にかかる発明は、請求項１に記載の電源回路において、前記第１バイポーラトランジスタのエミッタと前記第３ＭＯＳトランジスタのゲートとの間に挿入した第４抵抗と、ドレインが前記第３ＭＯＳトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第５抵抗を介して前記接地端子に接続されたデプレッション型の第７ＭＯＳトランジスタとを備えることを特徴とする。
請求項６にかかる発明は、請求項５に記載の電源回路において、前記第２バイポーラトランジスタのコレクタ電流を前記第２バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする。

【発明の効果】

【0011】

本発明の電源回路によれば、ツェナーダイオードの電圧に対して自由に出力電圧を設定可能で、低い電源電圧で動作し、しかも従来の電源回路に比べ電源電圧の変動や出力電流の変動に対してより安定した出力電圧を供給することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１実施例の電源回路の回路図である。

【図2】本発明の第２実施例の電源回路の回路図である。

【図3】本発明の第３実施例の電源回路の回路図である。

【図4】本発明の第４実施例の電源回路の回路図である。

【図5】従来の電源回路の回路図である。

【図6】従来の別の電源回路の回路図である。

【発明を実施するための形態】

【0013】

＜第１実施例＞
図１に第１実施例の電源回路１０Ａを示す。この電源回路１０Ａは分圧回路２０Ａを備えている。この分圧回路２０Ａは、ベース・コレクタ間が短絡され抵抗Ｒ１とＲ２の間に挿入されたＰＮＰ型バイポーラトランジスタＱ１と、ベースがトランジスタＱ１のベースに接続されエミッタがトランジスタＭＮ２のゲートに接続されコレクタが接地端子３に接続されたＰＮＰ型バイポーラトランジスタＱ２と、ゲートがトランジスタＱ１のエミッタに接続されドレインが入力端子１に接続されソースがトランジスタＱ２のエミッタに接続されたデプレッション型ＮＭＯＳトランジスタＭＮ３とを有する。

【0014】

このように分圧回路２０Ａを挿入することにより、抵抗Ｒ１，Ｒ２，トランジスタＱ１を流れる電流をＩ１とし、Ｖｂｅ（Ｑ１）をトランジスタＱ１のベース・エミッタ間電圧とすると、

であり、電流Ｉ１はＶｂｅ（Ｑ２）をトランジスタＱ２のベース・エミッタ間電圧とすると、

である。

【0015】

よって、Ｖｂｅ（Ｑ１）＝Ｖｂｅ（Ｑ２）とすると、

となる。したがって、出力端子２の電圧Ｖｏｕｔは以下の式（２）のようになる。

【0016】

入力端子１の電圧ＶＤＤが急激に上昇した場合、トランジスタＭＮ２のドレイン・ゲート間の寄生容量Ｃｄｇ（ＭＮ２）によりトランジスタＭＮ２のゲート電圧を引き上げるが、このとき、トランジスタＱ２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）が変化して、トランジスタＱ２のエミッタ電流が増加する。この結果、トランジスタＭＮ２の寄生容量Ｃｄｇ（ＭＮ２）から流入した電流はトランジスタＱ２のコレクタを介して接地端子３に流れて、トランジスタＭＮ３のゲート電圧を引き下げる。

【0017】

一方、入力端子１の電圧ＶＤＤが低下した際には、トランジスタＱ２のコレクタ電流が減り、トランジスタＭＮ３からの電流が増加してトランジスタＭＮ２のゲート電圧を引き上げる。

【0018】

負荷抵抗ＲＬに流れる電流が急激に増加または減少した場合においても、同様に作用してトランジスタＭＮ２のゲート端子の電圧を一定に保つことができる。

【0019】

トランジスタＱ２が追加された場合のトランジスタＱ２のエミッタの出力抵抗Ｒｏｅ（Ｑ２）は以下の式（６）のように表される。ｇｍ（Ｑ２）はトランジスタＱ２のトランスコンダクタンス、β（Ｑ２）はトランジスタＱ２の電流増幅率である。

【0020】

ここで、ｇｍ（Ｑ２）は、

である。ｑは電子電荷（１．６×１０^-19）、ｋはボルツマン定数（１．３８×１０^-23）、Ｔは温度（ｋｅｌｖｉｎ）である。

【0021】

よって、β（Ｑ２）＝１００、Ｒ２＝１００ｋΩ、トランジスタＱ２のコレクタ電流Ｉｃ（Ｑ２）＝１０μＡとすると、Ｒｏｅ（Ｑ２）＝３．６ｋΩ（但し、温度は２５℃）になる。図６の従来回路では、Ｖｄｚ＝５Ｖで抵抗Ｒ１及びＲ２に流れる電流を１０μＡ、ノードＮ２の電圧を４Ｖとした場合、抵抗Ｒ１＝１００ｋΩ、抵抗Ｒ２＝４００ｋΩとなるので、これと比べて本実施例ではトランジスタＭＮ２のゲート端子の抵抗値を下げ電圧変動を小さく抑えることが可能となる。

【0022】

＜第２実施例＞
図２に第２実施例の電源回路１０Ｂを示す。この電源回路１０Ｂは、図１の電源回路１０Ａの特性を向上させるためのものであり、図１の電源回路１０Ａにおける分圧回路２０Ａを分圧回路２０Ｂに置き換えたものである。分圧回路２０Ｂは、分圧回路２０Ａに対して、ゲートがノードＮ１に接続されドレインが入力端子１に接続されたデプレッション型のＮＭＯＳトランジスタＭＮ４と、ベースがトランジスタＱ１のベースに接続されコレクタが接地端子３に接続されエミッタがトランジスタＭＮ３のゲートに接続されたＰＮＰ型のバイポーラトランジスタＱ３と、そのトランジスタＱ３のエミッタとトランジスタＭＮ４のソースの間に接続された抵抗Ｒ３とを追加している。

【0023】

図１の電源回路１０Ａでは、入力端子１の電圧ＶＤＤが変動した際、トランジスタＭＮ３のゲート・ドレイン間の寄生容量により抵抗Ｒ１とトランジスタＱ１のエミッタの接続点の電圧が変動する。

【0024】

そこで、図２の電源回路１０Ｂでは、トランジスタＭＮ３のゲートをトランジスタＱ３のエミッタに接続することにより、トランジスタＱ１のエミッタに、トランジスタＭＮ３のゲート・ドレイン間の寄生容量による電流が流れないようにしている。また、トランジスタＭＮ４のゲートもツェナーダイオードＤＺ１のカソードに接続することにより、トランジスタＭＮ４のゲート・ドレイン間の寄生容量の影響も軽減している。

【0025】

このように構成することにより、入力端子１の電圧ＶＤＤの変動に対して抵抗Ｒ１及びＲ２に流れる電流の変動がより軽減され、出力端子２の電圧Ｖｏｕｔをより安定させることが可能となる。

【0026】

＜第３実施例＞
図３に第３実施例の電源回路１０Ｃを示す。この電源回路１０Ｃは図２の分圧回路２０Ｂにおいて、トランジスタＱ２のベース電流により抵抗Ｒ２に流れる電流が変動することを抑えるための構成である。図２の分圧回路２０Ｂにおいては、トランジスタＱ２のエミッタ電流が変動すると、そのトランジスタＱ２のベース電流により、抵抗Ｒ２で発生する電圧が変化し、これが出力端子２の電圧Ｖｏｕｔに現れる。

【0027】

そこで図３の分圧回路２０Ｃにおいては、トランジスタＱ２のコレクタ電流をエンハンスメント型のＮＭＯＳトランジスタＭＮ５，ＭＮ６からなるカレントミラー回路でおり折り返し、トランジスタＱ２のエミッタ電流（つまりベース電流）から引き抜く。

【0028】

このような構成にすることで、トランジスタＱ２の電流増率β（Ｑ２）を上げ、トランジスタＱ２のベース電流を減少させることで、トランジスタＱ２のエミッタ電流が変化した際の抵抗Ｒ２で発生する電圧の変動を軽減している。

【0029】

＜第４実施例＞
図４に第４実施例の電源回路１０Ｄを示す図１～図３の電源回路１０Ａ～１０Ｃにおいては、トランジスタＱ２とトランジスタＱ３のエミッタ電圧が等しく、分圧回路２０Ａ～２０Ｃの定常状態において、トランジスタＭＮ３のドレイン電流Ｉｄ（ＭＮ３）は以下の式（８）で表される。β（ＭＮ３）はトランジスタＭＮ３のトランスコンダクタンス係数である。ＶｔｈｎｄはトランジスタＭＮ３の閾値電圧（＜０）である。

【0030】

上式（８）より、トランジスタＭＮ３のドレイン電流Ｉｄ（ＭＮ３）はトランジスタＭＮ３のトランスコンダクタンス係数β（ＭＮ３）や閾値電圧Ｖｔｈｎｄのばらつき、つまり温度や製造ばらつき等の影響を受けやすい。

【0031】

そこで図４の電源回路１０Ｄの分圧回路２０Ｄは、トランジスタＭＮ３のドレイン電流の変動を軽減することを目的とするもので、トランジスタＭＮ３のゲートとトランジスタＱ３のエミッタの間に接続された抵抗Ｒ４と、ゲートが接地されソースが抵抗Ｒ５を介して接地端子３に接続されドレインがトランジスタＭＮ４のゲートに接続されたデプレッション型ＮＭＯＳトランジスタＭＮ７とを追加している。

【0032】

ここで、トランジスタＱ３とＱ２のベース・エミッタ間電圧が等しく、抵抗Ｒ４とＲ５の値が等しいとすると、トランジスタＭＮ３のドレイン電流Ｉｄ（ＭＮ３）は、以下の式（９）のようになる。Ｖｇｓ（ＭＮ３）はトランジスタＭＮ３のゲート・ソース間電圧である。

【0033】

また、Ｉｄ（ＭＮ７）をトランジスタＭＮ７のドレイン電流、Ｖｔｈ（ＭＮ７）をトランジスタＭＮ７の閾値電圧とし、β（ＭＮ７）をトランジスタＭＮ７のトランスコンダクタンス係数とすると、

である。

【0034】

トランジスタＭＮ７はデプレッション型であるため、Ｖｔｈ（ＭＮ７）＝Ｖｔｈｎｄである。よって、Ｒ４＝Ｒ５とすると、

となる。よって、式（９）は、

となる。

【0035】

トランジスタＭＮ７のトランスコンダクタンス係数β（ＭＮ７）が十分に大きい場合には、

となるため。式（１２）は以下の式（１４）のようになる。

【0036】

上式（１４）により、図４の電源回路１０Ｄにおいては、トランジスタＭＮ３のドレイン電流Ｉｄ（ＭＮ３）に対するトランジスタＭＮ３の閾値電圧Ｖｔｈ（ＭＮ３）の影響が軽減され、より安定したトランジスタＭＮ３のドレイン電流Ｉｄ（ＭＮ３）を得ることが可能となる。

【0037】

＜まとめ＞
以上、本発明の電源回路１０Ａ～１０Ｄによれば、抵抗Ｒ１，Ｒ２の比率を設定することで、ツェナーダイオードＤＺ１の電圧Ｖｄｚを分圧して自由な出力電圧Ｖｏｕｔを設定可能である。また、トランジスタＭＮ２にデプレッション型ＭＯＳを使用しているので、低い電源電圧ＶＤＤで動作する。さらに、トランジスタＭＮ２のゲート電圧が安定化されるので、従来の電源回路１０Ｆに比べ電源電圧ＶＤＤの変動、出力電流の変動に対して安定した出力電圧Ｖｏｕｔを供給することができる。

【符号の説明】

【0038】

１０Ａ～１０Ｅ：電源回路
２０Ａ～２０Ｄ，２０Ｆ：分圧回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】