特許 7190144 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-07

(45)【発行日】2022-12-15

(54)【発明の名称】超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221208BHJP

   H01L 29/12 20060101ALI20221208BHJP

   H01L 29/06 20060101ALI20221208BHJP

   H01L 21/336 20060101ALI20221208BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 653A

H01L29/78 652D

H01L29/78 652M

H01L29/06 301D

H01L29/06 301V

H01L29/78 658A

H01L29/78 658E

H01L29/78 652J

【請求項の数】 10

(21)【出願番号】P 2020558172

(86)(22)【出願日】2019-10-18

(86)【国際出願番号】 JP2019041215

(87)【国際公開番号】W WO2020110514

(87)【国際公開日】2020-06-04

【審査請求日】2021-03-01

(31)【優先権主張番号】P 2018224294

(32)【優先日】2018-11-29

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】小林 勇介

(72)【発明者】

【氏名】武井 学

(72)【発明者】

【氏名】京極 真也

(72)【発明者】

【氏名】原田 信介

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２００５－１９７４９７（ＪＰ，Ａ）

【文献】特開２００６－１７９５９８（ＪＰ，Ａ）

【文献】特開２０１６－００４９３５（ＪＰ，Ａ）

【文献】特開２０１８－０１９０５３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／００５９８１４（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１９８４１６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記並列ｐｎ領域と前記第２半導体層との間に設けられた、前記第１カラム領域より不純物濃度が高い第１導電型の第３半導体層と、
前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第２半導体層に接する第１電極と、
を備え、
前記第１カラム領域の不純物濃度が１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下であり、
前記第１カラム領域よりも前記第２カラム領域の結晶欠陥が多いことを特徴とする超接合炭化珪素半導体装置。

【請求項2】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記並列ｐｎ領域と前記第２半導体層との間に設けられた、前記第１カラム領域より不純物濃度が高い第１導電型の第３半導体層と、
前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第２半導体層に接する第１電極と、
を備え、
前記第１カラム領域の不純物濃度が１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下であり、
前記第２カラム領域はその導電型を決定する不純物濃度が深さ方向に周期的分布を有することを特徴とする超接合炭化珪素半導体装置。

【請求項3】

前記第３半導体層内に設けられた、前記トレンチの底部と接する第２導電型の第２半導体領域と、
前記第３半導体層内の前記トレンチの間に設けられた、第２導電型の第３半導体領域と、
をさらに備えることを特徴とする請求項１または２に記載の超接合炭化珪素半導体装置。

【請求項4】

前記第１半導体層は、前記第１カラム領域より不純物濃度が低く、かつ、不純物濃度が１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下であることを特徴とする請求項１～３のいずれか一つに記載の超接合炭化珪素半導体装置。

【請求項5】

前記第２カラム領域の少数キャリアライフタイムは０．５ｎｓ～５００ｎｓであることを特徴とする請求項１～４のいずれか一つに記載の超接合炭化珪素半導体装置。

【請求項6】

前記第２カラム領域は、深さ０．４μｍ～３．０μｍの周期であることを特徴とする請求項１～５のいずれか一つに記載の超接合炭化珪素半導体装置。

【請求項7】

前記第２カラム領域は、前記トレンチと前記トレンチの間の領域のみに設けられていることを特徴とする請求項１～６のいずれか一つに記載の超接合炭化珪素半導体装置。

【請求項8】

前記第２カラム領域は、前記トレンチと前記トレンチの間の領域、ならびに前記トレンチ直下の領域に設けられていることを特徴とする請求項１～６のいずれか一つに記載の超接合炭化珪素半導体装置。

【請求項9】

前記トレンチの直下の領域の第２カラム領域は、前記トレンチと前記トレンチの間の領域の第２カラム領域よりも浅いことを特徴とする請求項８に記載の超接合炭化珪素半導体装置。

【請求項10】

第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第２工程と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第３工程と、
前記第２半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第４工程と、
前記第２工程と前記第３工程との間において、前記並列ｐｎ領域の上で、前記並列ｐｎ領域と前記第２半導体層との間に、前記第１カラム領域より不純物濃度が高い第１導電型の第３半導体層を形成する工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第３半導体層に達するトレンチを形成する第５工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第７工程と、
を含み、
前記第２工程では、エピタキシャル成長で前記第１カラム領域の不純物濃度を１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下とし、
前記第２カラム領域をイオン注入で形成し、前記エピタキシャル成長と前記イオン注入を繰り返すことで、前記第１カラム領域よりも前記第２カラム領域の結晶欠陥を多くすることを特徴とする超接合炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで、縦型ＭＯＳＦＥＴ全体のオン抵抗を低減することを実現できる。

【0003】

しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。

【0004】

上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図１６は、従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【0005】

図１６に示すように、ＳＪ－ＭＯＳＦＥＴ２００は、例えば、シリコン（Ｓｉ）からなる高不純物濃度のｎ⁺型半導体基板１０１にｎ^-型ドリフト層１０２をエピタキシャル成長させたウエハを材料とする。このウエハ表面からｎ^-型ドリフト層１０２を貫きｎ⁺型半導体基板１０１に到達しないｐ型カラム領域１３０が設けられている。図１６では、ｐ型カラム領域１３０はｎ⁺型半導体基板１０１に到達しないが、ｎ⁺型半導体基板１０１に到達してもよい。

【0006】

また、ｎ^-型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域１３０）とｎ型領域（ｐ型カラム領域１３０に挟まれたｎ^-型ドリフト層１０２の部分、以下ｎ型カラム領域１３１と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域１３３と称する）を有している。並列ｐｎ領域１３３を構成するｎ型カラム領域１３１は、ｎ^-型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ領域１３３では、ｐ型カラム領域１３０およびｎ型カラム領域１３１に含まれる不純物濃度と面積との積である不純物量を略等しくチャージバランスをとることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。

【0007】

従来のＳＪ－ＭＯＳＦＥＴ２００は、例えば下記特許文献１に記載されているように、ｎ⁺型半導体基板１０１のおもて面に、トレンチ型のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造を備える。素子が形成されオン状態のときに電流が流れる活性領域の並列ｐｎ領域１３３上には、ｐ^-型ベース領域１１６、ｎ⁺型ソース領域１１７、ｐ⁺⁺型コンタクト領域１１８、ゲート絶縁膜１１９およびゲート電極１２０からなるＭＯＳゲート構造が設けられている。

【0008】

ｎ⁺型ソース領域１１７は、隣り合うトレンチ１２３の間において、ｐ^-型ベース領域１１６の内部に選択的に設けられている。図１６に示すように、ｎ⁺型ソース領域１１７は、トレンチ１２３と接するように設けられる。

【0009】

ｐ⁺⁺型コンタクト領域１１８は、ｎ⁺型ソース領域１１７が設けられていないｐ^-型ベース領域１１６の表面に設けられている。ｎ⁺型ソース領域１１７とｐ⁺⁺型コンタクト領域１１８とは、層間絶縁膜１２１を深さ方向に貫通するコンタクトホールに露出されている。コンタクトホールに埋め込まれるようにおもて面電極としてソース電極１２２が設けられ、ｐ⁺⁺型コンタクト領域１１８およびｎ⁺型ソース領域１１７に接する。ｎ⁺型半導体基板１０１の裏面（ｎ^-型ドリフト層１０２と反対の面）には、裏面電極としてドレイン電極（不図示）が設けられている。

【0010】

従来のＳＪ－ＭＯＳＦＥＴ２００では、ｐ型カラム領域１３０はソース電極１２２に接続する必要があるために、ソース電極１２２のコンタクトホール直下（ｎ⁺型半導体基板１０１側）に設けられる。ｎ型カラム領域１３１の不純物濃度は研究レベルの狭いカラム幅のもので１．０×１０¹⁶／ｃｍ³程度であるが、製品レベルではそれ以下の不純物濃度となっている（例えば、下記非特許文献１参照）。また、ＳＪ－ＭＯＳＦＥＴを炭化珪素（ＳｉＣ）で形成する技術が公知である（例えば、下記特許文献２～５参照）。

【先行技術文献】

【特許文献】

【0011】

【文献】特開２００８－０１６５１８号公報

【文献】特開２０１６－１９２５４１号公報

【文献】特開２０１８－０１９０６９号公報

【文献】特開２０１２－１６４７０７号公報

【文献】特開２０１８－１４２６８２号公報

【非特許文献】

【0012】

【文献】Ｊｕｎ Ｓａｋａｋｉｂａｒａ， ｅｔ ａｌ．， “６００Ｖ－ｃｌａｓｓ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ ｗｉｔｈ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｐ／Ｎ Ｃｏｌｕｍｎｓ Ｓｔｒｕｃｔｕｒｅ”，ＩＳＰＳＤ，２００８

【発明の概要】

【発明が解決しようとする課題】

【0013】

このような構造のＳＪ－ＭＯＳＦＥＴ２００は、ソース－ドレイン間にボディダイオードとしてｐ^-型ベース領域１１６とｎ^-型ドリフト層１０２層とで形成されるボディｐｎダイオードを内蔵する。ＳＪ－ＭＯＳＦＥＴ２００のボディダイオードを還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）として用いることができる。ボディダイオードは順方向電流（還流電流）が流れている状態から、ボディダイオードのｐｎ接合の逆バイアス阻止状態（即ち逆回復状態）に遷移する。しかしながら、このボディダイオードはユニポーラ構造のため少数キャリアがほとんど無く逆回復電流が小さい上、ＳＪ構造の無いＭＯＳＦＥＴと比較して高注入キャリアが低電圧で多く引き抜かれるために、電流波形および電圧波形が急峻に立ち上がるいわゆるハードリカバリーになりやすい。逆回復動作がハードリカバリーになると、サージ電圧の上昇によるＳＪ－ＭＯＳＦＥＴ２００の破壊や、高速動作においてリンギング（振動波形）が発生しノイズの発生原因となるという課題がある。

【0014】

この発明は、上述した従来技術による問題点を解消するため、炭化珪素を用いてボディダイオードがハードリカバリーになることを抑制できる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置は、次の特徴を有する。超接合炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域が設けられる。前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記並列ｐｎ領域と前記第２半導体層との間に、前記第１カラム領域より不純物濃度が高い第１導電型の第３半導体層が設けられる。前記第１半導体領域および前記第３半導体層を貫通して前記並列ｐｎ領域に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域および前記第２半導体層に接する第１電極が設けられる。また、前記第１カラム領域の不純物濃度が１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下である。前記第１カラム領域よりも前記第２カラム領域の結晶欠陥を多くするか、又は前記第２カラム領域はその導電型を決定する不純物濃度が深さ方向に周期的分布を有する。

【0017】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第３半導体層内に設けられた、前記トレンチの底部と接する第２導電型の第２半導体領域と、前記第３半導体層内の前記トレンチの間に設けられた、第２導電型の第３半導体領域と、をさらに備えることを特徴とする。

【0018】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第１半導体層は、前記第１カラム領域より不純物濃度が低く、かつ、不純物濃度が１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下であることを特徴とする。

【0019】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２カラム領域の少数キャリアライフタイムは０．５ｎｓ～５００ｎｓである。

【0020】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２カラム領域は、結晶欠陥を有することを特徴とする。

【0021】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２カラム領域は、０．４μｍ～３．０μｍ、好ましくは０．４μｍ～２．０μｍの周期であることを特徴とする。

【0022】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２カラム領域は、前記トレンチと前記トレンチの間の領域のみに設けられていることを特徴とする。

【0023】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第２カラム領域は、前記トレンチと前記トレンチの間の領域、ならびに前記トレンチ直下の領域に設けられていることを特徴とする。

【0024】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記トレンチの直下の領域の第２カラム領域は、前記トレンチと前記トレンチの間の領域の第２カラム領域よりも浅いことを特徴とする。

【0025】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第２工程を行う。次に、前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第４工程を行う。次に、前記第２工程と前記第３工程との間において、前記並列ｐｎ領域の上で、前記並列ｐｎ領域と前記第２半導体層との間に、前記第１カラム領域より不純物濃度が高い第１導電型の第３半導体層を形成する工程を行う。次に、前記第１半導体領域および前記第３半導体層を貫通して前記並列ｐｎ領域に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第７工程を行う。前記第２工程では、エピタキシャル成長で前記第１カラム領域の不純物濃度を１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下にする。前記第２カラム領域をイオン注入で形成し、前記エピタキシャル成長と前記イオン注入を繰り返すことで、前記第１カラム領域よりも前記第２カラム領域の結晶欠陥を多くする。

【0026】

上述した発明によれば、ＳｉＣで形成することにより、ｎ型カラム領域の不純物濃度を１．１×１０¹⁶／ｃｍ³以上５×１０¹⁶／ｃｍ³以下と高くすることができる。これにより、ボディダイオードがオンしたときの高注入キャリアを少なくできる。このため、逆回復状態のホールキャリアの引き抜きによるハードリカバリーを抑制できる。さらに、ｎ型カラム領域の不純物濃度が高いため、オン抵抗が低くなる。

【発明の効果】

【0027】

本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、炭化珪素を用いてボディダイオードがハードリカバリーになることを抑制できるという効果を奏する。

【図面の簡単な説明】

【0028】

【図1】図１は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図2】図２は、従来の炭化珪素ＭＯＳＦＥＴでの室温でのキャリア濃度を示すグラフである。

【図3】図３は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴでの室温でのキャリア濃度を示すグラフである。

【図4】図４は、従来の炭化珪素ＭＯＳＦＥＴでの高温時でのキャリア濃度を示すグラフである。

【図5】図５は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴでの高温時でのキャリア濃度を示すグラフである。

【図6】図６は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。

【図7】図７は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。

【図8】図８は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。

【図9】図９は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図10】図１０は、実施の形態１、２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのＶＤＳとＣＤＳの関係を示すグラフである。

【図11】図１１は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのＶＤＳとＩＤＳの変動を示すグラフである。

【図12】図１２は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのオン特性を示すグラフである。

【図13】図１３は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのオフ特性を示すグラフである。

【図14】図１４は、実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図15】図１５は、実施の形態４にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【図16】図１６は、従来のＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。

【発明を実施するための形態】

【0029】

以下に添付図面を参照して、この発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0030】

（実施の形態１）
本発明にかかる半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図１に示す炭化珪素ＳＪ－ＭＯＳＦＥＴ３００は、炭化珪素（ＳｉＣ）からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（ｐ^-型ベース領域１６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴである。図１では、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。

【0031】

ｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型ドリフト層（第１導電型の第１半導体層）２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ^-型ドリフト層２の不純物濃度は、例えば、１．１×１０¹⁶／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下である。以下、ｎ⁺型半導体基板１とｎ^-型ドリフト層２と、後述するｐ^-型ベース領域１６とを併せて半導体基体とする。半導体基体のおもて面側には、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極（不図示）が設けられている。

【0032】

炭化珪素ＳＪ－ＭＯＳＦＥＴ３００の活性領域には、並列ｐｎ領域３３が設けられている。並列ｐｎ領域３３は、ｎ型カラム領域３１とｐ型カラム領域３０とが交互に繰り返し配置されている。ｐ型カラム領域３０は、ｎ^-型ドリフト層２の表面からｎ⁺型半導体基板１の表面に達しないように設けられている。ｎ型カラム領域３１とｐ型カラム領域３０の平面形状は、例えば、ストライプ状である。並列ｐｎ領域３３の製造方法については後述する。並列ｐｎ領域３３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、ｐ^-型ベース領域（第２導電型の第２半導体層）１６が設けられている。

【0033】

炭化珪素半導体基体の第１主面側（ｐ^-型ベース領域１６側）には、トレンチ構造が形成されている。具体的には、トレンチ２３は、ｐ^-型ベース領域１６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ^-型ベース領域１６を貫通してｎ型カラム領域３１に達する。トレンチ２３の内壁に沿って、トレンチ２３の底部および側壁にゲート絶縁膜１９が形成されており、トレンチ２３内のゲート絶縁膜１９の内側にゲート電極２０が形成されている。ゲート絶縁膜１９によりゲート電極２０が、ｎ型カラム領域３１およびｐ^-型ベース領域１６と絶縁されている。ゲート電極２０の一部は、トレンチ２３の上方（ソース電極２２側）からソース電極２２側に突出していてもよい。実施の形態１では、図１の横方向にトレンチ２３が複数周期的に形成される。ｐ型カラム領域３０はそのトレンチとトレンチの間の領域のみ設けられており、トレンチ直下には設けられていない。

【0034】

ｐ^-型ベース領域１６の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）１７およびｐ⁺⁺型コンタクト領域１８が選択的に設けられている。ｎ⁺型ソース領域１７はトレンチ２３に接している。また、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８は互いに接する。また、実施の形態１では、ｐ型カラム領域３０はコンタクトホールの直下に設けられている。つまり、ｐ型カラム領域３０は、ソース電極２２が接するｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８とｎ⁺型炭化珪素基板１との間の領域に設けられている。

【0035】

層間絶縁膜２１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ２３に埋め込まれたゲート電極２０を覆うように設けられている。ソース電極２２は、層間絶縁膜２１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８に接する。ソース電極２２は、層間絶縁膜２１によって、ゲート電極２０と電気的に絶縁されている。ソース電極２２上には、ソース電極パッド（不図示）が設けられている。ソース電極２２と層間絶縁膜２１との間に、例えばソース電極２２からゲート電極２０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

【0036】

ここで、ＳｉＣは絶縁破壊電界が高いためにｎ型カラム領域３１の不純物濃度を高くできる。これにより、オン抵抗を低くすることができる。ｎ型カラム領域３１の不純物濃度を例えば１．１×１０¹⁶／ｃｍ³以上５×１０¹⁶／ｃｍ³以下とすることができる。このような不純物濃度とすることで室温（例えば２０℃）、および高温（例えば１７５℃）のボディダイオード動作時の高注入キャリアをＳＪ構造の無いＭＯＳＦＥＴと比較して減らすことができる。これにより、ＳＪ－ＭＯＳＦＥＴでハードリカバリーを抑制できる。また、実施の形態１において、ｎ型カラム領域３１の幅Ｘｎｃが３．５μｍの場合、ｎ型カラム領域３１の不純物濃度を２×１０¹⁶／ｃｍ³以上４×１０¹⁶／ｃｍ³以下とすることが好ましい。ｐ型カラム領域３０の深さは、耐圧クラスが１２００Ｖで ３μｍ～１０μｍとし、耐圧クラスが１７００Ｖで５μｍ～１５μｍとし、耐圧クラスが３３００Ｖで１０μｍ～３０μｍとするとよい。このｐ型カラム領域３０の深さは、ｎ^-型ドリフト層の厚さの１／３～１とするとよい。

【0037】

図２は、従来の炭化珪素ＭＯＳＦＥＴでの室温でのキャリア濃度を示すグラフである。また、図３は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴでの室温でのキャリア濃度を示すグラフである。図２は、ＳＪ構造を有していない炭化珪素ＭＯＳＦＥＴでの例であり、図２および図３は、ボディダイオードのキャリア分布と不純物濃度を示す。図２および図３において、横軸は、半導体基体表面からの深さであり、単位はμｍである。縦軸は濃度を示し、単位は／ｃｍ³である。図２および図３において、点線は電子の濃度を示し、太い実線はホールの濃度を示し、細い実線はキャリア（電子およびホール）の濃度を示す。

【0038】

また、図２は、電流密度３００Ａ／ｃｍ²の電流を従来の炭化珪素ＭＯＳＦＥＴのボディダイオードに流した結果である。図２の従来の炭化珪素ＭＯＳＦＥＴではｎ型ドリフト層の不純物濃度を８×１０¹⁵／ｃｍ³としている。図３は、電流密度３３０Ａ／ｃｍ²の電流を実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴのボディダイオードに流した結果である。図３の実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴではｎ^-型ドリフト層２の不純物濃度を１．８×１０¹⁶／ｃｍ³として、ｎ型カラム領域３１の不純物濃度を３×１０¹⁶／ｃｍ³としている。このｎ型カラム領域３１の不純物濃度を高め、かつｐ型カラム領域３０をイオン注入で形成することによってイオン注入によるダメージでライフタイムが短くなる。ｐ層中の少数キャリアライフタイムは０．５ｎｓ～５００ｎｓが望ましい。短かすぎると電圧ブロッキング時の漏れ電流が増加し、長すぎると逆回復特性が悪化するためである。ｐ型カラム領域３０は、イオン注入のダメージによってｎ型カラム領域３１より結晶欠陥が多い。また、ＳＪ－ＭＯＳＦＥＴではｐ型カラム領域３０によって、オフ状態の時にｐ型カラム領域３０の横方向に空乏層が伸びる。このため、電流通路であるｎ型カラム領域３１の不純物濃度を高くしても空乏化しやすいので、オフ状態での高耐圧を確保しながら、オン抵抗を大幅に下げることができる。

【0039】

このように、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴではｐ型カラム領域３０をイオン注入で形成し、ｎ型カラム領域３１およびｎ^-型ドリフト層２の不純物濃度が、従来の炭化珪素ＭＯＳＦＥＴのｎ型ドリフト層の不純物濃度より高いために、ボディダイオードがオンしたときの高注入キャリアが少ない。これにより、逆回復状態のホールキャリアの引き抜きによるハードリカバリーを抑制できる。この抑制は、ｎ型カラム領域３１の不純物濃度が、従来の炭化珪素ＭＯＳＦＥＴのｎ^-型ドリフト層の不純物濃度より高い場合に効果がある。ただし、ｎ型カラム領域３１の不純物濃度が、電子キャリア濃度以上になると効果が弱まるため、ｎ型カラム領域３１の不純物濃度は、８．１×１０¹⁵／ｃｍ³以上３．０×１０¹⁶／ｃｍ³以下であることが好ましい。

【0040】

図４は、従来の炭化珪素ＭＯＳＦＥＴでの高温時でのキャリア濃度を示すグラフである。図５は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴでの高温時でのキャリア濃度を示すグラフである。図４および図５は、図２および図３の場合と同様のグラフであり、高温時の結果であることが異なる。常温の場合と同様に、ハードリカバリーの抑制は、ｎ型カラム領域３１の不純物濃度が、従来の炭化珪素ＭＯＳＦＥＴのｎ型ドリフト層の不純物濃度より高い場合に効果がある。ただし、高温動作時は、高注入キャリアが多くなるため、ｎ型カラム領域３１の不純物濃度は、１．２×１０¹⁵／ｃｍ³以上５．０×１０¹⁶／ｃｍ³以下であることが好ましい。

【0041】

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６～図８は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの製造途中の状態を示す断面図である。実施の形態１では、１．２ｋＶ耐圧クラスのトレンチ構造を有する炭化珪素ＳＪ－ＭＯＳＦＥＴを例に製造方法を説明する。

【0042】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ^-型ドリフト層２を、不純物濃度が１．８×１０¹⁶／ｃｍ³程度で厚さが８μｍ～１２μｍ程度となるようにエピタキシャル成長させる。

【0043】

次に、ｎ^-型ドリフト層２の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば膜厚２．０μｍの酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さが０．４μｍ～３．０μｍ、好ましくは０．４μｍ～２．０μｍの第１ｐ型カラム領域３０－１を形成する。第１ｐ型カラム領域３０－１は、例えば、幅１．５μｍで３．５μｍの間隔を空けて形成する。イオン注入では、例えば、加速エネルギーを６０ｋｅＶ～７００ｋｅＶとして、第１ｐ型カラム領域３０－１におけるＡｌの平均濃度が９．０×１０¹⁶／ｃｍ³となるように形成する。次に、イオン注入用マスクを除去する。ここまでの状態が図６に記載される。

【0044】

次に、ｎ^-型ドリフト層２のおもて面側に、例えば窒素原子をドーピングしながら炭化珪素でできた、ｎ^-型ドリフト層２より不純物濃度の高い第１ｎ型カラム領域３１－１を、不純物濃度が３．０×１０¹⁶／ｃｍ³程度となるように０．４μｍ～３．０μｍ、好ましくは０．４μｍ～２．０μｍエピタキシャル成長させる。

【0045】

次に、第１ｎ型カラム領域３１－１の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば膜厚２．０μｍの酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さが０．４μｍ～０．６μｍの第２ｐ型カラム領域３０－２を形成する。第２ｐ型カラム領域３０－２は、例えば、幅１．５μｍで３．５μｍの間隔を空けて形成する。イオン注入では、例えば、加速エネルギーを６０ｋｅＶ～７００ｋｅＶとして、第２ｐ型カラム領域３０－２におけるＡｌの平均濃度が９．０×１０¹⁶／ｃｍ³となるように形成する。次に、イオン注入用マスクを除去する。ここまでの状態が図７に記載される。

【0046】

次に、図６および図７のイオン注入からエピタキシャル成長の工程を例えば、８回繰り返し、第８ｎ型カラム領域３１－８および第９ｐ型カラム領域３０－９まで形成する。次に、第８ｎ型カラム領域３１－８の表面上に、例えば窒素原子をドーピングしながら炭化珪素でできた、ｎ^-型ドリフト層２より不純物濃度の高いｎ型エピタキシャル層３２を、膜厚０．５μｍで不純物濃度が８．０×１０¹⁶／ｃｍ³程度となるようにエピタキシャル成長させる。このｎ型エピタキシャル層３２は形成しなくてもかまわない。ここまでの状態が図８に記載される。第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９をあわせてｐ型カラム領域３０となり、第１ｎ型カラム領域３１－１～第８ｎ型カラム領域３１－８をあわせてｎ型カラム領域３１となる。ここでは、イオン注入からエピタキシャル成長の工程を８回繰り返していたが、この回数は並列ｐｎ領域３３の膜厚、イオン注入の加速エネルギー等に依存し、他の回数であってかまわない。ｐ型カラム領域３０は、このように、エピタキシャル成長とイオン注入の工程を複数回繰り返すので、第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９が個々にＡｌの平均濃度が９．０×１０¹⁶／ｃｍ³のボックスプロファイルとしても、深さ方向の濃度分布に関して個々に１つのピークと２つのボトムを有する断面となる。この個々に１つのピークと２つのボトムを有する断面の第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９がつながった周期的分布となる。第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９は、イオン注入で形成されるので、結晶欠陥が発生している。この結晶欠陥は、シリコン基板の場合アニールによって回復するが、炭化珪素ではアニールしても結晶欠陥が残留する。以上のとおり、ｐ型カラム領域３０の縦断面構造にアクセプタ不純物（Ａｌ）の周期的な分布や結晶欠陥があることは、エピタキシャル成長とイオン注入を繰り返したことによる構造的な痕跡である。なお、第１ｎ型カラム領域３１－１～第８ｎ型カラム領域３１－８はエピタキシャル成長した層のままなので断面深さ方向に各層毎の周期的な濃度分布や結晶欠陥は見られない。

【0047】

次に、ｎ型カラム領域３１とｐ型カラム領域３０との表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ^-型ベース領域１６を形成する。次に、ｐ^-型ベース領域１６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ^-型ベース領域１６の表面の一部にｎ⁺型ソース領域１７を形成する。次に、ｎ⁺型ソース領域１７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ^-型ベース領域１６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域１８を設ける。ｐ⁺⁺型コンタクト領域１８の不純物濃度は、ｐ^-型ベース領域１６の不純物濃度より高くなるように設定する。

【0048】

次に、不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９、第１ｎ型カラム領域３１－１～第８ｐ型カラム領域３１－８、ｎ型エピタキシャル層３２、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。なお、炭化珪素のプロセスで用いられる熱処理（アニール）を行っても炭化珪素中の不純物は拡散しにくい。このためイオン注入によって形成された上述の第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９の周期的な濃度分布は、熱処理後にも維持される。

【0049】

次に、ｐ^-型ベース領域１６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ^-型ベース領域１６を貫通し、ｎ型カラム領域３１に達するトレンチ２３を形成する。次に、トレンチ形成用マスクを除去する。

【0050】

次に、ｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８の表面と、トレンチ２３の底部および側壁と、に沿ってゲート絶縁膜１９を形成する。このゲート絶縁膜１９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜１９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0051】

次に、ゲート絶縁膜１９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ２３内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ２３内部に残すことによって、ゲート電極２０を設ける。ゲート電極２０の一部はトレンチ２３外部に突出していてもよい。

【0052】

次に、ゲート絶縁膜１９およびゲート電極２０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜２１を設ける。次に、層間絶縁膜２１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜２１およびゲート絶縁膜１９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域１７およびｐ⁺⁺型コンタクト領域１８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜２１を平坦化する。

【0053】

次に、コンタクトホール内および層間絶縁膜２１の上にソース電極２２となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極２２を残す。

【0054】

次に、ｎ⁺型半導体基板１の第２主面上に、ニッケル等の裏面電極（不図示）を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域１７、ｐ⁺⁺型コンタクト領域１８およびｎ⁺型半導体基板１とオーミック接合するソース電極２２および裏面電極を形成する。

【0055】

次に、ｎ⁺型半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極２２および層間絶縁膜２１を覆うようにアルミニウム膜を除去し、ソース電極パッド（不図示）を形成する。

【0056】

次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0057】

以上、説明したように、実施の形態１によれば、ＳｉＣで形成することにより、ｎ型カラム領域の不純物濃度を１．１×１０¹⁶／ｃｍ³以上５×１０¹⁶／ｃｍ³以下と高くすることができる。更にｐ型カラム領域をイオン注入で形成したことによりｐ型カラム領域中の少数キャリアライフタイムを低減できる。これにより、ボディダイオードがオンしたときの高注入キャリアを少なくできる。このため、逆回復状態のホールキャリアの引き抜きによるハードリカバリーを抑制できる。さらに、ｎ型カラム領域の不純物濃度が高いため、オン抵抗が低くなる。

【0058】

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図９に示すように、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０１が実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３００と異なる点は、並列ｐｎ領域３３の表面にｎ型高濃度領域（第１導電型の第３半導体層）５が設けられ、ｎ型高濃度領域５の内部にｐ⁺型領域（第２導電型の第２半導体領域）３が選択的に設けられていることである。

【0059】

ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型ドリフト層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域５は、例えば、基体おもて面（半導体基体のおもて面）に平行な方向に一様に設けられている。

【0060】

ｐ⁺型領域３の一部は、トレンチ２３の底部に設けられており、ｐ⁺型領域３の幅はトレンチ２３の幅よりも広い。ｐ⁺型領域３は、例えばアルミニウム（Ａｌ）がドーピングされている。また、ｐ⁺型領域３の一部は、トレンチ２３の間に設けられており、表面がｐ^-型ベース領域１６に接し、底面がｐ型カラム領域３０に接する。

【0061】

ｐ⁺型領域３を設けることで、トレンチ２３の底部付近に、ｐ⁺型領域３とｎ型高濃度領域５との間のｐｎ接合を形成することができる。ｐ⁺型領域３とｎ型高濃度領域５とのｐｎ接合がトレンチ２３よりも深い位置にあるため、ｐ⁺型領域３とｎ型高濃度領域５との境界に電界が集中し、トレンチ２３の底部の電界集中を緩和し、ゲート絶縁膜１９への電界を緩和することが可能となる。

【0062】

炭化珪素ＳＪ－ＭＯＳＦＥＴにおいて、ｎ型カラム領域の不純物濃度を高くして、ボディダイオード動作における高注入キャリアを減らした場合、逆回復電流はドレインとソース間のキャパシタンス（ＣＤＳ）の影響を大きく受ける。このため、ＣＤＳを大きくすることで、更なるソフトリカバリー化が可能である。

【0063】

実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０１では、並列ｐｎ領域３３上のｎ型高濃度領域５をｎ型カラム領域３１以上の不純物濃度にすることで、ＣＤＳを大きくし、実施の形態１よりハードリカバリーを抑制できる。また、トレンチ２３の底部に電界が高まることにより、耐圧不良や酸化膜電界破壊が生じるため、トレンチ２３の底部にｐ⁺型領域３を形成することで、電界の増加を抑制しつつ、ＣＤＳを増加させることができる。

【0064】

ここで、図１０は、実施の形態１、２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのＶＤＳとＣＤＳの関係を示すグラフである。図１０において、横軸は、ＶＤＳ（ドレイン－ソース間電圧）を示し、単位はＶであり、縦軸はＣＤＳ（ドレインソース間キャパシタンス）を示し、単位はＦである。図１０の破線Ｓ１は、ＳＪ構造を有していない炭化珪素ＭＯＳＦＥＴの例であり、図１０の一点鎖線Ｓ２は、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの例であり、図１０の実線Ｓ３は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの例である。

【0065】

図１０に示すように、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴは、ＳＪ構造を有していない炭化珪素ＭＯＳＦＥＴに比べて、ＣＤＳが高くなっている。さらに、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴは、実施の形態１にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴに比べて、ＣＤＳが高くなっている。

【0066】

また、図１１は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのＶＤＳとＩＤＳの変動を示すグラフである。図１１において、横軸は、時間を示し、単位はｎｓであり、左縦軸はＶＤＳを示し、単位はＶであり、右縦軸はＩＤＳ（ドレインソース間電流）を示し、単位はＡである。図１１の破線Ｓ１１、Ｓ１２は、ＳＪ構造を有していない炭化珪素ＭＯＳＦＥＴの例であり、図１１の実線Ｓ２１、Ｓ２２は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの例である。また、破線Ｓ１１、実線Ｓ２１は、ＶＤＳの変動を示し、破線Ｓ１２、実線Ｓ２２は、ＩＤＳの変動を示す。

【0067】

図１１に示すように、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴは、従来のＭＯＳＦＥＴに比べて、電流波形および電圧波形の両方が、穏やかに立ち上がるソフトな波形となっており、振動も小さくなっている。このため、サージ電圧の上昇によるＳＪ－ＭＯＳＦＥＴの破壊や、高速動作においてリンギング（振動波形）が発生しノイズの発生原因となるという課題が解決されている。

【0068】

また、図１２は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのオン特性を示すグラフである。図１３は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴのオフ特性を示すグラフである。図１２および図１３において、横軸はドレイン電圧を示し、単位はＶであり、縦軸はドレイン電流を示し、単位はＡである。図１２および図１３の破線Ｓ１は、ＳＪ構造を有していない炭化珪素ＭＯＳＦＥＴの例であり、図１２および図１３の実線Ｓ２は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの例である。

【0069】

図１３に示すように、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴと従来のＭＯＳＦＥＴとは、同等の耐圧である。図１２に示すように、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴは、従来のＭＯＳＦＥＴに比べて、同じ耐圧でオン抵抗が低くなっている。また、ＶＧＳ（ゲートソース間電圧）が高くなるほどこの傾向が顕著になる。

【0070】

（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様にｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意して、第８ｎ型カラム領域３１－８および第９ｐ型カラム領域３０－９まで形成する工程まで行う（図８参照）。

【0071】

次に、この第８ｎ型カラム領域３１－８および第９ｐ型カラム領域３０－９上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ型高濃度領域５をエピタキシャル成長させる。

【0072】

次に、ｎ型高濃度領域５の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、ｎ型高濃度領域５の内部にｐ⁺型領域３を形成する。次に、ｐ⁺型領域３を形成するためのイオン注入時に用いたマスクを除去する。

【0073】

この後、実施の形態１と同様に、ｐ^-型ベース領域１６を形成する工程以降の工程を行うことで、図９に示す炭化珪素半導体装置が完成する。また、ｎ型高濃度領域５およびｐ⁺型領域３は、エピタキシャル成長とイオン注入を複数回繰り返すことにより形成することもできる。

【0074】

以上、説明したように、実施の形態２によれば、ｎ型高濃度領域をｎ型カラム領域以上の不純物濃度にすることで、ＣＤＳを大きくし、実施の形態１よりハードリカバリーを抑制できる。トレンチの底にｐ⁺型領域を形成することで、電界の増加を抑制しつつ、ＣＤＳを増加させることができる。

【0075】

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１４は、実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図１４に示すように、実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０２が実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０１と異なる点は、ｐ型カラム領域３０がトレンチ２３の直下（トレンチ２３の底のｐ⁺型領域３とｎ^-型ドリフト層２との間の領域）に設けられていることである。

【0076】

実施の形態３では、並列ｐｎ領域３３のピッチ（ｐ型カラム領域３０間の幅）が、実施の形態１、２の半分になっている。例えば、ｐ型カラム領域３０の幅を１．５μｍ、ｎ型カラム領域３１の幅を１．０μｍとすることができる。このため、ｎ型カラム領域３１の不純物濃度を実施の形態１、２よりも高くすることができ、実施の形態１、２より注入キャリアを抑制することができ、ＣＤＳを向上させることができる。

【0077】

また、実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０２は、実施の形態２にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０１の製造方法において、第１ｐ型カラム領域３０－１～第９ｐ型カラム領域３０－９を形成する際のフォトリソグラフィ技術によるマスクの開口部を変更することにより製造できる。

【0078】

以上、説明したように、実施の形態３によれば、ｐ型カラム領域をトレンチの直下に設けている。このため、ｎ型カラム領域の不純物濃度を実施の形態１、２よりも高くすることができ、実施の形態１、２より注入キャリアを抑制することができ、ＣＤＳを向上させることができる。

【0079】

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１５は、実施の形態４にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図１５に示すように、実施の形態４にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０３が実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０２と異なる点は、ｐ型カラム領域３０がトレンチ２３の直下だけ第１ｐ型カラム領域３０－１を設けず、トレンチ２３とトレンチ２３との間のｐ型カラム領域３０だけに第１ｐ型カラム領域３０－１を設けていることである。

【0080】

実施の形態４では、ｐ型カラム領域３０のうち、トレンチ２３直下のｐ型カラム領域３０がトレンチ２３とトレンチ２３との間のｐ型カラム領域３０より浅く形成されている。これにより、トレンチ２３直下の耐圧を高め、トレンチ２３底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。

【0081】

また、実施の形態４にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０３は、実施の形態３にかかる炭化珪素ＳＪ－ＭＯＳＦＥＴ３０２の製造方法において、第１ｐ型カラム領域３０－１を形成する際のフォトリソグラフィ技術によるマスクの開口部を変更することにより製造できる。

【0082】

以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0083】

以上のように、本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0084】

１、１０１ ｎ⁺型半導体基板
２、１０２ ｎ^-型ドリフト層
３ ｐ⁺型領域
５ ｎ型高濃度領域
１６、１１６ ｐ^-型ベース領域
１７、１１７ ｎ⁺型ソース領域
１８、１１８ ｐ⁺⁺型コンタクト領域
１９、１１９ ゲート絶縁膜
２０、１２０ ゲート電極
２１、１２１ 層間絶縁膜
２２、１２２ ソース電極
２３、１２３ トレンチ
３０、１３０ ｐ型カラム領域
３０－１～３０－９ 第１ｐ型カラム領域～第９ｐ型カラム領域
３１、１３１ ｎ型カラム領域
３１－１～３１－８ 第１ｎ型カラム領域～第８ｐ型カラム領域
３２ ｎ型エピタキシャル層
３３、１３３ 並列ｐｎ領域
２００ ＳＪ－ＭＯＳＦＥＴ
３００、３０１、３０２、３０３ 炭化珪素ＳＪ－ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】