特許 7193222 レベルシフト回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-12

(45)【発行日】2022-12-20

(54)【発明の名称】レベルシフト回路

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20221213BHJP

【ＦＩ】

H03K19/0185 220

【請求項の数】 4

(21)【出願番号】P 2017078034

(22)【出願日】2017-04-11

(65)【公開番号】P2018182492

(43)【公開日】2018-11-15

【審査請求日】2020-02-25

【審判番号】

【審判請求日】2021-12-28

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】岡野 淳一

【合議体】

【審判長】角田 慎治

【審判官】山中 実

【審判官】土居 仁士

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０２０７５０６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００６／０１８６９２１（ＵＳ，Ａ１）

【文献】特開２００９－０３３３２９（ＪＰ，Ａ）

【文献】特開平０５－３４３９８０（ＪＰ，Ａ）

【文献】特開２０１０－１２４０４９（ＪＰ，Ａ）

【文献】特開２０１０－２６８１７０（ＪＰ，Ａ）

【文献】特開２００２－１３５１０７（ＪＰ，Ａ）

【文献】特開平０９－０８３３３９（ＪＰ，Ａ）

【文献】特開平１１－３２８９６２（ＪＰ，Ａ）

【文献】特開２０１０－２５８９２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H03K 19/0185 220

(57)【特許請求の範囲】

【請求項1】

電圧ＶＤＤ１とＶＳＳ１の間で変化する入力電圧のレベルに応じて電圧ＶＤＤ２とＶＳＳ２の間で電圧が変化する第１ノードと、
電圧ＶＤＤ１とＶＳＳ１の間で変化する入力電圧のレベルに応じて電圧ＶＤＤ２とＶＳＳ２の間で前記第１ノードと相補的に電圧が変化する第２ノードと、
前記第１ノードと第３ノードとの間に接続され電圧ＶＤＤ２とＶＳＳ２で動作する第１非反転バッファ回路と、
前記第２ノードと第４ノードとの間に接続され電圧ＶＤＤ２とＶＳＳ２で動作する第２インバータ回路と、
ゲートが前記第３ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の一方の電源に接続されドレインが第５ノードに接続された第１導電型の第３トランジスタと、
ゲートが前記第４ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の他方の電源に接続されドレインが前記第５ノードに接続された第２導電型の第５トランジスタと、
前記第５ノードに接続されるラッチ回路と、
ゲートが前記第２ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の前記第２導電型の第５トランジスタのソースと同じ側の電源に接続された第２導電型の第３トランジスタと、
前記第２導電型の第３トランジスタのドレインと前記第１ノードとの間に接続された第１抵抗と、
ゲートが前記第１ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の前記第２導電型の第５トランジスタのソースと同じ側の電源に接続された第２導電型の第４トランジスタと、
前記第２導電型の第４トランジスタのドレインと前記第２ノードとの間に接続された第２抵抗と、
を備え、
前記各電圧は、ＶＤＤ１＞ＶＳＳ１，ＶＤＤ２＞ＶＳＳ２，ＶＤＤ２≧ＶＤＤ１，ＶＳＳ２≧ＶＳＳ１であり、
前記第１ノードと前記第２ノードとが共にＬレベルで同相となった場合には前記第３ノード及び前記第４ノードが相補関係になり、前記第１導電型の第３トランジスタと前記第２導電型の第５トランジスタが共にＯＦＦとなることを特徴とするレベルシフト回路。

【請求項2】

請求項１に記載のレベルシフト回路において、
前記第１非反転バッファ回路と前記第２インバータ回路は、ヒステリシスを有することを特徴とするレベルシフト回路。

【請求項3】

請求項１又は２に記載のレベルシフト回路おいて、
前記ラッチ回路は、電圧ＶＤＤ２とＶＳＳ２で動作する第３インバータ回路と第４インバータ回路をループ接続してなり、前記第３インバータ回路の入力側と前記第４インバータ回路の出力側が、前記第５ノードに接続されていることを特徴とするレベルシフト回路。

【請求項4】

請求項１、２又は３に記載のレベルシフト回路において、
前記第１導電型の第３トランジスタと前記第２導電型の第５トランジスタは、電流駆動能力に差が設けられていることを特徴とするレベルシフト回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の電源電圧を持つデジタル半導体装置に適用されるレベルシフト回路に関するものである。

【背景技術】

【0002】

半導体集積回路は、素子ごとに耐えうる耐圧が定められている。ＭＯＳ型トランジスタにおいては、ソース・ドレイン間の耐圧、ゲート・ソース間の耐圧を考慮する必要がある。近年では、素子の性能を高めるため、ゲート・ソース間の耐圧を下げ、ゲート長を短くしたＭＯＳトランジスタが多用されるようになった。

【0003】

＜第１従来例＞
図２にその耐圧対策を施した第１従来例のレベルシフト回路２０を示す（特許文献１）。このレベルシフト回路２０は、電圧ＶＤＤ１とＶＳＳ１の間で変化する信号電圧を、電圧ＶＤＤ２とＶＳＳ２の間で変化する信号電圧にレベルシフトする回路である。電圧関係は、ＶＤＤ１＞ＶＳＳ１，ＶＤＤ２＞ＶＳＳ２，ＶＤＤ２≧ＶＤＤ１，ＶＳＳ２≧ＶＳＳ１である。

【0004】

このレベルシフト回路２０において、ラッチ回路２２は、ノードＮ２１とノードＮ２２の間に逆並列接続された２個のインバータ回路からなり、電圧ＶＤＤ２とＶＳＳ２で動作する。インバータ回路ＩＮＶ２１は、信号入力端子２１とノードＮ２３の間に接続され、電圧ＶＤＤ１とＶＳＳ１で動作する。インバータ回路ＩＮＶ２２は、ノードＮ２３とノードＮ２４の間に接続され、電圧ＶＤＤ１とＶＳＳ１で動作する。第１反転駆動回路２３は、ノードＮ２１，Ｎ２２，Ｎ２３に接続されている。第２反転駆動回路２４は、ノードＮ２１，Ｎ２２，Ｎ２４に接続されている。このようにして第１反転駆動回路２３と第２反転駆動回路２４は対称構造となっている。２５、２５Ｘは相補の出力端子である。ＭＮ２１～ＭＮ２４はＮＭＯＳトランジスタ、ＭＰ２１～ＭＰ２８はＰＭＯＳトランジスタである。トランジスタＭＮ２１，ＭＰ２１の導通抵抗はトランジスタＭＰ２３，ＭＰ２５の導通抵抗より小さく設定され、トランジスタＭＮ２２，ＭＰ２２の導通抵抗はトランジスタＭＰ２４，ＭＰ２６の導通抵抗より小さく設定されている。

【0005】

第１の反転駆動回路２３は、ノードＮ２３の電圧がＶＳＳ１からＶＤＤ１に変化するときにノードＮ２１の電圧をＶＤＤ２からＶＳＳ２近くに変化させる。また、ノードＮ２４の電圧がＶＳＳ１からＶＤＤ１に変化するとき、トランジスタＭＰ２３，ＭＰ２５を一時的に同時にＯＮ状態にさせて、ノードＮ２１の電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させる。

【0006】

第２の反転駆動回路２４は、ノードＮ２４の電圧がＶＳＳ１からＶＤＤ１に変化するときにノードＮ２２の電圧をＶＤＤ２からＶＳＳ２近くに変化させる。また、ノードＮ２３の電圧がＶＳＳ１からＶＤＤ１に変化するとき、トランジスタＭＰ２４，ＭＰ２６を一時的に同時にＯＮ状態にさせて、ノードＮ２２の電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させる。

【0007】

このレベルシフト回路２０は、ノードＮ２１の最低電圧をトランジスタＭＰ２１で「ＶＳＳ２＋Ｖｔｈｐ２１」にクランプし、ノードＮ２２の最低電圧をトランジスタＭＰ２２で「ＶＳＳ２＋Ｖｔｈｐ２２」クランプして、ＶＤＤ２～ＶＳＳ２の側の素子の耐圧に問題がないようにしている。Ｖｔｈｐ２１はトランジスタＭＰ２１の閾値電圧、Ｖｔｈｐ２２はトランジスタＭＰ２２の閾値電圧である。また、ノードＮ２１，Ｎ２２がＶＤＤ２方向に遷移する際に、ノードＮ２１，Ｎ２２とＶＤＤ２側との間のインピーダンスを一時的に低下させるので、信号の伝搬遅延を低減できる。また、差動信号とすることにより、伝搬を妨げるノイズ等の外因からの保護を行っている。

【0008】

＜第２従来例＞
図３に耐圧対策を施した別の第２従来例のレベルシフト回路３０を示す（特許文献２）。このレベルシフト回路３０も、電圧ＶＤＤ１とＶＳＳ１の間で変化する信号電圧を、電圧ＶＤＤ２とＶＳＳ２の間で変化する信号電圧にレベルシフトする回路である。ＶＤＤ１，ＶＳＳ１，ＶＤＤ２、ＶＳＳ２の電圧関係は、図２におけるものと同じである。

【0009】

このレベルシフト回路３０において、３１は入力端子である。ラッチ回路３２は、ノードＮ３１～Ｎ３４に接続され、バッファＢＵＦ３１、遅延回路ＤＬ１、インバータ回路ＩＮＶ３３，ＩＮＶ３４がリング接続され、電圧ＶＤＤ２とＶＳＳ２で動作する。第１反転駆動回路３３は、ノードＮ３２，Ｎ３４，Ｎ３５，Ｎ３７に接続され、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作する。第２反転駆動回路３４は、ノードＮ３１，Ｎ３６，Ｎ３８に接続され、電圧ＶＤＤ２，ＶＳＳ２，ＶＳＳ１で動作する。セレクタ回路３５は、ノードＮ３３，Ｎ３４，Ｎ３７，Ｎ３８に接続され、電圧圧ＶＤＤ２とＶＳＳ２で動作する。インバータ回路ＩＮＶ３１は、信号入力端子３１とノードＮ３５の間に接続され、電圧ＶＤＤ１とＶＳＳ１で動作する。インバータ回路ＩＮＶ３２は、ノードＮ３５とノードＮ３６の間に接続され、電圧ＶＤＤ１とＶＳＳ１で動作する。３６は出力端子である。ＭＮ３１～ＭＮ３３はＮＭＯＳトランジスタ、ＭＰ３１～ＭＰ３７はＰＭＯＳトランジスタ、ＯＲはオア回路である。

【0010】

第１のラッチ回路３２は、ノードＮ３１の電圧をインピーダンス変換してノードＮ３２に出力し、ノードＮ３２の電圧変化を遅延してノードＮ３３に出力し、ノードＮ３３の電圧を論理反転してノードＮ３４に出力し、ノードＮ３４の電圧を論理反転してノードＮ３１に出力する。

【0011】

第１反転駆動回路３３は、ノードＮ３５の電圧がＶＳＳ１からＶＤＤ１に変化するときにノードＮ３７の電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させる。また、ノードＮ３５の電圧がＶＳＳ１であるときにおいてノードＮ３４の電圧がＶＳＳ２からＶＤＤ２に変化するときにノードＮ３７の電圧をＶＤＤ２に変化させる。また、ノードＮ３５の電圧がＶＳＳ１でノードＮ３４の電圧がＶＳＳ２であるときにおいてノードＮ３２の電圧がＶＤＤ２からＶＳＳ２に変化するとノードＮ３７の電圧をＶＤＤ２に変化させる。

【0012】

第２反転駆動回路３４は、ノードＮ３６の電圧がＶＳＳ１からＶＤＤ１に変化するときにノードＮ３１の電圧をＶＤＤ２からＶＳＳ２の電圧付近に変化させる。また、ノードＮ３６の電圧がＶＳＳ１であるときにおいてノードＮ３８の電圧がＶＤＤ２からＶＳＳ２の電圧に変化するときノードＮ３１の電圧をＶＳＳ２からＶＤＤ２に変化させる。

【0013】

セレクタ３５は、ノードＮ３３の電圧がＶＳＳ２でノードＮ３４の電圧がＶＤＤ２のときにノードＮ３７とノードＮ３８の間を接続する。また、ノードＮ３３の電圧がＶＤＤ２でノードＮ３４の電圧ＶＳＳ２のときにノードＮ３７とノードＮ３８の間を切断するとともにノードＮ３８の電圧ＶＤＤ２にする。

【0014】

このレベルシフト回路３０では、ノードＮ３７の最低電圧をトランジスタＭＰ３１で「ＶＳＳ２＋Ｖｔｈｐ３１」にクランプし、ノードＮ３１の最低電圧をトランジスタＭＰ３２で「ＶＳＳ２＋Ｖｔｈｐ３２」クランプして、ＶＤＤ２～ＶＳＳ２の側の素子の耐圧に問題がないようにしている。Ｖｔｈｐ３１はトランジスタＭＰ３１の閾値電圧、Ｖｔｈｐ３２はトランジスタＭＰ３２の閾値電圧である。また、第１反転駆動回路３３と第２反転駆動回路３４を非対称とし、ノードＮ３１のインピーダンスが時定数をもって変化するようにして、各ノードが遷移する際にＶＤＤ２とＶＳＳ１の電源間に流れる貫通電流を極力減らすことで、伝搬遅延を少なくして伝搬遅延がずれる要素そのものを低減させている。

【先行技術文献】

【特許文献】

【0015】

【文献】特許第４２４９５９７号公報

【文献】特許第５６４３１５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

しかし、図２のレベルシフト回路では、ラッチ回路２２によってノイズ耐性は向上するが、電位を引き出すノードＮ２１，Ｎ２２の遷移遅延がアンバランスとなりやすい。特に、貫通電流を抑えるためにラッチ回路２２の素子サイズを最低限とする傾向にあるため、伝搬遅延のアンバランスがより大きくなりがちである。そして、伝搬遅延のアンバランスが大きくなると、デジタル信号の長さ情報（パルス幅情報）が失われることとなる。この場合、クロックの単一エッジに同期して動作するデジタル回路では問題が起きないが、時間情報をアナログ量として使用するデジタル回路、例えばＰＷＭ変調を用いたＤ級増幅器においては、ＳＮ比やＴＨＤ（全高調波歪）の悪化を引き起こしてしまう。

【0017】

また、図３のレベルシフト回路では、非常に高速で伝搬遅延差を抑えた出力電圧を得ることができるが、相補となるべきノードＮ３５，Ｎ３６がノイズ等の何らかの理由で相補関係とならなかった場合に、インピーダンス変化を行わせる回路が正帰還のループとなって発振状態となり、正しい情報を次段の回路が得ることができなくなる。

【0018】

本発明の目的は、立上りと立下りの伝搬遅延を均一化し、ノイズ耐性を高めたレベルシフト回路を提供することである。

【課題を解決するための手段】

【0019】

上記目的を達成するために、電圧ＶＤＤ１とＶＳＳ１の間で変化する入力電圧のレベルに応じて電圧ＶＤＤ２とＶＳＳ２の間で電圧が変化する第１ノードと、電圧ＶＤＤ１とＶＳＳ１の間で変化する入力電圧のレベルに応じて電圧ＶＤＤ２とＶＳＳ２の間で前記第１ノードと相補的に電圧が変化する第２ノードと、前記第１ノードと第３ノードとの間に接続され電圧ＶＤＤ２とＶＳＳ２で動作する第１非反転バッファ回路と、前記第２ノードと第４ノードとの間に接続され電圧ＶＤＤ２とＶＳＳ２で動作する第２インバータ回路と、ゲートが前記第３ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の一方の電源に接続されドレインが第５ノードに接続された第１導電型の第３トランジスタと、ゲートが前記第４ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の他方の電源に接続されドレインが前記第５ノードに接続された第２導電型の第５トランジスタと、前記第５ノードに接続されるラッチ回路と、ゲートが前記第２ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の前記第２導電型の第５トランジスタのソースと同じ側の電源に接続された第２導電型の第３トランジスタと、前記第２導電型の第３トランジスタのドレインと前記第１ノードとの間に接続された第１抵抗と、ゲートが前記第１ノードに接続されソースが電圧ＶＤＤ２又はＶＳＳ２の前記第２導電型の第５トランジスタのソースと同じ側の電源に接続された第２導電型の第４トランジスタと、前記第２導電型の第４トランジスタのドレインと前記第２ノードとの間に接続された第２抵抗と、を備え、前記各電圧は、ＶＤＤ１＞ＶＳＳ１，ＶＤＤ２＞ＶＳＳ２，ＶＤＤ２≧ＶＤＤ１，ＶＳＳ２≧ＶＳＳ１であり、前記第１ノードと前記第２ノードとが共にＬレベルで同相となった場合には前記第３ノード及び前記第４ノードが相補関係になり、前記第１導電型の第３トランジスタと前記第２導電型の第５トランジスタが共にＯＦＦとなることを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１非反転バッファ回路と前記第２インバータ回路は、ヒステリシスを有することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のレベルシフト回路おいて、前記ラッチ回路は、電圧ＶＤＤ２とＶＳＳ２で動作する第３インバータ回路と第４インバータ回路をループ接続してなり、前記第３インバータ回路の入力側と前記第４インバータ回路の出力側が、前記第５ノードに接続されていることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のレベルシフト回路において、前記第１導電型の第３トランジスタと前記第２導電型の第５トランジスタは、電流駆動能力に差が設けられていることを特徴とする。

【発明の効果】

【0020】

本発明によれば、第３ノードと第４ノードが相補関係になるので、立ち上がりと立ち下がりの伝搬遅延を均一化でき、高品位な電圧信号を後段の回路へ伝送でき、伝搬させるデジタル信号をアナログ量として使用するすべての回路の高性能化に寄与する。また、第５ノードがハイインピーダンスになってもラッチ回路により直前の電圧が保持されて出力されるので、ノイズ耐性が高くなる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施例のレベルシフト回路の回路図である。

【図2】従来のレベルシフト回路の回路図である。

【図3】従来の別のレベルシフト回路の回路図である。

【発明を実施するための形態】

【0022】

図１に本発明の実施例のレベルシフト回路１０を示す。このレベルシフト回路１０は、電圧ＶＤＤ１とＶＳＳ１の間で変化する信号電圧を、電圧ＶＤＤ２とＶＳＳ２の間で変化する信号電圧にレベルシフトする回路である。電圧は、ＶＤＤ１＞ＶＳＳ１、ＶＤＤ２＞ＶＳＳ２、ＶＤＤ２≧ＶＤＤ１、ＶＳＳ２≧ＶＳＳ１の関係にある。

【0023】

１１は電圧ＶＤＤ１～ＶＳＳ１の振幅でのデジタル信号が入力される入力端子、ＩＮＶ１は電圧ＶＤＤ１～ＶＳＳ１で動作しその電圧範囲の耐圧を持つインバータ回路、ＭＮ１，ＭＮ２はドレイン・ソース間にＶＤＤ２～ＶＳＳ１の電圧範囲に十分な耐圧を持つ高耐圧ＮＭＯＳトランジスタである。入力端子１１はトランジスタＭＮ１のゲートとインバータ回路ＩＮＶ１の入力側に接続される。入力端子１１の電圧を反転させたインバータ回路ＩＮＶ１の出力側は、トランジスタＭＮ２のゲートに接続される。トランジスタＭＮ１，ＭＮ２のソースは電圧ＶＳＳ１の電源に接続される。

【0024】

ＭＰ１，ＭＰ２はドレイン・ソース間がＶＤＤ２～ＶＳＳ１の電圧範囲に十分な耐圧を持つ高耐圧ＰＭＯＳトランジスタである。トランジスタＭＰ１，ＭＰ２のゲートは電圧ＶＳＳ２の電源に接続される。トランジスタＭＰ１のドレインはトランジスタＭＮ１のドレインに、トランジスタＭＰ２のドレインはトランジスタＭＮ２のドレインに接続される。

【0025】

Ｒ１，Ｒ２は抵抗である。ＭＰ３，ＭＰ４はＶＤＤ２～ＶＳＳ２の電圧範囲に十分な耐圧を持つ低耐圧ＰＭＯＳトランジスタである。トランジスタＭＰ３，ＭＰ４のソースは電圧ＶＤＤ２の電源に接続される。トランジスタＭＰ３のゲートはトランジスタＭＰ２のソースに接続され、トランジスタＭＰ４のゲートはトランジスタＭＰ１のソースに接続される。トランジスタＭＰ３のドレインは抵抗Ｒ１を介してトランジスタＭＰ１のソースに接続される。トランジスタＭＰ４のドレインは抵抗Ｒ２を介してトランジスタＭＰ２のソースに接続される。トランジスタＭＰ１のソースをノードＮ１、トランジスタＭＰ２のソースをノードＮ２とする。これら抵抗Ｒ１，Ｒ２、トランジスタＭＰ３，ＭＰ４はノードＮ１，Ｎ２の電圧をラッチするラッチ機能をもつ。

【0026】

ＢＵＦ１は電圧ＶＤＤ２～ＶＳＳ２で動作する非反転バッファ回路、ＩＮＶ２は電圧ＶＤＤ２～ＶＳＳ２で動作するインバータ回路である。ノードＮ１は非反転バッファ回路ＢＵＦ１の入力端子に接続され、ノードＮ２はインバータ回路ＩＮＶ２の入力端子に接続される。非反転バッファ回路ＢＵＦ１の出力側はノードＮ３、インバータ回路ＩＮＶ２の出力側はＮ４である。

【0027】

ＭＮ３はドレイン・ソース間がＳＳ２～ＶＤＤ２の電圧範囲に十分な耐圧を持つ低耐圧ＮＭＯＳトランジスタである。ＭＰ５はドレイン・ソース間がＶＳＳ２～ＶＤＤ２の電圧範囲に十分な耐圧を持つ低耐圧ＰＭＯＳトランジスタである。トランジスタＭＮ３はソースが電圧ＶＤＤ２の電源に接続され、ゲートがノードＮ３に接続される。トランジスタＭＰ５はソースが電圧ＶＤＤ２の電源に接続され、ゲートがノードＮ４に接続される。トランジスタＭＮ３，ＭＰ５のドレインはノードＮ５に接続される。

【0028】

１２はノードＮ５に接続されるラッチ回路であり、トランジスタＭＮ３，ＭＰ５に対して電流駆動能力が十分低く、かつ、トランジスタＭＮ３，ＭＰ５のオフ時のリーク電流より小さいリーク電流となるように、電圧ＶＤＤ２～ＶＳＳ２で動作するインバータ回路ＩＮＶ３，ＩＮＶ４を２個ループ接続して構成されている。

【0029】

ＢＵＦ２は電圧ＶＤＤ２～ＶＳＳ２で動作する非反転バッファ回路であり、この非反転バッファ回路ＢＵＦ２の出力端子が端子端子１３に接続される。

【0030】

次に動作の説明をする。まず、ノードＮ１，Ｎ２の信号の生成について説明する。この部分は特殊なものではなく、従来例をそのまま用いることができ、例えば図２におけるＮ２１，Ｎ２２にノードＮ１，Ｎ２を接続しても実施可能である。入力端子１１に入力する信号によってトランジスタＭＮ１が駆動され、入力端子１１に入力する信号をＩＮＶ１で反転した信号によってトランジスタＭＮ２が駆動される。

【0031】

ここで、トランジスタＭＮ１がＯＮ、トランジスタＭＮ２がＯＦＦである場合で説明する。トランジスタＭＮ１がＯＮした際、ノードＮ１は、速やかにトランジスタＭＰ１でクランプされている電位（ＶＳＳ２＋Ｖｔｈｍｐ１）に落ちる。Ｖｔｈｍｐ１はトランジスタＭＰ１の閾値電圧である。これにより、ゲートがノードＮ１に接続されているトランジスタＭＰ４はＯＮする。このとき、トランジスタＭＮ２はＯＦＦのため、ノードＮ２の電位はトランジスタＭＰ４のＯＮによって持ち上げられる。また、ノードＮ２を引き上げているトランジスタＭＰ２とトランジスタＭＰ４との間には抵抗Ｒ２が存在するので、ノードＮ２の電位変化には一定の時定数が存在する。トランジスタＭＮ１がＯＦＦ、トランジスタＭＮ２がＯＮになるケースでは、上記説明とは関係が逆になる。

【0032】

トランジスタＭＮ１がＯＦＦ→ＯＮするケースでは、ノードＮ３が“Ｈ”→“Ｌ”になる（“Ｈ”はＶＤＤ２／２より高いレベル、“Ｌ”はＶＤＤ２／２より低いレベル）時点で、ノードＮ２はまだ遅れを持っており、直近の状態の“Ｌ”のままである。すなわち、ノードＮ４は“Ｈ”のままである。ノードＮ５にはトランジスタＭＮ３，ＭＰ５の他にラッチ回路１２が接続されているので、ノードＮ５が不定の電圧を持つことが回避される。時定数を持ってノードＮ２の電圧が持ち上がってくると、ノードＮ４が“Ｈ”→“Ｌ”に遷移し、このタイミングで、ノードＮ５の新しい値が確定する。ノードＮ５の信号はバッファ回路ＢＵＦ２を介して出力端子１３に出力される。上記と逆に、トランジスタＭＮ１がＯＦＦ、トランジスタＭＮ２がＯＮになるケースでは、関係が逆になる。

【0033】

以上から本実施例によれば、ノードＮ１，Ｎ２のうちの時定数によって必ず遅れてくる側の電位を、伝搬させる値として採用するものであるため、ノードＮ５に生じる電圧の立ち上がりの伝搬遅延と立ち下がりの伝搬遅延のズレが少なくなる。つまり、ノードＮ１，Ｎ２に生成される電圧をそのまま使用してトランジスタＭＮ３，ＭＰ５を駆動する構成に対して、非反転バッファ回路ＢＵＦ１とインバータＩＮＶ２を使用することで、トランジスタＭＮ３，ＭＰ５のうちの最後に動作する側を駆動する電圧の時定数が一定となるので、ノードＮ５の電圧の遅延時間のズレを少なくすることができる。

【0034】

また、ノードＮ５がラッチ回路１２によって保持されるので、遷移中に発生するノイズに対して不感帯を設けることができ、ノイズの影響を受けにくくなる。

【0035】

さらに、電圧がＶＤＤ１～ＶＳＳ１で動作する回路側においてなにかしらの原因でノードＮ１，Ｎ２が共に“Ｌ”になるような通常ではありえないケースが発生して、トランジスタＭＮ３，ＭＰ５が共にＯＦＦしてノードＮ５がハイインピーダンスになった場合であっても、ラッチ回路１２によって直前の値が保持されるので、出力端子１３に異常な不定な電圧が出力することはなく安全性が高い。

【0036】

さらに、非反転バッファ回路ＢＵＦ１をシュミットトリガ・バッファ回路に置き換えるとともにインバータ回路ＩＮＶ２をシュミットトリガ・インバータ回路に置き換えたり、あるいはそれら非反転バッファ回路ＢＵＦ１やインバータ回路ＩＮＶ２を構成するトランジスタのチャネル幅Ｗを調整することで、意図的に伝搬遅延にずれを発生させる場合には、上記した不感帯を容易に変更できる。

【0037】

近年の集積回路が低電圧側の電圧ＶＳＳ基準で動作することと、構成上本来的にあまり発生しないものと考えられることではあるがノードＮ１，Ｎ２が“Ｈ”に張り付くするケースでは、トランジスタＭＮ３，ＭＰ５の間に貫通電流が発生してしまうが、トランジスタＭＮ３，ＭＰ５やラッチ回路１２のトランジスタのサイズバランスを調整してその駆動能力に差をつけることで、貫通時の出力値を一定の方向へシフトすることが可能である。多少の論理ゲートを追加する余裕があるならば、ノードＮ１，Ｎ２が共に“Ｈ”の場合が生じないような補償回路を付加することも可能である。

【0038】

なお、以上の実施例では、電源電圧をＶＤＤ１＞ＶＳＳ１，ＶＤＤ２＞ＶＳＳ２，ＶＤＤ２≧ＶＤＤ１，ＶＳＳ２≧ＶＳＳ１の条件で説明したが、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えた場合は、電源電圧の高低関係を逆にすればよい。また、請求項ではＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を第１導電型、他方を第２導電型として記載している。

【符号の説明】

【0039】

１１：入力端子、１２：ラッチ回路、１３：出力端子端子

【図1】

【図2】

【図3】