(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-12-12
(45)【発行日】2022-12-20
(54)【発明の名称】基準電圧源回路
(51)【国際特許分類】
G05F 3/30 20060101AFI20221213BHJP
【FI】
G05F3/30
(21)【出願番号】P 2019015018
(22)【出願日】2019-01-31
【審査請求日】2021-11-11
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】小金 伴弘
【審査官】東 昌秋
(56)【参考文献】
【文献】特開2007-172153(JP,A)
【文献】特開2012-243054(JP,A)
【文献】特開2009-176111(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G05F 3/00-3/30
(57)【特許請求の範囲】
【請求項1】
基準電圧生成回路と、第2の電圧電流変換回路と、ベース電流生成回路と、カレントミラー回路とを備え、
前記基準電圧生成回路は、ベース及びコレクタが接地された第1及び第2のPNPバイポーラトランジスタと、前記第1のPNPバイポーラトランジスタのエミッタに一端が接続された第1の抵抗と、前記第2のPNPバイポーラトランジスタのエミッタに一端が接続された第3の抵抗と、該第3の抵抗の他端に一端が接続された第2の抵抗と、非反転入力端子が前記第3の抵抗の他端に接続され反転入力端子が前記第1のPNPバイポーラトランジスタのエミッタに接続された差動増幅回路と、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記第1及び第2の抵抗の他端に接続された第1の電圧電流変換回路と、該第1の電圧
電流変換回路の入力端子と出力端子の間に接続された容量とを有し、
前記第2の電圧電流変換回路は、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記ベース電流生成回路の入力端子に接続され、
前記ベース電流生成回路は、前記入力端子が前記カレントミラー回路の第1の出力端子に接続され出力端子が前記カレントミラー回路の入力端子に接続され、
第1のPNPバイポーラトランジスタ及び第2のPNPバイポーラトランジスタのベース電流と同じ値の電流を生成して出力し、
前記カレントミラー回路は、第2の出力端子が前記第1のPNPバイポーラトランジスタのエミッタに接続され第3の出力端子が前記第2のPNPバイポーラトランジスタのエミッタに接続されている、
ことを特徴とする基準電圧源回路。
【請求項2】
請求項1に記載の基準電圧源回路において、
前記基準電圧生成回路は、前記第1のPNPバイポーラトランジスタと前記第2のPNPバイポーラトランジスタの正規化エミッタ面積比が、第1のPNPバイポーラトランジスタ:第2のPNPバイポーラトランジスタ=1:mに設定され(mは正の数)、前記第1の抵抗と第2の抵抗の値が同値に設定されていることを特徴とする基準電圧源回路。
【請求項3】
請求項1又は2に記載の基準電圧源回路において、
前記ベース電流生成回路は、エミッタが前記ベース電流生成回路の入力端子に接続されコレクタが接地された第3のPNPバイポーラトランジスタと、ゲートとドレインが前記第3のPNPバイポーラトランジスタのベースに接続されソースが接地された第1のNMOSトランジスタと、ゲートが前記第3のPNPバイポーラトランジスタのベースに接続されソースが接地された第2のNMOSトランジスタと、ゲートが前記ベース電流生成回路の入力端子に接続されドレインが前記ベース電流生成回路の出力端子に接続されソースが前記第2のNMOSトランジスタのドレインに接続された第3のNMOSトランジスタとを有し、
前記第1のNMOSトランジスタと前記第2のNMOSトランジスタのサイズ比が、第1のNMOSトランジスタ:第2のNMOSトランジスタ=1:1に設定されていることを特徴とする基準電圧源回路。
【請求項4】
請求項1、2又は3に記載の基準電圧源回路において、
前記第1の電圧電流変換回路と前記第2の電圧電流変換回路の電圧電流変換率が、第1の電圧電流変換回路:第2の電圧電流変換回路=2:1に設定されていることを特徴とする基準電圧源回路。
【請求項5】
請求項1、2、3又は4に記載の基準電圧源回路において、
前記カレントミラー回路は、前記カレントミラー回路の入力端子、第1の出力端子、第2の出力端子、第3の出力端子の電流比が、入力端子:第1の出力端子:第2の出力端子:第3の出力端子=1:1:1:1に設定されていることを特徴とする基準電圧源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダイオード接続のバイポーラトランジスタを用いた基準電圧源回路に関する。
【背景技術】
【0002】
基準電圧源回路は、アナログ回路で多く用いられる電圧源回路の一つであり、バンドギャップ回路ともよばれていて、A/Dコンバータのリファレンス電圧や温度センサーなどに用いられている。従来は、非特許文献1~4にあるように、
図4のような構成が用いられている。
【0003】
従来の基準電圧源回路の原理について
図4を用いて説明する。差動増幅回路11pの非反転入力端子(+)側の電位をv
+、反転入力端子(-)側の電位をv
-、電圧利得をAp、PMOSトランジスタMp1pの電圧電流変換率をg
mMp1p、PNPバイポーラトランジスタQp1pの電圧電流変換率をg
mQp1p、PNPバイポーラトランジスタQp2pの電圧電流変換率をg
mQp2pとすると、出力電圧V
REFpは、以下の式(1)のように表せられる。
【0004】
Ap、g
mMp1p{(R
1p+1/g
mQp1p)//(R
2p+R
3p+1/g
mQp2p)}を十分に大きく設定することで、v
+ ≒ v
-という関係が得られる。このときPNPバイポーラトランジスタQp1pのエミッタ・ベース間の電圧をV
BEQp1p、PNPバイポーラトランジスタQp2pのエミッタ・ベース間の電圧をV
BEQp2pとすると、抵抗R3pに流れる電流I
R3p は以下の式(2)ように表せられる。
【0005】
PNPバイポーラトランジスタQp1p、Qp2pの正規化エミッタ面積比をQp1p:Qp2p=1:mとし(mは正の数)、PNPバイポーラトランジスタのコレクタ電流とベース電流と飽和電流とベース電流増幅率を、それぞれI
Cp、I
Bp、I
Sp、β
p、熱電圧をV
Tとすると、コレクタ電流I
Cpとべース・エミッタ間電圧V
BEとの関係、コレクタ電流I
Cpとベース電流I
Bpの関係は、一般にガンメル・プーンモデルの場合、以下の式(3)ように表せられる。
【0006】
R1p=R2pと設定し、v
+ ≒ v
-であることから、式(3)を用いて式(2)を変形すると以下の式(4)ように表せられる。
式(4)を用いると、出力電圧V
REFp は以下のように表せられる。
【0007】
非特許文献1、2より、PNPバイポーラトランジスタのエミッタ・ベース間電圧VEB の温度特性は負の傾きを持っていることがすでに判明している。よって、式(5)において、第1項の電圧VEBQ2p の温度特性の負の傾きを第2項の電圧VT の持つ正の温度特性で打ち消すことで、出力電圧VREFp を温度不感にすることができる。
【先行技術文献】
【特許文献】
【0008】
【文献】Johan H. Huijsing, Rudy J. Van de Plassche, Willy M.C. Sansen, “Analog Circuit Design Low-Noise, Low-Power, Low-Voltage Mixed-Mode Design with CAD Tools Voltage, Current, and Time References”, Kluwer Academic Publishers, 1995.
【文献】浅田邦博・永田穣 監訳、P.R.グレイ/P.J.フルスト/S.H.レビス/R.G.メイヤー 共著、「システムLSIのためのアナログ集積回路設計技術(基礎編)(応用編)」培風館、2004年。
【文献】KAREL E. KUIJK, “A precision reference voltage source,” IEEE Journal of Solid-State Circuits,vol. 8, no. 3, pp.222-226, June. 1973.
【文献】BANG-SUP SONG, PAUL R. GRAY, “A precision curvature-compensated CMOS bandgap reference,” IEEE Journal of Solid-State Circuits, vol. 18, no. 6, pp.634-643, Dec. 1983.
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかし従来例の場合、式(4)のバイアス電流はPNPバイポーラトランジスタQp1p、Qp2pのエミッタに流れる。このため、PNPバイポーラトランジスタQp1p、Qp2pのベース電流増幅率をβ
Qp とすると、PNPバイポーラトランジスタQp1p、Qp2pのコレクタ電流I
CQp は以下のようになる。
【0010】
以上の式(6)より、従来例の場合、PNPバイポーラトランジスタのコレクタ電流にベース電流増幅率βQp が含まれた形となってしまい、PNPバイポーラトランジスタのエミッタ・ベース間電圧VEB の特性がベース電流増幅率βQp のばらつき、及び、温度特性の影響を受けてしまうという問題を抱えている。特にベース電流増幅率βQpが小さい場合には、ベース電流増幅率βQp のばらつきの影響が大きくなって、出力電圧VREFp が大きくばらつく。
【0011】
本発明の目的は、ベース電流増幅率の影響を受けない基準電圧を生成することのできる基準電圧源回路を提供することである。
【課題を解決するための手段】
【0012】
上記目的を達成するために、請求項1にかかる発明は、基準電圧生成回路と、第2の電圧電流変換回路と、ベース電流生成回路と、カレントミラー回路とを備え、前記基準電圧生成回路は、ベース及びコレクタが接地された第1及び第2のPNPバイポーラトランジスタと、前記第1のPNPバイポーラトランジスタのエミッタに一端が接続された第1の抵抗と、前記第2のPNPバイポーラトランジスタのエミッタに一端が接続された第3の抵抗と、該第3の抵抗の他端に一端が接続された第2の抵抗と、非反転入力端子が前記第3の抵抗の他端に接続され反転入力端子が前記第1のPNPバイポーラトランジスタのエミッタに接続された差動増幅回路と、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記第1及び第2の抵抗の他端に接続された第1の電圧電流変換回路と、該第1の電圧電流変換回路の入力端子と出力端子の間に接続された容量とを有し、前記第2の電圧電流変換回路は、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記ベース電流生成回路の入力端子に接続され、前記ベース電流生成回路は、前記入力端子が前記カレントミラー回路の第1の出力端子に接続され出力端子が前記カレントミラー回路の入力端子に接続され、第1のPNPバイポーラトランジスタ及び第2のPNPバイポーラトランジスタのベース電流と同じ値の電流を生成して出力し、前記カレントミラー回路は、第2の出力端子が前記第1のPNPバイポーラトランジスタのエミッタに接続され第3の出力端子が前記第2のPNPバイポーラトランジスタのエミッタに接続されていることを特徴とする。
【0013】
請求項2にかかる発明は、請求項1に記載の基準電圧源回路において、前記基準電圧生成回路は、前記第1のPNPバイポーラトランジスタと前記第2のPNPバイポーラトランジスタの正規化エミッタ面積比が、第1のPNPバイポーラトランジスタ:第2のPNPバイポーラトランジスタ=1:mに設定され(mは正の数)、前記第1の抵抗と第2の抵抗の値が同値に設定されていることを特徴とする。
【0014】
請求項3にかかる発明は、請求項1又は2に記載の基準電圧源回路において、前記ベース電流生成回路は、エミッタが前記ベース電流生成回路の入力端子に接続されコレクタが接地された第3のPNPバイポーラトランジスタと、ゲートとドレインが前記第3のPNPバイポーラトランジスタのベースに接続されソースが接地された第1のNMOSトランジスタと、ゲートが前記第3のPNPバイポーラトランジスタのベースに接続されソースが接地された第2のNMOSトランジスタと、ゲートが前記ベース電流生成回路の入力端子に接続されドレインが前記ベース電流生成回路の出力端子に接続されソースが前記第2のNMOSトランジスタのドレインに接続された第3のNMOSトランジスタとを有し、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタのサイズ比が、第1のNMOSトランジスタ:第2のNMOSトランジスタ=1:1に設定されていることを特徴とする。
【0015】
請求項4にかかる発明は、請求項1、2又は3に記載の基準電圧源回路において、前記第1の電圧電流変換回路と前記第2の電圧電流変換回路の電圧電流変換率が、第1の電圧電流変換回路:第2の電圧電流変換回路=2:1に設定されていることを特徴とする。
【0016】
請求項5にかかる発明は、請求項1、2、3又は4に記載の基準電圧源回路において、前記カレントミラー回路は、前記カレントミラー回路の入力端子、第1の出力端子、第2の出力端子、第3の出力端子の電流比が、入力端子:第1の出力端子:第2の出力端子:第3の出力端子=1:1:1:1に設定されていることを特徴とする。
【発明の効果】
【0017】
本発明によれば、第1及び第2のPNPバイポーラトランジスタのコレクタ電流を第3の抵抗に流れる電流と等しくすることができ、第1及び第2のPNPバイポーラトランジスタのベース電流増幅率の影響のない基準電圧を生成することができる。
【図面の簡単な説明】
【0018】
【
図1】本発明の基準電圧源回路のブロック図である。
【
図3】従来例と本発明の温度特性を示すグラフである。
【発明を実施するための形態】
【0019】
図1に本発明の基準電圧源回路の原理構成を示す。10は基準電圧生成回路であり、PNPバイポーラトランジスタQp1a、Qp2aと、抵抗R1a、R2a、R3aと、差動増幅回路11と、第1の電圧電流変換回路12と、容量Ccaからなる。抵抗R1aは、PNPバイポーラトランジスタQp1aのエミッタと第1の電圧電流変換回路12の出力端子O121の間に接続され、抵抗R2a、R3aの直列回路は、PNPバイポーラトランジスタQp2aのエミッタと第1の電圧電流変換回路12の出力端子O121の間に接続されている。差動増幅回路11は、非反反転入力端子が抵抗R2aと抵抗R3aの共通接続点に接続され、反転入力端子が抵抗R1aとPNPバイポーラトランジスタQp1aのエミッタの共通接続点に接続され、出力端子が第1の電圧電流変換回路12の入力端子I121に接続されている。容量Ccaは第1の電圧電流変換回路12の入力端子I121と出力端子O121の間に接続されている。
【0020】
20は第2の電圧電流変換回路であり、入力端子I21、出力端子O21を備え、入力端子I21が差動増幅回路11の出力端子に接続されている。
【0021】
30はベース電流生成回路であり、入力端子I31、出力端子O31を備え、入力端子I31が第2の電圧電流変換回路の出力端子O21に接続さている。
【0022】
40はカレントミラー回路であり、入力端子I41、第1の出力端子O41、第2の出力端子O42、第3の出力端子O43を備える。そして、入力端子I41はベース電流生成回路30の出力端子O31に接続され、第1の出力端子O41はベース電流生成回路30の入力端子I31に接続され、第2の出力端子O42はPNPトランジスタQp1aのエミッタに接続され、第3の出力端子O43はPNPトランジスタQp2aのエミッタに接続されている。
【0023】
図2に基準電圧源回路の具体的回路を示す。基準電圧生成回路10において、第1の電圧電流変換回路12は、ゲートが入力端子I121に接続され、ドレインが出力端子O121に接続され、ソースに電圧VDDが印加するPMOSトランジスタMp1aで構成されている。PNPバイポーラトランジスタQp1a、Qp2a の正規化エミッタ面積比は、Qp1a:Qp2a =1:mである(mは正の数)。抵抗R1a、R2aの値は、R1a=R2aである。
【0024】
第2の電圧電流変換回路20は、ゲートが入力端子I21に接続され、ドレインが出力端子O21に接続され、ソースに電圧VDDが印加するPMOSトランジスタMp2aで構成されている。そして、第1の電圧電流変換回路12のPMOSトランジスタMp1aと第2の電圧電流変換回路20のPMOSトランジスタMp2aのサイズ比(W/L)は、Mp1a:Mp2a=2:1に設定されている。つまり、第1の電圧電流変換回路12の電圧電流変換率は第2の電圧電流変換回路20の電圧電流変換率の2倍となっている。
【0025】
ベース電流生成回路30は、NMOSトランジスタMn1a、Mn2a、Mn3aと、PNPバイポーラトランジスタQp3aにより構成されている。そして、NMOSトランジスタMn1aのゲート及びドレインとNMOSトランジスタMn2aのゲートが、PNPバイポーラトランジスタQp3aのベースに接続されている。NPNバイポーラトランジスタQp3aのコレクタは接地され、エミッタは入力端子I31に接続されている。NMOSトランジスタMn3aは、ゲートが入力端子I31に接続され、ソースがNMOSトランジスタMn2aのドレインに接続され、ドレインが出力端子O31に接続されている。PNPバイポーラトランジスタQp1a、Qp2a、Qp3a の正規化エミッタ面積比は、Qp1a:Qp2a:Qp3a =1:m:1である。
【0026】
カレントミラー回路40は、PMOSトランジスタMp3a、Mp4a、Mp5a、Mp6aを有する。PMOSトランジスタMp3a、Mp4a、Mp5a、Mp6aは、そのゲートがPMOSトランジスタMp4aのドレインに共通接続されている。PMOSトランジスタMp3aのドレインは出力端子O41に、PMOSトランジスタMp4aのドレインは第1の入力端子I41に、PMOSトランジスタMp5aのドレインは第2の出力端子O42に、PMOSトランジスタMp6aのドレインは第3の出力端子O43に、それぞれ接続されている。PMOSトランジスタMp3a、Mp4a、Mp5a、Mp6aのソースには電源電圧VDDが印加している。そして、PMOSトランジスタMp3a、Mp4a、Mp5a、Mp6aのサイズ比(W/L)は、Mp3a:Mp4a:Mp5a:Mp6a=1:1:1:1に設定されている。つまり、端子I41、O41~O43の電流比が、I41:O41:O42:O43=1:1:1:1に設定されている。
【0027】
PNPバイポーラトランジスタQp3aの各端子に流れる電流は、PMOSトランジスタMp2aのドレイン電流をI
DMp2a、PMOSトランジスタMp3aのドレインを電流I
DMp3a、PNPバイポーラトランジスタQp3aのベース電流をI
BQp3a、PNPバイポーラトランジスタQp3aのコレクタ電流をI
CQp3aとすると、以下の式(7)のように表せられる。
【0028】
MOSトランジスタMn1aとMOSトランジスタMn2aのサイズ比(W/L)がMn1a:Mn2a=1:1であることから、MOSトランジスタMn1aのドレイン電流をI
DMn1a、MOSトランジスタMn2aのドレイン電流をI
DMn2aとすると、PNPバイポーラトランジスタQp3aのベース電流I
BQp3aには以下の式(8)の関係が成り立つ。
【0029】
NMOSトランジスタMn2aのドレイン電流I
DMn2aは、ゲート接地回路であるPMOSトランジスタMp3aのソース、ドレイン、PMOSトランジスタMp4aのドレインを経由している。また、PMOSトランジスタMp3a、Mp4a、Mp5a、Mp6aのサイズ比(W/L)はMp3a:Mp4a:Mp5a:Mp6a=1:1:1:1であるので、PMOSトランジスタMp4aのドレイン電流をI
DMp4a、PMOSトランジスタMp5aのドレイン電流をI
DMp5a、PMOSトランジスタMp6aのドレイン電流をI
DMp6aとすると、式(8)は次の式(9)のように書き換えられる。
【0030】
POSトランジスタMp1a、Mp2aのサイズ比(W/L)はMp1a:Mp2a=2:1であることから、PMOSトランジスタMp2aのドレイン電流I
DMp2aは、抵抗R1a、R2aに流れる電流の和の半分となる。つまり、抵抗R3aに流れる電流をI
R3aとすると、次の式(10)の関係が成立する。
式(8)と式(9)と式(10)を用いて式(7)を変形すると、次の関係式(11)が得られる。
【0031】
以上の説明により、PNPバイポーラトランジスタQp3aのベース電流IBQp3aをベース電流生成回路30からカレントミラー回路40までを用いてPNPバイポーラトランジスタQp3aのエミッタにフィードバックすることで、PMOSトランジスタMp2aのドレイン電流IDMp2aの値をそのままPNPバイポーラトランジスタQp3aのコレクタ電流ICQp3aと等しくさせることが証明できた。
【0032】
そして、PNPバイポーラトランジスタQp3aのベース電流IBQp3aと同じ電流であるMOSトランジスタMp5aのドレイン電流IDMp5aをPNPバイポーラトランジスタQp1aのエミッタに注入し、同様のMOSトランジスタMp6aのドレイン電流IDMp6aをPNPバイポーラトランジスタQp2aのエミッタに注入することで、注入した電流IDMp5aがPNPバイポーラトランジスタQp1aのベース電流となり、注入した電流IDMp6aがPNPバイポーラトランジスタQp2aのベース電流となる。
【0033】
よって、PNPバイポーラトランジスタQp1a、Qp2aのそれぞれのコレクタ電流は、抵抗R3aに流れる電流IR3aに等しい電流となる。この抵抗R3aに流れる電流IR3aは、式(4)に示した通りのIR3a=VT×ln(m)/R3aであるので、本発明はPNPバイポーラトランジスタQp1a、Qp2aに、ベース電流増幅率の影響を受けないコレクタ電流を供給できることが証明された。
【0034】
以上から本発明では、PNPバイポーラトランジスタQp1a、Qp2aのエミッタ・ベース間電圧V
EBQ1a、V
EBQ2aがベース電流増幅率の影響を受けないので、式(12)のように、そのベース電流増幅率の影響を受けない基準電圧V
REFを生成することができる。なお、抵抗R3aの値はこの式(12)の右辺の第1項の電圧V
EBQ2pの温度特性の負の傾きを第2項の電圧V
Tの持つ正の温度係数で打ち消すことができるような値に、抵抗R2aとの関係で設定される。
【0035】
本発明の効果を示すために、シミュレーション結果を
図3に示す。
図3より本発明は、従来例よりも理想特性に近いことが分かる。
【0036】
なお、以上説明した実施例は本発明の一つの形態でありこれに限られるものではない。例えば、第1の電圧電流変換回路12と第2の電圧電流変換回路20とカレントミラー回路40はカスコード化してもよく、また、ベース電流生成回路30に用いたNMOSトランジスタMn1a、Mn2a、Mn3aは実施例のようなカスコード型だけでなくウィルソン型した場合でも同様の機能を得られる。
【符号の説明】
【0037】
10:基準電圧生成回路、11:差動増幅回路、12:第1の電圧電流変換回路
20:第2の電圧電流変換回路
30:ベース電流生成回路
40:カレントミラー回路