特許 7196941 撮像素子及び撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-19

(45)【発行日】2022-12-27

(54)【発明の名称】撮像素子及び撮像装置

(51)【国際特許分類】

   H04N 5/3745 20110101AFI20221220BHJP

   H04N 5/341 20110101ALI20221220BHJP

   H04N 5/369 20110101ALI20221220BHJP

   H04N 5/374 20110101ALI20221220BHJP

   H01L 27/146 20060101ALI20221220BHJP

【ＦＩ】

H04N5/3745

H04N5/341

H04N5/369

H04N5/374

H01L27/146 A

【請求項の数】 17

(21)【出願番号】P 2021006726

(22)【出願日】2021-01-19

(62)【分割の表示】P 2018508836の分割

【原出願日】2017-02-28

(65)【公開番号】P2021093730

(43)【公開日】2021-06-17

【審査請求日】2021-01-21

(31)【優先権主張番号】P 2016069737

(32)【優先日】2016-03-30

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(74)【代理人】

【識別番号】100140774

【弁理士】

【氏名又は名称】大浪 一徳

(74)【代理人】

【識別番号】100175824

【弁理士】

【氏名又は名称】小林 淳一

(72)【発明者】

【氏名】駒井 敦

【審査官】橘 高志

(56)【参考文献】

【文献】特開２００８－２７１２８０（ＪＰ，Ａ）

【文献】特開２００８－０４８３１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ５／３０ － ５／３７８

Ｈ０１Ｌ ２７／１４６

(57)【特許請求の範囲】

【請求項1】

行方向に複数設けられ、光電変換回路で生成された電荷に基づく信号を出力する第１回路と、
複数の前記第１回路が接続され、複数の前記第１回路から信号を出力させる第１信号を出力する第１制御回路と、
前記第１回路から出力される信号を読み出すための読出回路と、
前記行方向に複数設けられ、前記第１制御回路と接続される複数の第２回路と、
複数の前記第２回路と接続され、前記読出回路による信号の読み出しを制御する第２制御回路と、を備え、
前記第１制御回路は、前記第１信号とともに複数の前記第２回路に第２信号を出力し、
前記第２制御回路は、前記第２信号に基づいて制御信号を生成し、前記読出回路による信号の読み出しを前記制御信号に基づいて制御する撮像素子。

【請求項2】

請求項１に記載の撮像素子において、
前記第１制御回路と接続され、行方向に設けられた複数の前記第１回路に前記第１信号を出力するための第１制御信号線と、
前記第１制御回路と接続され、行方向に設けられた複数の前記第２回路に前記第２信号を出力するための第２制御信号線と、
を備える撮像素子。

【請求項3】

請求項２に記載の撮像素子において、
前記第２制御回路は、前記第２制御信号線と接続される撮像素子。

【請求項4】

請求項１から３のいずれか一項に記載の撮像素子において、
前記第２制御回路は、複数の前記第２回路の間に設けられる撮像素子。

【請求項5】

請求項１から４のいずれか一項に記載の撮像素子において、
行方向に設けられた前記第２回路の数は、行方向に設けられた前記第１回路の数と同じである撮像素子。

【請求項6】

請求項１から５のいずれか一項に記載の撮像素子において、
前記第１回路と前記第２回路とは、同じ構成を有する回路または同じ抵抗値を有する回路である撮像素子。

【請求項7】

請求項１から６のいずれか一項に記載の撮像素子において、
前記第１回路は、列方向に複数設けられ、
前記第１制御回路は、列方向に設けられた複数の前記第１回路に前記第１信号を順次出力する度に、行方向に設けられた複数の前記第２回路に前記第２信号を出力する撮像素子。

【請求項8】

請求項１から７のいずれか一項に記載の撮像素子において、
前記読出回路は、行方向に複数設けられ、
複数の前記読出回路は、行方向に設けられる複数の前記第１回路から出力される信号をそれぞれ読み出す撮像素子。

【請求項9】

請求項１から８のいずれか一項に記載の撮像素子において、
前記第２制御回路は、前記第２信号に基づいて、行方向に設けられる複数の前記読出回路を制御する撮像素子。

【請求項10】

請求項９に記載の撮像素子において、
前記第２制御回路は、前記第２信号に基づいて、行方向に設けられる複数の前記読出回路による信号の読み出しのタイミングを制御する撮像素子。

【請求項11】

請求項１から１０のいずれか一項に記載の撮像素子において、
前記第１回路から出力される信号を増幅する増幅回路と、
前記増幅回路による信号の増幅を制御する第３制御回路と、
を備え、
前記第１制御回路は、前記第１信号とともに複数の前記増幅回路に第３信号を出力し、
前記第３制御回路は、前記第３信号に基づいて、前記増幅回路による信号の増幅を制御する撮像素子。

【請求項12】

請求項１１に記載の撮像素子において、
前記増幅回路は、行方向に複数設けられ、
複数の前記増幅回路は、行方向に設けられる複数の前記第１回路から出力される信号をそれぞれ増幅する撮像素子。

【請求項13】

請求項１１または１２に記載の撮像素子において、
前記第３制御回路は、前記第３信号に基づいて、行方向に設けられる前記増幅回路による信号の増幅のタイミングを制御する撮像素子。

【請求項14】

請求項１から１３のいずれか一項に記載の撮像素子において、
前記第１回路は、前記光電変換回路で生成された電荷に基づくアナログ信号をデジタル信号に変換するＡＤ変換回路である撮像素子。

【請求項15】

請求項１から１３のいずれか一項に記載の撮像素子において、
前記第１回路は、前記光電変換回路で生成された電荷に基づく信号を記憶する記憶回路である撮像素子。

【請求項16】

請求項１から１５のいずれか一項に記載の撮像素子において、
前記光電変換回路を有する第１基板と、
前記第１回路と前記第２回路と前記読出回路とを有し、前記第１基板に積層される第２基板と、
を備える撮像素子。

【請求項17】

請求項１から１５のいずれか一項に記載の撮像素子と、
前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、
を備える撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子及び撮像装置に関する。

【背景技術】

【0002】

画素が形成されたチップと、画素を駆動する画素駆動回路が形成されたチップとが積層された撮像素子が知られている（例えば特許文献１）。このような撮像素子は、画素数を多くすると、画素の信号の読み出し速度を高速化できない。

【先行技術文献】

【特許文献】

【0003】

【文献】日本国特開２０１０－２２５９２７号公報

【発明の概要】

【0004】

第１の態様によると、撮像素子は、行方向に複数設けられ、光電変換回路で生成された電荷に基づく信号を出力する第１回路と、複数の前記第１回路が接続され、複数の前記第１回路から信号を出力させる第１信号を出力する第１制御回路と、前記第１回路から出力される信号を読み出すための読出回路と、前記行方向に複数設けられ、前記第１制御回路と接続される複数の第２回路と、複数の前記第２回路と接続され、前記読出回路による信号の読み出しを制御する第２制御回路と、を備え、前記第１制御回路は、前記第１信号とともに複数の前記第２回路に第２信号を出力し、前記第２制御回路は、前記第２信号に基づいて制御信号を生成し、前記読出回路による信号の読み出しを前記制御信号に基づいて制御する。
第２の態様によると、撮像装置は、上述の撮像素子と、前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、を備える。

【図面の簡単な説明】

【0005】

【図1】撮像装置の構成を模式的に示す断面図

【図2】撮像素子の断面図

【図3】撮像素子の構成を模式的に示す平面図

【図4】画素部の構成を模式的に示す回路図

【図5】ダミー画素部の構成を模式的に示す回路図

【図6】最下行以外の位置に配置された１つの画素ブロックの構成を模式的に示す回路図

【図7】最下行に配置された１つの画素ブロックの構成を模式的に示す回路図

【図8】行選択信号線および中継信号線の構成を模式的に示す回路図

【図9】１つの画素ブロックの回路レイアウトを模式的に示す図

【図10】撮像素子の動作タイミングを示すタイミングチャート

【図11】１つの画素ブロックの動作タイミングを示すタイミングチャート

【発明を実施するための形態】

【0006】

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置１は、撮像光学系２、撮像素子３、制御部４、レンズ駆動部５、および表示部６を備える。

【0007】

撮像光学系２は、撮像素子３の撮像面に被写体像を結像させる。撮像光学系２は、レンズ２ａ、フォーカシングレンズ２ｂ、およびレンズ２ｃから成る。フォーカシングレンズ２ｂは、撮像光学系２の焦点調節を行うためのレンズである。フォーカシングレンズ２ｂは、光軸Ｏ方向に駆動可能に構成されている。

【0008】

レンズ駆動部５は、不図示のアクチュエータを有する。レンズ駆動部５は、このアクチュエータにより、フォーカシングレンズ２ｂを光軸Ｏ方向に所望の量だけ駆動する。撮像素子３は、被写体像を撮像して画像を出力する。制御部４は、撮像素子３等の各部を制御する。制御部４は、撮像素子３により出力された画像信号に対して画像処理等を施して、不図示の記録媒体に記録したり、表示部６に画像を表示したりする。表示部６は、例えば液晶パネル等の表示部材を有する表示装置である。

【0009】

図２は、撮像素子３の断面図である。なお図２では、撮像素子３の全体のうち、一部の断面のみを示している。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向側（－Ｚ方向側）からの入射光を光電変換した電荷に基づく信号を出力する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。撮像素子３は、－Ｚ方向側から第１半導体基板７と第２半導体基板８とが積層される。

【0010】

第１半導体基板７は、少なくともＰＤ（フォトダイオード）層７１と、配線層７２とを備える。第１半導体基板７は、－Ｚ方向側からＰＤ層７１と配線層７２とが配置される。ＰＤ層７１には、複数のフォトダイオード３１が二次元状に配置される。第２半導体基板８には、フォトダイオード３１で生成された電荷に基づく信号を変換したり記憶したりするための各種回路（後述）が配置される。

【0011】

ＰＤ層７１における入射光の入射側（－Ｚ方向側）には、複数のフォトダイオード３１の各々に対応する複数のカラーフィルタ７３が設けられる。カラーフィルタ７３には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）にそれぞれ対応する波長領域を透過する複数の種類が存在する。カラーフィルタ７３は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する３種類が、ベイヤー配列を為すように配列される。

【0012】

カラーフィルタ７３における入射光の入射側には、複数のカラーフィルタ７３の各々に対応する複数のマイクロレンズ７４が設けられる。マイクロレンズ７４は、対応するフォトダイオード３１に向けて入射光を集光する。マイクロレンズ７４を通過した入射光は、カラーフィルタ７３により一部の波長領域のみが透過され、フォトダイオード３１に入射する。フォトダイオード３１は、入射光を光電変換して電荷を生成する。

【0013】

配線層７２の表面には複数の接合パッド７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数の接合パッド７５に対応する複数の接合パッド７６が配置される。複数の接合パッド７５と複数の接合パッド７６とは互いに接合されている。複数の接合パッド７５と複数の接合パッド７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続される。

【0014】

詳細は後述するが、撮像素子３は複数の画素部３０を有している。１つの画素部３０は、第１半導体基板７に設けられた第１画素部３０ｘと、第２半導体基板８に設けられた第２画素部３０ｙとを含む。１つの第１画素部３０ｘには、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオード３１等が含まれる。第１画素部３０ｘにはこの他に、第１半導体基板７に設けられた種々の回路（後述）が含まれる。第２画素部３０ｙには、第２半導体基板８に設けられた種々の回路（後述）が含まれる。
撮像素子３の画素部３０の数が増えると、画像部３０の信号を高速で読み出すことが難しくなる。画素部３０の数が増えると、画素部３０の信号を読み出す回数が多くなる。そのため、画素部３０からの信号の読み出しを制御する制御信号（後述の行選択信号）の周波数は高くなる。周波数が高い制御信号は、画素部３０を含む種々の回路等、制御線や信号線等の影響を大きく受ける。例えば、画素部３０を含む種々の回路の抵抗、制御線や信号線の配線抵抗により制御信号の遅延が発生する。制御信号の遅延が発生すると、画素の信号を精確に読み出すことができない。本実施の形態では、制御信号の遅延が発生しても、画素からの信号を高速かつ精確に読み出すことができる撮像素子について説明する。

【0015】

図３は、撮像素子３の構成を模式的に示す回路図である。なお図３に示す回路図は、第１半導体基板７に設けられた回路と、第２半導体基板８に設けられた回路と、の両方を含んでいる。撮像素子３は、行選択回路４０と、水平方向（ｘ方向）に配列されたｎ個（複数）の画素ブロック列３３を有する。各々の画素ブロック列３３は、垂直方向（ｙ方向）に配列されたｍ個（複数）の画素ブロック３２を有する。つまり、撮像素子３は、計ｍ×ｎ個の画素ブロック３２を有する。

【0016】

画素ブロック３２は、Ｍａ行Ｎａ列に配列された、計Ｍａ×Ｎａ個の画素部３０を有する。前述の通り、画素ブロック３２は全部でｍ×ｎ個存在するので、画素部３０は全部でｍ×ｎ×Ｍａ×Ｎａ個が存在する。なお、図３では画素部３０が正方配列されているが、画素部３０を正方とは異なる態様で配列してもよい。

【0017】

画素ブロック３２は、Ｎａ個のダミー画素部３０ａ、Ｍａ＋１個の中継バッファ３４、Ｎａ個の中継アンプ回路３５、および１つの中継アンプ制御回路３６を備える。Ｎａ個のダミー画素部３０ａは、画素ブロック３２の最下行の次行に、画素ブロック３２の１行と同様に配列される。

【0018】

行選択回路４０は、Ｍａ×ｍ個（複数）の行選択信号出力部４１と、ｍ個（複数）の中継信号出力部４２とを有する。行選択信号出力部４１は、水平方向（ｘ方向）に配列されたｎ×Ｎａ個の画像部３０それぞれから信号を出力させる行選択信号を出力する。中継信号出力部４２は、行選択信号出力部４１から行選択信号が出力される度に、水平方向（ｘ方向）に配列されたｎ×Ｎａ個にダミー画素部３０ａに中継信号を出力する。行選択信号と中継信号については後述する。行選択信号出力部４１の個数は、画素部３０の行数と同一であり、中継信号出力部４２の個数は、ダミー画素部３０ａの行数と同一である。行選択信号出力部４１は一列に配列され、Ｍａ個ごとに中継信号出力部４２が配置される。すなわち、Ｍａ個の行選択信号出力部４１および１つの中継信号出力部４２の並びが、ｍ回繰り返される。

【0019】

撮像素子３は、Ｍａ×ｍ本（複数）の行選択信号線５１と、ｍ本（複数）の中継信号線５２とを有する。つまり行選択信号線５１の本数は、画素部３０の行数と同一であり、中継信号線５２の本数は、ダミー画素部３０ａの行数と同一である。

【0020】

行選択信号線５１は、行選択信号出力部４１と、ｎ×Ｎａ個の画素部３０とを接続する。ｎ×Ｎａ個の画素部３０とは、水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数の画素部３０である。行選択信号出力部４１と複数の画素部３０との間には、中継バッファ３４が設けられる。行選択信号出力部４１と複数の画素部３０との間に設けられた中継バッファ３４には行選択信号が入力される。中継バッファ３４は、入力された行選択信号をラッチ（記憶）または行選択信号のレベルを増幅する。水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数の画素部３０同士の間にも、中継バッファ３４が設けられる。

【0021】

中継信号線５２は、中継信号出力部４２と、ｎ×Ｎａ個のダミー画素部３０ａとを接続する。ｎ×Ｎａ個のダミー画素部３０ａとは、水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数のダミー画素部３０ａである。中継信号出力部４２と複数のダミー画素部３０ａとの間には、中継バッファ３４が設けられる。中継信号出力部４２と複数のダミー画素部３０ａとの間に設けられた中継バッファ３４には中継信号が入力される。中継バッファ３４は、入力された中継信号をラッチ（記憶）または中継信号のレベルを増幅する。水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数のダミー画素部３０ａ同士の間にも、中継バッファ３４が設けられる。

【0022】

画素ブロック３２内において、中継信号線５２には、中継アンプ制御回路３６が接続される。中継アンプ制御回路３６は、中継アンプ制御線ＳＥによって、画素ブロック３２内の一行に配列されたＮａ個の中継アンプ回路３５とそれぞれ接続される。

【0023】

ｍ×ｎ個の画素ブロック３２のうち、最下行の画素ブロック３２は、中継アンプ制御回路３６の代わりに出力アンプ制御回路３６ａを、中継アンプ回路３５の代わりに出力アンプ回路３５ａを、中継アンプ制御線ＳＥの代わりに出力アンプ制御線ＳＥａを、それぞれ有する。

【0024】

撮像素子３は、ｎ×Ｎａ個の出力信号線５４（垂直信号線）を有する。つまり出力信号線５４の個数は、画素部３０の列数と同一である。出力信号線５４は、ｍ×Ｍａ個の画素部３０を接続する。ｍ×Ｍａ個の画素部３０とは、画素ブロック列３３内の画素ブロック３２（垂直方向に配列された画素ブロック３２）がそれぞれ有する、同一列に配列された複数の画素部３０である。垂直方向に隣接する画素ブロック３２がそれぞれ有する、同一列に配列された複数の画素部３０同士の間には、中継アンプ回路３５が設けられる。最下行に配列された画素ブロック３２は、中継アンプ回路３５の代わりに出力アンプ回路３５ａを有している。出力アンプ回路３５ａは、中継アンプ回路３５と同様に出力信号線５４に接続される。

【0025】

なお、図３では、行選択信号線５１、中継信号線５２、中継アンプ制御線ＳＥ、および出力信号線５４を、便宜上それぞれ１本の直線により図示している。実際には、これらの信号線は、それぞれ複数の信号線により構成されている（後述）。

【0026】

出力アンプ回路３５ａの先には、不図示のフレームメモリが接続されている。中継アンプ回路３５が紙面上方向から入力された出力信号を紙面下方向の画素ブロック３２に出力（中継）するのに対して、出力アンプ回路３５ａは、紙面上方向から入力された出力信号を不図示のフレームメモリに出力する。

【0027】

不図示のフレームメモリは、１画面分の画像データ（出力信号）を記憶可能なメモリである。出力アンプ回路３５ａから出力された各画素部３０からの光電変換信号は、画素部３０の位置に対応するフレームメモリ内の所定アドレスに記憶される。全ての画素部３０から光電変換信号の読み出しが完了したとき、フレームメモリ内には１画面分の画像データが保持されている。

【0028】

なお、不図示のフレームメモリは第２半導体基板８に設けてもよいし、第１半導体基板７や第２半導体基板８とは異なる半導体基板に設けてもよい。その半導体基板は、第１半導体基板７および第２半導体基板８と積層されていてもよいし、別の位置に設けられていてもよい。

【0029】

図４は、画素部３０の構成を模式的に示す回路図である。画素部３０は、第１半導体基板７に設けられた第１画素部３０ｘと、第２半導体基板８に設けられた第２画素部３０ｙとを含む。第１画素部３０ｘおよび第２画素部３０ｙは、接合パッド７５、７６により電気的に接続される。

【0030】

第１画素部３０ｘは、フォトダイオード３１、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、および定電流源６５を備える。フォトダイオード３１は、入射光を光電変換して信号電荷を生成する。フォトダイオード３１により生成された信号電荷は、転送トランジスタ６２によって、転送トランジスタ６２とリセットトランジスタ６３と増幅トランジスタ６４との間に設けられたフローティングディフュージョンＦＤに転送される。増幅トランジスタ６４は、フローティングディフュージョンＦＤに蓄積されている信号電荷の量に応じた信号電圧を、接合パッド７５、７６を介して第２画素部３０ｙに出力する。リセットトランジスタ６３は、フローティングディフュージョンＦＤおよびフォトダイオード３１に蓄積されている信号電荷をリセットする。

【0031】

第２画素部３０ｙは、Ａ／Ｄ変換部６７および記憶部３８を備える。接合パッド７５、７６を介して第１画素部３０ｘから出力された信号電圧は、Ａ／Ｄ変換部６７によりデジタル値に変換される。Ａ／Ｄ変換部６７は、Ｋビットのデジタル信号を、Ｋ本の信号線により記憶部３８に出力する。

【0032】

記憶部３８は、Ｋ個の記憶回路６８と、選択スイッチ６９とを備える。記憶回路６８は、例えばフリップフロップ等の、１ビットのデジタル値を記憶する回路である。記憶部３８は、Ｋ個の記憶回路６８により、Ａ／Ｄ変換部６７が出力したＫビットのデジタル信号（デジタル値）を記憶する。

【0033】

出力信号線５４は、出力信号としてＫビットのデジタル値の相補信号を伝達できるように、Ｋ×２本の信号線から構成されている。選択スイッチ６９は、行選択信号出力部４１から行選択信号線５１に出力された行選択信号に応じて、Ｋ個の記憶回路６８により記憶されているＫビットのデジタル信号を、出力信号線５４に出力する。行選択信号線５１は、２本の信号線ＳＥＬ、／ＳＥＬにより構成される。行選択信号は相補信号であり、信号線／ＳＥＬには、信号線ＳＥＬのＨ（Ｈｉｇｈ）レベル・Ｌ（Ｌｏｗ）レベルを反転させた信号が出力される。

【0034】

図５は、ダミー画素部３０ａの構成を模式的に示す回路図である。ダミー画素部３０ａは、画素部３０の第２画素部３０ｙに相当する、第２半導体基板８に設けられた第２ダミー画素部３０ｚを有する。ダミー画素部３０ａは、画素部３０の第１画素部３０ｘに相当する構成を有していなくてもよい。ダミー画素部３０ａは、第２画素部３０ｙに相当する構成を有する回路、または第２画素部３０ｙに相当する抵抗値を有する回路であってもよい。第２ダミー画素部３０ｚは、第２画素部３０ｙと同様に構成されているが、出力信号線５４とは接続しない。なお、第２ダミー画素部３０ｚがＡ／Ｄ変換部６７を有していなくてもよい。

【0035】

図６は、最下行以外の位置に配置された１つの画素ブロック３２の構成を模式的に示す回路図である。なお、図６では記憶部３８が有するＫ個の記憶回路６８のうち、１つの記憶回路６８に関する部分のみを図示している。つまり、図６には、１ビット分の出力に関する部分のみを図示している。実際には、図６に図示した各部（中継アンプ制御回路３６を除く）がＫセット存在する。

【0036】

記憶回路６８から出力される相補信号Ｑ、／Ｑは、出力信号線５４が有する正論理信号線５４ｐと負論理信号線５４ｎにそれぞれ出力される。中継アンプ制御回路には、プリチャージ信号線／ＰＲＥを介してプリチャージ回路７１が接続される。プリチャージ回路７１は、正論理信号線５４ｐと負論理信号線５４ｎに対して後述するプリチャージ動作を行う。プリチャージ動作後、相補信号Ｑ、／Ｑを読み出し、中継アンプ回路３５を介して次の画素ブロック３２に出力する。図６に示す回路の動作については後に詳述する。

【0037】

図７は、最下行に配置された１つの画素ブロック３２の構成を模式的に示す回路図である。最下行に配置された画素ブロック３２は、中継アンプ制御回路３６の代わりに出力アンプ制御回路３６ａを、中継アンプ回路３５の代わりに出力アンプ回路３５ａをそれぞれ有している点を除き、図６に図示した最下行以外の位置に配置されている画素ブロック３２と同一の構成を有している。

【0038】

図８は、行選択信号線５１および中継信号線５２の構成を模式的に示す回路図である。中継バッファ３４は、一対の反転バッファ７２ａ、７２ｂを有している。行選択信号および中継信号は、一対の反転バッファ７２ａ、７２ｂにより真偽が反転されると共に、中継バッファ３４の後段で互いに転置される。

【0039】

図９は、１つの画素ブロック３２の回路レイアウトを模式的に示す図である。図９（ａ）は、第１半導体基板７の平面図であり、図９（ｂ）は、第２半導体基板８の平面図であり、図９（ｃ）は第１半導体基板７および第２半導体基板８の関係を示す断面図である。

【0040】

第１半導体基板７には、１つの画素ブロック３２に含まれる画素部３０の第１画素部３０ｘが、二次元状に配列される。第２半導体基板８には、１つの画素ブロック３２に含まれる画素部３０の第２画素部３０ｙが、二次元状に配列される。第１画素部３０ｘが占有する領域の面積はＡ×Ａの大きさであるのに対し、第２画素部３０ｙが占有する領域の面積は、Ａ×Ａよりも小さいＢ×Ｂの大きさとなっている。第１画素部３０ｘは、第１半導体基板７に間隔Ａで配置される。一方、第２画素部３０ｙは、第２半導体基板８に間隔Ａより狭い間隔Ｂで配置される。従って、同数の第１画素部３０ｘと第２画素部３０ｙとを配列した場合、第２半導体基板８には、第２画素部３０ｙにより占有されない空き領域（図９（ｂ）および図９（ｃ）で斜線で示した領域）が生じる。

【0041】

第２画素部３０ｙにより占有されない第２半導体基板８の空き領域に、ダミー画素部３０ａ、中継バッファ３４、中継アンプ回路３５、中継アンプ制御回路３６、出力アンプ回路３５ａ、出力アンプ制御回路３６ａ等の少なくとも１つが配置される。

【0042】

図９（ａ）に示すように、第１画素部３０ｘの右上隅には、接合パッド７５が設けられる。図９（ｂ）に示すように、第２画素部３０ｙの左上隅には、入力端子８４が設けられる。入力端子８４から水平方向に向かって、第２画素部３０ｙ全体を横断する水平配線８５が設けられる。水平配線８５から垂直方向に向かって、第２画素部３０ｙ全体を横断する垂直配線８６が設けられる。垂直配線８６が設けられる位置は、画素ブロック３２内の相対位置に応じて少しずつ異なっている。具体的には、画素ブロック３２内の右端に位置する第２画素部３０ｙにおいては、第２画素部３０ｙの右端に垂直配線８６が設けられる。画素ブロック３２内の左端に位置する第２画素部３０ｙにおいては、第２画素部３０ｙの左端に垂直配線８６が設けられる。垂直配線８６上には、接合パッド７６が設けられる。接合パッド７６が設けられる位置は、画素ブロック３２内の相対位置に応じて少しずつ異なっている。具体的には、画素ブロック３２内の上端に位置する第２画素部３０ｙにおいては、第２画素部３０ｙの上端に接合パッド７６が設けられる。画素ブロック３２内の下端に位置する第２画素部３０ｙにおいては、第２画素部３０ｙの下端に接合パッド７６が設けられる。以上のように配置された第１画素部３０ｘの接合パッド７５と第２画素部３０ｙの接合パッド７６は、図９（ｃ）に示すように、接合面８８において電気的に接続される。

【0043】

図１０は、撮像素子３の動作タイミングを示すタイミングチャートである。行選択回路４０は、所定周期Ｔ１ごとに、各行の行選択信号線５１に順番に行選択信号を出力する。例えば図１０では、時刻ｔ１に１行目の行選択信号線ＳＥＬ＜１＞にＨ（Ｈｉｇｈ）レベルの行選択信号を出力し、時刻ｔ１から周期Ｔ１だけ後の時刻ｔ２に２行目の行選択信号線ＳＥＬ＜２＞にＨレベルの行選択信号を出力する。行選択回路４０は、この動作をＭ行目（最後の行）の行選択信号線ＳＥＬ＜Ｍ＞まで繰り返し実行する。

【0044】

行選択回路４０は、いずれかの行の行選択信号線５１に行選択信号を出力する度に、同時に、全ての中継信号線５２に、Ｈレベルの中継信号を出力する。ただし、行選択回路４０は、すでに読み出しが完了した画素ブロック３２に接続されている中継信号線５２には、中継信号を出力しない。中継信号は、中継アンプ回路３５に対して、上の行からの出力信号を中継するよう指示する信号である。読み出しは上から順に行われるので、すでに読み出しが完了した画素ブロック３２に対して、中継信号を出力する必要はない。

【0045】

すなわち行選択回路４０は、読み出し対象となる行の行選択信号線５１に対して行選択信号を出力することで、その行に属する各画素部３０から、光電変換信号を出力させ、更にその行より下に存在する中継アンプ回路３５に接続されている中継信号線５２に対して中継信号を出力することで、その光電変換信号を最下部に位置する出力アンプ回路３５ａまで中継させる。行選択回路４０は、この動作をＭ行目（最後の行）の行選択信号線ＳＥＬ＜Ｍ＞まで繰り返し実行することで、各行の画素部３０からの出力信号を、出力アンプ回路３５ａに出力させる。

【0046】

例えば図１０において、行選択回路４０は、時刻ｔ１に１行目の行選択信号線ＳＥＬ＜１＞にＨレベルの行選択信号を出力すると共に、同時に１行目の中継信号線ＳＥＬｄ＜１＞～ｍ行目（最後の行）の中継信号線ＳＥＬｄ＜ｍ＞に対して中継信号を出力している。一方、時刻ｔ９にＭａ＋１行目の行選択信号線ＳＥＬ＜Ｍａ＋１＞に行選択信号を出力する際には、１行目の中継信号線ＳＥＬｄ＜１＞には中継信号を出力していない。これは、１行目の中継信号線ＳＥＬｄ＜１＞が接続されている画素ブロック３２に含まれている画素部３０は、すべて読み出し済みであるため、その画素ブロック３２内の中継アンプ回路３５は出力信号を中継する必要がないためである。

【0047】

中継信号線５２に出力された中継信号は、中継アンプ制御回路３６に入力される。中継アンプ制御回路３６は、この中継信号に応じて、プリチャージ信号線／ＰＲＥにプリチャージ信号を出力する。プリチャージ信号を出力してから所定の待ち時間（後述）が経過した後、中継アンプ制御回路３６は、中継アンプ制御線ＳＥに中継アンプ制御信号を出力する。中継アンプ制御回路３６に接続されている全ての中継アンプ回路３５は、この中継アンプ制御信号に応じて、出力信号線５４に出力されている出力信号をラッチ（記憶）し、次の画素ブロック３２（下方向に隣接する画素ブロック３２）に向けて出力信号を出力する（中継する）。出力アンプ制御回路３６ａおよび出力アンプ回路３５ａについても同様であるが、次の画素ブロック３２の代わりに、不図示のフレームメモリに対して出力信号を出力する。

【0048】

図１１は、１つの画素ブロック３２の動作タイミングを示すタイミングチャートである。図１１では、対象となる画素ブロック３２に接続されている複数の行選択信号線５１のうち、１行目の行選択信号線５１を信号線ＳＥＬ＜１＞および信号線／ＳＥＬ＜１＞、２行目の行選択信号線５１を信号線ＳＥＬ＜２＞および信号線／ＳＥＬ＜２＞、３行目の行選択信号線５１を信号線ＳＥＬ＜３＞および信号線／ＳＥＬ＜３＞と表記している。また、出力信号線５４を信号線Ｑおよび信号線／Ｑ、中継アンプ回路３５内の出力信号を信号線Ｒおよび信号線／Ｒと表記している（図６参照）。

【0049】

時刻ｔ３１までは、プリチャージ信号線／ＰＲＥの信号レベルをＬレベルにして信号線Ｑおよび信号線／Ｑ共にＨレベルにする（プリチャージ動作）。
時刻ｔ３１において、行選択回路４０は、１行目の行選択信号線５１に行選択信号を出力すると共に、中継信号線５２に中継信号を出力する。中継アンプ制御回路３６は、この中継信号に応じて、プリチャージ信号線／ＰＲＥにプリチャージ信号を停止する。すなわち、プリチャージ信号線／ＰＲＥの信号レベルをＨレベルにする。このとき、中継アンプ制御線ＳＥの信号レベルはＬレベルであるため、中継アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルには、信号線Ｑおよび信号線／Ｑの変化が反映される。すなわち、中継アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルは、いずれもＨレベルになる。

【0050】

その後、１行目の画素部３０において、選択スイッチ６９がオンされ、出力信号線５４に出力信号が出力される。前述の通り、出力信号は相補信号であり、信号線Ｑおよび信号線／Ｑの一方にはＨレベルの信号が出力され、他方にはＬレベルの信号が出力される。プリチャージ動作により信号線Ｑおよび信号線／Ｑの信号レベルがいずれもＨレベルにされていたところに、このような出力信号が出力されることで、信号線Ｑおよび信号線／Ｑの一方の信号レベルはＨレベルのままとなり、他方の信号レベルは徐々にＬレベルに近づいていく（電位が低下していく）。出力信号線５４は行方向（図６の紙面縦方向）に一定の距離があるため、中継アンプ回路３５までＬレベルの信号はすぐに伝達しない。中継アンプ制御線ＳＥの信号レベルは時刻ｔ３１からＬレベルのままであるため、中継アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルには、信号線Ｑおよび信号線／Ｑの変化が反映される（一方がＨレベルのままとなり、他方が徐々にＬレベルに近づいていく）。

【0051】

時刻ｔ３１から待ち時間Ｔ２が経過した後の時刻ｔ３２において、中継アンプ制御回路３６は、中継アンプ制御線ＳＥに中継アンプ制御信号を出力する。これにより、中継アンプ制御線ＳＥの信号レベルは、ＬレベルからＨレベルに変化（増幅）する。中継アンプ制御線ＳＥの信号レベルがＨレベルになると、中継アンプ回路３５内の信号線Ｒおよび信号線／Ｒが信号線Ｑおよび信号線／Ｑから切り離されると共に、中継アンプ回路３５が活性化される。すなわち、信号線Ｑおよび信号線／Ｑの信号レベルがラッチされると共に、そのラッチされた信号レベルに応じてＨレベルかＬレベルの信号が中継アンプ回路３５から出力される。 以上の動作を行ごとに行うことで、各行に属する画素部３０からの出力信号が中継アンプ回路３５により中継される。

【0052】

図１０を参照して、プリチャージ信号を出力してからの待ち時間について説明する。図１０では、最上部の画素ブロック３２における待ち時間をΔｔ１、その１つ下の画素ブロック３２における待ち時間をΔｔ２、最下部の画素ブロック３２における待ち時間をΔｔｍと表記している。

【0053】

最上部の画素ブロック３２における待ち時間Δｔ１は、その画素ブロック３２内における出力信号線５４の時定数に応じて決定される。すなわち、図１１で説明したように、信号線Ｑおよび信号線／Ｑの一方の信号レベルは、時刻ｔ３１から徐々にＬレベルに近づいていく。待ち時間Δｔ１が短いと、その信号レベルが十分に下がる前に出力信号がラッチされてしまい、中継アンプ回路３５からＬレベルの信号を出力することができない。従って、待ち時間Δｔ１はその信号レベルがＬレベルに十分に近づく時間とする。

【0054】

その１つ下の画素ブロック３２における待ち時間Δｔ２は、同様に、最上部の画素ブロック３２の中継アンプ回路３５によって出力された出力信号が、「その１つ下の画素ブロック３２」内の中継アンプ回路３５に十分に伝わる時間とする。つまり、Δｔ２＞Δｔ１である。それ以降の画素ブロック３２における待ち時間も同様に、最下部に近づくにつれて徐々に長くなる。換言すると、画素ブロック３２における待ち時間は、最上部に近づくにつれて徐々に短くなる。最終的に、最下部の画素ブロック３２における待ち時間Δｔｍは、最も大きな待ち時間となる。

【0055】

行選択信号および中継信号において、信号レベルがＨレベルである期間の長さは、この最大の待ち時間Δｔｍを考慮して決定する必要がある。つまり、図１０に示すように、行選択信号および中継信号において、信号レベルがＨレベルである期間の長さは、少なくともΔｔｍよりも長くなければならない。

【0056】

上述した実施の形態によれば、次の作用効果が得られる。
（１）行選択回路４０は、中継信号線５２と複数の行選択信号線５１とが接続され、複数の行選択信号線５１に対して行選択信号を順次出力し、複数の行選択信号線５１に対して行選択信号を出力する度に中継信号線５２に対して中継信号を出力する。中継アンプ制御回路３６は、中継信号線５２と複数の出力信号線５４とが接続され、中継信号線５２に中継信号が出力される度に、画素部３０から複数の出力信号線５４に出力されている出力信号を読み出して次の画素ブロック３２に接続されている複数の出力信号線５４に出力する。このようにしたので、画素部３０同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。

【0057】

（２）デジタル値を記憶可能な複数の記憶部３８のうち、ダミー画素部３０ａ内の記憶部３８は、中継信号線５２に接続され、複数の記憶部３８のうちの画素部３０内の記憶部３８は、複数の行選択信号線５１の各々にそれぞれ複数ずつ接続される。それら画素部３０内の記憶部３８は、行選択信号が入力されると、記憶しているデジタル値による出力信号を、複数の出力信号線５４に出力する。このように、中継信号を受け取るためのダミー画素部３０ａが、通常の画素部３０と同様に記憶部３８等を有するようにしたので、回路構成の違いに起因する行選択信号と中継信号との遅延差を抑止することができる。

【0058】

（３）複数の記憶部３８と、中継アンプ回路３５と、を含む複数の画素ブロック３２のうち、終端の画素ブロック３２を除く他の画素ブロック３２において、複数の出力信号線５４は、別の画素ブロック３２の複数の出力信号線５４に接続されている。このようにすることで、中継アンプ回路３５により画素ブロック３２間の信号が中継されるので、画素部３０同士の距離の違いに起因する信号遅延や信号の立ち下がりの遅れ、波形の乱れ等の問題を回避することができ、画素部３０が多数存在する場合にも高速な読み出し速度を達成することができる。

【0059】

（４）複数の画素ブロック３２をそれぞれ含む複数の画素ブロック列３３は、互いに複数の行選択信号線５１を介して接続されており、複数の画素ブロック列３３間には、行選択信号を中継する中継バッファ３４が設けられる。このようにしたので、行選択信号出力部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

【0060】

（５）中継アンプ回路３５は、中継信号が入力された後、終端の画素ブロック３２からの距離が大きいほど短い所定の待機時間が経過したときに、複数の出力信号線５４に出力されている出力信号を読み出して次の画素ブロック３２に接続されている複数の出力信号線５４に出力する。このようにしたので、画素ブロック３２が多数存在する場合であっても、出力信号を正しく読み出すことができる。

【0061】

（６）他の記憶部３８の各々に対応する複数のフォトダイオード３１を更に備え、他の記憶部３８は、複数のフォトダイオード３１により出力された光電変換信号のデジタル値を記憶する。このようにしたので、画素部３０ごとにデジタル信号を出力することができ、アナログ信号に比べて出力信号の伝達が容易になる。

【0062】

（７）第１半導体基板７には、複数のフォトダイオード３１が設けられる。複数の記憶部３８および中継アンプ回路３５は、第１半導体基板７とは異なる場所に設けられる。このようにしたので、複数の記憶部３８や中継アンプ回路３５によってフォトダイオード３１の開口面積が圧迫されない。

【0063】

（８）第２半導体基板８には、複数の記憶部３８および中継アンプ回路３５が設けられる。第１半導体基板７において、複数のフォトダイオード３１は第１のピッチで配列され、第２半導体基板８において、複数の記憶部３８は第１のピッチよりも狭い第２のピッチで配列され、残りのスペースに中継アンプ回路３５等が配置される。このようにしたので、フォトダイオード３１の受光面積を保ったまま、それらの回路を設置することができる。

【0064】

（９）図８に示すように、反転バッファ７２ａ、７２ｂを用いることで、非反転バッファを用いる場合に比べて省スペース化および省電力化を達成することができる。また、画素ブロック３２ごとに信号線ＳＥＬと信号線／ＳＥＬとが入れ替わっているため、それら２つの信号線同士の信号遅延誤差が緩和される。

【0065】

（１０）図９（ｂ）に示すように、水平配線８５および垂直配線８６の配線長を全ての画素部３０において同一とした。このようにしたので、水平配線８５および垂直配線８６による寄生容量が画素部３０ごとに揃い、画素部３０ごとの信号遅延等のばらつきを抑止することができる。

【0066】

（１１）記憶部３８は、水平方向に複数設けられ、フォトダイオード３１を有する画素部３０から出力された信号を記憶する。行選択回路４０は、複数の記憶部３８に記憶された信号を出力させる行選択信号を出力する。出力アンプ回路３５ａは、記憶部３８から出力される信号を読み出す。複数のダミー画素部３０ａは、行選択回路４０と接続される。出力アンプ制御回路３６ａは、出力アンプ回路３５ａによる信号の読み出しを制御する。行選択回路４０は、行選択信号とともに複数のダミー画素部３０ａに中継信号を出力する。出力アンプ制御回路３６ａは、中継信号に基づいて、出力アンプ回路３５ａによる信号の読み出しを制御する。このようにしたので、画素部３０同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。

【0067】

（１２）複数設けられた出力アンプ回路３５ａは、複数の記憶部３８から出力される信号をそれぞれ読み出す。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0068】

（１３）行選択回路４０は、水平方向に設けられた複数の記憶部３８に行選択信号を出力するとともに、水平方向に設けられた複数のダミー画素部３０ａに中継信号を出力する。このようにしたので、回路構成の違いに起因する信号遅延の差を抑止することができる。

【0069】

（１４）水平方向に設けられた複数の記憶部３８は、水平方向と交差する方向に複数設けられる。行選択回路４０は、水平方向と交差する方向に設けられた複数の記憶部３８に行選択信号を順次出力するとともに、水平方向に設けられた複数のダミー画素部３０ａに中継信号を出力する。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0070】

（１５）出力アンプ制御回路３６ａは、中継信号に基づいて、水平方向に設けられた複数の出力アンプ回路３５ａを制御する。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0071】

（１６）出力アンプ制御回路３６ａは、中継信号に基づいて、出力アンプ回路３５ａによる信号の読み出しのタイミングを制御する。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0072】

（１７）出力アンプ制御回路３６ａは、中継信号を受信してから所定時間経過後に、出力アンプ回路３５ａによる信号の読み出しを行う。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0073】

（１８）出力アンプ制御回路３６ａは、記憶部３８と出力アンプ回路３５ａとの間隔に基づいて、中継信号を受信してから出力アンプ回路３５ａによる信号の読み出しを行うまでの所定時間を変更する。このようにしたので、遠く離れた記憶部３８からの出力信号も、近くにある記憶部３８からの出力信号も、正しく読み出すことができる。

【0074】

（１９）出力アンプ制御回路３６ａは、記憶部３８と出力アンプ回路３５ａとの間隔が大きいほど、中継信号を受信してから出力アンプ回路３５ａによる信号の読み出しを行うまでの所定時間を短くする。このようにしたので、遠く離れた記憶部３８からの出力信号も、近くにある記憶部３８からの出力信号も、正しく読み出すことができる。

【0075】

（２０）出力アンプ制御回路３６ａは、水平方向に複数設けられる。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0076】

（２１）中継アンプ回路３５は、記憶部３８から出力される信号を増幅する。中継アンプ制御回路３６は、中継アンプ回路３５による信号の増幅を制御する。行選択回路４０は、行選択信号とともに複数のダミー画素部３０ａに中継信号を出力する。中継アンプ制御回路３６は、中継信号に基づいて、中継アンプ回路３５による信号の増幅を制御する。このようにしたので、行選択回路４０から離れた場所にあるダミー画素部３０ａを正しく動作させることができる。

【0077】

（２２）複数設けられた中継アンプ回路３５は、複数の記憶部３８から出力される信号をそれぞれ増幅する。このようにしたので、記憶部３８が多数存在する場合であっても、出力信号を正しく読み出すことができる。

【0078】

（２３）中継アンプ制御回路３６は、中継信号に基づいて、水平方向に設けられた複数の中継アンプ回路３５を制御する。このようにしたので、中継アンプ回路３５が多数存在する場合であっても、出力信号を正しく読み出すことができる。

【0079】

（２４）中継アンプ制御回路３６は、中継信号に基づいて、中継アンプ回路３５による信号の増幅のタイミングを制御する。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。。

【0080】

（２５）中継アンプ制御回路３６は、中継信号が入力されてから所定時間経過後に、中継アンプ回路３５による信号の増幅を行う。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0081】

（２６）中継アンプ制御回路３６は、記憶部３８と中継アンプ回路３５との間隔に基づいて、中継信号が入力されてから中継アンプ回路３５による信号の増幅を行うまでの所定時間を変更する。このようにしたので、遠く離れた記憶部３８からの出力信号も、近くにある記憶部３８からの出力信号も、正しく読み出すことができる。

【0082】

（２７）中継アンプ制御回路３６は、記憶部３８と中継アンプ回路３５との間隔が大きいほど、中継信号が入力されてから中継アンプ回路３５による信号の増幅を行うまでの所定時間を短くする。このようにしたので、遠く離れた記憶部３８からの出力信号も、近くにある記憶部３８からの出力信号も、正しく読み出すことができる。

【0083】

（２８）中継アンプ制御回路３６は、水平方向と交差する方向に複数設けられる。このようにしたので、記憶部３８が多数存在する場合であっても、出力信号を正しく読み出すことができる。

【0084】

（２９）出力アンプ回路３５ａは、中継アンプ回路３５で増幅された信号を読み出す。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0085】

（３０）中継バッファ３４は、水平方向に設けられた複数のうちの少なくとも１つの記憶部３８と行選択回路４０との間に設けられ、行選択信号が入力される。このようにしたので、行選択信号出力部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

【0086】

（３１）中継バッファ３４は、複数のうちの少なくとも１つの記憶部３８と行選択回路４０との間に複数設けられる。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0087】

（３２）中継バッファ３４は、入力された行選択信号を少なくとも記憶または増幅する。このようにしたので、行選択信号出力部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

【0088】

（３３）中継バッファ３４は、水平方向に設けられた複数のうちの少なくとも１つのダミー画素部３０ａと行選択回路４０との間に設けられ、中継信号が入力される。このようにしたので、回路構成の違いに起因する信号遅延の差を抑止することができる。

【0089】

（３４）中継バッファ３４は、複数のうちの少なくとも１つのダミー画素部３０ａと行選択回路４０との間に複数設けられる。このようにしたので、多数の記憶部３８からの出力信号を正しく読み出すことができる。

【0090】

（３５）中継バッファ３４は、入力された中継信号を少なくとも記憶または増幅する。このようにしたので、行選択信号出力部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

【0091】

（３６）第１半導体基板７には、複数のフォトダイオード３１が設けられる。第２半導体基板８には、複数の記憶部３８と複数のダミー画素部３０ａと出力アンプ回路３５ａと出力アンプ制御回路３６ａとのうち少なくとも１つが設けられる。第１半導体基板７と第２半導体基板８は、光が入射する側から設けられる。このようにしたので、複数の記憶部３８や出力アンプ回路３５ａなどによってフォトダイオード３１の開口面積が圧迫されない。

【0092】

（３７）複数のフォトダイオード３１は、第１半導体基板７において第１間隔で設けられる。複数の記憶部３８は、第２半導体基板８において第１間隔より小さい第２間隔で設けられる。複数のダミー画素部３０ａは、第２半導体基板８において第２間隔で設けられる。このようにしたので、フォトダイオード３１の受光面積を保ったまま、それらの回路を設置することができる。

【0093】

（３８）複数の記憶部３８は、フォトダイオード３１を有する画素部３０から出力された信号を記憶する。行選択回路４０は、複数の記憶部３８に記憶された信号を出力させる行選択信号を出力する。中継アンプ回路３５は、記憶部３８から出力される信号を増幅する。複数のダミー画素部３０ａは、行選択回路４０と接続される。中継アンプ制御回路３６は、中継アンプ回路３５による信号の増幅を制御する。行選択回路４０は、行選択信号とともに複数のダミー画素部３０ａに中継信号を出力する。中継アンプ制御回路３６は、中継信号に基づいて、中継アンプ回路３５による信号の増幅を制御する。このようにしたので、画素部３０同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。

【0094】

（３９）制御部４は、撮像素子３からの信号に基づいて画像データを生成する。このようにしたので、高画素数の画像を高速に作成することができる。

【0095】

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
画素ブロック列３３は、複数の画素ブロック３２ではなく、１つの画素ブロック３２を含むように構成してもよい。すなわち、中継アンプ回路３５、中継アンプ制御回路３６、中継信号出力部４２などは設けなくてもよい。

【0096】

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【0097】

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第６９７３７号（２０１６年３月３０日出願）

【符号の説明】

【0098】

１…撮像装置、２…撮像光学系、３…撮像素子、３０…画素部、３１…フォトダイオード、３２…画素ブロック、３３…画素ブロック列、３４…中継バッファ、３５…中継アンプ回路、３５ａ…出力アンプ回路、３６…中継アンプ制御回路、３６ａ…出力アンプ制御回路、３８…記憶部、４０…行選択回路、４１…行選択信号出力部、４２…中継信号出力部、５１…行選択信号線、５２…中継信号線、５４…出力信号線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】