特許 7197307 パッド非対称補償

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-19

(45)【発行日】2022-12-27

(54)【発明の名称】パッド非対称補償

(51)【国際特許分類】

   H03M 3/02 20060101AFI20221220BHJP

【ＦＩ】

H03M3/02

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2018159945

(22)【出願日】2018-08-29

(65)【公開番号】P2019047494

(43)【公開日】2019-03-22

【審査請求日】2021-06-18

(31)【優先権主張番号】15/690,728

(32)【優先日】2017-08-30

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】501209070

【氏名又は名称】インフィネオン テクノロジーズ アーゲー

【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】デュワン， ケタン

(72)【発明者】

【氏名】クッシアン， ラインハルト

(72)【発明者】

【氏名】シェーファー， ユルゲン

【審査官】吉江 一明

(56)【参考文献】

【文献】特開２０１５－２１６６０６（ＪＰ，Ａ）

【文献】特開２００９－３０３１５７（ＪＰ，Ａ）

【文献】特表２０１３－５１１８９４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２１１８６１（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０６５２６２３４（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

２次以上を有するデルタシグマ変調回路であって、入力信号をパルス密度変調（ＰＤＭ）信号に変調するように構成されたデルタシグマ変調回路と、
前記ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数を最大化することにより、前記入力信号の大きさと、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数との間の関係を線形化し、且つ修正ＰＤＭ信号を出力するように構成されたパッド非対称補償（ＰＡＣ）回路と
を含み、線形化された前記関係は、前記ＰＤＭ信号内のオフセットを補償するためのものである、変調器。

【請求項2】

前記ＰＡＣ回路は、前記修正ＰＤＭ信号のパルス密度が未修正ＰＤＭ信号のパルス密度と異ならないように、前記修正ＰＤＭ信号を前記デルタシグマ変調回路にフィードバックするように構成されている、請求項１に記載の変調器。

【請求項3】

前記ＰＡＣ回路は、
前記入力信号がフルスケールの所定のパーセンテージより小さい場合、ＰＤＭ信号の任意の２つの連続する１のビットを０及び１で置き換えること、及び
前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合、前記ＰＤＭ信号の任意の２つの連続する０のビットを１及び０で置き換えること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化するように構成されている、請求項１に記載の変調器。

【請求項4】

前記所定のパーセンテージは、５０％である、請求項３に記載の変調器。

【請求項5】

前記ＰＡＣ回路は、
前記デルタシグマ変調回路からの前記ＰＤＭ信号の以前のビットと現在のビットとを比較すること、
前記入力信号がフルスケールの所定のパーセンテージより小さい場合、且つ前記ＰＤＭ信号の前記以前のビット及び前記現在のビットが両方とも１である場合、前記現在のビットを０で置き換えること、及び
前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合、且つ前記ＰＤＭ信号の前記以前のビット及び前記現在のビットが両方とも０である場合、前記現在のビットを１で置き換えること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化するように構成されている、請求項１に記載の変調器。

【請求項6】

前記所定のパーセンテージは、５０％である、請求項５に記載の変調器。

【請求項7】

前記ＰＡＣ回路は、
ＰＡＣフリップビットを、前記入力信号がフルスケールの所定のパーセンテージより小さい場合に１に設定し、且つ前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合に０に設定すること、
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の以前のビット及び現在のビットの両方と等しいかどうかを判定すること、
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の前記以前のビット及び前記現在のビットの両方と等しい場合、前記現在のビットの反転を出力すること、及び
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の前記以前のビット及び前記現在のビットの両方と等しくない場合、前記現在のビットを出力すること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化するように構成されている、請求項１に記載の変調器。

【請求項8】

前記所定のパーセンテージは、５０％である、請求項７に記載の変調器。

【請求項9】

前記デルタシグマ変調回路は、
前記入力信号から前記修正ＰＤＭ信号を減算し、且つ差信号又は誤差信号を減算信号として出力するように構成された減算器と、
複数の積分器を含み、且つ所定期間にわたる前記減算信号に比例する積分信号を出力するように構成された積分回路と、
前記積分信号を閾値と比較し、且つ前記ＰＤＭ信号を出力するように構成された比較器と
を含む、請求項１に記載の変調器。

【請求項10】

前記デルタシグマ変調回路は、
前記比較器と前記減算器との間に結合され、且つ前記ＰＤＭ信号をシングルビット信号からマルチビット信号に変換するように構成されたデジタル－デジタル変換器
を更に含む、請求項９に記載の変調器。

【請求項11】

前記ＰＤＭ信号内のオフセットは、線形化された前記関係に基づく線形係数を前記入力信号に乗じることによって補償される、請求項１に記載の変調器。

【請求項12】

前記ＰＤＭ信号内のオフセットは、線形化された前記関係に基づく線形係数を前記ＰＤＭ信号又は復調されたＰＤＭ信号に乗じることによって補償される、請求項１に記載の変調器。

【請求項13】

２次以上を有するデルタシグマ変調回路により、入力信号をパルス密度変調（ＰＤＭ）信号に変調することと、
パッド非対称補償（ＰＡＣ）回路により、前記ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数を最大化することにより、前記入力信号の大きさと、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数との間の関係を線形化し、且つ修正ＰＤＭ信号を出力することと
を含み、線形化された前記関係は、前記ＰＤＭ信号内のオフセットを補償するためのものである、変調方法。

【請求項14】

前記修正ＰＤＭ信号のパルス密度が未修正ＰＤＭ信号のパルス密度と異ならないように、前記修正ＰＤＭ信号を前記ＰＡＣ回路の出力から前記デルタシグマ変調回路にフィードバックすることを更に含む、請求項１３に記載の変調方法。

【請求項15】

前記ＰＡＣ回路により、
前記入力信号がフルスケールの所定のパーセンテージより小さい場合、ＰＤＭ信号の任意の２つの連続する１のビットを０及び１で置き換えること、及び
前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合、前記ＰＤＭ信号の任意の２つの連続する０のビットを１及び０で置き換えること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化することを更に含む、請求項１３に記載の変調方法。

【請求項16】

前記ＰＡＣ回路により、
前記デルタシグマ変調回路からの前記ＰＤＭ信号の以前のビットと現在のビットとを比較すること、
前記入力信号がフルスケールの所定のパーセンテージより小さい場合、且つ前記ＰＤＭ信号の前記以前のビット及び前記現在のビットが両方とも１である場合、前記現在のビットを０で置き換えること、及び
前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合、且つ前記ＰＤＭ信号の前記以前のビット及び前記現在のビットが両方とも０である場合、前記現在のビットを１で置き換えること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化することを更に含む、請求項１３に記載の変調方法。

【請求項17】

前記ＰＡＣ回路により、
ＰＡＣフリップビットを、前記入力信号がフルスケールの所定のパーセンテージより小さい場合に１に設定し、且つ前記入力信号がフルスケールの前記所定のパーセンテージ以上である場合に０に設定すること、
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の以前のビット及び現在のビットの両方と等しいかどうかを判定すること、
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の前記以前のビット及び前記現在のビットの両方と等しい場合、前記現在のビットの反転を出力すること、及び
前記ＰＡＣフリップビットが前記デルタシグマ変調回路からの前記ＰＤＭ信号の前記以前のビット及び前記現在のビットの両方と等しくない場合、前記現在のビットを出力すること
により、前記ＰＤＭ信号の前記立ち上がり遷移又は立ち下がり遷移の数を最大化することを更に含む、請求項１３に記載の変調方法。

【請求項18】

前記変調することは、
減算器により、前記入力信号から前記修正ＰＤＭ信号を減算し、且つ差信号又は誤差信号を減算信号として出力すること、
複数の積分器を含む積分回路により、所定期間にわたる前記減算信号に比例する積分信号を生成すること、及び
比較器により、前記積分信号を閾値と比較し、且つ前記ＰＤＭ信号を出力すること
を含む、請求項１３に記載の変調方法。

【請求項19】

前記変調することは、前記比較器と前記減算器との間に結合されたデジタル－デジタル変換器により、前記ＰＤＭ信号をシングルビット信号からマルチビット信号に変換することを含む、請求項１８に記載の変調方法。

【請求項20】

前記線形化された関係に基づく線形係数を前記入力信号又は前記ＰＤＭ信号若しくは復調されたＰＤＭ信号に乗じることにより、前記ＰＤＭ信号内のオフセットを補償することを更に含む、請求項１３に記載の変調方法。

【発明の詳細な説明】

【背景技術】

【0001】

半導体集積回路（ＩＣ）は、物理的に非対称であり得る入力／出力（Ｉ／Ｏ）パッドを有し、その結果、通過する信号の立ち上がり時間と立ち下がり時間との間に非対称が発生する。

【0002】

図７は、従来のデルタシグマ変調回路において、パルス密度変調（ＰＤＭ）信号が非対称Ｉ／Ｏパッドを通り抜け、且つローパスフィルタ（ＬＰＦ）を使用して復調又は平均化されると、非対称により、直流（ＤＣ）電圧オフセットが発生することを示す。Ｅ１及びＥ０は、それぞれ論理１及び論理０のパルス幅を表す。ＰＤＭ信号が対称なＩ／Ｏパッドを通り抜ける場合、ＰＤＭ信号の立ち上がり時間及び立ち下がり時間は等しく、従ってＤＣ電圧オフセットは発生しない。他方では、ＰＤＭ信号が非対称なＩ／Ｏパッドを通り抜ける場合、ＤＣ電圧オフセットが発生し、これは、非対称のタイプに応じて正又は負になり得る。具体的には、立ち上がり時間が立ち下がり時間より短い場合、ＤＣ電圧オフセットは正である。また、立ち上がり時間が立ち下がり時間より長い場合、ＤＣ電圧オフセットは負である。ＤＣ電圧オフセットは、容易に補償されない。

【発明の概要】

【発明が解決しようとする課題】

【0003】

立ち上がり時間と立ち下がり時間との間の対称を達成するための従来のアプローチは、Ｉ／Ｏパッドの設計を改良することに焦点を当ててきた。そのようなアプローチは、設計サイクルが長くなり、パッド設計が複雑になり、電力消費が大きくなり、面積が大きくなり、且つコストが上昇する点で不利である。

【図面の簡単な説明】

【0004】

【図1】本開示の態様による変調器の概略図を示す。

【図2】図１のデルタシグマ変調器（ＤＳＭ）の入力信号の大きさ、出力信号ビットストリーム、及びパルス密度の表を示す。

【図3】本開示の態様による、パッド非対称補償（ＰＡＣ）回路によって実施される方法のフローチャートを示す。

【図4】本開示の態様による、従来のＤＳＭ及びＰＡＣロジックを有するＤＳＭの出力ビットストリームのグラフを示す。

【図5】本開示の態様による、従来のＤＳＭ及びＰＡＣロジックを有するＤＳＭのエッジ／遷移の数対入力の大きさのグラフを示す。

【図6】本開示の態様による変調方法のフローチャートを示す。

【図7】ローパスフィルタ（ＬＰＦ）を使用してアナログ電圧に復調された従来のＤＳＭの出力ビットストリームを示す。

【発明を実施するための形態】

【0005】

本開示は、２次以上を有するデルタシグマ変調回路であって、入力信号をパルス密度変調（ＰＤＭ）信号に変調するように構成されたデルタシグマ変調回路と、ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数を最大化することにより、入力信号の大きさと、ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数との間の関係を線形化し、且つ修正ＰＤＭ信号を出力するように構成されたパッド非対称補償（ＰＡＣ）回路とを含み、線形化された関係は、ＰＤＭ信号内のオフセットを補償するためのものである、変調器を対象とする。

【0006】

２次以上の従来のＤＳＭ回路では、アナログ／デジタル入力信号の大きさと、ＰＤＭ出力信号の遷移又はエッジ（即ち論理０から論理１及びその逆）の数との間に非線形な関係がある。本明細書に開示のＰＡＣ回路は、この非線形関係を線形化するように構成されている。この線形関係を用いて、対応する線形係数を入力信号、出力ＰＤＭ信号又はその復調信号に乗じることにより、Ｉ／Ｏパッド非対称を補償することができる。

【0007】

図１は、本開示の態様による変調器１００の概略図を示す。

【0008】

変調器１００は、２次フルフィードフォワードデルタシグマ変調（ＤＳＭ）回路１１０と、パッド非対称補償（ＰＡＣ）回路１２０とを含む。

【0009】

ＤＳＭ回路１１０は、２次以上（即ち２次、３次など）を有する任意のＤＳＭであり得、入力信号をパルス密度変調（ＰＤＭ）信号に変調するように構成されている。ＤＳＭ回路１１０の次数は、その積分器の数で決まる。ＤＳＭ回路１１０は、減算器１１１と、積分回路１１２及び１１３と、比較器１１４と、デジタル－デジタル変換器（ＤＤＣ）１１５と、第１の乗算係数１１６と、第２の乗算係数１１７とを含む。

【0010】

減算器１１１は、ＤＤＣ１１５から受信された修正ＰＤＭ信号を入力信号から差し引き、且つ差／誤差信号を出力するように構成されている。この例の入力信号は１６ビット入力信号であるが、本開示はこのように限定されない。

【0011】

積分回路は、複数の積分器、この例では第１段積分器１１２及び第２段積分器１１３を含む。積分回路は、減算器１１１からの差／誤差信号を第１段積分器１１２に蓄積し、次に第２段積分器１１３に蓄積するように構成されている。積分器回路は、入力信号に対するＬＰＦとして動作する。積分回路は、所定期間にわたる差／誤差信号に比例する積分信号を出力する。

【0012】

比較器１１４は、積分信号と、中間／内部信号に乗算係数１１６及び１１７を乗じたものとの総和を特定の閾値と比較し、且つＰＤＭ信号を出力するように構成されており、ＰＤＭ信号は、この例では、１つ以上の論理０及び／又は論理１を含むシングルビット信号である。

【0013】

ＤＤＣ１１５は、ＰＡＣ回路１２０の出力と減算器１１１との間のフィードバックパス内に結合されている。ＤＤＣ１１５は、修正ＰＤＭ信号をシングルビット信号からマルチビット信号（この場合には１６ビット信号）に変換するように構成されている。

【0014】

ＰＡＣ回路１２０は、立ち上がり遷移及び立ち下がり遷移の数を最大化することにより、入力信号の大きさと、ＰＤＭ信号の立ち上がり遷移／エッジ及び立ち下がり遷移／エッジの数との間の関係を線形化するように構成されている。この線形化された関係は、線形化された関係に基づく線形係数を入力信号、ＰＤＭ信号又はその復調信号に乗じることにより、Ｉ／Ｏパッド非対称に起因する復調ＰＤＭ信号の電圧オフセットを補償するために用いられる。ＰＡＣ回路１２０は、この修正ＰＤＭ信号を出力する。

【0015】

ＰＤＭ信号の復調後に発生する電圧オフセットは、ＰＤＭ信号の立ち上がりエッジ及び立ち下がりエッジの数の関数である。出力ＰＤＭ信号が常に１である場合、ＰＤＭ信号は、エッジを全く有さない。この場合、エッジがないため、従って立ち上がり時間と立ち下がり時間との非対称がないため、非対称の影響は無視できる。エッジの数が多いほど、非対称の影響が大きくなり、電圧オフセットが大きくなる。

【0016】

エッジの数が増加すると、復調後の全体的な電圧オフセットが増加する。しかしながら、この増加により、電圧オフセットの補償がより容易になる。電圧オフセットは、その線形関係に対応する線形係数を入力信号、ＰＤＭ出力信号又はその復調信号に乗じることによって補償され得る。

【0017】

図２は、図１のＤＳＭ１１０の入力信号の大きさ、出力信号のビットストリーム、及びパルス密度の表２００を示す。

【0018】

ＤＳＭ１１０の出力ビットストリームは、入力信号の大きさに基づくパルス密度を有する。入力信号がフルスケールの場合、出力は全て論理１である。入力信号がフルスケールの半分の場合、論理０の数と論理１の数とは等しい。

【0019】

ＤＳＭ１１０の入力信号フルスケール値が２^１６（６５，５３６）である状況を考慮すると、入力信号が０であればパルス密度は０％である。入力信号が２^１４である場合、パルス密度は２５％であり、即ちビットの２５％が１であり、及びビットの７５％が０である。入力信号が２^１４であることは、絶対入力が２^１４であることを意味するのではなく、２^１４を２^１６のフルスケール値で除したことを意味する（即ち２^１４／２^１６であり、これは１／４又は２５％である）。同様に、２^１５の入力信号は、２^１５／２^１６（これは１／２又は５０％である）のパルス密度を有する。

【0020】

図３は、本開示の態様による、パッド非対称補償（ＰＡＣ）回路１２０によって実施される方法のフローチャート３００を示す。図４は、従来のＤＳＭ及びＰＡＣ回路１２０を有するＤＳＭ１１０の出力ビットストリームのグラフ４００を示す。

【0021】

概要を述べると、ＰＡＣ回路１２０は、ＰＤＭ出力信号の遷移／エッジの数を最大化することにより、入力信号の大きさと、ＰＤＭ出力信号の立ち上がり遷移／エッジ及び立ち下がり遷移／エッジの数との間の線形関係を確立するように構成されている。この最大化は、ＰＡＣ回路１２０が、現在のビットを０で置き換える（１１→０１）により、フルスケールの所定のパーセンテージ（例えば、２^１５、これは５０％である）より小さい入力信号に対する出力信号としての２つの連続する論理１を避けることによって達成される。同様に、ＰＡＣ回路１２０は、現在のビットを論理１で置き換える（００→１０）ことにより、フルスケールの所定のパーセンテージ以上である入力信号に対する出力信号としての２つの連続する論理０を避ける。フルスケールの所定のパーセンテージは、例えば、５０％であり得るが、本開示はこのように限定されない。

【0022】

フローチャート３００の各ステップに沿ってより詳細に説明すると、ステップ３１０では、ＰＡＣ回路１２０は、ＰＡＣイネーブルビット（ｐａｃ＿ｅｎ）を論理１に設定されることによって有効化される。当然のことながら、本開示は、この特定の設計に限定されず、ＰＡＣ回路１２０は、任意の様式で有効化され得る。

【0023】

ステップ３２０では、入力信号の現在の値がフルスケールの所定のパーセンテージより小さい場合、例えば、ＰＡＣフリップビット（ｐｆｂ）が論理１に設定される。他方では、入力信号の現在の値がフルスケールの所定のパーセンテージ以上である場合、例えば、ｐｆｂが論理０に設定される。所定のパーセンテージは、５０％であり得るが、本開示はこのように限定されない。

【0024】

ステップ３３０では、ＰＡＣフリップビット（ｐｆｂ）がＤＳＭ回路１１０からのＰＤＭ信号の以前のビット（ｐｂ）及び現在のビット（ｃｂ）の両方と等しいかどうかが判定される。現在のビット（ｃｂ）は、次のサンプル／ビット生成のための以前のビット（ｐｂ）として記憶される。

【0025】

ＰＡＣフリップビット（ｐｆｂ）がＤＳＭ回路１１０からのＰＤＭ信号の以前のビット（ｐｂ）及び現在のビット（ｃｂ）の両方と等しい場合（ステップ３６０）、ＰＡＣ回路１２０は、現在のビットの反転

を出力する（ステップ３７０）。

【0026】

他方では、ＰＡＣフリップビット（ｐｆｂ）がＤＳＭ回路１１０からのＰＤＭ信号の以前のビット及び現在のビットの両方と等しくない場合（ステップ３４０）、ＰＡＣ回路１２０は、現在のビット（ｃｂ）を出力する（ステップ３５０）。

【0027】

ステップ３８０では、プロセスは、ステップ３１０にループバックし得る。

【0028】

ＰＡＣ回路１２０は、修正ＰＤＭ信号のパルス密度が未修正ＰＤＭ信号のパルス密度と異ならないように、修正ＰＤＭ信号をＤＳＭ回路１１０にフィードバックするように更に構成されている。図４に示されるように、従来のＤＳＭは、８個のエッジと、５０％のパルス密度とを有するＰＤＭ出力信号を有する。ＰＡＣ回路１２０を有するＤＳＭ回路１１０は、１６個のエッジを有するＰＤＭ出力信号を有し、且つ依然として５０％のパルス密度を維持する。パルス密度は、０に対する１の数で決まる。パルス密度は、変調器の次数にかかわらず変化しない。分布のみが変化する。例えば、ビットストリームは、１１１０００又は１０１０１０であり得、いずれの場合もパルス密度は同じである。

【0029】

図５は、従来のＤＳＭ及び本開示の態様によるＰＡＣ回路１２０を有するＤＳＭ回路１１０の、エッジ／遷移の数対入力の大きさのグラフ５００を示す。

【0030】

ＰＡＣ回路１２０を有するＤＳＭ回路１１０に関して、曲線５２０で示されるように、入力信号の大きさがフルスケールの半分まで増加するとき、エッジの数は直線的に増加し、その後、直線的に減少する。これは、ＰＡＣフリップビット（ｐｆｂ）が、フルスケールの半分未満の入力信号の大きさから、フルスケールの半分以上の入力信号の大きさへの遷移を制御するためである。１６ビット信号の場合、フルスケールの半分は２^１５である。３２ビット入力信号の場合、フルスケールの半分は２^３１である。本開示は、任意の入力信号ビット幅に合わせて修正され得る。ＰＡＣ回路１２０及びＰＡＣフリップビット（ｐｆｂ）がない場合、曲線５１０で示されるように非線形の電圧オフセットが発生する。

【0031】

ここでもまた、入力信号の大きさと、ＰＤＭ信号の遷移の数との間には関係が存在する。線形関係を確立することにより、入力信号、ＰＤＭ信号又はその復調信号に利得係数を乗じてＩ／Ｏパッド非対称を補償することが可能である。

【0032】

Ｉ／Ｏパッド非対称が全くない場合、即ち、信号の立ち上がり時間と立ち下がり時間とが同じである場合、

（ＩＭ＜０．５×ＦＳの場合） （式１）
及び

（ＩＭ≧０．５×ＦＳの場合） （式２）
となる。ここで、ＩＭは、入力信号の大きさであり、ＮＲＥは、立ち上がりエッジの数であり、ＮＦＥは、立ち下がりエッジの数であり、ＴＳは、クロック期間であり、ＴＰは、観察時間であり、及びＦＳは、フルスケール値である。

【0033】

Ｉ／Ｏパッド非対称がある場合、即ち、信号の立ち上がり時間と立ち下がり時間とが等しくない場合、

（ＩＭ＜０．５×ＦＳの場合） （式３）
及び

（ＩＭ≧０．５×ＦＳの場合） （式４）
となる。ここで、Δは、非対称係数である。Δは、正又は負であり得る。ＩＭとＮＲＥ／ＮＦＥとの間の関係を線形化すると、プロセス・電圧・温度（ＰＶＴ）に対してΔがほぼ一定であることから、利得係数（１＋Δ）を補償することができる。

【0034】

更に、入力信号の大きさと、ＰＤＭ出力信号の立ち上がりエッジ及び立ち下がりエッジの数との間に線形関係が確立するため、
エッジの数＝（線形係数）×（入力信号） （式５）
となる。

【0035】

ＰＤＭ出力信号の復調後に発生する電圧オフセットは、次のようなＰＤＭ出力信号の立ち上がりエッジ及び立ち下がりエッジの数の関数である。
電圧オフセット＝（エッジの数）×（非対称係数） （式６）、及び
電圧オフセット＝（線形係数）×（入力信号）×（非対称係数） （式７）

【0036】

線形係数は一定である。非対称係数は、プロセス・電圧・温度（ＰＶＴ）へのわずかな依存を有する。

【0037】

例えば、式５から、１００ｍＶの入力信号に１００の線形係数を乗じると、１００００（１０^４）のエッジとなる。式６から、非対称係数が１ｎＶ（１０^－９）と計算されると、電圧オフセットは（１０^４）×（１０^－９）＝１０^－５Ｖ（１０μＶ）である。出力信号の電圧は、期待される出力電圧にオフセット電圧が加わったものである。従って、入力信号が１００であれば、出力電圧は、理想的には１００ｍＶであると考えられるが、１０μＶのオフセットがあるため、出力電圧は、１００ｍＶ＋１０μＶである。線形係数は入力信号に無関係に一定であるため、オフセット電圧の因子となる入力信号を予測することができる。必要な出力電圧が１００ｍＶである場合、オフセット電圧が１０μＶであれば、入力信号を約９９．９９ｍＶに設定することができ、出力電圧は１００ｍＶである。

【0038】

単一ＩＣに関して、非対称を特定するトレーニングを実施することができる。ＩＣ設計者は、線形関係を定義し且つ非対称を補償することができる。

【0039】

図６は、本開示の態様による変調方法のフローチャート６００を示す。

【0040】

ステップ６１０では、２次以上を有するデルタシグマ変調回路１１０は、入力信号をパルス密度変調（ＰＤＭ）信号に変調する。

【0041】

ステップ６２０では、パッド非対称補償（ＰＡＣ）回路１２０は、ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数を最大化することにより、入力信号の大きさと、ＰＤＭ信号の立ち上がり遷移又は立ち下がり遷移の数との間の関係を線形化し、且つ修正ＰＤＭ信号を出力する。この線形化された関係は、ＰＤＭ信号内のオフセットを補償するためのものである。

【0042】

この議論の目的上、「回路」という用語は、回路、プロセッサ、ロジック、又はこれらの組み合わせであると理解されたい。例えば、回路は、アナログ回路、デジタル回路、状態機械ロジック、他の構造的電子ハードウェア、又はこれらの組み合わせを含み得る。

【0043】

多くの他の実施形態も考えられる。これらは、より少ない、又は追加の、且つ／又は異なる構成要素、ステップ、特徴、目的、恩恵、及び利点を有する実施形態を含む。これらはまた、構成要素及び／又はステップが異なって配置され且つ／又は順序付けられる実施形態を含む。

【0044】

上記は、例示的な実施形態と併せて説明されたが、「例示的」という語句は、最良又は最適ではなく一例としての意味に過ぎないことが理解される。従って、本開示は、本開示の範囲に含まれ得る代替形態、修正形態、及び均等物を包含することが意図される。

【0045】

本明細書において特定の実施形態を図示及び記載してきたが、本開示の範囲から逸脱することなく、図示及び記載された特定の実施形態が様々な代替的及び／又は均等な実装形態に置き換えられ得ることが当業者によって理解される。本開示は、本明細書に記載の特定の実施形態の任意の適応形態又は変形形態を包含することが意図される。

【符号の説明】

【0046】

１００ 変調器
１１０ デルタシグマ変調（ＤＳＭ）回路
１１１ 減算器
１１２ 第１段積分器
１１３ 第２段積分器
１１４ 比較器
１１５ デジタル－デジタル変換器（ＤＤＣ）
１１６ 第１の乗算係数
１１７ 第２の乗算係数
１２０ パッド非対称補償（ＰＡＣ）回路
３００ フローチャート
３１０ ステップ
３２０ ステップ
３３０ ステップ
３４０ ステップ
３５０ ステップ
３６０ ステップ
３７０ ステップ
３８０ ステップ
４００ グラフ
５００ グラフ
６００ フローチャート
６１０ ステップ
６２０ ステップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】