特許 7197719 半導体デバイス及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2022-12-19

(45)【発行日】2022-12-27

(54)【発明の名称】半導体デバイス及び方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20221220BHJP

   H01L 27/04 20060101ALI20221220BHJP

   H01L 25/065 20060101ALI20221220BHJP

   H01L 25/07 20060101ALI20221220BHJP

   H01L 25/18 20060101ALI20221220BHJP

   H01L 27/00 20060101ALI20221220BHJP

   H01L 21/8238 20060101ALI20221220BHJP

   H01L 27/092 20060101ALI20221220BHJP

   H01L 27/10 20060101ALI20221220BHJP

   H01L 21/8242 20060101ALI20221220BHJP

   H01L 27/108 20060101ALI20221220BHJP

   H01L 21/8244 20060101ALI20221220BHJP

   H01L 27/11 20060101ALI20221220BHJP

   H01L 27/11556 20170101ALI20221220BHJP

   H01L 27/11582 20170101ALI20221220BHJP

   H01L 21/336 20060101ALI20221220BHJP

   H01L 29/788 20060101ALI20221220BHJP

   H01L 29/792 20060101ALI20221220BHJP

【ＦＩ】

H01L27/04 U

H01L25/08 Y

H01L25/08 Z

H01L27/00 301B

H01L27/092 G

H01L27/10 495

H01L27/108 681Z

H01L27/11

H01L27/11556

H01L27/11582

H01L29/78 371

【請求項の数】 20

(21)【出願番号】P 2021545728

(86)(22)【出願日】2019-09-11

(65)【公表番号】

(43)【公表日】2022-06-23

(86)【国際出願番号】 CN2019105292

(87)【国際公開番号】W WO2020211272

(87)【国際公開日】2020-10-22

【審査請求日】2021-09-27

(31)【優先権主張番号】PCT/CN2019/082607

(32)【優先日】2019-04-15

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】PCT/CN2019/097442

(32)【優先日】2019-07-24

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】PCT/CN2019/085237

(32)【優先日】2019-04-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】チェン・ウェイフア

(72)【発明者】

【氏名】リウ・ジュン

【審査官】岩本 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０２１０８３０（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０８４５９９７４（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１５／０３４０３６６（ＵＳ，Ａ１）

【文献】国際公開第２０１９／０３７４０３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１９／００８１０６９（ＵＳ，Ａ１）

【文献】特開２０１６－０６２９０１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３３３９２７（ＵＳ，Ａ１）

【文献】中国特許出願公開第１１０８８０５１７（ＣＮ，Ａ）

【文献】特開２０００－２２３６６１（ＪＰ，Ａ）

【文献】国際公開第２０１８／１８２５９５（ＷＯ，Ａ１）

【文献】特開２００５－１４２３１２（ＪＰ，Ａ）

【文献】特開２０１１－０４４６５５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２３９４９９（ＵＳ，Ａ１）

【文献】特開平０１－１５７５６１（ＪＰ，Ａ）

【文献】中国特許出願公開第１０７６５８３１７（ＣＮ，Ａ）

【文献】特表２０２０－５２７２９３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２４４８９３（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０９４１１４７３（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１５／００２１７８５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／００４６９０８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２７／００

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２１／８２４２

Ｈ０１Ｌ ２１／８２４４

Ｈ０１Ｌ ２７／１１５５６

Ｈ０１Ｌ ２７／１１５８２

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を備える第１の接合層とを備える第１の半導体構造と、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を備える第２の接合層とを備える第２の半導体構造と、
プロセッサと、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３の接合接点を備える第３の接合層とを備える第３の半導体構造と、
前記第１の接合層と前記第３の接合層との間の第１の接合界面であって、前記第１の接合接点は、前記第１の接合界面で前記第３の接合接点の第１の組と接触している、第１の接合界面と、
前記第２の接合層と前記第３の接合層との間の第２の接合界面であって、前記第２の接合接点は、前記第２の接合界面で前記第３の接合接点の第２の組と接触している、第２の接合界面と、を備え、
前記第１の接合界面及び前記第２の接合界面は同じ平面内にある、半導体デバイス。

【請求項2】

前記第３の半導体構造は、
基板と、
前記基板上の前記プロセッサと、
前記基板上及び前記プロセッサの外側の前記ＳＲＡＭセルのアレイと、
前記プロセッサ及び前記ＳＲＡＭセルのアレイの上の前記第３の接合層と、を備える、請求項１に記載の半導体デバイス。

【請求項3】

前記第１の半導体構造は、
前記第３の接合層の上の前記第１の接合層と、
前記第１の接合層の上の前記ＮＡＮＤメモリセルのアレイと、
前記ＮＡＮＤメモリセルのアレイの上にあり、前記ＮＡＮＤメモリセルのアレイと接触している第１の半導体層と、を備える、請求項２に記載の半導体デバイス。

【請求項4】

前記第１の半導体層の上に第１のパッドアウト相互接続層をさらに備え、前記第１の半導体層は単結晶シリコン又はポリシリコンを含む、請求項３に記載の半導体デバイス。

【請求項5】

前記第２の半導体構造は、
前記第３の接合層の上の前記第２の接合層と、
前記第２の接合層の上の前記ＤＲＡＭセルのアレイと、
前記ＤＲＡＭセルのアレイの上にあり、前記ＤＲＡＭセルのアレイと接触している第２の半導体層と、を備える、請求項２に記載の半導体デバイス。

【請求項6】

前記第２の半導体層の上に第２のパッドアウト相互接続層をさらに備え、前記第２の半導体層は単結晶シリコンを含む、請求項５に記載の半導体デバイス。

【請求項7】

前記第１の半導体構造は、
第１の基板と、
前記第１の基板上の前記ＮＡＮＤメモリセルのアレイと、
前記ＮＡＮＤメモリセルのアレイの上の前記第１の接合層と、を備える、請求項１に記載の半導体デバイス。

【請求項8】

前記第２の半導体構造は、
第２の基板と、
前記第２の基板上の前記ＤＲＡＭセルのアレイと、
前記ＤＲＡＭセルのアレイの上の前記第２の接合層と、を備える、請求項７に記載の半導体デバイス。

【請求項9】

前記第３の半導体構造は、
前記第１の接合層及び前記第２の接合層の上の前記第３の接合層と、
前記第３の接合層の上の前記プロセッサと、
前記第３の接合層の上及び前記プロセッサの外側の前記ＳＲＡＭセルのアレイと、
前記プロセッサ及び前記ＳＲＡＭセルのアレイの上にあり、前記プロセッサ及び前記ＳＲＡＭセルのアレイと接触している第３の半導体層と、を備える、請求項７に記載の半導体デバイス。

【請求項10】

前記第１の半導体構造は、前記ＮＡＮＤメモリセルのアレイの周辺回路をさらに備え、
前記第２の半導体構造は、前記ＤＲＡＭセルのアレイの周辺回路をさらに備え、
前記第３の半導体構造は、前記ＮＡＮＤメモリセルのアレイ又は前記ＤＲＡＭセルのアレイのうちの少なくとも一方の周辺回路をさらに備える、請求項１に記載の半導体デバイス。

【請求項11】

前記第１の半導体構造は、前記第１の接合層と前記ＮＡＮＤメモリセルのアレイとの間に垂直に第１の相互接続層を備え、
前記第２の半導体構造は、前記第２の接合層と前記ＤＲＡＭセルのアレイとの間に垂直に第２の相互接続層を備え、
前記第３の半導体構造は、前記第３の接合層と前記プロセッサとの間に垂直に第３の相互接続層を備える、請求項１に記載の半導体デバイス。

【請求項12】

前記プロセッサ及び前記ＳＲＡＭセルのアレイは、前記第１及び第３の相互接続層、前記第１の接合接点、並びに前記第３の接合接点の前記第１の組を介して前記ＮＡＮＤメモリセルのアレイに電気的に接続され、
前記プロセッサ及び前記ＳＲＡＭセルのアレイは、前記第２及び第３の相互接続層、前記第２の接合接点、並びに前記第３の接合接点の前記第２の組を介して前記ＤＲＡＭセルのアレイに電気的に接続され、
前記ＮＡＮＤメモリセルのアレイは、前記第１、第２、及び第３の相互接続層並びに前記第１、第２、及び第３の接合接点を介して前記ＤＲＡＭセルのアレイに電気的に接続される、請求項１１に記載の半導体デバイス。

【請求項13】

半導体デバイスを形成するための方法であって、
第１のウェハ上に複数の第１の半導体構造を形成するステップであって、前記第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を備える第１の接合層とを備える、複数の第１の半導体構造を形成するステップと、
第１のダイの少なくとも１つが前記第１の半導体構造の少なくとも１つを含むように、前記第１のウェハを複数の前記第１のダイにダイシングするステップと、
第２のウェハ上に複数の第２の半導体構造を形成するステップであって、前記第２の半導体構造の少なくとも１つは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を備える第２の接合層とを備える、複数の第２の半導体構造を形成するステップと、
第２のダイの少なくとも１つが前記第２の半導体構造の少なくとも１つを含むように、前記第２のウェハを複数の前記第２のダイにダイシングするステップと、
第３のウェハ上に複数の第３の半導体構造を形成するステップであって、前記第３の半導体構造の少なくとも１つは、プロセッサと、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３の接合接点を備える第３の接合層とを備える、複数の第３の半導体構造を形成するステップと、
第３のダイの少なくとも１つが前記第３の半導体構造の少なくとも１つを含むように、前記第３のウェハを複数の前記第３のダイにダイシングするステップと、
前記第３の半導体構造が前記第１の半導体構造及び前記第２の半導体構造のそれぞれに接合されるように、（ｉ）前記第３のダイと（ｉｉ）前記第１のダイ及び前記第２のダイのそれぞれとを対面方式で接合するステップであって、前記第１の接合接点は、第１の接合界面で前記第３の接合接点の第１の組と接触し、前記第２の接合接点は、第２の接合界面で前記第３の接合接点の第２の組と接触する、接合するステップと、を含む、方法。

【請求項14】

前記複数の第１の半導体構造を形成するステップは、
前記第１のウェハ上に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
前記ＮＡＮＤメモリセルのアレイの上に第１の相互接続層を形成するステップと、
前記第１の相互接続層の上に前記第１の接合層を形成するステップと、を含む請求項１３に記載の方法。

【請求項15】

前記複数の第２の半導体構造を形成するステップは、
前記第２のウェハ上に前記ＤＲＡＭセルのアレイを形成するステップと、
前記ＤＲＡＭセルのアレイの上に第２の相互接続層を形成するステップと、
前記第２の相互接続層の上に前記第２の接合層を形成するステップと、を含む、請求項１３に記載の方法。

【請求項16】

前記複数の第３の半導体構造を形成するステップは、
前記第３のウェハ上に前記プロセッサ及び前記ＳＲＡＭセルのアレイを形成するステップと、
前記プロセッサ及び前記ＳＲＡＭセルのアレイの上に第３の相互接続層を形成するステップと、
前記第３の相互接続層の上に前記第３の接合層を形成するステップと、を含む、請求項１３に記載の方法。

【請求項17】

半導体デバイスを形成するための方法であって、
第１のウェハ上に複数の第１の半導体構造を形成するステップであって、前記第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を備える第１の接合層とを備える、複数の第１の半導体構造を形成するステップと、
第１のダイの少なくとも１つが前記第１の半導体構造の少なくとも１つを含むように、前記第１のウェハを複数の前記第１のダイにダイシングするステップと、
第２のウェハ上に複数の第２の半導体構造を形成するステップであって、前記第２の半導体構造の少なくとも１つは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を備える第２の接合層とを備える、複数の第２の半導体構造を形成するステップと、
第２のダイの少なくとも１つが前記第２の半導体構造の少なくとも１つを含むように、前記第２のウェハを複数の前記第２のダイにダイシングするステップと、
第３のウェハ上に複数の第３の半導体構造を形成するステップであって、前記第３の半導体構造の少なくとも１つは、プロセッサと、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３の接合接点を備える第３の接合層とを備える、複数の第３の半導体構造を形成するステップと、
前記少なくとも１つの第３の半導体構造は、前記第１の半導体構造及び前記第２の半導体構造のそれぞれに接合されるように、（ｉ）前記第３のウェハと、（ｉｉ）前記少なくとも１つの第１のダイ及び前記少なくとも１つの第２のダイのそれぞれを対面方式で接合して、接合構造を形成するステップであって、前記第１の接合接点が第１の接合界面で前記第３の接合接点の第１の組と接触し、前記第２の接合接点が第２の接合界面で前記第３の接合接点の第２の組と接触する、形成するステップと
前記接合構造を複数のダイにダイシングするステップであって、前記ダイの少なくとも１つは、接合された第１、第２、及び第３の半導体構造を含む、ダイシングするステップと、を含む、方法。

【請求項18】

前記複数の第１の半導体構造を形成するステップは、
前記第１のウェハ上に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
前記ＮＡＮＤメモリセルのアレイの上に第１の相互接続層を形成するステップと、
前記第１の相互接続層の上に前記第１の接合層を形成するステップと、を含む、請求項１７に記載の方法。

【請求項19】

前記複数の第２の半導体構造を形成するステップは、
前記第２のウェハ上に前記ＤＲＡＭセルのアレイを形成するステップと、
前記ＤＲＡＭセルのアレイの上に第２の相互接続層を形成するステップと、
前記第２の相互接続層の上に前記第２の接合層を形成するステップと、を含む、請求項１７に記載の方法。

【請求項20】

前記複数の第３の半導体構造を形成するステップは、
前記第３のウェハ上に前記プロセッサ及び前記ＳＲＡＭセルのアレイを形成するステップと、
前記プロセッサ及び前記ＳＲＡＭセルのアレイの上に第３の相互接続層を形成するステップと、
前記第３の相互接続層の上に前記第３の接合層を形成するステップと、を含む、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本出願は、２０１９年４月１５日に出願された「ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＮＡＮＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＷＩＴＨ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮＡＬ ＣＨＩＰＳ」と題する国際出願第ＰＣＴ／ＣＮ２０１９／０８２６０７号、２０１９年７月２４日に出願された「ＢＯＮＤＥＤ ＵＮＩＦＩＥＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰＳ ＡＮＤ ＦＡＢＲＩＣＡＴＩＯＮ ＡＮＤ ＯＰＥＲＡＴＩＯＮ ＭＥＴＨＯＤＳ ＴＨＥＲＥＯＦ」と題する国際出願第ＰＣＴ／ＣＮ２０１９／０９７４４２号、及び２０１９年４月３０日に出願された「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＭＢＥＤＤＥＤ ＤＹＮＡＭＩＣ ＲＡＮＤＯＭ－ＡＣＣＥＳＳ ＭＥＭＯＲＹ」と題する国際出願第ＰＣＴ／ＣＮ２０１９／０８５２３７号の優先権の利益を主張し、これらのすべては参照によりその全体が本明細書に組み込まれる。

【背景技術】

【0002】

本開示の実施形態は、半導体デバイス及びその製造方法に関する。

【0003】

現代のモバイルデバイス（例えば、スマートフォン、タブレットなど）では、アプリケーションプロセッサ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉ、全地球測位システム（ＧＰＳ）、周波数変調（ＦＭ）無線機、ディスプレイなどのための様々なコントローラ、及びベースバンドプロセッサなどの様々な機能を可能にするために、複数の複雑なシステムオンチップ（ＳＯＣ）が使用され、これらは個別のチップとして形成される。例えば、アプリケーションプロセッサは、典型的には、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、オンチップメモリ、加速機能ハードウェア、及び他のアナログ構成要素を含んでサイズが大きい。

【発明の概要】

【0004】

半導体デバイス及びその製造方法の実施形態が本明細書に開示される。

【0005】

一例では、半導体デバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。半導体デバイスはまた、ＤＲＡＭセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。半導体デバイスはまた、プロセッサと、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む第３の半導体構造を含む。半導体デバイスは、第１の接合層と第３の接合層との間の第１の接合界面と、第２の接合層と第３の接合層との間の第２の接合界面とをさらに含む。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。第１の接合界面と第２の接合界面とは同一平面内にある。

【0006】

別の例では、半導体デバイスを形成するための方法が開示される。第１のウェハ上には、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、複数の第１のダイにダイシングされ、その結果、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、複数の第２のダイにダイシングされ、その結果、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含む。第３のウェハ上に、複数の第３の半導体構造が形成されている。第３の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む。第３のウェハは、複数の第３のダイにダイシングされ、その結果、第３のダイのうちの少なくとも１つが第３の半導体構造のうちの少なくとも１つを含む。第３のダイ並びに第１のダイ及び第２のダイの各々は、第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合されるように、対面方式で接合される。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。

【0007】

さらに別の例では、半導体デバイスを形成するための方法が開示される。第１のウェハ上には、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、複数の第１のダイにダイシングされ、その結果、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、複数の第２のダイにダイシングされ、その結果、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含む。第３のウェハ上に、複数の第３の半導体構造が形成されている。第３の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む。第３のウェハ並びに少なくとも１つの第１のダイ及び少なくとも１つ第２のダイの各々は、少なくとも１つの第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合されるように、対面方式で接合されて接合構造を形成する。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。接合構造は、複数のダイにダイシングされる。ダイのうちの少なくとも１つは、接合された第１、第２、及び第３の半導体構造を含む。

【0008】

さらに別の例では、マルチチップパッケージ（ＭＣＰ）内の半導体デバイスは、回路基板と、回路基板上のハイブリッドコントローラと、少なくとも１つのＮＡＮＤダイと、少なくとも１つのＤＲＡＭダイとを含む。少なくとも１つのＮＡＮＤダイは、ＮＡＮＤメモリセルのアレイを含み、ダイツーダイワイヤボンディングを介してハイブリッドコントローラに電気的に接続される。少なくとも１つのＤＲＡＭダイは、ＤＲＡＭセルのアレイを含み、ダイツーダイワイヤボンディングを介してハイブリッドコントローラに電気的に接続される。ハイブリッドコントローラは、少なくとも１つのＮＡＮＤダイと少なくとも１つのＤＲＡＭダイとの間のデータ転送を制御するように構成される。

【図面の簡単な説明】

【0009】

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成及び使用することを可能にするのにさらに役立つ。

【図1】いくつかの実施形態による、異種メモリ及びハイブリッドコントローラを有する例示的なシステムのブロック図を示す。

【図2】いくつかの実施形態による、異種メモリ及びハイブリッドコントローラを有するＭＣＰ内の例示的な半導体デバイスの断面の概略図を示す。

【図3A】いくつかの実施形態による、ホストプロセッサと、各々が異種メモリを有する接合された半導体デバイスとを有する例示的なシステムの断面の概略図を示す。

【図3B】いくつかの実施形態による、ホストプロセッサと、各々が異種メモリを有する接合された半導体デバイスとを有する別の例示的なシステムの断面の概略図を示す。

【図4A】いくつかの実施形態による、異種メモリを有する例示的な半導体デバイスの断面の概略図を示す。

【図4B】いくつかの実施形態による、異種メモリを有する別の例示的な半導体デバイスの断面の概略図を示す。

【図5A】いくつかの実施形態による、プロセッサ及びＳＲＡＭを有する例示的な半導体構造の概略平面図を示す。

【図5B】いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する例示的な半導体構造の概略平面図を示す。

【図5C】いくつかの実施形態による、ＤＲＡＭ及び周辺回路を有する例示的な半導体構造の概略平面図を示す。

【図6A】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、及び周辺回路を有する例示的な半導体構造の概略平面図を示す。

【図6B】いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造の概略平面図を示す。

【図6C】いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造の概略平面図を示す。

【図7A】いくつかの実施形態による、異種メモリを有する例示的な半導体デバイスの断面図を示す。

【図7B】いくつかの実施形態による、異種メモリを有する別の例示的な半導体デバイスの断面図を示す。

【図8A】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、及び周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図8B】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、及び周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図9A】いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。

【図9B】いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。

【図10A】いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造を形成するための製造プロセスを示す。

【図10B】いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造を形成するための製造プロセスを示す。

【図10C】いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造を形成するための製造プロセスを示す。

【図11A】いくつかの実施形態による、異種メモリを有する例示的な半導体デバイスを形成するための製造プロセスを示す。

【図11B】いくつかの実施形態による、異種メモリを有する例示的な半導体デバイスを形成するための製造プロセスを示す。

【図12A】いくつかの実施形態による、例示的な半導体構造をダイシング及び接合するための製造プロセスを示す。

【図12B】いくつかの実施形態による、例示的な半導体構造をダイシング及び接合するための製造プロセスを示す。

【図12C】いくつかの実施形態による、例示的な半導体構造をダイシング及び接合するための製造プロセスを示す。

【図13A】いくつかの実施形態による、例示的な半導体構造を接合及びダイシングするための製造プロセスを示す。

【図13B】いくつかの実施形態による、例示的な半導体構造を接合及びダイシングするための製造プロセスを示す。

【図13C】いくつかの実施形態による、例示的な半導体構造を接合及びダイシングするための製造プロセスを示す。

【図13D】いくつかの実施形態による、例示的な半導体構造を接合及びダイシングするための製造プロセスを示す。

【図14】いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造の断面図を示す。

【図15A】いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する例示的な半導体構造の断面図を示す。

【図15B】いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する別の例示的な半導体構造の断面図を示す。

【図16A】いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための例示的な方法のフローチャートを示す。

【図16B】いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための例示的な方法のフローチャートを示す。

【図17A】いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための別の例示的な方法のフローチャートを示す。

【図17B】いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための別の例示的な方法のフローチャートを示す。

【0010】

本開示の実施形態について、添付の図面を参照しながら説明する。

【発明を実施するための形態】

【0011】

特定の構成及び配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。

【0012】

本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性に影響を及ぼすことは、当業者の知識の範囲内である。

【0013】

一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組合せを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。

【0014】

本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、及び「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間の特徴を有する何か又はその間の層の「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」は何か「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間の特徴を有さない何か又はその間の層「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。

【0015】

さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。

【0016】

本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。代替で、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。

【0017】

本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にある若しくは上にある構造の全体にわたって延在することができ、又は下にある若しくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一又は不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、又は上面と底面との間の任意の対の水平面の間に位置することができる。層は、横方向、垂直方向、及び／又はテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ又は複数の層を含むことができ、及び／又はその上、それより上、及び／又はその下に１つ又は複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ又は複数の導体及びコンタクト層（相互接続線及び／又はビアコンタクトが形成される）並びに１つ又は複数の誘電体層を含むことができる。

【0018】

本明細書で使用される場合、「名目／名目上」という用語は、製品又はプロセスの設計段階中に設定される、構成要素又はプロセス動作の特性又はパラメータの所望の又は目標の値を、所望の値より上及び／又は下の値の範囲と共に指す。値の範囲は、製造プロセスにおけるわずかな変動又は公差に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の量の値を示すことができる。

【0019】

本明細書で使用される場合、「３次元（３Ｄ）ＮＡＮＤメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように、横向き基板上に直列に接続されたメモリセルトランジスタの垂直方向のストリングを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。

【0020】

本明細書で使用される場合、「ウェハ」は、半導体デバイスがその中及び／又は上に構築するための半導体材料の一部であり、ダイに分離される前に様々な製造プロセスを受けることができる。

【0021】

埋め込みマルチメディアカード（ｅＭＭＣ）、ユニバーサルフラッシュストレージ（ＵＦＳ）、及びボールグリッドアレイ（ＢＧＡ）ソリッドステートドライブ（ＳＳＤ）などの、不揮発性メモリ／記憶装置としての埋め込みＮＡＮＤメモリ（「ＮＡＮＤフラッシュメモリ」としても知られる）製品を使用する従来の方法は、ＮＡＮＤメモリチップをプリント回路基板（ＰＣＢ）上にはんだ付けすることを含む。すべてのメモリデバイスの対応するプロトコルの制御線及びデータ転送線は、ホストプロセッサ（例えば、ＣＰＵなどの「マイクロプロセッサ」としても知られている）から導出される。しかしながら、従来の方法は、制御線とデータ転送線との間にクロストークをもたらし、また、プロセッサに高い負荷を引き起こす可能性がある。

【0022】

さらに、従来のメモリは、通常、均質であり、すなわち、同じタイプのメモリを有する。例えば、メインメモリは、ＮＡＮＤメモリ又はＤＲＡＭのいずれかである。ＭＣＰのメモリデバイスであっても、同じタイプのメモリダイ、例えばＮＡＮＤダイ又はＤＲＡＭダイが同じパッケージに含まれる。しかしながら、異なるタイプのメモリが必要とされる場合、ＰＣＢ上にはんだ付けされ、ＰＣＢ上の長距離金属ワイヤ／線を介して電気的に接続される（別個のパッケージ内の）複数のメモリチップが必要であり、それによってさらなるＲＣ遅延を引き起こし、ＰＣＢ面積を増大させる。

【0023】

一方、最新のプロセッサがより高度な世代に開発されるにつれて、キャッシュサイズは、プロセッサ性能向上のために徐々に重要な役割を果たしている。場合によっては、キャッシュは、マイクロプロセッサチップ内のチップ面積の半分又はそれ以上を占有した。また、キャッシュからプロセッサコアロジックへの抵抗容量（ＲＣ）遅延が顕著になり、性能が低下する可能性がある。さらに、プロセッサを外部不揮発性メモリに電気的に接続するために、バスインターフェースユニットが必要である。しかしながら、バスインターフェースユニット自体は、追加のチップ面積を占有し、不揮発性メモリ及び／又は揮発性メモリへのその電気的接続は、金属ルーティングのための追加の面積を必要とし、追加のＲＣ遅延をもたらす。

【0024】

本開示による様々な実施形態は、より速いデータ処理、転送、及び記憶速度、より高い効率、並びにより多くのデータ記憶容量などのより良好なデータ記憶性能を達成するために、ＭＣＰに、又はさらには同じ接合チップ内に集積されたプロセッサコア、キャッシュ、及び異種メモリ（例えば、ＤＲＡＭ及びＮＡＮＤメモリ）を有する一体化半導体デバイスを提供する。異種メモリアーキテクチャは、不揮発性メモリ及び揮発性メモリの両方の利点、例えば、ＮＡＮＤメモリの大記憶容量及びＤＲＡＭの高速アクセス速度を利用することができ、それによって回路設計のためのプロセスウィンドウを広げることができる。一例では、異種メモリアーキテクチャは、電源断によりシステムが再起動したときに論理物理アドレスマップを各ＮＡＮＤメモリからそれぞれのＤＲＡＭにリロードすることによって、より速いパワーオン速度を達成することができる。

【0025】

一例では、本明細書に開示される半導体デバイスは、ハイブリッドコントローラと、ハイブリッドコントローラによって制御される複数のＮＡＮＤダイとＤＲＡＭダイとを有するＭＣＰ内にあってもよい。別の例では、本明細書に開示される半導体デバイスは、ＮＡＮＤメモリ（例えば、不揮発性メモリとして）を有する第１の半導体構造、及びＤＲＡＭ（例えば、揮発性メモリとして）を有する第２の半導体構造などの異種メモリを含むことができる。本明細書に開示される半導体デバイスは、周辺に分布された長距離金属ルーティング又は従来のシリコン貫通電極（ＴＳＶ）の代わりに、多数の短距離垂直金属相互接続を用いて第１及び第２の半導体構造の各々に接合されたプロセッサコア（例えば、異種メモリのコントローラとして）及びＳＲＡＭ（例えば、キャッシュとして）を有する第３の半導体構造をさらに含むことができる。バスインターフェースユニットはまた、大幅に低減され得るか、又は完全に除去され得る。いくつかの実施形態では、キャッシュモジュールをより小さいキャッシュ領域に分割し、接合接点設計に従ってランダムに分散することができる。

【0026】

結果として、最適な瞬間データ及び状態記憶能力は、より高い信号対雑音（Ｓ／Ｎ）比、より良好なメモリアレイ効率、より少ないダイサイズ及びより低いビットコスト、より高密度の機能モジュール（例えば、プロセッサコア、キャッシュ、バスインターフェースなど）の配置、より速い速度、及びより小さいＰＣＢサイズを同時に達成することができる。さらに、プロセッサウェハ、ＮＡＮＤメモリウェハ、及びＤＲＡＭウェハの製造プロセスからの相互作用の影響が少ないこと、並びに既知の良好なハイブリッド接合歩留まりのために、より歩留まりの高い短い製造サイクル時間を達成することができる。ミリメートル又はセンチメートルレベルからマイクロメートルレベルなど、プロセッサ、ＮＡＮＤメモリ、及びＤＲＡＭ間のより短い接続距離は、より速いデータ転送速度でプロセッサ及びメモリ性能を改善し、より広い帯域幅でプロセッサコアロジック効率を改善し、システム速度を改善することができる。

【0027】

図１は、いくつかの実施形態による、異種メモリ及びハイブリッドコントローラを有する例示的なシステム１００のブロック図を示す。システム１００は、ＳＳＤ、ｅＭＭＣ、又はＵＦＳなどのメモリを含む任意の適切なシステムであり得る。いくつかの実施形態では、システム１００は、ハイブリッドコントローラ１０２と、１つ又は複数のＤＲＡＭ１０４及び１つ又は複数のＮＡＮＤメモリ１０６を含む異種メモリと、ホストプロセッサ１０８とを含む。単一のメモリを含む従来の同種メモリシステムとは異なり、システム１００は、ＤＲＡＭ１０４とＮＡＮＤメモリ１０６との対などの異種メモリの複数の対を含むことができる。

【0028】

ハイブリッドコントローラ１０２は、ＤＲＡＭ１０４及びＮＡＮＤメモリ１０６の動作を制御するように構成することができる。すなわち、ハイブリッドコントローラ１０２は、ＮＡＮＤメモリ１０６におけるデータの格納及び転送を管理するＮＡＮＤメモリコントローラと、ＤＲＡＭ１０４におけるデータの格納及び転送を管理するＤＲＡＭコントローラとの両方の役割を果たすことができる。いくつかの実施形態では、ハイブリッドコントローラ１０２は、ＤＲＡＭ１０４とＮＡＮＤメモリ１０６との間のデータ転送を制御するように構成される。例えば、各ＮＡＮＤメモリ１０６は、論理物理アドレスマップを格納するように構成されてもよく、ハイブリッドコントローラ１０２は、システム１００の電源がオンになったときに、論理物理アドレスマップを各ＮＡＮＤメモリ１０６からそれぞれのＤＲＡＭ１０４にロードするように構成されてもよい。論理アドレスは、実行中にＣＰＵによって生成されたアドレスであり、物理アドレスは、メモリ内の位置である。論理物理アドレスマップは、物理アドレスを論理アドレスにマッピングすることができる。

【0029】

ホストプロセッサ１０８は、任意の適切な論理演算を実施するように構成された実行論理／エンジンなどの、１つ又は複数の集積又は個別のプロセッサコアを含むことができる。いくつかの実施形態では、ホストプロセッサ１０８はまた、ＳＲＡＭによって形成された１つ又は複数のキャッシュ（例えば、命令キャッシュ又はデータキャッシュ）を含む。いくつかの実施形態では、ハイブリッドコントローラ１０２はまた、ＳＲＡＭによって形成されたキャッシュを含んでもよいことが理解される。いくつかの実施形態では、キャッシュ（ホストプロセッサ１０８及び／又はハイブリッドコントローラ１０２内）は、論理物理アドレスマップに対する更新のログを格納するように構成される。すなわち、システム１００の動作中（すなわち、システム１００の電源がオンになっているときに）、論理物理アドレスマップに対する任意の更新は、ホストプロセッサ１０８及び／又はハイブリッドコントローラ１０２内のキャッシュに格納することができる。論理物理アドレスマップに対する更新のログをキャッシュに格納することにより、大規模で高価な無停電電源装置（ＵＰＳ）なしで、論理物理アドレスマップを安全に保存することができる。例えば、予期しない電力中断が発生した場合、ハイブリッドコントローラ１０２は、電力再開時のリブート速度に影響を与えることなく、論理物理アドレスマップを各ＮＡＮＤメモリ１０６からそれぞれのＤＲＡＭ１０４にリロードすることができる。いくつかの実施形態では、ハイブリッドコントローラ１０２及びホストプロセッサ１０８の各々は、システム１００内及びシステム１００と他のデバイスとの間でデータを送受信するように構成された１つ又は複数のバスインターフェースユニット（図示せず）をさらに含む。

【0030】

図２は、いくつかの実施形態による、異種メモリ及びハイブリッドコントローラを有するＭＣＰ２０２内の例示的な半導体デバイス２００の断面の概略図を示す。マルチチップモジュール（ＭＣＭ）としても知られているＭＣＰ２０２は、図２に示すいくつかの実施形態によれば、複数の集積回路（ＩＣ又は「チップ」）、半導体ダイ、及び／又は他の個別部品が回路基板２０６上に集積される、複数の導体端子（すなわち、ピン）２０４を有するパッケージなどの電子アセンブリである。いくつかの実施形態では、回路基板２０６上のハイブリッドコントローラ２０８、１つ又は複数のＤＲＡＭダイ２１０、１つ又は複数のＮＡＮＤダイ２１２、及び１つ又は複数のハイブリッドメモリダイ２１４を含む、様々なチップレットがＭＣＰ２０２内の回路基板２０６上に積層される。ＤＲＡＭダイ２１０、ＮＡＮＤダイ２１２、及びハイブリッドメモリダイ２１４などのメモリダイの各々は、ボールボンディング、ウェッジボンディング、又は準拠したボンディングに基づくアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、又は金（Ａｕ）ボンディングワイヤを含むがこれらに限定されないダイツーダイワイヤボンディングを介してハイブリッドコントローラ２０８に電気的に接続される。

【0031】

ハイブリッドコントローラ２０８は、図１に関して詳細に上述したハイブリッドコントローラ１０２の一例とすることができる。以下で詳細に説明するように、各ＤＲＡＭダイ２１０は、ＤＲＡＭセルのアレイを含むことができ、各ＮＡＮＤダイ２１２は、ＮＡＮＤメモリセルのアレイ、例えば、３Ｄ ＮＡＮＤメモリストリングのアレイ及び／又は二次元（２Ｄ）ＮＡＮＤメモリセルのアレイを含むことができる。各ＤＲＡＭダイ２１０は、ＤＲＡＭ１０４の例示的な実装形態とすることができ、各ＮＡＮＤダイ２１２は、図１に関して詳細に上述したＮＡＮＤメモリ１０６の例示的な実装形態とすることができる。ハイブリッドメモリダイ２１４は、いくつかの実施形態によれば、ＮＡＮＤメモリセルのアレイ及びＤＲＡＭセルのアレイを含む。すなわち、半導体デバイス２００は、同じＭＣＰ２０２内のＤＲＡＭダイ２１０及びＮＡＮＤダイ２１２の両方などの異種メモリダイを含むだけでなく、いくつかの実施形態では、同じハイブリッドメモリダイ２１４上にＤＲＡＭ及びＮＡＮＤメモリセルの両方などの異種メモリセルも含むことができる。

【0032】

図３Ａは、いくつかの実施形態による、ホストプロセッサ３０２と、各々が異種メモリを有する接合された半導体デバイスとを有する例示的なシステム３００の断面の概略図を示す。システム３００は、ＳＳＤ、ｅＭＭＣ、又はＵＦＳなどのメモリを含む任意の適切なシステムであり得る。いくつかの実施形態によれば、システム３００は、ＰＣＢ３０４上に取り付けられた（例えば、はんだ付けされた）ホストプロセッサ３０２を含む。ホストプロセッサ３０２は、図１に関して詳細に上述したホストプロセッサ１０８の一例とすることができる。システム３００は、同様にＰＣＢ３０４上にそれぞれ取り付けられた（例えば、はんだ付けされた）複数の接合された半導体デバイス３０６及び３０８をさらに含むことができる。各接合された半導体デバイス３０６又は３０８は、埋め込み制御信号を転送するための制御線及び埋め込みデータ信号を転送するためのデータ転送線を介して直接ホストプロセッサ３０２に電気的に接続された埋め込み異種メモリデバイスとすることができる。すなわち、ホストプロセッサ３０２は、各接合された半導体デバイス３０６、３０８の動作を制御し、各接合された半導体デバイス３０６、３０８と直接ホスト線を介してデータを交換することができる。

【0033】

図３Ａに示すように、各接合された半導体デバイス３０６又は３０８は、ＮＡＮＤメモリを有する第１の半導体構造３１２、ＤＲＡＭを有する第２の半導体構造３１４、及びプロセッサを有する第３の半導体構造３１０を含む一体化半導体デバイスである。第３の半導体構造３１０のプロセッサは、図１に関して詳細に上述したハイブリッドコントローラ１０２の例示的な実装形態とすることができる。第１の半導体構造３１２及び第２の半導体構造３１４のＮＡＮＤメモリ及びＤＲＡＭは、図１に関して詳細に上述したＮＡＮＤメモリ１０６及びＤＲＡＭ１０４の例示的な実装形態としての異種メモリの対とすることができる。いくつかの実施形態によれば、第１の半導体構造３１２及び第２の半導体構造３１４の各々は、以下で詳細に説明するように、３Ｄ配置で垂直に第３の半導体構造３１０と結合される。すなわち、第１の半導体構造３１２及び第２の半導体構造３１４のそれぞれは、第３の半導体構造３１０の上方に積層することができる。その結果、プロセッサ、ＮＡＮＤメモリ、及びＤＲＡＭ間の電気的接続を短くすることができ、ＲＣ遅延を低減することができ、ＰＣＢ面積を節約することができる。

【0034】

図３Ｂは、いくつかの実施形態による、ホストプロセッサ３０２と、各々が異種メモリを有する接合された半導体デバイスとを有する別の例示的なシステム３０１の断面の概略図を示す。システム３０１は、接合された半導体デバイス３０９がホストプロセッサ３０２と直接相互作用しないことを除いて、図３Ａのシステム３００と同じである。なお、接合された半導体デバイス３０９の制御線やデータ転送線は、ホストプロセッサ３０２から導出されていない。その代わりに、接合された半導体デバイス３０９は、制御線及びデータ転送線を介して、別の接合された半導体デバイス３０７と電気的に接続される。接合された半導体デバイス３０７の第３の半導体構造３１０内のプロセッサは、例えば、接合された半導体デバイス３０９の動作を制御するなど、ホストプロセッサ３０２の少なくともいくつかの機能を共有することができ、接合された半導体デバイス３０９とデータを交換することができる。いくつかの実施形態では、「ブリッジ」として機能する接合された半導体デバイス３０７は、ホストプロセッサ３０２からの制御信号及び／又はデータ信号を接合された半導体デバイス３０９に中継することができる。いずれにせよ、接合された半導体デバイス３０７は、ホストプロセッサ３０２への負荷及びホストライン間のクロストーク（例えば、ホストプロセッサ３０２から導出された制御及びデータ転送線）を低減することができる。

【0035】

図４Ａは、いくつかの実施形態による、異種メモリを有する例示的な半導体デバイス４００の断面の概略図を示す。半導体デバイス４００は、図３Ａ及び図３Ｂの接合された半導体デバイス３０６、３０７、３０８、及び３０９の一例を表す。半導体デバイス４００の構成要素（例えば、プロセッサ／ＳＲＡＭ、ＮＡＮＤメモリ、及びＤＲＡＭ）は、異なる基板上に別々に形成され、次いで互いに結合されて接合チップを形成することができる。

【0036】

半導体デバイス４００は、ＮＡＮＤメモリセルのアレイを含む第１の半導体構造４０２を含むことができる。すなわち、第１の半導体構造４０２は、メモリセルが３Ｄ ＮＡＮＤメモリストリングのアレイ及び／又は２Ｄ ＮＡＮＤメモリセルのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスとすることができる。ＮＡＮＤメモリセルはページに編成することができ、その後ブロックに編成され、各ＮＡＮＤメモリセルはビット線（ＢＬ）と呼ばれる別個の線に電気的に接続される。ＮＡＮＤメモリセル内の同じ垂直位置を有するすべてのメモリセルは、ワード線（ＷＬ）によって制御ゲートを介して電気的に接続することができる。いくつかの実施形態では、メモリプレーンは、同じビット線を介して電気的に接続される特定の数のブロックを含む。

【0037】

いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、各々がフローティングゲートトランジスタを含む２Ｄ ＮＡＮＤメモリセルのアレイである。いくつかの実施形態によれば、２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、その各々は、直列に接続された（ＮＡＮＤゲートに似ている）複数のメモリセル（例えば、３２から１２８個のメモリセル）と、２つの選択トランジスタとを含む。いくつかの実施形態によれば、各２Ｄ ＮＡＮＤメモリストリングは、基板上の同じ平面内に（２Ｄで）配置される。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであり、その各々は、メモリスタックを貫通して基板の上に（３Ｄで）垂直に延在する。３Ｄ ＮＡＮＤ技術（例えば、メモリスタック内の層／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、典型的には、各々がフローティングゲートトランジスタ又は電荷トラップトランジスタを含む３２から２５６個のＮＡＮＤメモリセルを含む。

【0038】

半導体デバイス４００はまた、ＤＲＡＭセルのアレイを含む第２の半導体構造４０４を含むことができる。すなわち、第２の半導体構造４０４は、ＤＲＡＭメモリデバイスとすることができる。ＤＲＡＭは、メモリセルの定期的なリフレッシュを必要とする。いくつかの実施形態では、各ＤＲＡＭセルは、データのビットを正又は負の電荷として格納するためのキャパシタの他、コンデンサのアクセスを制御する１つ又は複数のトランジスタとを含む。一例では、各ＤＲＡＭセルは１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルである。

【0039】

半導体デバイス４００は、プロセッサ及びＳＲＡＭセルのアレイを含む第３の半導体構造４０６をさらに含むことができる。いくつかの実施形態では、第３の半導体構造４０６内のプロセッサ及びＳＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。プロセッサ及びＳＲＡＭセルアレイの両方は、高速を達成するために高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で実装することができる。

【0040】

プロセッサは、限定はしないが、ＣＰＵ、ＧＰＵ、デジタル信号プロセッサ（ＤＳＰ）、テンソルプロセシングユニット（ＴＰＵ）、ビジョンプロセシングユニット（ＶＰＵ）、ニューラルプロセシングユニット（ＮＰＵ）、相乗的処理ユニット（ＳＰＵ）、物理処理ユニット（ＰＰＵ）、及び画像信号プロセッサ（ＩＳＰ）を含む専用プロセッサを含むことができる。プロセッサはまた、アプリケーションプロセッサ、ベースバンドプロセッサなどの複数の専用プロセッサを組み合わせるＳｏＣを含むことができる。半導体デバイス４００がモバイルデバイス（例えば、スマートフォン、タブレット、眼鏡、腕時計、仮想現実／拡張現実ヘッドセット、ラップトップコンピュータなど）で使用されるいくつかの実施形態では、アプリケーションプロセッサは、オペレーティングシステム環境で動作するアプリケーションを処理し、ベースバンドプロセッサは、第２世代（２Ｇ）、第３世代（３Ｇ）、第４世代（４Ｇ）、第５世代（５Ｇ）、第６世代（６Ｇ）セルラ通信などのセルラ通信を処理する。いくつかの実施形態では、第３の半導体構造４０６内のプロセッサは、図１に関して詳細に上述したハイブリッドコントローラ１０２の一例であるか、又はそれを含む。

【0041】

プロセッサ以外の他の処理ユニット（「論理回路」としても知られる）も、第１の半導体構造４０２内のＮＡＮＤメモリの周辺回路の全体若しくは一部、及び／又は第２の半導体構造４０４内のＤＲＡＭの周辺回路の全体若しくは一部など、第３の半導体構造４０６内に形成することができる。いくつかの実施形態では、半導体デバイス４００の第３の半導体構造４０６は、第１の半導体構造４０２内のＮＡＮＤメモリの周辺回路の全体又は一部をさらに含む。周辺回路（制御及び検知回路としても知られる）は、ＮＡＮＤメモリの動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号回路を含むことができる。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流若しくは電圧基準、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ又は複数を含むことができる。いくつかの実施形態では、半導体デバイス４００の第３の半導体構造４０６は、第２の半導体構造４０４内のＤＲＡＭの周辺回路の全体又は一部をさらに含む。周辺回路（制御及び検知回路としても知られる）は、ＤＲＡＭの動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号回路を含むことができる。例えば、周辺回路は、入力／出力バッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ又は複数を含むことができる。いくつかの実施形態では、第１の半導体構造４０２はＮＡＮＤメモリの周辺回路の全部又は一部を含み、第２の半導体構造４０４はＤＲＡＭの周辺回路の全部又は一部を含む。

【0042】

ＳＲＡＭは、論理回路（例えば、プロセッサ及び周辺回路）の同じ基板上に集積され、より広いバス及びより速い動作速度を可能にし、これは「オンダイＳＲＡＭ」としても知られている。ＳＲＡＭのメモリコントローラは、周辺回路の一部として埋め込むことができる。いくつかの実施形態では、各ＳＲＡＭセルは、データのビットを正又は負の電荷として格納するための複数のトランジスタの他、データのビットへのアクセスを制御する１つ又は複数のトランジスタとを含む。一例では、各ＳＲＡＭセルは、６つのトランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））、例えば、データのビットを格納するための４つのトランジスタと、データへのアクセスを制御するための２つのトランジスタとを有する。ＳＲＡＭセルは、論理回路（例えば、プロセッサ及び周辺回路）によって占有されていない領域内に位置することができ、したがって、形成されるべき余分な空間を必要としない。オンダイＳＲＡＭは、１つ又は複数のキャッシュ（例えば、命令キャッシュ又はデータキャッシュ）及び／又はデータバッファとして使用される半導体デバイス４００の高速動作を可能にすることができる。

【0043】

図４Ａに示すように、半導体デバイス４００は、第１の半導体構造４０２と第３の半導体構造４０６との間に垂直に第１の接合界面４０８と、第２の半導体構造４０４と第３の半導体構造４０６との間に垂直に第２の接合界面４１０とをさらに含む。いくつかの実施形態によれば、第１の接合界面４０８と第２の接合界面４１０とは同一平面内にある。すなわち、いくつかの実施形態では、第１の半導体構造４０２及び第２の半導体構造４０４は互いに積み重ねられず、代わりに、両方が、第３の半導体構造４０６の上方に積み重ねられ、第３の半導体構造４０６と接触する。第３の半導体構造４０６は、第１の半導体構造４０２及び第２の半導体構造４０４の両方を収容するために、第１の半導体構造４０２又は第２の半導体構造４０４のサイズよりも大きいサイズを有することができる。

【0044】

以下で詳細に説明するように、第１の半導体構造４０２、第２の半導体構造４０４、及び第３の半導体構造４０６は、第１の半導体構造４０２、第２の半導体構造４０４、及び第３の半導体構造４０６のうちの一つを製造する熱履歴が、第１の半導体構造４０２、第２の半導体構造４０４、及び第３の半導体構造４０６のうちの別の一つを製造するプロセスを制限しないように、別々に（いくつかの実施形態では並列に）製造することができる。さらに、ＰＣＢなどの回路基板上の長距離（例えば、ミリメートル又はセンチメートルレベル）チップツーチップデータバスとは対照的に、第１の半導体構造４０２及び第３の半導体構造４０６の間、並びに第２の半導体構造４０４及び第３の半導体構造４０６の間にそれぞれ直接、短距離（例えば、ミクロンレベル）電気的接続を行うために、第１の接合界面４０８及び第２の接合界面４１０を介して多数の相互接続（例えば、接合接点）を形成することができ、それにより、チップインターフェース遅延が排除され、消費電力が低減された高速Ｉ／Ｏスループットが達成される。第１の半導体構造４０２内のＮＡＮＤメモリと第３の半導体構造４０６内のプロセッサとの間、並びに第１の半導体構造４０２内のＮＡＮＤメモリと第３の半導体構造４０６内のＳＲＡＭとの間のデータ転送は、第１の接合界面４０８を横切る相互接続（例えば、接合接点）を介して実施され得る。同様に、第２の半導体構造４０４内のＤＲＡＭと第３の半導体構造４０６内のプロセッサとの間、並びに第２の半導体構造４０４内のＤＲＡＭと第３の半導体構造４０６内のＳＲＡＭとの間のデータ転送は、第２の接合界面４１０を横切る相互接続（例えば、接合接点）を介して実施され得る。第１の半導体構造４０２、第２の半導体構造４０４及び第３の半導体構造４０６を垂直に集積化することで、チップサイズを低減することができ、メモリセル密度を高くすることができる。さらに、「一体化された」チップとして、複数の個別のチップ（例えば、様々なプロセッサ、コントローラ、及び異種メモリ）を単一の接合チップ（例えば、半導体デバイス４００）に集積することにより、より速いシステム速度及びより小さいＰＣＢサイズも達成することができる。

【0045】

積層された第１の半導体構造４０２、第２の半導体構造４０４及び第３の半導体構造４０６の相対位置は限定されないことが理解される。図４Ｂは、いくつかの実施形態による、別の例示的な半導体デバイス４０１の断面の概略図を示す。プロセッサ及びＳＲＡＭセルのアレイを含む第３の半導体構造４０６がＮＡＮＤメモリセルのアレイを含む第１の半導体構造４０２及びＤＲＡＭセルのアレイを含む第２の半導体構造４０４の下にある図４Ａの半導体デバイス４００とは異なり、図４Ｂの半導体デバイス４０１では、第３の半導体構造４０６は第１の半導体構造４０２及び第２の半導体構造４０４の上にある。それにもかかわらず、いくつかの実施形態によれば、第１の接合界面４０８は、半導体デバイス４０１内の第１の半導体構造４０２と第３の半導体構造４０６との間に垂直に形成され、第１の半導体構造４０２及び第３の半導体構造４０６は、接合（例えば、ハイブリッド接合）を介して垂直に結合される。同様に、いくつかの実施形態によれば、第２の接合界面４１０は、半導体デバイス４０１内の第２の半導体構造４０４と第３の半導体構造４０６との間に垂直に形成され、第２の半導体構造４０４及び第３の半導体構造４０６は、接合（例えば、ハイブリッド接合）によって垂直に結合される。第１の半導体構造４０２内のＮＡＮＤメモリと第３の半導体構造４０６内のプロセッサとの間のデータ転送、並びに第１の半導体構造４０２内のＮＡＮＤメモリと第３の半導体構造４０６内のＳＲＡＭとの間のデータ転送は、第１の接合界面４０８を横切る相互接続（例えば、接合接点）を介して実施され得る。同様に、第２の半導体構造４０４内のＤＲＡＭと第３の半導体構造４０６内のプロセッサとの間のデータ転送、並びに第２の半導体構造４０４内のＤＲＡＭと第３の半導体構造４０６内のＳＲＡＭとの間のデータ転送は、第２の接合界面４１０を横切る相互接続（例えば、接合接点）を介して実施され得る。

【0046】

図５Ａは、いくつかの実施形態による、プロセッサ及びＳＲＡＭを有する例示的な半導体構造５０１の概略平面図を示す。半導体構造５０１は、図４Ａ及び図４Ｂの第３の半導体構造４０６の一例であってもよい。半導体構造５０１は、ＳＲＡＭ５０４と同じ基板上にプロセッサ５０２を含むことができ、ＳＲＡＭ５０４と同じ論理プロセスを使用して製造することができる。プロセッサ５０２は、いくつか例を挙げると、ＣＰＵ、ＧＰＵ、ＤＳＰ、アプリケーションプロセッサ、ベースバンドプロセッサのうちの１つ又は複数を含むことができる。ＳＲＡＭ５０４は、プロセッサ５０２の外部に配置することができる。例えば、図５Ａは、ＳＲＡＭセルのアレイがプロセッサ５０２の外部にある半導体構造５０１内の複数の別個の領域に分布されるＳＲＡＭ５０４の例示的なレイアウトを示す。すなわち、ＳＲＡＭ５０４によって形成されたキャッシュモジュールは、より小さなキャッシュ領域に分割され、半導体構造５０１内のプロセッサ５０２の外部に分散することができる。一例では、キャッシュ領域の分布は、接合接点の設計、例えば接合接点なしで領域を占有することに基づいてもよい。別の例では、キャッシュ領域の分布はランダムであってもよい。これにより、追加のチップ領域を占有することなく、より多くの内部キャッシュ（例えば、オンダイＳＲＡＭを使用する）をプロセッサ５０２の周囲に配置することができる。

【0047】

図５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する例示的な半導体構造５０３の概略平面図を示す。半導体構造５０３は、図４Ａ及び図４Ｂの第１の半導体構造４０２の一例であってもよい。半導体構造５０３は、ＮＡＮＤメモリ５０６の周辺回路と同じ基板上にＮＡＮＤメモリ５０６を含むことができる。半導体構造５０３は、例えば、ワード線ドライバ５０８、ページバッファ５１０、及び任意の他の適切なデバイスを含む、ＮＡＮＤメモリ５０６を制御及び検知するためのすべての周辺回路を含むことができる。図５Ｂは、周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０）及びＮＡＮＤメモリ５０６の例示的なレイアウトを示し、周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０）及びＮＡＮＤメモリ５０６は、同一平面上の異なる領域に形成される。例えば、周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０）は、ＮＡＮＤメモリ５０６の外部に形成されてもよい。

【0048】

図５Ｃは、いくつかの実施形態による、ＤＲＡＭ及び周辺回路を有する例示的な半導体構造５０５の概略平面図を示す。半導体構造５０５は、図４Ａ及び図４Ｂの第２の半導体構造４０４の一例であってもよい。半導体構造５０５は、ＤＲＡＭ５１２の周辺回路と同じ基板上にＤＲＡＭ５１２を含むことができる。半導体構造５０５は、例えば、行デコーダ５１４、列デコーダ５１６、及び任意の他の適切なデバイスを含む、ＤＲＡＭ５１２を制御及び検知するためのすべての周辺回路を含むことができる。図５Ｃは、周辺回路（例えば、行デコーダ５１４、列デコーダ５１６）及びＤＲＡＭ５１２の例示的なレイアウトを示し、周辺回路（例えば、行デコーダ５１４、列デコーダ５１６）及びＤＲＡＭ５１２は、同じ平面上の異なる領域に形成される。例えば、周辺回路（例えば、行デコーダ５１４、列デコーダ５１６）は、ＤＲＡＭ５１２の外部に形成されてもよい。

【0049】

半導体構造５０１、５０３、及び５０５のレイアウトは、図５Ａ～図５Ｃの例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、ＮＡＮＤメモリ５０６の周辺回路の一部（例えば、ワード線ドライバ５０８、ページバッファ５１０、及び任意の他の適切なデバイスのうちの１つ又は複数）は、プロセッサ５０２及びＳＲＡＭ５０４を有する半導体構造５０１内にあってもよい。すなわち、いくつかの他の実施形態によれば、ＮＡＮＤメモリ５０６の周辺回路は、半導体構造５０１及び５０３の両方に分布されてもよい。いくつかの実施形態では、ＤＲＡＭ５１２の周辺回路の一部（例えば、行デコーダ５１４、列デコーダ５１６、及び任意の他の適切なデバイスのうちの１つ又は複数）は、プロセッサ５０２及びＳＲＡＭ５０４を有する半導体構造５０１内にあってもよい。すなわち、いくつかの他の実施形態によれば、ＤＲＡＭ５１２の周辺回路は、半導体構造５０１及び５０５の両方に分布されてもよい。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０）及びＮＡＮＤメモリ５０６（例えば、ＮＡＮＤメモリセルのアレイ）の少なくともいくつかは、交互に、すなわち異なる平面内に積層される。例えば、ＮＡＮＤメモリ５０６（例えば、ＮＡＮＤメモリセルのアレイ）を周辺回路の上下に形成し、チップサイズをさらに縮小してもよい。いくつかの実施形態では、周辺回路（例えば、行デコーダ５１４、列デコーダ５１６）及びＤＲＡＭ５１２（例えば、ＤＲＡＭセルのアレイ）の少なくともいくつかは、交互に、すなわち異なる平面内に積層される。例えば、ＤＲＡＭ５１２（例えば、ＤＲＡＭセルのアレイ）を周辺回路の上下に形成し、チップサイズをさらに縮小してもよい。同様に、いくつかの実施形態では、ＳＲＡＭ５０４（例えば、ＳＲＡＭセルのアレイ）の少なくとも一部及びプロセッサ５０２は、交互に、すなわち異なる平面内に積層される。例えば、ＳＲＡＭ５０４（例えば、ＳＲＡＭセルのアレイ）をプロセッサ５０２の上下に形成し、チップサイズをさらに縮小してもよい。

【0050】

図６Ａは、いくつかの実施形態による、プロセッサ、ＳＲＡＭ、及び周辺回路を有する例示的な半導体構造６０１の概略平面図を示す。半導体構造６０１は、図４Ａ及び図４Ｂの第３の半導体構造４０６の一例であってもよい。半導体構造６０１は、ＳＲＡＭ５０４と同じ基板上のプロセッサ５０２と、ＮＡＮＤメモリ５０６及びＤＲＡＭ５１２の両方の周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）とを含むことができ、ＳＲＡＭ５０４及び周辺回路と同じ論理プロセスを使用して製造される。プロセッサ５０２は、いくつか例を挙げると、ＣＰＵ、ＧＰＵ、ＤＳＰ、アプリケーションプロセッサ、ベースバンドプロセッサのうちの１つ又は複数を含むことができる。ＳＲＡＭ５０４及び周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）の両方をプロセッサ５０２の外部に配置することができる。例えば、図６Ａは、ＳＲＡＭセルのアレイがプロセッサ５０２の外部にある半導体構造６０１内の複数の別個の領域に分布されるＳＲＡＭ５０４の例示的なレイアウトを示す。半導体構造６０１は、例えば、ワード線ドライバ５０８、ページバッファ５１０、及び任意の他の適切なデバイスを含む、ＮＡＮＤメモリ５０６を制御及び検知するためのすべての周辺回路を含むことができる。半導体構造６０１はまた、例えば、行デコーダ５１４、列デコーダ５１６、及び任意の他の適切なデバイスを含む、ＤＲＡＭ５１２を制御及び検知するためのすべての周辺回路を含むことができる。図６Ａは、周辺回路及びＳＲＡＭ５０４がプロセッサ５０２の外側の同じ平面内の異なる領域に形成される周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）の例示的なレイアウトを示す。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）、ＳＲＡＭ５０４（例えば、ＳＲＡＭセルのアレイ）、及びプロセッサ５０２の少なくともいくつかは、交互に、すなわち異なる平面内に積層されることが理解される。例えば、ＳＲＡＭ５０４（例えば、ＳＲＡＭセルのアレイ）を周辺回路の上下に形成し、チップサイズをさらに縮小してもよい。

【0051】

図６Ｂは、いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造６０３の概略平面図を示す。半導体構造６０３は、図４Ａ及び図４Ｂの第１の半導体構造４０２の一例であってもよい。すべての周辺回路（例えば、ワード線ドライバ５０８、ページバッファ５１０）を半導体構造６０３から（例えば、半導体構造６０１に）遠ざけることによって、半導体構造６０３内のＮＡＮＤメモリ５０６のサイズ（例えば、ＮＡＮＤメモリセルの数）を大きくすることができる。

【0052】

図６Ｃは、いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造６０５の概略平面図を示す。半導体構造６０５は、図４Ａ及び図４Ｂの第２の半導体構造４０４の一例であってもよい。すべての周辺回路（例えば、行デコーダ５１４、列デコーダ５１６）を半導体構造６０５から（例えば、半導体構造６０１に）遠ざけることによって、半導体構造６０５内のＤＲＡＭ５１２のサイズ（例えば、ＤＲＡＭセルの数）を大きくすることができる。

【0053】

図７Ａは、いくつかの実施形態による、異種メモリを有する例示的な半導体デバイス７００の断面図を示す。図４Ａに関して上述した半導体デバイス４００の一例として、半導体デバイス７００は、第１の半導体構造７０２と、第２の半導体構造７０４と、第１の半導体構造７０２及び第２の半導体構造７０４の両方がその上方に積層される第３の半導体構造７０６とを含む接合チップである。いくつかの実施形態によれば、第１の半導体構造７０２及び第３の半導体構造７０６は、それらの間の第１の接合界面７０８で結合される。いくつかの実施形態によれば、第２の半導体構造７０４及び第３の半導体構造７０６は、それらの間の第２の接合界面７１０で結合される。いくつかの実施形態によれば、第１の接合界面７０８及び第２の接合界面７１０は、例えば、第３の半導体構造７０６の上面において同一平面内にある。図７Ａに示すように、第３の半導体構造７０６は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、又は任意の他の適切な材料を含むことができる基板７１２を含むことができる。

【0054】

半導体デバイス７００の第３の半導体構造７０６は、基板７１２の上にデバイス層７１４を含むことができる。半導体デバイス７００内の構成要素の空間的関係をさらに示すために、図７Ａではｘ軸及びｙ軸が追加されていることに留意されたい。基板７１２は、ｘ方向（横方向又は幅方向）に横方向に延在する２つの側面（例えば、上面及び底面）を有する。本明細書で使用される場合、１つの構成要素（例えば、層又はデバイス）が半導体デバイス（例えば、半導体デバイス７００）の別の構成要素（例えば、層又はデバイス）の「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、又は「より下に（ｂｅｌｏｗ）」であるかどうかは、基板がｙ方向における半導体デバイスの最も低い平面に位置するとき、ｙ方向（垂直方向又は厚さ方向）における半導体デバイス（例えば、基板７１２）の基板に対して判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。

【0055】

いくつかの実施形態では、デバイス層７１４は、プロセッサ７１６と、基板７１２上及びプロセッサ７１６の外側のＳＲＡＭセル７１８のアレイとを含む。いくつかの実施形態では、デバイス層７１４は、基板７１２上及びプロセッサ７１６の外側に周辺回路７２０をさらに含む。例えば、周辺回路７２０は、以下で詳細に説明するように、半導体デバイス７００のＮＡＮＤメモリ及び／又はＤＲＡＭを制御及び検知するための周辺回路の一部又は全体であってもよい。いくつかの実施形態では、プロセッサ７１６は、詳細に上述したように、任意の適切な専用プロセッサ及び／又はＳｏＣを形成する複数のトランジスタ７２２を含む。いくつかの実施形態では、トランジスタ７２２はまた、例えば、半導体デバイス７００のキャッシュ及び／又はデータバッファとして使用されるＳＲＡＭセル７１８のアレイを形成する。例えば、ＳＲＡＭセル７１８のアレイは、プロセッサ７１６の内部命令キャッシュ及び／又はデータキャッシュとして機能することができる。ＳＲＡＭセル７１８のアレイは、第３の半導体構造７０６内の複数の別個の領域に分布され得る。いくつかの実施形態では、トランジスタ７２２は、周辺回路７２０、すなわち、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流若しくは電圧基準、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサなど）を含むがこれらに限定されない、ＮＡＮＤメモリ及び／又はＤＲＡＭの動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号制御及び検知回路をさらに形成する。

【0056】

トランジスタ７２２は、基板７１２「上」に形成することができ、トランジスタ７２２の全体又は一部は、基板７１２内に（例えば、基板７１２の上面の下）及び／又は基板７１２上に直接形成される。分離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））及びドープ領域（例えば、トランジスタ７２２のソース領域及びドレイン領域）も基板７１２内に形成することができる。いくつかの実施形態によれば、トランジスタ７２２は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を用いて高速である。

【0057】

いくつかの実施形態では、半導体デバイス７００の第３の半導体構造７０６は、プロセッサ７１６及びＳＲＡＭセル７１８のアレイ（及び存在する場合は周辺回路７２０）との間で電気信号を転送するために、デバイス層７１４の上に相互接続層７２４をさらに含む。相互接続層７２４は、横方向相互接続線及び垂直相互接続アクセス（ビア）接点を含む複数の相互接続（本明細書では「接点」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続及びバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層７２４は、相互接続線及びビアコンタクトが形成され得る１つ又は複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、相互接続層７２４は、複数のＩＬＤ層内に相互接続線及びビアコンタクトを含むことができる。相互接続層７２４内の相互接続線及びビアコンタクトは、タングステン（Ｗ）、コバルト（Ｃｏ）、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。相互接続層７２４内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、デバイス層７１４内のデバイスは、相互接続層７２４内の相互接続を介して互いに電気的に接続される。例えば、ＳＲＡＭセル７１８のアレイは、相互接続層７２４を介してプロセッサ７１６に電気的に接続されてもよい。

【0058】

図７Ａに示すように、半導体デバイス７００の第３の半導体構造７０６は、第１の接合界面７０８及び第２の接合界面７１０に、並びに相互接続層７２４及びデバイス層７１４（プロセッサ７１６及びＳＲＡＭセル７１８のアレイを含む）の上に接合層７２６をさらに含むことができる。接合層７２６は、複数の接合接点７２８と、接合接点７２８を電気的に絶縁する誘電体とを含むことができる。接合接点７２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。接合層７２６の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体で形成することができる。接合接点７２８及び接合層７２６内の周囲の誘電体は、ハイブリッド接合に使用することができる。

【0059】

同様に、図７Ａに示すように、半導体デバイス７００の第１の半導体構造７０２はまた、第１の接合界面７０８に、かつ第３の半導体構造７０６の接合層７２６の上に接合層７３０を含むことができる。接合層７３０は、複数の接合接点７３２と、接合接点７３２を電気的に絶縁する誘電体とを含むことができる。接合接点７３２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。接合層７３０の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体で形成することができる。接合接点７３２及び接合層７３０内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合接点７３２は、第１の接合界面７０８でいくつかの接合接点７２８（例えば、第１の半導体構造７０２の直下の接合接点７２８の第１の組）と接触している。

【0060】

上述したように、第１の半導体構造７０２は、第１の接合界面７０８において対面方式で第３の半導体構造７０６の上に接合することができる。いくつかの実施形態では、第１の接合界面７０８は、直接接合技術（例えば、はんだ又は接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合及び誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層７３０と７２６との間に配置される。いくつかの実施形態では、第１の接合界面７０８は、接合層７３０及び７２６が接触して接合される場所である。実際には、第１の接合界面７０８は、第３の半導体構造７０６の接合層７２６の上面の一部及び第１の半導体構造７０２の接合層７３０の底面を含む特定の厚さを有する層とすることができる。

【0061】

いくつかの実施形態では、半導体デバイス７００の第１の半導体構造７０２は、電気信号を転送するために接合層７３０の上に相互接続層７３４をさらに含む。相互接続層７３４は、ＭＥＯＬ相互接続及びＢＥＯＬ相互接続などの複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層７３４内の相互接続はまた、ビット線接点及びワード線接点などのローカル相互接続を含む。相互接続層７３４は、相互接続線及びビアコンタクトが形成され得る１つ又は複数のＩＬＤ層をさらに含むことができる。相互接続層７３４内の相互接続線及びビアコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。相互接続層７３４内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。

【0062】

いくつかの実施形態では、半導体デバイス７００の第１の半導体構造７０２は、メモリセルが相互接続層７３４及び接合層７３０の上に３Ｄ ＮＡＮＤメモリストリング７３６のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。いくつかの実施形態によれば、各３Ｄ ＮＡＮＤメモリストリング７３６は、それぞれが導体層及び誘電体層を含む複数の対を垂直に貫通する。積層され交互に配置された導体層及び誘電体層は、本明細書ではメモリスタック７３８とも呼ばれる。いくつかの実施形態によれば、メモリスタック７３８内の交互に配置された導体層及び誘電体層は、垂直方向に交互になる。言い換えれば、メモリスタック７３８の上部又は底部のものを除いて、各導体層は両側で２つの誘電体層が隣接することができ、各誘電体層は両側で２つの導体層が隣接することができる。導体層は、それぞれ同じ厚さ又は異なる厚さを有することができる。同様に、誘電体層はそれぞれ同じ厚さ又は異なる厚さを有することができる。導体層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導体材料を含むことができる。誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。

【0063】

いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング７３６は、半導体チャネル及びメモリ膜を含む「電荷トラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、及びブロッキング層を含む複合誘電体層である。各３Ｄ ＮＡＮＤメモリストリング７３６は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜の半導体チャネル、トンネル層、記憶層、及びブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、又はそれらの任意の組合せを含むことができる。記憶層は、窒化ケイ素、酸窒化ケイ素、ケイ素、又はそれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、又はそれらの任意の組合せを含むことができる。一例では、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）又は酸化タンタル（Ｔａ_２Ｏ_５）層などの高ｋ誘電体層を含むことができる。

【0064】

いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング７３６は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック７３８内の各導体層は、３Ｄ ＮＡＮＤメモリストリング７３６の各メモリセルの制御ゲートとして機能することができる。いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング７３６は、垂直方向のそれぞれの端部に２つのプラグ７７４及び７４０を含む。プラグ７７４は、半導体層７４２からエピタキシャル成長された単結晶シリコンなどの半導体材料を含むことができる。プラグ７７４は、３Ｄ ＮＡＮＤメモリストリング７３６のソース選択ゲートのコントローラとして機能することができる。プラグ７７４は、３Ｄ ＮＡＮＤメモリストリング７３６の上端にあり、半導体層７４２と接触することができる。本明細書で使用される場合、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング７３６）の「上端」は、基板７１２が半導体デバイス７００の最下面に位置するときに、基板７１２からｙ方向により遠い端部であり、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング７３６）の「下端」は、基板７１２にｙ方向により近い端部である。別のプラグ７４０は、半導体材料（例えば、ポリシリコン）を含むことができる。第１の半導体構造７０２の製造中に３Ｄ ＮＡＮＤメモリストリング７３６の上端を覆うことによって、プラグ７４０は、酸化ケイ素及び窒化ケイ素などの３Ｄ ＮＡＮＤメモリストリング７３６に充填された誘電体のエッチングを防止するためのエッチング停止層として機能することができる。いくつかの実施形態では、プラグ７４０は、３Ｄ ＮＡＮＤメモリストリング７３６のドレインとして機能する。

【0065】

いくつかの実施形態では、第１の半導体構造７０２は、メモリスタック７３８及び３Ｄ ＮＡＮＤメモリストリング７３６の上に配置された半導体層７４２をさらに含む。半導体層７４２は、その上にメモリスタック７３８及び３Ｄ ＮＡＮＤメモリストリング７３６が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層７４２は、プラグ７７４をエピタキシャル成長させることができる単結晶シリコンを含む。いくつかの実施形態では、半導体層７４２は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、又は任意の他の適切な材料を含むことができる。半導体層７４２はまた、分離領域及びドープ領域（例えば、図示されていないが、３Ｄ ＮＡＮＤメモリストリング７３６のアレイ共通ソース（ＡＣＳ）として機能する）を含むことができる。分離領域（図示せず）は、ドープ領域を電気的に分離するために半導体層７４２の厚さ全体又は厚さの一部にわたって延在することができる。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層がメモリスタック７３８と半導体層７４２との間に配置される。

【0066】

３Ｄ ＮＡＮＤメモリストリング７３６は、「電荷トラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであってもよいことが理解される。メモリスタック７３８は、シングルデッキ構造を有することに限定されず、３Ｄ ＮＡＮＤメモリストリング７３６の電気的接続のために異なるデッキ間にデッキ間プラグを有するマルチデッキ構造を有することもできることも理解される。半導体層７４２は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとしてポリシリコンを含むことができる。

【0067】

図７Ａに示すように、半導体デバイス７００の第１の半導体構造７０２は、半導体層７４２の上にパッドアウト相互接続層７４４をさらに含むことができる。パッドアウト相互接続層７４４は、１つ又は複数のＩＬＤ層内に相互接続、例えばコンタクトパッド７４６を含むことができる。パッドアウト相互接続層７４４及び相互接続層７３４は、半導体層７４２の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層７４４内の相互接続は、例えばパッドアウト目的のために、半導体デバイス７００と外部回路との間で電気信号を転送することができる。

【0068】

いくつかの実施形態では、第１の半導体構造７０２は、パッドアウト相互接続層７４４と相互接続層７３４及び７２４とを電気的に接続するために半導体層７４２を貫通する１つ又は複数の接点７４８をさらに含む。結果として、プロセッサ７１６及びＳＲＡＭセル７１８のアレイ（及び存在する場合は周辺回路７２０）は、相互接続層７３４及び７２４並びに接合接点７３２及び７２８を介して３Ｄ ＮＡＮＤメモリストリング７３６のアレイに電気的に接続することができる。さらに、プロセッサ７１６、ＳＲＡＭセル７１８のアレイ、及び３Ｄ ＮＡＮＤメモリストリング７３６のアレイは、接点７４８及びパッドアウト相互接続層７４４を介して外部回路に電気的に接続することができる。

【0069】

図７Ａに示すように、半導体デバイス７００の第２の半導体構造７０４はまた、第２の接合界面７１０で、及び第３の半導体構造７０６の接合層７２６の上に接合層７５０を含むことができる。接合層７５０は、複数の接合接点７５２と、接合接点７５２を電気的に絶縁する誘電体とを含むことができる。接合接点７５２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。接合層７５０の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体で形成することができる。接合接点７５２及び接合層７５０内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合接点７５２は、第２の接合界面７１０でいくつかの接合接点７２８（例えば、第２の半導体構造７０４の直下の接合接点７２８の第２の組）と接触している。

【0070】

上述したように、第２の半導体構造７０４は、第１の接合界面７０８においても対面方式で第３の半導体構造７０６の上に接合される第１の半導体構造７０２の隣に、第２の接合界面７１０において対面方式で第３の半導体構造７０６の上に接合されることができる。結果として、第１の接合界面７０８及び第２の接合界面７１０は、同じ平面内、例えば、両方とも第３の半導体構造７０６の上面にあり得る。言い換えれば、いくつかの実施形態によれば、第１の接合界面７０８は第２の接合界面７１０と面一である。いくつかの実施形態では、第２の接合界面７１０は、同様にハイブリッド接合の結果として接合層７５０と７２６との間に配置される。いくつかの実施形態では、第２の接合界面７１０は、接合層７５０及び７２６が接触して接合される場所である。実際には、第２の接合界面７１０は、第３の半導体構造７０６の接合層７２６の上面の一部及び第２の半導体構造７０４の接合層７５０の底面を含む特定の厚さを有する層とすることができる。

【0071】

いくつかの実施形態では、半導体デバイス７００の第２の半導体構造７０４は、電気信号を転送するために接合層７５０の上に相互接続層７５４をさらに含む。相互接続層７５４は、ＭＥＯＬ相互接続及びＢＥＯＬ相互接続などの複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層７５４内の相互接続はまた、ビット線接点及びワード線接点などのローカル相互接続を含む。相互接続層７５４は、相互接続線及びビアコンタクトが形成され得る１つ又は複数のＩＬＤ層をさらに含むことができる。相互接続層７５４内の相互接続線及びビアコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。相互接続層７５４内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。

【0072】

半導体デバイス７００の第２の半導体構造７０４は、相互接続層７５４及び接合層７５０の上にＤＲＡＭセル７５６のアレイをさらに含むことができる。いくつかの実施形態では、各ＤＲＡＭセル７５６は、ＤＲＡＭ選択トランジスタ７５８及びキャパシタ７６０を含む。ＤＲＡＭセル７５６は、１つのトランジスタ及び１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル７５６は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ７５８は、半導体層７６２「上」に形成され、ＤＲＡＭ選択トランジスタ７５８の全体又は一部は、半導体層７６２内に（例えば、半導体層７６２の上面の下）及び／又は半導体層７６２上に直接形成される。分離領域（例えば、ＳＴＩ）及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ７５８のソース領域及びドレイン領域）も半導体層７６２内に形成することができる。いくつかの実施形態では、キャパシタ７６０はＤＲＡＭ選択トランジスタ７５８の下に配置される。いくつかの実施形態によれば、各キャパシタ７６０は、その一方がそれぞれのＤＲＡＭ選択トランジスタ７５８の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ７５８の別のノードは、ＤＲＡＭのビット線７６４に電気的に接続される。各キャパシタ７６０の別の電極は、共通プレート７６６、例えば共通接地に電気的に接続することができる。ＤＲＡＭセル７５６の構造及び構成は、図７Ａの例に限定されず、任意の適切な構造及び構成を含み得ることが理解される。例えば、キャパシタ７６０は、平面キャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダキャパシタ、トレンチキャパシタ、又は基板キャパシタであってもよい。

【0073】

いくつかの実施形態では、第２の半導体構造７０４は、ＤＲＡＭセル７５６のアレイの上にあり、それに接触して配置された半導体層７６２をさらに含む。半導体層７６２は、ＤＲＡＭ選択トランジスタ７５８がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層７６２は単結晶シリコンを含む。いくつかの実施形態では、半導体層７６２は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ケイ化物、又は任意の他の適切な材料を含むことができる。半導体層７６２はまた、分離領域及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ７５８のソース及びドレインとして）を含むことができる。

【0074】

図７Ａに示すように、半導体デバイス７００の第２の半導体構造７０４は、半導体層７６２の上にパッドアウト相互接続層７６８をさらに含むことができる。パッドアウト相互接続層７６８は、１つ又は複数のＩＬＤ層内に相互接続、例えばコンタクトパッド７７０を含むことができる。パッドアウト相互接続層７６８及び相互接続層７５４は、半導体層７６２の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層７６８内の相互接続は、例えばパッドアウト目的のために、半導体デバイス７００と外部回路との間で電気信号を転送することができる。

【0075】

いくつかの実施形態では、第２の半導体構造７０４は、パッドアウト相互接続層７６８と相互接続層７５４及び７２４とを電気的に接続するために半導体層７６２を貫通する１つ又は複数の接点７７２をさらに含む。結果として、プロセッサ７１６及びＳＲＡＭセル７１８のアレイ（及びもしあれば周辺回路７２０）は、相互接続層７５４及び７２４並びに接合接点７５２及び７２８を介してＤＲＡＭセル７５６のアレイに電気的に接続することができる。また、第１の半導体構造７０２内の３Ｄ ＮＡＮＤメモリストリング７３６のアレイは、相互接続層７３４、７２４、７５４並びに接合接点７３２、７２８、７５２を介して第２の半導体構造７０４内のＤＲＡＭセル７５６のアレイに電気的に接続することができる。さらに、プロセッサ７１６、ＳＲＡＭセル７１８のアレイ、及びＤＲＡＭセル７５６のアレイは、接点７７２及びパッドアウト相互接続層７６８を介して外部回路に電気的に接続することができる。

【0076】

図７Ｂは、いくつかの実施形態による、異種メモリを有する別の例示的な半導体デバイス７０１の断面図を示す。図４Ｂに関して上述した半導体デバイス４０１の一例として、半導体デバイス７０１は、第１の半導体構造７０３及び第２の半導体構造７０５の上方に積層された第３の半導体構造７０７を含む接合チップである。図７Ａで上述した半導体デバイス７００と同様に、半導体デバイス７０１は、プロセッサ及びＳＲＡＭを含む第３の半導体構造７０７、ＮＡＮＤメモリを含む第１の半導体構造７０３、及びＤＲＡＭを含む第２の半導体構造７０５が別々に形成され、それぞれ第１の接合界面７０９及び第２の接合界面７１１において対面方式で接合される接合チップの一例を表す。プロセッサ及びＳＲＡＭを含む第３の半導体構造７０６がＮＡＮＤメモリを含む第１の半導体構造７０２及びＤＲＡＭを含む第２の半導体構造７０４の下にある図７Ａで上述した半導体デバイス７００とは異なり、図７Ｂの半導体デバイス７０１は、第１の半導体構造７０３及び第２の半導体構造７０５の上に配置された第３の半導体構造７０７を含む。半導体デバイス７００及び７０１の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返されないことが理解される。

【0077】

半導体デバイス７０１の第１の半導体構造７０３は、基板７１３と、基板７１３の上に交互に配置された導体層及び誘電体層を含むメモリスタック７１５とを含むことができる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング７１７のアレイはそれぞれ、基板７１３の上のメモリスタック７１５内の交互に配置された導体層及び誘電体層を垂直に貫通する。各３Ｄ ＮＡＮＤメモリストリング７１７は、半導体チャネル及びメモリ膜を含むことができる。各３Ｄ ＮＡＮＤメモリストリング７１７は、その下端及び上端にそれぞれ２つのプラグ７１９及び７２１をさらに含む。３Ｄ ＮＡＮＤメモリストリング７１７は、「電荷トラップ」タイプの３Ｄ ＮＡＮＤメモリストリング又は「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであり得る。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層がメモリスタック７１５と基板７１３との間に配置される。

【0078】

いくつかの実施形態では、半導体デバイス７０１の第１の半導体構造７０３はまた、メモリスタック７１５及び３Ｄ ＮＡＮＤメモリストリング７１７の上に相互接続層７２３を含み、３Ｄ ＮＡＮＤメモリストリング７１７との間で電気信号を転送する。相互接続層７２３は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層７２３内の相互接続はまた、ビット線接点及びワード線接点などのローカル相互接続を含む。いくつかの実施形態では、半導体デバイス７０１の第１の半導体構造７０３は、第１の接合界面７０９に、かつ相互接続層７２３及びメモリスタック７１５（それを通る３Ｄ ＮＡＮＤメモリストリング７１７を含む）の上に接合層７２５をさらに含む。接合層７２５は、複数の接合接点７２７と、接合接点７２７を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0079】

半導体デバイス７０１の第２の半導体構造７０５は、基板７２９と、基板７２９上のＤＲＡＭセル７３１のアレイとを含むことができる。図７Ｂでは基板７１３及び基板７２９は２つの別個の基板として示されているが、いくつかの実施形態では、基板７１３及び７２９は単一の連続した基板であってもよいことが理解される。いくつかの実施形態では、半導体デバイス７０１にさらなる支持を提供するために、基板７１３及び基板７２９の下に別の単一の連続した基板（例えば、図示せず）が形成され、基板７１３及び７２９に接合されてもよいことがさらに理解される。

【0080】

いくつかの実施形態では、各ＤＲＡＭセル７３１は、ＤＲＡＭ選択トランジスタ７３３及びキャパシタ７３５を含む。ＤＲＡＭセル７３１は、１つのトランジスタ及び１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル７３１は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ７３３は基板７２９「上」に形成され、ＤＲＡＭ選択トランジスタ７３３の全体又は一部は基板７２９内及び／又は基板７２９上に直接形成される。いくつかの実施形態では、キャパシタ７３５は、ＤＲＡＭ選択トランジスタ７３３の上に配置される。いくつかの実施形態によれば、各キャパシタ７３５は、その一方がそれぞれのＤＲＡＭ選択トランジスタ７３３の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ７３３の別のノードは、ＤＲＡＭのビット線７３７に電気的に接続される。各キャパシタ７３５の別の電極は、共通プレート７３９、例えば共通接地に電気的に接続することができる。ＤＲＡＭセル７３１の構造及び構成は、図７Ｂの例に限定されず、任意の適切な構造及び構成を含み得ることが理解される。

【0081】

いくつかの実施形態では、半導体デバイス７０１の第２の半導体構造７０５はまた、ＤＲＡＭセル７３１のアレイとの間で電気信号を転送するために、ＤＲＡＭセル７３１のアレイの上に相互接続層７４１を含む。相互接続層７４１は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層７４１内の相互接続はまた、ビット線接点及びワード線接点などのローカル相互接続を含む。いくつかの実施形態では、半導体デバイス７０１の第２の半導体構造７０５は、第２の接合界面７１１に、かつ相互接続層７４１及びＤＲＡＭセル７３１のアレイの上に接合層７４３をさらに含む。接合層７４３は、複数の接合接点７４５と、接合接点７４５を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0082】

図７Ｂに示すように、半導体デバイス７０１の第３の半導体構造７０７は、第１の接合界面７０９及び第２の接合界面７１１に、かつ第１の半導体構造７０３の接合層７２５及び第２の半導体構造７０５の接合層７４３の上に別の接合層７４７を含む。接合層７４７は、複数の接合接点７４９と、接合接点７４９を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、いくつかの接合接点７４９（例えば、第１の半導体構造７０３の真上の接合接点７４９の第１の組）は、第１の接合界面７０９で接合接点７２７と接触している。いくつかの実施形態によれば、いくつかの接合接点７４９（例えば、第２の半導体構造７０５の真上の接合接点７４９の第２の組）は、第２の接合界面７１１で接合接点７４５と接触している。第１の接合界面７０９及び第２の接合界面７１１は、同じ平面内、例えば、両方とも第３の半導体構造７０７の底面にあってもよい。言い換えれば、いくつかの実施形態によれば、第１の接合界面７０９は第２の接合界面７１１と面一である。いくつかの実施形態では、半導体デバイス７０１の第３の半導体構造７０７はまた、電気信号を転送するために接合層７４７の上に相互接続層７５１を含む。相互接続層７５１は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。

【0083】

半導体デバイス７０１の第３の半導体構造７０７は、相互接続層７５１及び接合層７４７の上にデバイス層７５３をさらに含むことができる。いくつかの実施形態では、デバイス層７５３は、相互接続層７５１及び接合層７４７の上のプロセッサ７５５と、相互接続層７５１及び接合層７４７の上かつプロセッサ７５５の外側のＳＲＡＭセル７５７のアレイとを含む。いくつかの実施形態では、デバイス層７５３は、相互接続層７５１及び接合層７４７の上かつプロセッサ７５５の外側に周辺回路７５９をさらに含む。例えば、周辺回路７５９は、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ及び／又はＤＲＡＭセル７３１のアレイを制御及び検知するための周辺回路の一部又は全体であってもよい。いくつかの実施形態では、デバイス層７５３内のデバイスは、相互接続層７５１内の相互接続を介して互いに電気的に接続される。例えば、ＳＲＡＭセル７５７のアレイは、相互接続層７５１を介してプロセッサ７５５に電気的に接続されてもよい。

【0084】

いくつかの実施形態では、プロセッサ７５５は、任意の適切な専用プロセッサ及び／又はＳｏＣを形成する複数のトランジスタ７６１を含む。トランジスタ７６１は、半導体層７６３の「上」に形成することができ、トランジスタ７６１の全体又は一部は、半導体層７６３内及び／又は半導体層７６３上に直接形成される。分離領域（例えば、ＳＴＩ）及びドープ領域（例えば、トランジスタ７６１のソース領域及びドレイン領域）も半導体層７６３内に形成することができる。トランジスタ７６１は、ＳＲＡＭセル７５７（及び存在する場合は周辺回路７５９）のアレイも形成することができる。いくつかの実施形態によれば、トランジスタ７６１は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を用いて高速である。

【0085】

いくつかの実施形態では、第３の半導体構造７０７は、デバイス層７５３の上に配置された半導体層７６３をさらに含む。半導体層７６３は、プロセッサ７５５及びＳＲＡＭセル７５７のアレイの上にあり、それらに接触することができる。半導体層７６３は、トランジスタ７６１がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層７６３は単結晶シリコンを含む。いくつかの実施形態では、半導体層７６３は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、又は任意の他の適切な材料を含むことができる。半導体層７６３はまた、分離領域及びドープ領域を含むことができる。

【0086】

図７Ｂに示すように、半導体デバイス７０１の第３の半導体構造７０７は、半導体層７６３の上にパッドアウト相互接続層７６５をさらに含むことができる。パッドアウト相互接続層７６５は、１つ又は複数のＩＬＤ層内に相互接続、例えばコンタクトパッド７６７を含むことができる。いくつかの実施形態では、パッドアウト相互接続層７６５内の相互接続は、例えばパッドアウト目的のために、半導体デバイス７０１と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第３の半導体構造７０７は、パッドアウト相互接続層７６５及び相互接続層７５１、７２３、７４１を電気的に接続するために半導体層７６３を貫通する１つ又は複数の接点７６９をさらに含む。結果として、プロセッサ７５５及びＳＲＡＭセル７５７のアレイ（及び存在する場合には周辺回路７５９）は、相互接続層７５１及び７２３並びに接合接点７４９及び７２７を介して３Ｄ ＮＡＮＤメモリストリング７１７のアレイに電気的に接続することができ、プロセッサ７５５及びＳＲＡＭセル７５７のアレイ（及び存在する場合には周辺回路７５９）はまた、相互接続層７５１及び７４１並びに接合接点７４９及び７４５を介してＤＲＡＭセル７３１のアレイに電気的に接続することができる。また、第１の半導体構造７０３内の３Ｄ ＮＡＮＤメモリストリング７１７のアレイは、相互接続層７２３、７５１、及び７４１並びに接合接点７２７、７４９、及び７４５を介して第２の半導体構造７０５内のＤＲＡＭセル７３１のアレイに電気的に接続される。さらに、プロセッサ７５５、ＳＲＡＭセル７５７のアレイ、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、及びＤＲＡＭセル７３１のアレイは、接点７６９及びパッドアウト相互接続層７６５を介して外部回路に電気的に接続することができる。

【0087】

図８Ａ及び図８Ｂは、いくつかの実施形態による、プロセッサ、ＳＲＡＭ、及び周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。図９Ａ及び図９Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。図１０Ａ～図１０Ｃは、いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造を形成するための製造プロセスを示す。図１１Ａ及び図１１Ｂは、いくつかの実施形態による、異種メモリを有する例示的な半導体デバイスを形成するための製造プロセスを示す。図１２Ａ～図１２Ｃは、いくつかの実施形態による、例示的な半導体構造をダイシング及び接合するための製造プロセスを示す。図１３Ａ～図１３Ｄは、いくつかの実施形態による、例示的な半導体構造を接合及びダイシングするための製造プロセスを示す。図１６Ａ及び図１６Ｂは、いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための例示的な方法１６００のフローチャートを示す。図１７Ａ及び図１７Ｂは、いくつかの実施形態による、異種メモリを有する半導体デバイスを形成するための別の例示的な方法１７００のフローチャートを示す。図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ～図１２Ｃ、図１３Ａ～図１３Ｄ、図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂに示す半導体デバイスの例は、図７Ａ及び図７Ｂに示す半導体デバイス７００及び７０１を含む。図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ～図１２Ｃ、図１３Ａ～図１３Ｄ、図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂを一緒に説明する。方法１６００及び１７００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、又は間に他の動作も実施され得ることが理解される。さらに、動作のいくつかは、同時に、又は図１６Ａ、図１６Ｂ、図１７Ａ、及び図１７Ｂに示す順序とは異なる順序で実施されてもよい。

【0088】

図９Ａ及び図９Ｂに示すように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造が形成される。図１０Ａ～図１０Ｃに示すように、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造が形成される。図８Ａ及び図８Ｂに示すように、プロセッサと、ＳＲＡＭセルのアレイと、周辺回路と、複数の第３の接合接点を含む第３の接合層とを含む第３の半導体構造が形成される。図１１Ａ及び図１１Ｂに示すように、第３の半導体構造並びに第１及び第２の半導体構造の各々は、第１の接合接点が第１の接合界面において第３の接合接点の第１の組と接触し、第２の接合接点が第２の接合界面において第３の接合接点の第２の組と接触するように、対面方式で接合される。

【0089】

図１６Ａを参照すると、方法１６００は工程１６０２で開始し、複数の第１の半導体構造が第１のウェハ上に形成される。第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイが第１のウェハ上に形成される。ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイとすることができる。いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路も第１のウェハ上に形成される。

【0090】

図１２Ａに示すように、複数の第１の半導体構造１２０４が第１のウェハ１２０２上に形成される。第１のウェハ１２０２は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第１のウェハ１２０２の各ショットは、一つ又は複数の第１の半導体構造１２０４を含む。図９Ａ及び図９Ｂは、第１の半導体構造１２０４の形成の一例を示す。

【0091】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、メモリスタックが第１のウェハの上に形成され、メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図９Ａに示すように、交互に配置された犠牲層（図示せず）及び誘電体層９０８が、シリコン基板９０２（第１のウェハ１２０２、例えばシリコンウェハの一部として）の上に形成される。交互に配置された犠牲層及び誘電体層９０８は、誘電体スタック（図示せず）を形成することができる。いくつかの実施形態では、各犠牲層は窒化ケイ素の層を含み、各誘電体層９０８は酸化ケイ素の層を含む。交互に配置された犠牲層及び誘電体層９０８は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって形成することができる。いくつかの実施形態では、メモリスタック９０４は、ゲート置換プロセス、例えば、誘電体層９０８に対して選択的な犠牲層の湿式／乾式エッチングを使用して犠牲層を導体層９０６で置換し、得られた凹部を導体層９０６で充填することによって形成することができる。結果として、メモリスタック９０４は、交互に配置された導体層９０６及び誘電体層９０８を含むことができる。いくつかの実施形態では、各導体層９０６は、タングステンの層などの金属層を含む。メモリスタック９０４は、他の実施形態では、ゲート置換プロセスなしで導体層（例えば、ドープされたポリシリコン層）及び誘電体層（例えば、酸化ケイ素層）を交互に堆積することによって形成されてもよいことが理解される。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層が、メモリスタック９０４とシリコン基板９０２との間に形成される。

【0092】

図９Ａに示すように、３Ｄ ＮＡＮＤメモリストリング９１０がシリコン基板９０２の上に形成され、その各々は、メモリスタック９０４の交互に配置された導体層９０６及び誘電体層９０８を垂直に貫通する。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング９１０を形成する製造プロセスは、深堀り反応性イオンエッチング（ＤＲＩＥ）などの乾式エッチング／及び又は湿式エッチングを使用して、メモリスタック９０４を貫通してシリコン基板９０２内にチャネルホールを形成することと、その後、シリコン基板９０２からチャネルホールの下部にプラグ９１２をエピタキシャル成長させることとを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング９１０を形成する製造プロセスはまた、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、又はそれらの任意の組合せなどの薄膜堆積プロセスを使用して、メモリ膜９１４（例えば、トンネル層、記憶層、及びブロッキング層）及び半導体層９１６などの複数の層でチャネルホールを充填することを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング９１０を形成する製造プロセスは、３Ｄ ＮＡＮＤメモリストリング９１０の上端の凹部をエッチングすることによってチャネルホールの上部に別のプラグ９１８を形成することと、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、又はそれらの任意の組合せなどの薄膜堆積プロセスを使用して凹部を半導体材料で充填することとをさらに含む。

【0093】

方法１６００は、図１６Ａに示すように、工程１６０４に進み、第１の相互接続層がＮＡＮＤメモリセルのアレイの上に形成される。第１の相互接続層は、１つ又は複数のＩＬＤ層内に第１の複数の相互接続を含むことができる。図９Ｂに示すように、相互接続層９２０は、メモリスタック９０４及び３Ｄ ＮＡＮＤメモリストリング９１０のアレイの上に形成することができる。相互接続層９２０は、３Ｄ ＮＡＮＤメモリストリング９１０のアレイと電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬ及び／又はＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層９２０は、複数のプロセスで形成された複数のＩＬＤ層及びその中の相互接続を含む。例えば、相互接続層９２０内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、化学機械研磨（ＣＭＰ）、湿式／乾式エッチング、又は任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図９Ｂに示すＩＬＤ層及び相互接続は、集合的に相互接続層９２０と呼ぶことができる。

【0094】

方法１６００は、図１６Ａに示すように、工程１６０６に進み、第１の相互接続層の上に第１の接合層が形成される。第１の接合層は、複数の第１の接合接点を含むことができる。図９Ｂに示すように、相互接続層９２０の上に接合層９２２が形成される。接合層９２２は、誘電体によって囲まれた複数の接合接点９２４を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって、相互接続層９２０の上面に誘電体層が堆積される。次に、誘電体層を貫通して、相互接続層９２０内の相互接続に接触する接合接点９２４を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィ及び乾式／湿式エッチング）を使用して誘電体層を貫通するコンタクトホールを最初にパターニングすることによって形成することができる。コンタクトホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、コンタクトホールを充填することは、導体を堆積する前に接着（グルー）層、バリア層、及び／又はシード層を堆積することを含む。

【0095】

方法１６００は、図１６Ａに示すように、工程１６０８に進み、第１のウェハが複数の第１のダイにダイシングされ、その結果、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含む。図１２Ｂに示すように、第１のウェハ１２０２（図１２Ａに示す）は、複数のダイ１２１４にダイシングされ、その結果、少なくとも１つのダイ１２１４が第１の半導体構造１２０４を含む。いくつかの実施形態では、第１のウェハ１２０２の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って切断され、それによってそれぞれのダイ１２１４になる。ダイ１２１４は、第１の半導体構造１２０４、例えば、図９Ｂに示すような構造を含む。

【0096】

方法１６００は、図１６Ａに示すように、工程１６１０に進み、複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成される。いくつかの実施形態では、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第２のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上に接触して形成される。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路も第２のウェハ上に形成される。

【0097】

図１２Ａに示すように、複数の第２の半導体構造１２０８が第２のウェハ１２０６上に形成される。第２のウェハ１２０６は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第２のウェハ１２０６の各ショットは、１つ又は複数の第２の半導体構造１２０８を含む。図１０Ａ～図１０Ｃは、第２の半導体構造１２０８の形成の一例を示す。

【0098】

図１０Ａに示すように、複数のトランジスタ１００４がシリコン基板１００２（第２のウェハ１２０６、例えばシリコンウェハの一部として）上に形成される。トランジスタ１００４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、及び任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ１００４のソース及び／又はドレイン領域として機能するイオン注入及び／又は熱拡散によってシリコン基板１００２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、湿式／乾式エッチング及び薄膜堆積によってシリコン基板１００２内に形成される。

【0099】

図１０Ｂに示すように、複数のキャパシタ１００６がトランジスタ１００４、すなわちＤＲＡＭ選択トランジスタ１００４の上に接触して形成される。各キャパシタ１００６は、例えば、キャパシタ１００６の一方の電極をそれぞれのＤＲＡＭ選択トランジスタ１００４の一方のノードに電気的に接続することによって、１Ｔ１Ｃメモリセルを形成するためにそれぞれのＤＲＡＭ選択トランジスタ１００４と位置合わせされるように写真によってパターニングすることができる。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ１００４とキャパシタ１００６とを電気的に接続するために、ビット線１００７及び共通プレート１００９も形成される。キャパシタ１００６は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、及び任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。これにより、（ＤＲＡＭ選択トランジスタ１００４及びキャパシタ１００６をそれぞれ有する）ＤＲＡＭセル１００８のアレイが形成される。

【0100】

方法１６００は、図１６Ａに示すように、工程１６１２に進み、第２の相互接続層がＤＲＡＭセルのアレイの上に形成される。第２の相互接続層は、１つ又は複数のＩＬＤ層内に第２の複数の相互接続を含むことができる。図１０Ｃに示すように、相互接続層１０１４は、ＤＲＡＭセル１００８のアレイの上に形成することができる。相互接続層１０１４は、ＤＲＡＭセル１００８のアレイと電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬ及び／又はＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層１０１４は、複数のプロセスで形成された複数のＩＬＤ層及びその中の相互接続を含む。例えば、相互接続層１０１４内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、又は任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図１０Ｃに示すＩＬＤ層及び相互接続は、集合的に相互接続層１０１４と呼ぶことができる。

【0101】

方法１６００は、図１６Ａに示すように、工程１６１４に進み、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合接点を含むことができる。図１０Ｃに示すように、接合層１０１６が相互接続層１０１４の上方に形成される。接合層１０１６は、誘電体によって囲まれた複数の接合接点１０１８を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって、相互接続層１０１４の上面に誘電体層が堆積される。次に、誘電体層を貫通して、相互接続層１０１４内の相互接続に接触する接合接点１０１８を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィ及び乾式／湿式エッチング）を使用して誘電体層を貫通するコンタクトホールを最初にパターニングすることによって形成することができる。コンタクトホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、コンタクトホールを充填することは、導体を堆積する前に接着（グルー）層、バリア層、及び／又はシード層を堆積することを含む。

【0102】

方法１６００は、図１６Ａに示すように、工程１６１６に進み、第２のウェハが複数の第２のダイにダイシングされ、その結果、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含む。図１２Ｂに示すように、第２のウェハ１２０６（図１２Ａに示す）は、複数のダイ１２１６にダイシングされ、その結果、少なくとも１つのダイ１２１６が第２の半導体構造１２０８を含む。いくつかの実施形態では、第２のウェハ１２０６の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って第２のウェハ１２０６から切断され、それによってそれぞれのダイ１２１６になる。ダイ１２１６は、第２の半導体構造１２０８、例えば、図１０Ｃに示すような構造を含む。

【0103】

方法１６００は、図１６Ｂに示すように、工程１６１８に進み、複数の第３の半導体構造が第３のウェハ上に形成される。第３の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む。第３のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第３の半導体構造を形成するために、プロセッサ及びＳＲＡＭセルのアレイが第３のウェハ上に形成される。いくつかの実施形態では、プロセッサ及びＳＲＡＭセルのアレイを形成するために、複数のトランジスタが第３のウェハ上に形成される。いくつかの実施形態では、複数の第３の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイ又はＤＲＡＭセルのアレイのうちの少なくとも一方の周辺回路も第３のウェハ上に形成される。

【0104】

図１２Ａに示すように、複数の第３の半導体構造１２１２が第３のウェハ１２１０上に形成される。第３のウェハ１２１０は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第３のウェハ１２１０の各ショットは、１つ又は複数の第３の半導体構造１２１２を含む。図８Ａ及び図８Ｂは、第３の半導体構造１２１２の形成の一例を示す。

【0105】

図８Ａに示すように、複数のトランジスタ８０４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、及び任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板８０２（第３のウェハ１２１０、例えばシリコンウェハの一部として）上に形成される。いくつかの実施形態では、ドープ領域は、例えばトランジスタ８０４のソース領域及び／又はドレイン領域として機能するイオン注入及び／又は熱拡散によってシリコン基板８０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、湿式／乾式エッチング及び薄膜堆積によってシリコン基板８０２内に形成される。トランジスタ８０４は、シリコン基板８０２上にデバイス層８０６を形成することができる。いくつかの実施形態では、デバイス層８０６は、プロセッサ８０８、ＳＲＡＭセル８１０のアレイ、及び周辺回路８１２を含む。

【0106】

方法１６００は、図１６Ｂに示すように、工程１６２０に進み、第３の相互接続層が、プロセッサ及びＳＲＡＭアレイの上に形成される。第３の相互接続層は、１つ又は複数のＩＬＤ層内に第３の複数の相互接続を含むことができる。図８Ｂに示すように、相互接続層８１４は、プロセッサ８０８及びＳＲＡＭセル８１０のアレイを含むデバイス層８０６の上に形成することができる。相互接続層８１４は、デバイス層８０６との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬ及び／又はＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層８１４は、複数のプロセスで形成された複数のＩＬＤ層及びその中の相互接続を含む。例えば、相互接続層８１４内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、又は任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図８Ｂに示すＩＬＤ層及び相互接続は、集合的に相互接続層８１４と呼ぶことができる。

【0107】

方法１６００は、図１６Ｂに示すように、工程１６２２に進み、第３の接合層が第３の相互接続層の上に形成される。第３の接合層は、複数の第３の接合接点を含むことができる。図８Ｂに示すように、相互接続層８１４の上に接合層８１６が形成される。接合層８１６は、誘電体によって囲まれた複数の接合接点８１８を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組合せを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって、相互接続層８１４の上面に誘電体層が堆積される。次に、誘電体層を貫通して、相互接続層８１４内の相互接続に接触する接合接点８１８を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィ及び乾式／湿式エッチング）を使用して誘電体層を貫通するコンタクトホールを最初にパターニングすることによって形成することができる。コンタクトホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、コンタクトホールを充填することは、導体を堆積する前にバリア層、接着層、及び／又はシード層を堆積することを含む。

【0108】

方法１６００は、図１６Ｂに示すように、工程１６２４に進み、第３のウェハが複数の第３のダイにダイシングされ、その結果、第３のダイのうちの少なくとも１つが第３の半導体構造のうちの少なくとも１つを含む。図１２Ｂに示すように、第３のウェハ１２１０（図１２Ａに示す）は、複数のダイ１２１８にダイシングされ、その結果、少なくとも１つのダイ１２１８が第２の半導体構造１２１２を含む。いくつかの実施形態では、第３のウェハ１２１０の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って第３のウェハ１２１０から切断され、それによってそれぞれのダイ１２１８になる。ダイ１２１８は、第２の半導体構造１２１２、例えば、図８Ｂに示すような構造を含む。

【0109】

方法１６００は、図１６Ｂに示すように、工程１６２６に進み、第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合されるように、第３のダイ並びに第１のダイ及び第２のダイの各々が対面方式で接合される。第１の接合接点は、第１の接合界面において第３の接合接点の第１の組と接触し、第２の接合接点は、第２の接合界面において第３の接合接点の第２の組と接触する。接合はハイブリッド接合とすることができる。いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の上にある。いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の下にある。

【0110】

図１２Ｃに示すように、ダイ１２１８並びにダイ１２１４及び１２１６の各々は、第３の半導体構造１２１２が第１の接合界面１２２０において第１の半導体構造１２０４に接合され、第２の接合界面１２２２において第２の半導体構造１２０８に接合されるように、対面方式で接合される。第１の接合界面１２２０及び第２の接合界面１２２２は、同一平面内にあってもよい。図１２Ｃに示すように、第３の半導体構造１２１２は接合後に第１の半導体構造１２０４及び第２の半導体構造１２０８の下にあるが、いくつかの実施形態では、第３の半導体構造１２１２は接合後に第１の半導体構造１２０４及び第２の半導体構造１２０８の上にあってもよいことが理解される。図１１Ａは、第１の半導体構造１２０４、第２の半導体構造１２０８、及び第３の半導体構造１２１２を接合する一例を示す。

【0111】

図１１Ａに示すように、シリコン基板９０２及びその上に形成された構成要素（例えば、メモリスタック９０４及びそれを貫通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）は、上下反転される。下向きの接合層９２２は、上向きの接合層８１６と、すなわち対面方式で接合され、それによって（図１１Ｂに示すように）第１の接合界面１１０２を形成する。同様に、シリコン基板１００２及びその上に形成される構成要素（例えば、ＤＲＡＭセル１０１２）は、上下反転される。下向きの接合層１０１６は、上向きの接合層８１６と、すなわちこれも対面方式で接合され、それによって（図１１Ｂに示すように）第２の接合界面１１０４を形成する。すなわち、シリコン基板９０２及び１００２並びにその上に形成された構成要素は、第１の接合界面１１０２及び第２の接合界面１１０４が互いに同一平面内にあるように、シリコン基板８０２及びその上に形成された構成要素と対面方式で隣接して接合することができる。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理及び／又は熱処理が、接合前に接合表面に適用される。図１１Ａには示されていないが、シリコン基板８０２及びその上に形成された構成要素（例えば、プロセッサ８０８、ＳＲＡＭセル８１０のアレイ、及び周辺回路８１２を含むデバイス層８０６）を上下反転することができ、下向きの接合層８１６を、上向きの接合層９２２及び１０１６の各々と、すなわち対面方式で接合することができ、それによって第１の接合界面１１０２及び第２の接合界面１１０４が形成される。

【0112】

接合後、接合層９２２内の接合接点９２４及び接合層８１６内のいくつかの接合接点８１８（シリコン基板９０２の真下の接合接点８１８の第１の組）は、メモリスタック９０４及びそれを貫通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイがデバイス層８０６（例えば、プロセッサ８０８、ＳＲＡＭセルのアレイ８１０、及びその中の周辺回路８１２）に電気的に接続され得るように、位置合わせされ、互いに接触する。同様に、接合後、接合層１０１６内の接合接点１０１８及び接合層８１６内のいくつかの接合接点８１８（基板１００２の真下の接合接点８１８の第２の組）は、ＤＲＡＭセル１０１２のアレイがデバイス層８０６（例えば、プロセッサ８０８、ＳＲＡＭセルのアレイ８１０、及びその中の周辺回路８１２）に電気的に接続され得るように、位置合わせされ、互いに接触する。接合チップでは、デバイス層８０６（例えば、プロセッサ８０８、ＳＲＡＭセルのアレイ８１０、及びその中の周辺回路８１２）は、メモリスタック９０４、３Ｄ ＮＡＮＤメモリストリング９１０のアレイ、及びＤＲＡＭセル１０１２のアレイの上下のいずれかにあってもよいことが理解される。それにもかかわらず、図１１Ｂに示すように、接合後に、デバイス層８０６（例えば、プロセッサ８０８、ＳＲＡＭセル８１０のアレイ、及びその中の周辺回路８１２）とメモリスタック９０４（及びそれを貫通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）及びＤＲＡＭセル１０１２のアレイとの間に第１の接合界面１１０２及び第２の接合界面１１０４を形成することができる。

【0113】

方法１６００は、図１６Ｂに示すように、工程１６２８に進み、第３のウェハ又は第１及び第２のウェハの各々が、半導体層（複数可）を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１のウェハ及び第２の半導体構造の第２のウェハの上にある第３の半導体構造の第３のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第３の半導体構造の第３のウェハの上にある第１の半導体構造の第１のウェハ及び第２の半導体構造の第２のウェハは、それぞれ第１及び第２の半導体層を形成するために薄くされる。

【0114】

図１１Ｂに示すように、接合チップの上部のシリコン基板９０２（図１１Ａに示す）は薄くされ、その結果、薄くされた上部基板は、第１の半導体層１１０６、例えば単結晶シリコン層又はポリシリコン層として機能することができる。同様に、（図１１Ａに示すように）接合チップの上部のシリコン基板１００２は薄くされ、その結果、薄くされた上部基板は、第２の半導体層１１０８、例えば単結晶シリコン層として機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、又は約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板９０２及び１００２は、ウェハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、又はそれらの任意の組合せを含むがこれらに限定されないプロセスによって薄くすることができる。いくつかの実施形態では、第１の半導体層１１０６及び第２の半導体層１１０８は、単一の連続した半導体層であってもよいことが理解される。いくつかの実施形態では、別の単一の連続した半導体層が第１の半導体層１１０６及び第２の半導体層１１０８上に形成されてもよいことも理解される。シリコン基板８０２が接合チップの上部の基板である場合、シリコン基板８０２を薄くすることによって別の半導体層を形成することができることがさらに理解される。

【0115】

方法１６００は、図１６Ｂに示すように、工程１６３０に進み、パッドアウト相互接続層が半導体層の上に形成される。図１１Ｂに示すように、第１の半導体層１１０６の上に第１のパッドアウト相互接続層１１１０が形成され、第２の半導体層１１０８の上に第２のパッドアウト相互接続層１１１２が形成される。パッドアウト相互接続層１１１０及び１１１２は、１つ又は複数のＩＬＤ層内に形成されたパッド接点１１１４及び１１１６などの相互接続を含むことができる。パッド接点１１１４及び１１１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。ＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合及び薄化の後、例えば、湿式／乾式エッチングとそれに続く導電性材料の堆積によって、第１の半導体層１１０６及び第２の半導体層１１０８をそれぞれ垂直に貫通する接点１１１８及び１１２０が形成される。接点１１１８及び１１２０は、それぞれ第１のパッドアウト相互接続層１１１０及び第２のパッドアウト相互接続層１１１２内の相互接続と接触することができる。

【0116】

図１２Ａ～図１２Ｃ、図１６Ａ、及び図１６Ｂに関して上述したようなダイシング後のダイツーダイ接合に基づくパッケージング技法の代わりに、図１３Ａ～図１３Ｄ、図１７Ａ、及び図１７Ｂは、いくつかの実施形態による、ダイツーウェハ接合に基づく別のパッケージング技法を示す。図１７Ａ及び図１７Ｂの方法１７００の工程１６０２、１６０４、１６０６、１６０８、１６１０、１６１２、１６１４、１６１６、１６１８、１６２０、及び１６２２は、図１６Ａ及び図１６Ｂの方法１６００に関して上述されているので、繰り返されない。図１３Ａに示すように、複数の第１の半導体構造１３０４が第１のウェハ１３０２上に形成される。第１のウェハ１３０２は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第１のウェハ１３０２の各ショットは、１つ又は複数の第１の半導体構造１３０４を含む。図９Ａ及び図９Ｂは、第１の半導体構造１３０４の形成の一例を示す。同様に、第２のウェハ１３０６には、複数の第２の半導体構造１３０８が形成されている。第２のウェハ１３０６は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第２のウェハ１３０６の各ショットは、１つ又は複数の第２の半導体構造１３０８を含む。図１０Ａ～図１０Ｃは、第２の半導体構造１３０８の形成の一例を示す。同様に、第３のウェハ１３１０には、複数の第３の半導体構造１３１２が形成されている。第３のウェハ１３１０は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第３のウェハ１３１０の各ショットは、１つ又は複数の第３の半導体構造１３１２を含む。図８Ａ及び図８Ｂは、第３の半導体構造１３１２の形成の一例を示す。

【0117】

図１３Ｂに示すように、第１のウェハ１３０２（図１３Ａに示す）は、複数のダイ１３１４にダイシングされ、その結果、少なくとも１つのダイ１３１４が第１の半導体構造１３０４を含む。いくつかの実施形態では、第１のウェハ１３０２の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って第１のウェハ１３０２から切断され、それによってそれぞれのダイ１３１４になる。ダイ１３１４は、第１の半導体構造１３０４、例えば、図９Ｂに示すような構造を含む。同様に、第２のウェハ１３０６（図１３Ａに示す）は、複数のダイ１３１６にダイシングされ、その結果、少なくとも１つのダイ１３１６が第２の半導体構造１３０８を含む。いくつかの実施形態では、第２のウェハ１３０６の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って第２のウェハ１３０６から切断され、それによってそれぞれのダイ１３１６になる。ダイ１３１６は、第２の半導体構造１３０８、例えば、図１０Ｃに示すような構造を含む。

【0118】

方法１７００は、図１７Ｂに示すように、工程１７０２に進み、第３のウェハ並びに少なくとも１つの第１のダイ及び少なくとも１つの第２のダイの各々が対面方式で接合されて接合構造を形成し、それにより、少なくとも１つの第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合される。第１の接合接点は、第１の接合界面において第３の接合接点の第１の組と接触し、第２の接合接点は、第２の接合界面において第３の接合接点の第２の組と接触する。

【0119】

図１３Ｃに示すように、第３のウェハ１３１０及び第１の半導体構造１３０４を含むダイ１３１４及び第２の半導体構造１３０８を含むダイ１３１６の各々は、第１の半導体構造１３０４が第１の接合界面１３１８で第３の半導体構造１３１２に接合され、第２の半導体構造１３０８が第２の接合界面１３２０で第３の半導体構造１３１２に接合されるように、対面方式で接合される。図１３Ｃに示すように、第１の半導体構造１３０４及び第２の半導体構造１３０８は、接合後に第３の半導体構造１３１２の上にあるが、いくつかの実施形態では、第３の半導体構造１３１２は、接合後に第１の半導体構造１３０４及び第２の半導体構造１３０８の上にあってもよいことが理解される。図１１Ａは、接合された第１の半導体構造１３０４、第２の半導体構造１３０８、及び第３の半導体構造１３１２の形成の一例を示す。

【0120】

方法１７００は、図１７Ｂに示すように、工程１７０４に進み、第３のウェハ又は第１及び第２のウェハの各々が、半導体層（複数可）を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１のウェハ及び第２の半導体構造の第２のウェハの上にある第３の半導体構造の第３のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第３の半導体構造の第３のウェハの上にある第１の半導体構造の第１のウェハ及び第２の半導体構造の第２のウェハは、それぞれ第１及び第２の半導体層を形成するために薄くされる。

【0121】

図１１Ｂに示すように、接合チップの上部のシリコン基板９０２（図１１Ａに示す）は薄くされ、その結果、薄くされた上部基板は、第１の半導体層１１０６、例えば単結晶シリコン層又はポリシリコン層として機能することができる。同様に、（図１１Ａに示すように）接合チップの上部のシリコン基板１００２は薄くされ、その結果、薄くされた上部基板は、第２の半導体層１１０８、例えば単結晶シリコン層として機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、又は約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板９０２及び１００２は、ウェハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、又はそれらの任意の組合せを含むがこれらに限定されないプロセスによって薄くすることができる。いくつかの実施形態では、第１の半導体層１１０６及び第２の半導体層１１０８は、単一の連続した半導体層であってもよいことが理解される。いくつかの実施形態では、別の単一の連続した半導体層が第１の半導体層１１０６及び第２の半導体層１１０８上に形成されてもよいことも理解される。シリコン基板８０２が接合チップの上部の基板である場合、シリコン基板８０２を薄くすることによって別の半導体層を形成することができることがさらに理解される。

【0122】

方法１７００は、図１７Ｂに示すように、工程１７０６に進み、パッドアウト相互接続層が半導体層の上に形成される。図１１Ｂに示すように、第１の半導体層１１０６の上に第１のパッドアウト相互接続層１１１０が形成され、第２の半導体層１１０８の上に第２のパッドアウト相互接続層１１１２が形成される。パッドアウト相互接続層１１１０及び１１１２は、１つ又は複数のＩＬＤ層内に形成されたパッド接点１１１４及び１１１６などの相互接続を含むことができる。パッド接点１１１４及び１１１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、又はそれらの任意の組合せを含むがこれらに限定されない導電性材料を含むことができる。ＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組合せを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合及び薄化の後、例えば、湿式／乾式エッチングとそれに続く導電性材料の堆積によって、第１の半導体層１１０６及び第２の半導体層１１０８をそれぞれ垂直に貫通する接点１１１８及び１１２０が形成される。接点１１１８及び１１２０は、それぞれ第１のパッドアウト相互接続層１１１０及び第２のパッドアウト相互接続層１１１２内の相互接続と接触することができる。

【0123】

方法１７００は、図１７Ｂに示すように、工程１７０８に進み、接合構造が複数のダイにダイシングされる。ダイのうちの少なくとも１つは、接合された第１、第２、及び第３の半導体構造を含む。図１３Ｄに示すように、接合構造（図１３Ｃに示す）は、複数のダイ１３２２にダイシングされる。ダイ１３２２の少なくとも１つは、接合された第１の半導体構造１３０４、第２の半導体構造１３０８、及び第３の半導体構造１３１２を含む。いくつかの実施形態では、接合構造の各ショットは、ウェハレーザダイシング及び／又は機械的ダイシング技術を使用してスクライブラインに沿って接合構造から切断され、それによってそれぞれのダイ１３２２になる。ダイ１３２２は、接合された第１の半導体構造１３０４、第２の半導体構造１３０８、及び第３の半導体構造１３１２、例えば、図１１Ｂに示すような接合構造を含むことができる。

【0124】

本明細書に開示されるＮＡＮＤメモリは、いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリングのアレイに加えて、又はその代わりに、２Ｄ ＮＡＮＤメモリセルのアレイを含むことができることが理解される。図１４は、いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造１４００の断面図を示す。半導体構造１４００は、メモリセルが基板１４０２上に２Ｄ ＮＡＮＤメモリセル１４０３のアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスを含む。２Ｄ ＮＡＮＤメモリセル１４０３のアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含むことができ、その各々は、ソース／ドレイン１４０５（ＮＡＮＤゲートに似ている）及び２Ｄ ＮＡＮＤメモリストリングの端部の２つの選択トランジスタ１４０７によって直列に接続された複数のメモリセルを含む。いくつかの実施形態では、各２Ｄ ＮＡＮＤメモリセル１４０３は、垂直に積層されたフローティングゲート１４０９及び制御ゲート１４１１を有するフローティングゲートトランジスタを含む。いくつかの実施形態では、フローティングゲートトランジスタは、制御ゲート１４１１とフローティングゲート１４０９との間に垂直に配置されたブロッキング層及びフローティングゲート１４０９の下に配置されたトンネル層などの誘電体層をさらに含む。チャネルは、ソース／ドレイン１４０５の間及びゲートスタック（トンネル層、フローティングゲート１４０９、ブロッキング層、及び制御ゲート１４１１を含む）の下に横方向に形成することができる。いくつかの実施形態によれば、各チャネルは、制御ゲート１４１１を介してそれぞれのゲートスタックに印加される電圧信号によって制御される。２Ｄ ＮＡＮＤメモリセル１４０３は、フローティングゲート１４０９を記憶層で置き換える電荷トラップトランジスタを含むことができることが理解される。

【0125】

いくつかの実施形態では、半導体構造１４００はまた、２Ｄ ＮＡＮＤメモリセル１４０３のアレイとの間で電気信号を転送するために、２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上に相互接続層１４１３を含む。相互接続層１４１３は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層１４１３内の相互接続はまた、ビット線接点及びワード線接点などのローカル相互接続を含む。いくつかの実施形態では、半導体構造１４００は、相互接続層１４１３及び２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上に接合層１４１５をさらに含む。接合層１４１５は、複数の接合接点１４１７と、接合接点１４１７を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0126】

プロセッサ及びＳＲＡＭが形成される上記で開示された第３の半導体構造（例えば、７０６及び７０７）は各々、ＮＡＮＤメモリ及び／又はＤＲＡＭの周辺回路（例えば、７２０及び７５９）を含むが、いくつかの実施形態では、周辺回路の全体又は一部は、接合された半導体デバイス内の第３の半導体構造に含まれなくてもよいことが理解される。ＮＡＮＤメモリが形成される上記で開示された第１の半導体構造（例えば、７０２及び７０３）は、それぞれＮＡＮＤメモリの周辺回路を含まないが、いくつかの実施形態では、周辺回路の全体又は一部は、接合された半導体デバイス内の第１の半導体構造に含まれてもよいことも理解される。ＤＲＡＭが形成される上記で開示された第２の半導体構造（例えば、７０４及び７０５）は各々、ＤＲＡＭの周辺回路を含まないが、いくつかの実施形態では、周辺回路の全体又は一部は、接合された半導体デバイス内の第２の半導体構造に含まれてもよいことがさらに理解される。

【0127】

図１５Ａは、いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する例示的な半導体構造１５００の断面図を示す。例示のみを目的として、半導体構造１５００内のＮＡＮＤメモリ１５０４は、図７Ｂに関して第１の半導体構造７０３で詳細に上述したように、基板１５０２の上のメモリスタック７１５を垂直に貫通する３Ｄ ＮＡＮＤメモリストリング７１７のアレイを含む。半導体構造７０３及び１５００の両方における同様の構造の詳細（例えば、材料、製造プロセス、機能など）は繰り返さない。他の実施形態では、ＮＡＮＤメモリ１５０４は、２Ｄ ＮＡＮＤメモリセル（例えば、１４０３）のアレイを含んでもよいことが理解される。

【0128】

図１５Ａに示すように、半導体構造１５００は、基板１５０２上及びＮＡＮＤメモリ１５０４の外側（例えば、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ）に形成された周辺回路１５０６をさらに含む。ＮＡＮＤメモリ１５０４及びＮＡＮＤメモリ１５０４の周辺回路１５０６の両方を、例えば基板１５０２上の同じ平面内に形成することができる。周辺回路１５０６は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流若しくは電圧基準、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ又は複数を含む、ＮＡＮＤメモリ１５０４を検知及び制御するための周辺回路の全体又は一部とすることができる。いくつかの実施形態では、周辺回路１５０６は、複数のトランジスタ１５０８を含む。トランジスタ１５０８は、基板１５０２「上」に形成することができ、トランジスタ１５０８の全体又は一部は、基板１５０２内に（例えば、基板１５０２の上面の下）及び／又は基板１５０２上に直接形成される。分離領域（例えば、ＳＴＩ）及びドープ領域（例えば、トランジスタ１５０８のソース領域及びドレイン領域）も基板１５０２内に形成することができる。いくつかの実施形態によれば、トランジスタ１５０８は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を用いて高速である。

【0129】

いくつかの実施形態では、半導体構造１５００はまた、ＮＡＮＤメモリ１５０４（例えば、メモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７）及び周辺回路１５０６の上に相互接続層１５１０を含み、３Ｄ ＮＡＮＤメモリストリング７１７及び周辺回路１５０６との間で電気信号を転送する。相互接続層１５１０は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。ＮＡＮＤメモリ１５０４（例えば、３Ｄ ＮＡＮＤメモリストリング７１７）及び周辺回路１５０６は、相互接続層１５１０内の相互接続によっても電気的に接続することができる。いくつかの実施形態では、半導体構造１５００は、相互接続層１５１０の上の接合層１５１２、メモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）、及び周辺回路１５０６をさらに含む。接合層１５１２は、複数の接合接点１５１４と、接合接点１５１４を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0130】

同じ半導体構造内のＮＡＮＤメモリ及びＮＡＮＤメモリの周辺回路の相対位置は、図１５Ａに示すような同一平面内にあることに限定されない。いくつかの実施形態では、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの上にある。いくつかの実施形態では、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの下にある。図１５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリ及び周辺回路を有する別の例示的な半導体構造１５０１の断面図を示す。半導体構造１５０１は半導体構造７０３と同様であり、両方ともメモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、メモリスタック７１５の上の相互接続層７２３、及び相互接続層７２３の上の接合層７２５を含む。したがって、半導体構造７０３及び１５０１の両方における同様の構造の詳細（例えば、材料、製造プロセス、機能など）は繰り返さない。

【0131】

半導体構造７０３とは異なり、半導体構造１５０１は、基板１５０３上のメモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）の下に周辺回路１５０７をさらに含む。周辺回路１５０７は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センスアンプ、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流若しくは電圧基準、又は回路の任意のアクティブ若しくはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、又はコンデンサ）のうちの１つ又は複数を含む、３Ｄ ＮＡＮＤメモリストリング７１７を検知及び制御するための周辺回路の全体又は一部とすることができる。いくつかの実施形態では、周辺回路１５０７は、複数のトランジスタ１５０９を含む。トランジスタ１５０９は、基板１５０３「上」に形成することができ、トランジスタ１５０９の全体又は一部は、基板１５０３内に（例えば、基板１５０３の上面の下）及び／又は基板１５０３上に直接形成される。分離領域（例えば、ＳＴＩ）及びドープ領域（例えば、トランジスタ１５０９のソース領域及びドレイン領域）も基板１５０３内に形成することができる。いくつかの実施形態によれば、トランジスタ１５０９は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を用いて高速である。

【0132】

いくつかの実施形態では、半導体構造１５０１はまた、３Ｄ ＮＡＮＤメモリストリング７１７と周辺回路１５０７との間で電気信号を転送するために３Ｄ ＮＡＮＤメモリストリング７１７と周辺回路１５０７とを電気的に接続するために、周辺回路１５０７とメモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）との間に垂直に形成された相互接続層１５１１を含む。相互接続層１５１１は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。３Ｄ ＮＡＮＤメモリストリング７１７及び周辺回路１５０７は、相互接続層１５１１内の相互接続によっても電気的に接続することができる。いくつかの実施形態では、半導体構造１５０１は、その上にメモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）を形成することができる半導体層１５０５をさらに含む。半導体層１５０５は、例えば、１つ又は複数の薄膜堆積プロセスによって相互接続層１５１１の上に形成されたポリシリコン層とすることができる。次いで、メモリスタック７１５を半導体層１５０５の上に形成することができる。図１５Ｂに示すように、周辺回路１５０７はメモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）の下にあるが、いくつかの実施形態では、周辺回路１５０７はメモリスタック７１５（及びそれを貫通する３Ｄ ＮＡＮＤメモリストリング７１７）の上にあってもよいことが理解される。

【0133】

図１５Ａ及び図１５Ｂの半導体構造１５００及び１５０１はＮＡＮＤフラッシュメモリを含むが、ＤＲＡＭを含む半導体構造は半導体構造１５００及び１５０１と同様の構成を有することができることが理解される。例えば、本明細書に開示されるＤＲＡＭを含む半導体構造（例えば、７０４及び７０５）は、ＤＲＡＭセルの周辺回路の全体又は一部も含み得る。ＤＲＡＭセルの周辺回路は、ＤＲＡＭセルと同じ平面内（例えば、ＤＲＡＭセルアレイの外側）、ＤＲＡＭセルアレイの上、及び／又はＤＲＡＭセルアレイの下にあってもよい。

【0134】

本開示の一態様によれば、半導体デバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。半導体デバイスはまた、ＤＲＡＭセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。半導体デバイスはまた、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む第３の半導体構造を含む。半導体デバイスは、第１の接合層と第３の接合層との間の第１の接合界面と、第２の接合層と第３の接合層との間の第２の接合界面とをさらに含む。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。第１の接合界面と第２の接合界面とは同一平面内にある。

【0135】

いくつかの実施形態では、第３の半導体構造は、基板と、基板上のプロセッサと、基板上及びプロセッサの外側のＳＲＡＭセルのアレイと、プロセッサ及びＳＲＡＭセルのアレイの上の第３の接合層とを含む。

【0136】

いくつかの実施形態では、第１の半導体構造は、第３の接合層の上の第１の接合層と、第１の接合層の上のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上にあり、ＮＡＮＤメモリセルのアレイと接触している第１の半導体層とを含む。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリング又は２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。

【0137】

いくつかの実施形態では、半導体構造は、第１の半導体層の上に第１のパッドアウト相互接続層をさらに含む。いくつかの実施形態では、第１の半導体層は単結晶シリコンを含む。いくつかの実施形態では、第１の半導体層はポリシリコンを含む。

【0138】

いくつかの実施形態では、第２の半導体構造は、第３の接合層の上の第２の接合層と、第２の接合層の上のＤＲＡＭセルアレイと、ＤＲＡＭセルアレイの上にあり、ＤＲＡＭセルアレイと接触している第２の半導体層とを含む。

【0139】

いくつかの実施形態では、半導体構造は、第２の半導体層の上に第２のパッドアウト相互接続層をさらに含む。いくつかの実施形態では、第２の半導体層は単結晶シリコンを含む。

【0140】

いくつかの実施形態では、第１の半導体構造は、第１の基板と、第１の基板上のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上の第１の接合層とを含む。いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリング又は２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。

【0141】

いくつかの実施形態では、第２の半導体構造は、第２の基板と、第２の基板上のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上の第２の接合層とを含む。

【0142】

いくつかの実施形態では、第３の半導体構造は、第１の接合層及び第２の接合層の上の第３の接合層と、第３の接合層の上のプロセッサと、第３の接合層の上及びプロセッサの外側のＳＲＡＭセルのアレイと、プロセッサ及びＳＲＡＭセルのアレイの上にあり、プロセッサ及びＳＲＡＭセルのアレイと接触している第３の半導体層とを含む。

【0143】

いくつかの実施形態では、半導体構造は、第３の半導体層の上にパッドアウト相互接続層をさらに含む。いくつかの実施形態では、第３の半導体層は単結晶シリコンを含む。

【0144】

いくつかの実施形態では、第１の半導体構造は、ＮＡＮＤメモリセルのアレイの周辺回路をさらに含む。いくつかの実施形態では、第２の半導体構造は、ＤＲＡＭセルのアレイの周辺回路をさらに含む。いくつかの実施形態では、第３の半導体構造は、ＮＡＮＤメモリセルのアレイ又はＤＲＡＭセルのアレイのうちの少なくとも一方の周辺回路をさらに含む。

【0145】

いくつかの実施形態では、第１の半導体構造は、第１の接合層とＮＡＮＤメモリセルのアレイとの間に垂直に第１の相互接続層を含み、第２の半導体構造は、第２の接合層とＤＲＡＭセルのアレイとの間に垂直に第２の相互接続層を含み、第３の半導体構造は、第３の接合層とプロセッサとの間に垂直に第３の相互接続層を含む。

【0146】

いくつかの実施形態では、プロセッサ及びＳＲＡＭセルのアレイは、第１及び第３の相互接続層、第１の接合接点、並びに第３の接合接点の第１の組を介してＮＡＮＤメモリセルのアレイに電気的に接続され、プロセッサ及びＳＲＡＭセルのアレイは、第２及び第３の相互接続層、第２の接合接点、並びに第３の接合接点の第２の組を介してＤＲＡＭセルのアレイに電気的に接続される。

【0147】

いくつかの実施形態では、ＮＡＮＤメモリセルのアレイは、第１、第２、及び第３の相互接続層並びに第１、第２、及び第３の接合接点を介してＤＲＡＭセルのアレイに電気的に接続される。

【0148】

いくつかの実施形態では、ＳＲＡＭセルのアレイは、第３の半導体構造内の複数の別個の領域に分布される。

【0149】

本開示の別の態様によれば、半導体デバイスを形成するための方法が開示される。第１のウェハ上には、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、複数の第１のダイにダイシングされ、その結果、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、複数の第２のダイにダイシングされ、その結果、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含む。第３のウェハ上に、複数の第３の半導体構造が形成されている。第３の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む。第３のウェハは、複数の第３のダイにダイシングされ、その結果、第３のダイのうちの少なくとも１つが第３の半導体構造のうちの少なくとも１つを含む。第３のダイ並びに第１のダイ及び第２のダイの各々は、第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合されるように、対面方式で接合される。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。

【0150】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイが第１のウェハ上に形成され、第１の相互接続層がＮＡＮＤメモリセルのアレイの上に形成され、第１の接合層が第１の相互接続層の上に形成される。いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路が第１のウェハ上に形成される。

【0151】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成され、第２の相互接続層がＤＲＡＭセルのアレイの上に形成され、第２の接合層が第２の相互接続層の上に形成される。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第２のウェハ上に形成される。

【0152】

いくつかの実施形態では、複数の第３の半導体構造を形成するために、プロセッサ及びＳＲＡＭセルのアレイが第３のウェハ上に形成され、第３の相互接続層がプロセッサ及びＳＲＡＭセルのアレイの上に形成され、第３の接合層が第３の相互接続層の上に形成される。いくつかの実施形態では、複数の第３の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイ又はＤＲＡＭセルのアレイのうちの少なくとも一方の周辺回路が第３のウェハ上に形成される。

【0153】

いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の上にある。いくつかの実施形態では、第３のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上に形成される。

【0154】

いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の下にある。いくつかの実施形態では、第１のウェハ及び第２のウェハは、接合後にそれぞれ第１の半導体層及び第２の半導体層を形成するために薄くされ、第１のパッドアウト相互接続層及び第２のパッドアウト相互接続層は、それぞれ第１の半導体層及び第２の半導体層の上に形成される。

【0155】

いくつかの実施形態では、接合はハイブリッド接合を含む。

【0156】

本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示される。第１のウェハ上には、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、ＮＡＮＤメモリセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、複数の第１のダイにダイシングされ、その結果、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、複数の第２のダイにダイシングされ、その結果、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含む。第３のウェハ上に、複数の第３の半導体構造が形成されている。第３の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第３の接合接点を含む第３の接合層とを含む。第３のウェハ並びに少なくとも１つの第１のダイ及び少なくとも１つ第２のダイの各々は、少なくとも１つの第３の半導体構造が第１の半導体構造及び第２の半導体構造の各々に接合されるように、対面方式で接合されて接合構造を形成する。第１の接合接点は、第１の接合界面で第３の接合接点の第１の組と接触している。第２の接合接点は、第２の接合界面で第３の接合接点の第２の組と接触している。接合構造は、複数のダイにダイシングされる。ダイのうちの少なくとも１つは、接合された第１、第２、及び第３の半導体構造を含む。

【0157】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイが第１のウェハ上に形成され、第１の相互接続層がＮＡＮＤメモリセルのアレイの上に形成され、第１の接合層が第１の相互接続層の上に形成される。いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイの周辺回路が第１のウェハ上に形成される。

【0158】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成され、第２の相互接続層がＤＲＡＭセルのアレイの上に形成され、第２の接合層が第２の相互接続層の上に形成される。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第２のウェハ上に形成される。

【0159】

いくつかの実施形態では、複数の第３の半導体構造を形成するために、プロセッサ及びＳＲＡＭセルのアレイが第３のウェハ上に形成され、第３の相互接続層がプロセッサ及びＳＲＡＭセルのアレイの上に形成され、第３の接合層が第３の相互接続層の上に形成される。いくつかの実施形態では、複数の第３の半導体構造を形成するために、ＮＡＮＤメモリセルのアレイ又はＤＲＡＭセルのアレイのうちの少なくとも一方の周辺回路が第３のウェハ上に形成される。

【0160】

いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の上にある。いくつかの実施形態では、第３のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上に形成される。

【0161】

いくつかの実施形態では、第３の半導体構造は、接合後に第１の半導体構造及び第２の半導体構造の下にある。いくつかの実施形態では、第１のウェハ及び第２のウェハは、接合後にそれぞれ第１の半導体層及び第２の半導体層を形成するために薄くされ、第１のパッドアウト相互接続層及び第２のパッドアウト相互接続層は、それぞれ第１の半導体層及び第２の半導体層の上に形成される。

【0162】

いくつかの実施形態では、接合はハイブリッド接合を含む。

【0163】

本開示のさらに別の態様によれば、マルチチップパッケージ（ＭＣＰ）内の半導体デバイスは、回路基板と、回路基板上のハイブリッドコントローラと、少なくとも１つのＮＡＮＤダイと、少なくとも１つのＤＲＡＭダイとを含む。少なくとも１つのＮＡＮＤダイは、ＮＡＮＤメモリセルのアレイを含み、ダイツーダイワイヤボンディングを介してハイブリッドコントローラに電気的に接続される。少なくとも１つのＤＲＡＭダイは、ＤＲＡＭセルのアレイを含み、ダイツーダイワイヤボンディングを介してハイブリッドコントローラに電気的に接続される。ハイブリッドコントローラは、少なくとも１つのＮＡＮＤダイと少なくとも１つのＤＲＡＭダイとの間のデータ転送を制御するように構成される。

【0164】

いくつかの実施形態では、半導体デバイスは、ＮＡＮＤメモリセルのアレイ及びＤＲＡＭセルのアレイを含み、ダイツーダイワイヤボンディングを介してハイブリッドコントローラに電気的に接続された少なくとも１つのハイブリッドメモリダイをさらに含む。

【0165】

いくつかの実施形態では、少なくとも１つのＮＡＮＤダイは、論理物理アドレスマップを格納するように構成され、ハイブリッドコントローラは、半導体デバイスの電源がオンになったときに、論理物理アドレスマップを少なくとも１つのＮＡＮＤダイから少なくとも１つのＤＲＡＭダイにロードするように構成される。

【0166】

いくつかの実施形態では、ハイブリッドコントローラは、論理物理アドレスマップに対する更新のログを格納するように構成されたＳＲＡＭセルのアレイを含む。

【0167】

特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技能の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合させることができる。したがって、そのような適合及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実施形態の均等物の意味及び範囲内にあることが意図されている。本明細書の表現又は用語は、本明細書の用語又は表現が教示及びガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。

【0168】

本開示の実装形態は、指定された機能及びその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界を定義することができる。

【0169】

発明の概要及び要約のセクションは、発明者によって企図される本開示のすべてではないが１つ又は複数の典型的な実施形態を記載することができ、したがって、本開示及び添付の特許請求の範囲を決して限定することを意図するものではない。

【0170】

本開示の幅及び範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図10C】

【図11A】

【図11B】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図13D】

【図14】

【図15A】

【図15B】

【図16A】

【図16B】

【図17A】

【図17B】