特許 7210356 センスアンプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-01-13

(45)【発行日】2023-01-23

(54)【発明の名称】センスアンプ回路

(51)【国際特許分類】

   G11C 7/06 20060101AFI20230116BHJP

   G11C 7/12 20060101ALI20230116BHJP

【ＦＩ】

G11C7/06 120

G11C7/12

【請求項の数】 6

(21)【出願番号】P 2019063620

(22)【出願日】2019-03-28

(65)【公開番号】P2020166907

(43)【公開日】2020-10-08

【審査請求日】2021-11-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】大貫 健司

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００３－３１７４６７（ＪＰ，Ａ）

【文献】特開平７－１０５６９４（ＪＰ，Ａ）

【文献】特開平２－７８０９９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／０６

Ｇ１１Ｃ ７／１２

(57)【特許請求の範囲】

【請求項1】

データを格納する第１のセルと前記データの相補データを格納する第２のセルとを備えるメモリセルから、前記第１のセルに接続された第１のビット線及び前記第２のセルに接続された第２のビット線を介してデータ読み出しを行うセンスアンプ回路であって、
前記データ読み出しの開始前の期間である第１期間において、前記第１のビット線及び前記第２のビット線に接地電位を供給し、前記データ読み出しの開始後の期間である第２期間において、前記第１のビット線及び前記第２のビット線への接地電位の供給を停止するビット線電圧制御部と、
前記第２期間における前記第１のビット線の電圧及び前記第２のビット線の電圧に基づいて、前記第１のセルに格納されたデータのデータ値を判定する判定部と、
を有し、
前記判定部は、
前記第２期間において一端に電源電圧の供給を受け、他端が前記第１のビット線に接続された第１導電型の第１トランジスタと、
前記第２期間において一端に前記電源電圧の供給を受け、他端が前記第２のビット線に接続された前記第１導電型の第２トランジスタと、
前記第２トランジスタの制御端に接続され、前記第１トランジスタと前記第１のビット線との接続部を含む電流路に流れる電流に応じた電圧を有する第１の出力ノードと、
前記第１トランジスタの制御端に接続され、前記第２トランジスタと前記第２のビット線との接続部を含む電流路に流れる電流に応じた電圧を有する第２の出力ノードと、
を有し、
前記第１の出力ノードの電圧及び前記第２の出力ノードの電圧に基づいて、前記第１のセルに格納されたデータのデータ値を判定することを特徴とするセンスアンプ回路。

【請求項2】

前記第１トランジスタの他端と前記第１のビット線との接続部に一端が接続され、他端が前記第１の出力ノードに接続された前記第１導電型の第３トランジスタと、
前記第２トランジスタの他端と前記第２のビット線との接続部に一端が接続され、他端が前記第２の出力ノードに接続された前記第１導電型の第４トランジスタと、
を有することを特徴とする請求項１に記載のセンスアンプ回路。

【請求項3】

前記第３トランジスタ及び前記第４トランジスタの各々は、前記第１期間において論理レベル１の信号レベルを有し且つ前記第２期間において論理レベル０の信号レベルを有するイネーブル信号の供給を制御端に受けることを特徴とする請求項２に記載のセンスアンプ回路。

【請求項4】

前記イネーブル信号の供給を受け、前記イネーブル信号の信号レベルに応じて前記第１トランジスタ及び前記第２トランジスタの各々の一端と前記電源電圧の供給ラインとの間の接続及び非接続を切り替えるスイッチ素子を有することを特徴とする請求項３に記載のセンスアンプ回路。

【請求項5】

前記ビット線電圧制御部は、一端が接地されるとともに他端が前記第１のビット線に接続された前記第１導電型とは反対導電型である第２導電型の第５トランジスタと、一端が接地されるとともに他端が前記第２のビット線に接続された前記第２導電型の第６トランジスタと、を有し、
前記第５トランジスタ及び前記第６トランジスタの各々は、前記第１期間において論理レベル１の信号レベルを有し且つ前記第２期間において論理レベル０の信号レベルを有するディスチャージ信号の供給を制御端に受ける、
ことを特徴とする請求項１乃至４のいずれか１に記載のセンスアンプ回路。

【請求項6】

入力端が前記第１の出力ノードに接続された第１のインバータを含み、前記第１の出力ノードの電圧に応じた２値の信号レベルのデータを保持して出力する第１のラッチ部と、
入力端が前記第２の出力ノードに接続された第２のインバータを含み、前記第２の出力ノードの電圧に応じた２値の信号レベルのデータを保持して出力する第２のラッチ部と、
を含むことを特徴とする請求項１乃至５のいずれか１に記載のセンスアンプ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、センスアンプ回路に関する。

【背景技術】

【0002】

１ビットのデータを一対のトランジスタ（以下、一対のセルとも称する）からなるメモリセルを用いて記憶する半導体記憶装置が知られている（例えば、特許文献１）。このような半導体記憶装置のメモリセルからデータを読み出すセンスアンプ回路では、一対のビット線が、一対のセルを構成するトランジスタの各々のドレイン端子に接続されている。当該一対のビット線は、例えばオン状態のＰＭＯＳトランジスタを介してそれぞれ電源ラインに接続され、電源電圧の電圧レベルに充電される。アンプが動き出すと、ＰＭＯＳトランジスタがオフ状態となることにより、一対のビット線は電源から切り離され、一対のセルを介して放電される。

【0003】

一対のセルのうち正セルが期待値１のセル、補セルが期待値０のセルであるとすると、期待値１のセルの方が期待値０のセルよりも流れる電流が多いため、電圧低下が速い。したがって、センスアンプ回路の一対の出力ノードの各々に接続されたトランジスタのうち、正セル側のビットラインに接続されたトランジスタが補セル側のビットラインに接続されたトランジスタよりも先にオンとなって電流が流れ始め、正側の出力ノードの電圧レベルが上昇していく。正側の出力ノードはインバータを介してアンプ出力の出力端に接続されており、電圧レベルがインバータの閾値を超えると、当該出力ノードの電圧を反転した論理値の出力がアンプ出力として確定する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－１８１３９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のようなセンスアンプ回路は、各ビット線の充電電圧が放電時に寄生容量の影響で大きく落ち込むため、一対のセルを構成するトランジスタの各々のドレイン電圧が低下してセル電流が減少し、読み出しマージンが小さくなる。特に、低電圧での動作が必要とされる場合には、セル電流がほとんど流れないためマージンが無くなってしまい、安定した読み出し動作を行うことができないという問題があった。

【0006】

本発明は、上記問題点に鑑みてなされたものであり、安定した期待値判定を実現することが可能なセンスアンプ回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るセンスアンプ回路は、データを格納する第１のセルと前記データの相補データを格納する第２のセルとを備えるメモリセルから、前記第１のセルに接続された第１のビット線及び前記第２のセルに接続された第２のビット線を介してデータ読み出しを行うセンスアンプ回路であって、前記データ読み出しの開始前の期間である第１期間において、前記第１のビット線及び前記第２のビット線に接地電位を供給し、前記データ読み出しの開始後の期間である第２期間において、前記第１のビット線及び前記第２のビット線への接地電位の供給を停止するビット線電圧制御部と、前記第２期間における前記第１のビット線の電圧及び前記第２のビット線の電圧に基づいて、前記第１のセルに格納されたデータのデータ値を判定する判定部と、を有し、前記判定部は、前記第２期間において一端に電源電圧の供給を受け、他端が前記第１のビット線に接続された第１導電型の第１トランジスタと、前記第２期間において一端に前記電源電圧の供給を受け、他端が前記第２のビット線に接続された前記第１導電型の第２トランジスタと、前記第２トランジスタの制御端に接続され、前記第１トランジスタと前記第１のビット線との接続部を含む電流路に流れる電流に応じた電圧を有する第１の出力ノードと、前記第１トランジスタの制御端に接続され、前記第２トランジスタと前記第２のビット線との接続部を含む電流路に流れる電流に応じた電圧を有する第２の出力ノードと、を有し、前記第１の出力ノードの電圧及び前記第２の出力ノードの電圧に基づいて、前記第１のセルに格納されたデータのデータ値を判定することを特徴とする。

【発明の効果】

【0008】

本発明のセンスアンプ回路によれば、安定した期待値判定を実現することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本実施例のセンスアンプ回路の構成を示す回路図である。

【図2】本実施例のセンスアンプ回路による読み出し動作を示すタイムチャートである。

【図3】比較例のセンスアンプ回路の構成を示す回路図である。

【図4】比較例のセンスアンプ回路による読み出し動作を示すタイムチャートである。

【発明を実施するための形態】

【0010】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【0011】

図１は、本実施例のセンスアンプ回路１００の構成を示す回路図である。センスアンプ回路１００は、判定部１１と、ビット線電圧制御部１２Ａ及び１２Ｂと、ラッチ部１３Ａ及び１３Ｂと、から構成されている。また、センスアンプ回路１００は、ビット線ＢＬに接続される端子（ＢＬ端子）及びビット線ＢＬＣに接続される端子（ＢＬＣ端子）を有する。ビット線ＢＬは、１ビットのデータを格納する正セルを構成する第１のトランジスタ（図示せず）のドレイン端子に接続されている。ビット線ＢＬＣは、当該１ビットのデータの相補データを格納する補セルを構成する第２のトランジスタ（図示せず）のドレイン端子に接続されている。

【0012】

判定部１１は、第１のトランジスタ及び第２のトランジスタからなるメモリセルから読み出したデータの値を判定する判定部である。判定部１１は、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＰＭ０、ＰＭ１、ＰＭ２、ＰＭ３及びＰＭ４と、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ１、ＮＭ２、ＭＭ３及びＮＭ４と、を含む。

【0013】

トランジスタＰＭ０は、ソースがＶＤＤ電源の電源供給ライン（電源電圧ＶＤＤ）に接続され、ドレインがトランジスタＰＭ１及びＰＭ２の各々のソースに接続されている。トランジスタＰＭ０のゲートには、アンプイネーブル信号ＳＡＥＢが供給される。

【0014】

アンプイネーブル信号ＳＡＥＢは、信号レベルが論理レベル０及び論理レベル１に変化する信号である。以下の説明では、論理レベル０の信号レベルを“Ｌ”レベル、論理レベル１の信号レベルを“Ｈ”レベルと称する。

【0015】

トランジスタＰＭ０は、アンプイネーブル信号ＳＡＥＢが“Ｌ”レベルのときにオンとなり、トランジスタＰＭ１及びＰＭ２のソースとＶＤＤ電源の電源供給ラインとの間を接続する。トランジスタＰＭ０は、アンプイネーブル信号ＳＡＥＢが“Ｈ”レベルのときにオフとなり、トランジスタＰＭ１及びＰＭ２のソースとＶＤＤ電源の電源供給ラインとの間を切り離す。

【0016】

トランジスタＰＭ１及びＰＭ２の各々のソースは、互いに接続されるとともにトランジスタＰＭ０のドレインに接続されている。トランジスタＰＭ１のドレインは、ビット線ＢＬに接続されている。トランジスタＰＭ２のドレインは、ビット線ＢＬＣに接続されている。トランジスタＰＭ２のゲートは、判定部１１の第１の出力端となるノードである出力ノードＳに接続されている。トランジスタＰＭ１のゲートは、判定部１１の第２の出力端となるノードである出力ノードＳＮに接続されている。

【0017】

トランジスタＰＭ３のソースは、トランジスタＰＭ１のドレインに接続されるとともに、ビット線ＢＬに接続されている。トランジスタＰＭ４のソースは、トランジスタＰＭ２のドレインに接続されるとともに、ビット線ＢＬＣに接続されている。トランジスタＰＭ３のドレインは、出力ノードＳに接続されている。トランジスタＰＭ４のドレインは、出力ノードＳＮに接続されている。

【0018】

トランジスタＰＭ３及びＰＭ４の各々のゲートは互いに接続され、アンプイネーブル信号ＳＡＥＢの供給を受ける。トランジスタＰＭ３及びＰＭ４は、アンプイネーブル信号ＳＡＥＢが“Ｌ”レベルのときにオンとなり、アンプイネーブル信号ＳＡＥＢが“Ｈ”レベルのときにオフとなる。

【0019】

トランジスタＮＭ１のドレインは、出力ノードＳに接続されている。トランジスタＮＭ２のドレインは、出力ノードＳＮに接続されている。トランジスタＮＭ１及びＮＭ２の各々のゲートには、電源電圧ＶＤＤが供給される。

【0020】

トランジスタＮＭ３及びＮＭ４の各々のソースは、接地されている。トランジスタＮＭ３のドレインは、トランジスタＮＭ１のソースに接続されている。トランジスタＮＭ４のドレインは、トランジスタＮＭ２のソースに接続されている。トランジスタＮＭ３のゲートは、トランジスタＮＭ１のゲートに接続され、電源電圧ＶＤＤの供給を受ける。トランジスタＮＭ４のゲートは、トランジスタＮＭ２のゲートに接続され、電源電圧ＶＤＤの供給を受ける。

【0021】

ビット線電圧制御部１２Ａ及び１２Ｂは、ビット線ＢＬ及びビット線ＢＬＣへの接地電位ＶＳＳの供給及び供給の停止（すなわち、接地ラインとの接続及び非接続）を切り替えることにより、ビット線ＢＬ及びビット線ＢＬＣの電圧の制御を行う。

【0022】

ビット線電圧制御部１２Ａは、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ５から構成されている。トランジスタＮＭ５は、ソースが接地され、ドレインがビット線ＢＬに接続されている。トランジスタＮＭ５のゲートには、ディスチャージ信号ＰＲＥＮＢが供給される。ビット線電圧制御部１２Ｂは、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ６から構成されている。トランジスタＮＭ６は、ソースが接地され、ドレインがビット線ＢＬＣに接続されている。トランジスタＮＭ６のゲートには、ディスチャージ信号ＰＲＥＮＢが供給される。

【0023】

トランジスタＮＭ５は、ディスチャージ信号ＰＲＥＮＢの信号レベルが“Ｈ”レベルの場合にオンとなり、ビット線ＢＬを接地電位ＶＳＳに固定する。また、トランジスタＮＭ５は、ディスチャージ信号ＰＲＥＮＢの信号レベルが“Ｌ”の場合にオフとなり、ビット線ＢＬを接地電位ＶＳＳから切り離す。同様に、トランジスタＮＭ６は、ディスチャージ信号ＰＲＥＮＢの信号レベルが“Ｈ”レベルの場合にオンとなり、ビット線ＢＬＣを接地電位ＶＳＳに固定する。また、トランジスタＮＭ６は、ディスチャージ信号ＰＲＥＮＢの信号レベルが“Ｌ”の場合にオフとなり、ビット線ＢＬＣを接地電位ＶＳＳから切り離す。

【0024】

ラッチ部１３Ａは、出力ノードＳの電圧に応じた電圧レベルの信号を保持し、出力データ信号ＲＤ＿ＬＡＴＢとして出力するラッチ回路部である。ラッチ部１３Ａは、例えばインバータＩＮＶ０及びＩＮＶ１から構成されている。インバータＩＮＶ１の入力端は、出力ノードＳに接続されている。インバータＩＮＶ０の入力端は、インバータＩＮＶ１の出力端に接続されている。インバータＩＮＶ０の出力端は、出力データ信号ＲＤ＿ＬＡＴＢを出力するための出力端子に接続されている。出力ノードＳの電圧がインバータＩＮＶ１の閾値を超えると、出力ノードＳの電圧を反映した信号レベルのデータが出力データ信号ＲＤ＿ＬＡＴＢとして出力される。

【0025】

ラッチ部１３Ｂは、出力ノードＳＮの電圧に応じた電圧レベルの信号を保持し、出力データ信号ＲＤ＿ＬＡＴとして出力するラッチ回路部である。ラッチ部１３Ｂは、例えばインバータＩＮＶ２及びＩＮＶ３から構成されている。インバータＩＮＶ２の入力端は、出力ノードＳＮに接続されている。インバータＩＮＶ３の入力端は、インバータＩＮＶ２の出力端に接続されている。インバータＩＮＶ３の出力端は、出力データ信号ＲＤ＿ＬＡＴを出力するための出力端子に接続されている。出力ノードＳＮの電圧がインバータＩＮＶ２の閾値を超えると、出力ノードＳＮの電圧を反映した信号レベルのデータが出力データ信号ＲＤ＿ＬＡＴとして出力される。

【0026】

次に、本実施例のセンスアンプ回路１００によるデータ読み出し動作について、図２のタイムチャートを参照して説明する。なお、ここではビット線ＢＬに接続された正セル（すなわち、第１のトランジスタ）の期待値が１、ビット線ＢＬＣに接続された補セル（すなわち、第２のトランジスタ）の期待値が０である場合について説明する。

【0027】

読み出し開始信号ＲＥＡＤ及びスタンバイ信号ＲＥＡＤＹは、例えばセンスアンプ回路１００の外部に設けられた制御回路（図示せず）に供給されている。読出し開始信号ＲＥＡＤが“Ｌ”レベル、スタンバイ信号ＲＥＡＤＹが“Ｈ”レベルの間、センスアンプ回路１００は、スタンバイ状態にセットされている。

【0028】

このスタンバイ期間（図２の時刻Ｔ１までの期間）において、アンプイネーブル信号ＳＡＥＢ及びディスチャージ信号ＰＲＥＮＢは“Ｈ”レベルとなるように制御されている。トランジスタＮＭ５及びＮＭ６は、“Ｈ”レベルのディスチャージ信号ＰＲＥＮＢの供給をゲートに受けてオンの状態に維持されている。ビット線ＢＬ及びＢＬＣは接地され、接地電位ＶＳＳに固定されている。

【0029】

読み出し開始信号ＲＥＡＤが“Ｈ”レベルになると、スタンバイ信号ＲＥＡＤＹが“Ｌ”レベルとなり、続いてアンプイネーブル信号ＳＡＥＢが“Ｌ”レベル（図２の時刻Ｔ２）、ディスチャージ信号ＰＲＥＮＢが“Ｌ”レベル（図２の時刻Ｔ３）へと順次変化する。

【0030】

アンプイネーブル信号ＳＡＥＢが“Ｌ”レベルとなることにより、センスアンプ回路１００の判定部１１は動作を開始する。トランジスタＰＭ０は、ゲートに“Ｌ”レベルのアンプイネーブル信号ＳＡＥＢの供給を受けてオンとなり、トランジスタＰＭ１及びＰＭ２の各々のソースとＶＤＤ電源の電源供給ラインとが接続される。

【0031】

また、トランジスタＰＭ３は、ゲートに“Ｌ”レベルのアンプイネーブル信号ＳＡＥＢの供給を受けてオンとなる。これにより、ビット線ＢＬがトランジスタＰＭ３を介してトランジスタＮＭ１及びＮＭ３に接続される。同様に、トランジスタＰＭ４は、ゲートに“Ｌ”レベルのアンプイネーブル信号ＳＡＥＢの供給を受けてオンとなる。これにより、ビット線ＢＬＣがトランジスタＰＭ４を介してトランジスタＮＭ２及びＮＭ４に接続される。

【0032】

一方、トランジスタＮＭ５及びＮＭ６は、ゲートに“Ｌ”レベルのディスチャージ信号ＰＲＥＮＢの供給を受けてオフとなる。これにより、ビット線ＢＬ及びビット線ＢＬＣは、それぞれ接地電位ＶＳＳから切り離される。

【0033】

ビット線ＢＬ及びビット線ＢＬＣの電圧は、ＶＤＤ電源の電源供給ラインからトランジスタＰＭ０及びＰＭ１を介して流れ込む電流により、上昇を開始する（図２の時刻Ｔ４）。

【0034】

ビット線ＢＬは、期待値１の正セルを構成する第１のトランジスタを介して接地されているため、トランジスタＰＭ３、ＮＭ１及びＮＭ３からなる電流路には電流Ｉｐがほとんど流れない。このため、出力ノードＳの電圧はあまり上昇せず、接地電位ＶＳＳ付近の電圧レベルに維持される。

【0035】

これに対し、ビット線ＢＬＣは、期待値０の補セルを構成する第２のトランジスタを介して接地されているため、オープン状態となる。このため、トランジスタＰＭ４、ＮＭ２及びＮＭ４からなる電流路には電流Ｉｍが流れる。これにより、出力ノードＳＮの電圧が上昇する。

【0036】

出力ノードＳＮの電圧の上昇により、ゲートが出力ノードＳＮに接続されているトランジスタＰＭ１がオフとなり、ビット線ＢＬ側には電流が流れなくなる。このため、ビット線ＢＬとビット線ＢＬＣとの間の電圧差、及び出力ノードＳと出力ノードＳＮとの間の電圧差は、時間の経過とともに拡大していく。

【0037】

出力ノードＳＮの電圧がラッチ部１３ＢのインバータＩＮＶ２の閾値を超えると、出力データ信号ＲＤ＿ＬＡＴが反転及び再反転して出力論理値が確定する（図２の時刻Ｔ５以降）。これにより、センスアンプ回路１００からは、“Ｈ”レベルの出力データ信号ＲＤ＿ＬＡＴが出力され、“Ｌ”レベルの出力データ信号ＲＤ＿ＬＡＴＢが出力される。

【0038】

以上のように、本実施例のセンスアンプ回路１００では、ビット線ＢＬ及びＢＬＣを予め接地電位ＶＳＳに固定し、放電時には正セル及び補セル（すなわち、第１のトランジスタ及び第２のトランジスタ）のうち期待値１側のセルが接地されていることを利用して判定部１１の電流路に流れる電流を制御し、データの判定を行う。かかる構成によれば、ビット線の電圧の落ち込みがなく、電源電圧ＶＤＤレベルまで電圧が上昇するため、セル電流の減少が抑えられ、低電圧でも安定した期待値判定を行うことが可能となる。

【0039】

図３は、本実施例のセンスアンプ回路１００とは異なり、ビット線ＢＬ及びＢＬＣを予め電源電圧ＶＤＤに充電し、放電時のセルからの電流の大小に基づく電圧変化の差を利用してデータの判定を行う比較例のセンスアンプ回路２００の構成を示す回路図である。

【0040】

センスアンプ回路２００では、ビット線電圧制御部２２ＡがＰチャネル型ＭＯＳＦＥＴであるトランジスタＰＭ５から構成され、スタンバイ時にビット線ＢＬを電源電圧ＶＤＤにプリチャージする。また、ビット線電圧制御部２２Ｂは同じくＰチャネル型ＭＯＳＦＥＴであるトランジスタＰＭ６から構成され、スタンバイ時にビット線ＢＬＣを電源電圧ＶＤＤにプリチャージする。

【0041】

トランジスタＰＭ１のゲートは、ビット線ＢＬに接続されている。トランジスタＰＭ２のゲートは、ビット線ＢＬＣに接続されている。トランジスタＰＭ１のドレインは、トランジスタＰＭ３のソースに接続されるとともに、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ７のドレインに接続されている。トランジスタＰＭ２のドレインは、トランジスタＰＭ４のソースに接続されるとともに、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＮＭ８のドレインに接続されている。

【0042】

トランジスタＮＭ７及びＮＭ８の各々は、ソースが接地されており、ゲートにアンプイネーブル信号ＳＡＥＢの供給を受ける。アンプイネーブル信号ＳＡＥＢの信号レベルが“Ｈ”レベルの間、トランジスタＮＭ７及びＮＭ８はそれぞれオンの状態となる。これにより、トランジスタＰＭ１及びＰＭ２の各々のドレインを接地電位ＶＳＳに固定される。アンプイネーブル信号ＳＡＥＢの信号レベルが“Ｌ”レベルになると、トランジスタＮＭ７及びＮＭ８はそれぞれオフの状態となる。これにより、トランジスタＰＭ１及びＰＭ２の各々のドレインは、接地電位ＶＳＳから切り離される。

【0043】

トランジスタＮＭ０は、ソース及びドレインのうちの一方がトランジスタＰＭ１のドレイン及びトランジスタＰＭ３のソースに接続され、他方がトランジスタＰＭ２のドレイン及びトランジスタＰＭ４のソースに接続されている。トランジスタＮＭ０のゲートは、トランジスタＰＭ３及びＰＭ４の各々のゲートと共通に接続され、アンプイネーブル信号ＳＡＥＢの供給を受ける。

【0044】

トランジスタＮＭ１は、ソースが接地され、ドレインがトランジスタＰＭ３のドレイン及び出力ノードＳに接続されている。トランジスタＮＭ１のゲートは、出力ノードＳＮに接続されている。トランジスタＮＭ２は、ソースが接地され、ドレインがトランジスタＰＭ４のドレイン及び出力ノードＳＮに接続されている。トランジスタＮＭ２のゲートは、出力ノードＳに接続されている。

【0045】

トランジスタＮＭ３は、ソースが接地され、ドレインが出力ノードＳに接続されている。トランジスタＮＭ３のゲートには、制御信号ＬＡＴＲＥＳが供給される。トランジスタＮＭ４は、ソースが接地され、ドレインが出力ノードＳＮに接続されている。トランジスタＮＭ４のゲートには、制御信号ＬＡＴＲＥＳが供給される。

【0046】

インバータＩＮＶ１は、入力端が出力ノードＳに接続されており、出力ノードＳの電圧を反転した電圧レベルを有する信号を出力データ信号ＲＤ＿ＬＡＴＢとして出力する。インバータＩＮＶ２は、入力端が出力ノードＳＮに接続されており、出力ノードＳＮの電圧を反転した電圧レベルを有する信号を出力データ信号ＲＤ＿ＬＡＴとして出力する。

【0047】

トランジスタＰＭ７は、ソースがＶＤＤ電源の電源供給ラインに接続され、ゲートがインバータＩＮＶ１の出力端に接続されている。トランジスタＰＭ８は、ソースがＶＤＤ電源の電源供給ラインに接続され、ゲートがインバータＩＮＶ２の出力端に接続されている。

【0048】

トランジスタＰＭ９は、ソースがトランジスタＰＭ７のドレインに接続され、ドレインが出力ノードＳに接続されている。トランジスタＰＭ９のゲートには、制御信号ＬＡＴＲＥＳが供給される。トランジスタＰＭ１０は、ソースがトランジスタＰＭ８のドレインに接続され、ドレインが出力ノードＳＮに接続されている。トランジスタＰＭ１０のゲートには、制御信号ＬＡＴＲＥＳが供給される。

【0049】

図４は、比較例のセンスアンプ回路２００によるデータの読み出し動作を示すタイムチャートである。ここではビット線ＢＬに接続された正セル（すなわち、第１のトランジスタ）の期待値が１、ビット線ＢＬＣに接続された負セル（すなわち、第２のトランジスタ）の期待値が０である場合を前提としている。

【0050】

センスアンプ回路２００のスタンバイ時において、ディスチャージ信号ＰＲＥＮＢの信号レベルは“Ｌ”レベルであり、トランジスタＰＭ５及びＰＭ６を介してビット線ＢＬ及びＢＬＣは電源電圧ＶＤＤに充電されている。

【0051】

読み出し開始信号ＲＥＡＤが“Ｈ”レベル、アンプイネーブル信号ＳＡＥＢが“Ｌ”レベルになってアンプ回路が動き出すと、ビット線ＢＬ及びＢＬＣがそれぞれ正セル及び負セルを構成する各トランジスタに接続される。さらに、ディスチャージ信号ＰＲＥＮＢが“Ｈ”レベルになると、トランジスタＰＭ５及びＰＭ６がオフとなり、ビット線ＢＬ及びＢＬＣがＶＤＤ電源の電源供給ラインから切り離される。これにより、ビット線ＢＬ及びＢＬＣはそれぞれ正セル及び負セルを構成するトランジスタの各々を介して放電され、電圧が下がっていく。

【0052】

期待値１のセルである正セルからの電流の方が期待値０のセルである負セルからの電流よりも多い。このため、ビット線ＢＬの方がビット線ＢＬＣよりも放電速度が速く、電圧低下の速度も速い。従って、ビット線ＢＬにゲートが接続されているトランジスタＰＭ１が、ビット線ＢＬＣにゲートが接続されているトランジスタＰＭ２よりも先にオンとなって電流Ｉｐが流れ始め、出力ノードＳの電圧レベルが上昇していく。出力ノードＳの電圧がインバータＩＮＶ１の閾値を超えると、出力ノードＳの電圧を反転した電圧レベルを有する信号が出力データ信号ＲＤ＿ＬＡＴＢとして出力される。

【0053】

しかし、比較例のセンスアンプ回路２００では、図２に矢印で示すように、ビット線ＢＬ及びＢＬＣの電圧が寄生容量の影響で大きく落ち込む。このため、各セルを構成するトランジスタのドレイン電圧が低下してセル電流が減少し、読み出しマージンが小さくなってしまう。このため、比較例のセンスアンプ回路２００を用いてデータの読み出しを行った場合、安定した読み出し動作を行うことができない。

【0054】

これに対し、本実施例のセンスアンプ回路１００では、上記の通り、スタンバイ時にビット線ＢＬ及びＢＬＣを予め接地電位ＶＳＳに固定している。このため、比較例のような放電時におけるビット線ＢＬ及びＢＬＣの電圧の落ち込みが生じない。従って、セル電流の減少が抑えられ、出力ノードＳＮの電圧が電源電圧ＶＤＤのレベルまで上昇するため、読み出しマージンを広くとることができる。

【0055】

以上のように、本実施例のセンスアンプ回路１００によれば、安定した期待値判定が可能となる。

【0056】

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、トランジスタＰＭ０がゲートにアンプイネーブル信号ＳＡＥＢの供給を受けてオン及びオフとなる構成について説明した。しかし、トランジスタＰＭ０に相当する部分の構成はこれに限られず、ＶＤＤ電源の電源供給ラインとトランジスタＰＭ１及びＰＭ２の各々のソースとの間の接続及び非接続を切り替えることが可能なスイッチ素子により構成されていればよい。

【0057】

また、上記実施例では、ラッチ部１３Ａ及びラッチ部１３Ｂが、それぞれ直列接続されたインバータから構成されている例について説明した。しかし、ラッチ部の構成はこれに限られず、出力ノードＳ及びＳＮの電圧を２値化した信号をデータ信号ＲＤ＿ＬＡＴ及びＲＤ＿ＬＡＴＢとして出力可能に構成されていればよい。

【符号の説明】

【0058】

１００ センスアンプ回路
１１ 判定部
１２Ａ，１２Ｂ ビット線電圧制御部
１３Ａ，１３Ｂ ラッチ部
ＰＭ０～ＰＭ４ Ｐチャネル型トランジスタ
ＮＭ１～ＮＭ６ Ｎチャネル型トランジスタ
ＩＮＶ０～ＩＮＶ３ インバータ

【図1】

【図2】

【図3】

【図4】