特許 7239094 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-06

(45)【発行日】2023-03-14

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20230307BHJP

   H01L 27/04 20060101ALI20230307BHJP

   H01L 23/50 20060101ALI20230307BHJP

   H01L 25/00 20060101ALI20230307BHJP

   H01L 25/04 20230101ALI20230307BHJP

   H01L 25/18 20230101ALI20230307BHJP

【ＦＩ】

H01L27/04 E

H01L23/50 X

H01L25/00 B

H01L25/04 Z

H01L27/04 H

【請求項の数】 12

(21)【出願番号】P 2019061181

(22)【出願日】2019-03-27

(65)【公開番号】P2020161705

(43)【公開日】2020-10-01

【審査請求日】2021-12-28

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】100177493

【弁理士】

【氏名又は名称】長谷川 修

(72)【発明者】

【氏名】大橋 悠也

(72)【発明者】

【氏名】吉羽 聖

(72)【発明者】

【氏名】山下 順

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２０１７－１９５２４２（ＪＰ，Ａ）

【文献】特開２０１６－１３６６０８（ＪＰ，Ａ）

【文献】特開平１０－３２１７９１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２３／５０

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２５／０４

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは抵抗素子を主な構成要素としていることと、
前記第２のチップはオペアンプとキャパシタを主な構成要素としていることと、
前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２のチップ上に形成され前記第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別のオペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極の少なくとも２つの電極間に前記キャパシタを接続し、前記第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。

【請求項2】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第１の抵抗素子と、第２の抵抗素子と、第３の抵抗素子と、第４の抵抗素子とを含んでいることと、
前記第２のチップは、オペアンプとキャパシタを主な構成要素とし、該キャパシタは、第１のキャパシタと、第２のキャパシタとを含んでいることと、
前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列の一方のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を減圧するための前記第１の抵抗素子に接続する抵抗チップ電極に接続し、前記第１のリード列の他方のリード端子は、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を減圧するための前記第２の抵抗素子に接続する抵抗チップ電極に接続し、前記２つの抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の抵抗素子により第１の減圧電圧を出力する抵抗チップ電極と、前記第２の抵抗素子により第２の減圧電圧を出力する抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第３の抵抗素子と前記第２のチップ上に形成された前記第１のキャパシタとを並列に接続し、前記オペアンプの前記非反転入力端子となるオペアンプチップ電極に前記第４の抵抗素子の一端と接続する抵抗チップ電極と前記第２のキャパシタの一端を接続し、前記第４の抵抗素子の他端に接続する抵抗チップ電極と、前記第２のキャパシタの他端に接続するオペアンプチップ電極と、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記抵抗チップ電極に印加される電圧が入力する端子となる第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第１の抵抗素子および前記第２の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した信号を前記第２のリード列のリード端子から出力することと
前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。

【請求項3】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは抵抗素子を主な構成要素としていることと、
前記第２のチップはオペアンプとキャパシタを主な構成要素としていることと、
前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、
前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極の少なくとも２つの電極間に前記キャパシタを接続し、前記入力端子に接続する前記第１のリード列の１つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする半導体装置。

【請求項4】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第５の抵抗素子と、第６の抵抗素子と、第７の抵抗素子とを含んでいることと、
前記第２のチップは、オペアンプと第３のキャパシタを主な構成要素としていることと、
前記第１のチップ上に形成された前記第５の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第５の抵抗素子の他端に前記第６の抵抗素子の一端を接続し、該第６の抵抗素子の他端が接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記第５の抵抗素子の他端と前記第６の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第７の抵抗素子と前記第２のチップ上に形成された前記第３のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、
前記入力端子に接続する第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第５の抵抗素子あるいは前記第５の抵抗素子および前記第６の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする半導体装置。

【請求項5】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第８の抵抗素子と、第９の抵抗素子と、第１０の抵抗素子と、第１１の抵抗素子とを含んでいることと、
前記第２のチップは、オペアンプと第４のキャパシタを主な構成要素としていることと、
前記第１のチップ上に形成された前記第８の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第８の抵抗素子の他端に前記第９の抵抗素子の一端を接続し、前記第８の抵抗素子の他端と前記第９の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記第１０の抵抗素子の一端に接続する抵抗チップ電極とを接続し、前記第１０の抵抗素子の他端を前記第１１の抵抗素子の一端に接続し、前記第１１の抵抗素子の他端に接続する抵抗チップ電極を低位の電源電位に接続し、前記第１０の抵抗素子の他端と前記第１１の抵抗素子の一端との共通接続点に前記オペアンプの反転入力端子に接続するオペアンプチップ電極を接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第１０の抵抗素子と前記第２のチップ上に形成された前記第４のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別のオペアンプチップ電極と、前記第９の抵抗素子の他端に接続する抵抗チップ電極と、前記第１０の抵抗素子の一端に接続する抵抗チップ電極は、前記第２のリード列のリード端子に接続し、
前記入力端子に接続する第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第８の抵抗素子および前記第９の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの非反転入力端子に出力し、前記第1のチップに形成された前記第１１の抵抗素子および前記第１０の抵抗素子により増幅ゲインを決定し、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする半導体装置。

【請求項6】

入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第１２の抵抗素子と、第１３の抵抗素子と、第１４の抵抗素子と、第１５の抵抗素子とを含んでいることと、
前記第２のチップは、オペアンプと第５のキャパシタを主な構成要素としていることと、
前記第１のチップ上に形成された前記第１２の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第１２の抵抗素子の他端に前記第１３の抵抗素子の一端を接続し、前記第１２の抵抗素子の他端と前記第１３の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記第１３の抵抗素子の他端に接続する抵抗チップ電極とを接続し、前記第１４の抵抗素子の一端と前記第１５の抵抗素子の他端との共通接続点に接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記第１４の抵抗素子の他端に接続する抵抗チップ電極をリファレンス電圧に接続し、前記第１５の抵抗素子の一端に接続する抵抗チップ電極を低位の電源電位に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第１３の抵抗素子と前記第２のチップ上に形成された前記第５のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別のオペアンプチップ電極と、前記第１３の抵抗素子の他端に接続する抵抗チップ電極と、前記第１４の抵抗素子の他端に接続する抵抗チップ電極は、前記第２のリード列のリード端子に接続し、
前記第1のチップに形成された前記第１２の抵抗素子および前記第１３の抵抗素子により増幅ゲインを決定し、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記低位の電源電位を前記第1のチップに形成された前記第１５の抵抗素子および前記第１４の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの非反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする半導体装置。

【請求項7】

請求項１乃至６いずれか記載の半導体装置において、
前記第１のチップと、該第１のチップに入力する電圧より低い電位に接続する前記第２のリード列のリード端子との間に平板状の誘電体部材を配置して、前記第１のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする半導体装置。

【請求項8】

請求項１または２いずれか記載の半導体装置において、
前記第１のチップと、該第１のチップに入力する電圧より低い電圧に接続する前記ダイパッドとの間に平板状の誘電体部材を配置して、前記第１のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする半導体装置。

【請求項9】

請求項１乃至６いずれか記載の半導体装置において、
前記第２のチップ上に形成されたチップ電極の一部が接続する前記第２のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に平板状の誘電体部材を配置して、該誘電体部材上に前記第２のチップを配置して、前記第１のチップの容量と前記誘電体部材の容量と前記第２のチップの容量とを直列に接続することを特徴とする半導体装置。

【請求項10】

請求項１乃至９いずれか記載の半導体装置において、
前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする半導体装置。

【請求項11】

請求項１乃至９いずれか記載の半導体装置において、
前記第２のリード列のいずれかのリード端子と前記第１のチップに形成された抵抗チップ電極との接続、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップに形成されたオペアンプチップ電極との接続は、前記第１のチップあるいは前記第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続して接続されていることを特徴とする半導体装置。

【請求項12】

請求項１乃至１１いずれか記載の半導体装置において、
前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記第１のチップに形成された抵抗チップ電極、前記第２のチップに形成されたオペアンプチップ電極と接続していることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。

【背景技術】

【0002】

ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。

【0003】

図１４は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動装置は、例えば特許文献１に記載されている。

【0004】

この種のモータ駆動装置では、昇圧電圧を監視するため、電圧検出回路１０４を備え、バッテリＢの正側に接続するノードＮ１とバッテリＢの負側に接続するノードＮ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。

【0005】

高電圧を検出するための電圧検出回路１０４は、オペアンプと抵抗とで構成することができる。図１４に示す電圧検出回路１０４をオペアンプと抵抗素子とで構成した一例を図１５に示す。図１５に示す電圧検出回路２００は、十分に大きな抵抗値を有する抵抗２０２ａがバッテリＢの正側の高電圧を減圧するための素子で、端子Ｎ１１が図１４に示すバッテリＢの正極側に接続するノードＮ１に接続する。抵抗２０２ａの他端は、オペアンプ２０１の非反転入力端子に接続するとともに、抵抗２０２ｄの一端に接続する。この抵抗２０２ｄは、オペアンプの非反転入力端子に減圧した電圧を印加するための素子で、大きな抵抗値を有する抵抗２０２ａに対して小さな抵抗値を有する素子で構成されている。

【0006】

一方、十分に大きな抵抗値を有する抵抗２０２ｂがバッテリＢの負側の高電圧を減圧するための素子で、端子Ｎ１２が図１４に示すバッテリＢの負極側に接続するノードＮ２に接続する。抵抗２０２ｂの他端は、オペアンプ２０１の反転入力端子に接続する。

【0007】

抵抗２０２ｃは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｃの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続している。電圧検出回路２００から出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。本願出願人は、この種の電圧検出回路を構成する半導体装置を提案している（特許文献２）。

【0008】

また本願出願人は１０００Ｖ程度以上の高電圧監視についても、同様の半導体装置を提案している（特許文献３）。この種の電圧検出回路は、例えば図１６に示すようなレーザープリンターの高電圧ブロック３００内に使用されている。図１６に示す例では、電源回路３０１を構成する昇圧回路により昇圧して得られた高電圧は、定電圧回路３０２を介して帯電部、現像部あるいは転写部へ供給される。この供給電圧の変動を監視し所定の定電圧に制御するため、ノードＮ３の電圧を電圧検出回路３０３で検出している。電圧検出回路３０３の検出信号は、差動増幅回路３０４に出力され、差動増幅回路３０４はリファレンス電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力し、定電圧回路３０２を制御する。

【0009】

このような電圧検出回路３０３についても、オペアンプと抵抗素子とで構成することができる。図１６に示す電圧検出回路３０３をオペアンプと抵抗素子とで構成した例を図１７に示す。図１７に示す電圧検出回路４００は、直列に接続された抵抗４０２ａ、抵抗４０２ｂが、端子Ｎ１３に印加される高電圧を分圧するための素子で、図１６に示すノードＮ３に端子Ｎ１３が接続され、他端は基準電圧に接続される。抵抗４０２ａと抵抗４０２ｂの直列接続点は、オペアンプ４０１の反転入力端子に接続され、オペアンプ４０１の非反転入力端子にはリファレンス電圧が印加される。

【0010】

抵抗４０２ｃは、オペアンプ４０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗４０２ｃの一端はオペアンプ４０１の反転入力端子に接続され、他端はオペアンプ４０１の出力端子ＯＵＴに接続されている。

【先行技術文献】

【特許文献】

【0011】

【文献】特開２００９－２０１１９２号公報

【文献】特開２０１６－１３６６０８号公報

【文献】特開２０１７－１９５２４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

ところで本願出願人が先に提案した半導体装置は、リード端子間の放電等がなく、高電圧印加の条件下で使用可能であるが、半導体装置の特性として求められる発振安定度、あるいはさらに過渡的な同相除去比（Common Mode Rejection Ratio:CMRR)が低く、特性の改善が望まれていた。そこで本願発明は、高電圧印加の条件下で使用可能であり、かつ特性の向上を図った半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

上記目的を達成するため、本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプとキャパシタを主な構成要素としていることと、前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２のチップ上に形成され前記第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別のオペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極の少なくとも２つの電極間に前記キャパシタを接続し、前記第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする。

【0014】

本願請求項２に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第１の抵抗素子と、第２の抵抗素子と、第３の抵抗素子と、第４の抵抗素子とを含んでいることと、前記第２のチップは、オペアンプとキャパシタを主な構成要素とし、該キャパシタは、第１のキャパシタと、第２のキャパシタとを含んでいることと、前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列の一方のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を減圧するための前記第１の抵抗素子に接続する抵抗チップ電極に接続し、前記第１のリード列の他方のリード端子は、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を減圧するための前記第２の抵抗素子に接続する抵抗チップ電極に接続し、前記２つの抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の抵抗素子により第１の減圧電圧を出力する抵抗チップ電極と、前記第２の抵抗素子により第２の減圧電圧を出力する抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第３の抵抗素子と前記第２のチップ上に形成された前記第１のキャパシタとを並列に接続し、前記オペアンプの前記非反転入力端子となるオペアンプチップ電極に前記第４の抵抗素子の一端と接続する抵抗チップ電極と前記第２のキャパシタの一端を接続し、前記第４の抵抗素子の他端に接続する抵抗チップ電極と、前記第２のキャパシタの他端に接続するオペアンプチップ電極と、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記抵抗チップ電極に印加される電圧が入力する端子となる第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第１の抵抗素子および前記第２の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した信号を前記第２のリード列のリード端子から出力することと前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする。

【0015】

本願請求項３に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプとキャパシタを主な構成要素としていることと、前記第１のチップ上に形成された抵抗チップ電極の１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第１のリード列の１つのリード端子に接続していることと、前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第２のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記オペアンプチップ電極の少なくとも２つの電極間に前記キャパシタを接続し、前記入力端子に接続する前記第１のリード列の１つのリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする。

【0016】

本願請求項４に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第５の抵抗素子と、第６の抵抗素子と、第７の抵抗素子とを含んでいることと、前記第２のチップは、オペアンプと第３のキャパシタを主な構成要素としていることと、前記第１のチップ上に形成された前記第５の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第５の抵抗素子の他端に前記第６の抵抗素子の一端を接続し、該第６の抵抗素子の他端が接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記第５の抵抗素子の他端と前記第６の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第７の抵抗素子と前記第２のチップ上に形成された前記第３のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第５の抵抗素子あるいは前記第５の抵抗素子および前記第６の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする。

【0017】

本願請求項５に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第８の抵抗素子と、第９の抵抗素子と、第１０の抵抗素子と、第１１の抵抗素子とを含んでいることと、前記第２のチップは、オペアンプと第４のキャパシタを主な構成要素としていることと、前記第１のチップ上に形成された前記第８の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第８の抵抗素子の他端に前記第９の抵抗素子の一端を接続し、前記第８の抵抗素子の他端と前記第９の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記第１０の抵抗素子の一端に接続する抵抗チップ電極とを接続し、前記第１０の抵抗素子の他端を前記第１１の抵抗素子の一端に接続し、前記第１１の抵抗素子の他端に接続する抵抗チップ電極を低位の電源電位に接続し、前記第１０の抵抗素子の他端と前記第１１の抵抗素子の一端との共通接続点に前記オペアンプの反転入力端子に接続するオペアンプチップ電極を接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第１０の抵抗素子と前記第２のチップ上に形成された前記第４のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別のオペアンプチップ電極と、前記第９の抵抗素子の他端に接続する抵抗チップ電極と、前記第１０の抵抗素子の一端に接続する抵抗チップ電極は、前記第２のリード列のリード端子に接続し、前記入力端子に接続する第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された前記第８の抵抗素子および前記第９の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの非反転入力端子に出力し、前記第1のチップに形成された前記第１１の抵抗素子および前記第１０の抵抗素子により増幅ゲインを決定し、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする。

【0018】

本願請求項６に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは、抵抗素子を主な構成要素とし、該抵抗素子は、第１２の抵抗素子と、第１３の抵抗素子と、第１４の抵抗素子と、第１５の抵抗素子とを含んでいることと、前記第２のチップは、オペアンプと第５のキャパシタを主な構成要素としていることと、前記第１のチップ上に形成された前記第１２の抵抗素子の一端に接続する１つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は、前記第１のリード列の１つのリード端子に接続し、前記第１２の抵抗素子の他端に前記第１３の抵抗素子の一端を接続し、前記第１２の抵抗素子の他端と前記第１３の抵抗素子の一端との共通接続点に接続する抵抗チップ電極を前記オペアンプの反転入力端子に接続するオペアンプチップ電極に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記第１３の抵抗素子の他端に接続する抵抗チップ電極とを接続し、前記第１４の抵抗素子の一端と前記第１５の抵抗素子の他端との共通接続点に接続する抵抗チップ電極を前記オペアンプの非反転入力端子に接続するオペアンプチップ電極に接続し、前記第１４の抵抗素子の他端に接続する抵抗チップ電極をリファレンス電圧に接続し、前記第１５の抵抗素子の一端に接続する抵抗チップ電極を低位の電源電位に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記第１のチップ上に形成された前記第１３の抵抗素子と前記第２のチップ上に形成された前記第５のキャパシタを並列に接続し、前記オペアンプの出力端子となるオペアンプチップ電極と、別のオペアンプチップ電極と、前記第１３の抵抗素子の他端に接続する抵抗チップ電極と、前記第１４の抵抗素子の他端に接続する抵抗チップ電極は、前記第２のリード列のリード端子に接続し、前記第1のチップに形成された前記第１２の抵抗素子および前記第１３の抵抗素子により増幅ゲインを決定し、前記第２のチップに形成された前記オペアンプの反転入力端子に出力し、前記低位の電源電位を前記第1のチップに形成された前記第１５の抵抗素子および前記第１４の抵抗素子により減圧させ、前記第２のチップに形成された前記オペアンプの非反転入力端子に出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することを特徴とする。

【0019】

本願請求項７に係る発明は、請求項１乃至６いずれか記載の半導体装置において、前記第１のチップと、該第１のチップに入力する電圧より低い電位に接続する前記第２のリード列のリード端子との間に平板状の誘電体部材を配置して、前記第１のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする。

【0020】

本願請求項８に係る発明は、請求項１または２いずれか記載の半導体装置において、前記第１のチップと、該第１のチップに入力する電圧より低い電圧に接続する前記ダイパッドとの間に平板状の誘電体部材を配置して、前記第１のチップの容量と前記誘電体部材の容量とを直列に接続することを特徴とする。

【0021】

本願請求項９に係る発明は、請求項１乃至６いずれか記載の半導体装置において、前記第２のチップ上に形成されたチップ電極の一部が接続する前記第２のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に平板状の誘電体部材を配置して、該誘電体部材上に前記第２のチップを配置して、前記第１のチップの容量と前記誘電体部材の容量と前記第２のチップの容量とを直列に接続することを特徴とする。

【0022】

本願請求項１０に係る発明は、請求項１乃至９いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする。

【0023】

本願請求項１１に係る発明は、請求項１乃至１０いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップに形成された抵抗チップ電極との接続、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップに形成されたオペアンプチップ電極との接続は、前記第１のチップあるいは前記第２のチップ上に形成された補助配線、あるいは前記ダイパッド上に搭載された中継チップを経由して接続して接続されていることを特徴とする。

【0024】

本願請求項１２に係る発明は、請求項１乃至１１いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記第１のチップに形成された抵抗チップ電極、前記第２のチップに形成されたオペアンプチップ電極と接続していることを特徴とする。

【発明の効果】

【0025】

本発明の半導体装置は、発振安定度や、さらに過渡的なＣＭＲＲの特性を向上させることができた。特に本発明では、オペアンプが形成されている第２のチップ上にキャパシタを形成することで、１０００Ｖを超えるような高電圧が印加された場合でも、第１のチップ上に形成される抵抗素子の減圧機能により、第１のチップ上に形成される抵抗素子や主な信号処理を行う第２のチップに形成されるオペアンプやキャパシタが破損したり、リード端子間の放電が生じることがなく、安定的な信号処理が可能となる。

【0026】

本発明の半導体装置は、第１のリード列と第２のリード列のみにリード端子やダイパッドの吊りリードが配置されているので、第１のリード列のリード端子はそれぞれ、他のリード端子から十分に離れた位置に配置され、第１のリード列のリード列に高い電圧を印加できるとともに、高電圧の影響を受けないようにオペアンプやキャパシタが配置され安定的な信号処理が可能となる。

【0027】

本発明の半導体装置は、汎用的に使用されているパッケージ構造を採用した場合であっても、所定の接続構造を採用することで、第１のリード列のリード端子と第２のリード列のリード端子との間で放電が生じることを防止できるとともに、高電圧の影響を受けないようにオペアンプやキャパシタを配置することで安定的な信号処理が可能となる。

【0028】

本発明の半導体装置は、高い電圧が入力する第１のチップの容量に、直列に平板状の誘電体部材の容量を接続する構造とすることで、第１のチップに印加可能な電圧を高く設定することが可能である。

【0029】

本発明の半導体装置は、ダイパッドの裏面側が封止樹脂により樹脂封止されていることで、リード端子とダイパッド間の放電を抑制できるという利点もある。

【0030】

本発明の半導体装置は、ダイパッド上に２つのチップが搭載され、それぞれのチップのチップ電極を所定の位置のリード端子にそれぞれ接続する構成としているが、中継チップや補助配線を経由するようにすることで、抵抗チップ電極やオペアンプチップ電極とリード端子とをワイヤ接続しても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止の際に、注入する封止樹脂の圧力によってワイヤが接触したりするなどの不具合も防止することができる。

【0031】

本発明の半導体装置は、中継チップにＥＳＤ保護素子を追加することも可能で、ＥＳＤ保護素子に接続されるチップ電極を静電破壊から効果的に保護できるという利点もある。

【図面の簡単な説明】

【0032】

【図1】本発明の第１の実施例の電圧検出回路を説明する図である。

【図2】本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図3】本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの別の接続構造の説明図である。

【図4】本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの別の接続構造の説明図である。

【図5】本発明の第２の実施例の電圧検出回路を説明する図である。

【図6】本発明の第２の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図7】本発明の第３の実施例の電圧検出回路を説明する図である。

【図8】本発明の第３の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図9】本発明の第４の実施例の電圧検出回路を説明する図である。

【図10】本発明の第４の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図11】本発明の第５の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図12】本発明の第６の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図13】本発明の第７の実施例の電圧検出回路をリードフレームに実装したときの接続構造の説明図である。

【図14】一般的なモータ駆動回路の説明図である。

【図15】一般的な電圧検出回路の説明図である。

【図16】一般的な高電圧ブロックの説明図である。

【図17】一般的な電圧検出回路の説明図である。

【発明を実施するための形態】

【0033】

本発明に係る半導体装置は、高電圧が印加可能で、発振安定性や過渡的なＣＭＲＲの高い半導体装置である。具体的には、１０００Ｖ程度の高い電圧を印加することができる半導体装置を実現している。そのため本発明では、直接印加される高電圧の信号を減圧（降圧）する第１のチップと、第１のチップを経由して減圧（降圧）された信号を処理する第２のチップに分けたマルチチップ構造とし、発振安定性の向上、あるいは過渡的なＣＭＲＲの特性向上を図る回路素子を第２のチップ上に配置することで、高電圧が印加可能な特性を維持しながら、信号処理のための回路素子の特性向上を実現している。以下本発明の実施例について詳細に説明する。

【実施例1】

【0034】

本発明の第１の実施例について、１０００Ｖを超える高電圧を検出する電圧検出回路を例にとり説明する。図１は本発明の第１の実施例の電圧検出回路の説明図である。図１に示すように本発明の電圧検出回路の回路構成自体は、周知の電圧検出回路の回路構成と大きく異なるものではない。

【0035】

具体的には、十分に大きな抵抗値（例えば３０ＭΩ程度）を有する抵抗２ａ（第１の抵抗素子に相当）がバッテリＢの正側の高電圧を減圧するための素子で、端子Ｂ１が図１４に示すバッテリＢの正極側に接続するノードＮ１に接続する。抵抗２ａの他端は、オペアンプ１の非反転入力端子に接続するとともに、抵抗２ｄ（第４の抵抗素子に相当）の一端に接続している。ここで本発明では、抵抗素子が形成されている第１のチップ１０とオペアンプ１が形成されている第２のチップ２０は、それぞれ別のチップで形成されているため、抵抗２ａの他端とオペアンプ１の非反転入力端子とはワイヤ３により接続されている。なお抵抗２ｄの他端は、無信号時におけるオペアンプ１の出力端子ＯＵＴの電圧を決定するリファレンス電圧に接続している。

【0036】

一方、十分に大きな抵抗値（例えば３０ＭΩ程度）を有する抵抗２ｂ（第２の抵抗素子に相当）がバッテリＢの負側の高電圧を減圧するための素子で、端子Ｂ２が図１４に示すバッテリＢの負極側に接続するノードＮ２に接続する。抵抗２ｂの他端は、オペアンプ１の反転入力端子に接続する。抵抗２ｂの他端とオペアンプ１の反転入力端子はワイヤ３により接続されている。

【0037】

抵抗２ｃ（第３の抵抗素子に相当）は、オペアンプ１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｃの一端はオペアンプ１の反転入力端子に接続し、他端はオペアンプ１の出力端子にワイヤ３でそれぞれ接続されている。このオペアンプ１の出力端子ＯＵＴは、図示しない制御回路に接続され、その制御回路から図１４に示す昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。

【0038】

本発明では第２のチップ２０上にキャパシタ４ａ（第１のキャパシタに相当）、キャパシタ４ｂ（第２のキャパシタに相当）が形成されている。キャパシタ４ａは、一端をオペアンプ１の出力端子に接続し、他端をオペアンプ１の反転入力端子に接続することで抵抗２ｃと並列接続され、オペアンプ１の発振安定性の向上を実現している。

【0039】

また、キャパシタ４ｂは、一端をオペアンプ１の非反転入力端子に接続し、他端を低位の電源電圧Ｖ－に接続することで、オペアンプ１の入力端子のインピーダンスマッチングを確保し、過渡的なＣＭＲＲの向上を実現している。

【0040】

なお図１に示す例では、第１のチップ１０上に補助配線５形成し、この補助配線５を経由して出力端子ＯＵＴに接続する構成としている。これは後述するようにリードフレームに実装する場合に、ワイヤ接続を形成するために好適となるように備えた構成であり、必ずしも必須のものではない。

【0041】

図２は、図１で説明した電圧検出回路を、抵抗素子からなる第１のチップ１０とオペアンプとキャパシタからなる第２のチップ２０を用いて形成するためリードフレームに実装したときの接続状態を模式的に示している。第１のチップ１０には抵抗チップ電極が、第２のチップにはオペアンプチップ電極が形成されているが、以下の説明はそれぞれのチップ電極間の接続を、構成素子間の端子の接続として説明する。

【0042】

図２に示すように抵抗素子が形成されている第１のチップ１０とオペアンプとキャパシタが形成されている第２のチップ２０がダイパッド６上に実装されている。このリードフレームは、図面左側に２つのリード端子Ｌ１、Ｌ２（第１のリード列に相当）を備え、図面右側に７つのリード端子Ｌ４～Ｌ１０とダイパッド６の吊りリードＬ３、Ｌ１１（第２のリード列に相当）を備えている。

【0043】

リード端子Ｌ１はバッテリＢの正極側に接続するノードＢ１が接続し、リード端子Ｌ２はバッテリＢの負極側に接続するノードＢ２が接続する。抵抗２ａの一端はリード端子Ｌ１に接続され、抵抗２ａの他端は第２のチップ２０に形成されているオペアンプ１の非反転入力端子に、ワイヤ３を用いて接続されている。また抵抗２ａの他端は、抵抗２ｄの一端に接続され、抵抗２ｄの他端はリードＬ１０から所望のリファレンス電圧に接続される。一方抵抗２ｂの一端はリード端子Ｌ２に接続され、抵抗２ｂの他端は、第２のチップ２０に形成されているオペアンプ１の反転入力端子に、ワイヤ３を用いて接続されている。

【0044】

第２のチップ２０に形成されたオペアンプ１の出力端子は、ワイヤ３により第１のチップ１０に形成されている抵抗２ｃの一端に接続される、この抵抗２ｃの他端は第２のチップ２０に形成されているオペアンプ１の反転入力端子に接続されることで、抵抗２ｃはオペアンプ１の帰還抵抗となる。またオペアンプ１の出力端子は、第２のチップ２０に形成されているキャパシタ４ａの一端に接続し、キャパシタ４ａの他端がオペアンプ１の反転入力端子に接続されている。その結果、オペアンプ１の出力端子と反転入力端子間に、抵抗２ｃとキャパシタ４ａが並列接続され、発振安定性の向上を実現することになる。キャパシタ４ａとオペアンプ１の接続は、内部配線により形成することができる。

【0045】

第２のチップ２０には、オペアンプ１の電源端子が形成されており、高位の電源電圧が印加される電源端子Ｖ＋はリード端子Ｌ５に、低位の電源電圧が印加される電源端子Ｖ－はリード端子Ｌ９にそれぞれ接続され、各リード端子から電源電圧が供給される。電源端子Ｖ－は、接地電位となる。

【0046】

またキャパシタ４ｂが、オペアンプ１の非反転入力端子と電源端子Ｖ－との間に接続され、オペアンプ１の入力端子のインピーダンスマッチングを確保し、過渡的なＣＭＲＲの向上を実現することになる。キャパシタ４ｂとオペアンプ１の接続、キャパシタ４ｂと電源端子Ｖ－との接続も内部配線により形成することができる。

【0047】

オペアンプ１の出力端子は、ワイヤ３により出力端子となるリード端子Ｌ４に直接接続することもできるが、図２に示す例ではオペアンプ１の電源端子Ｖ＋とリード端子Ｌ５とを接続するワイヤ３との接触を避けるため、第１のチップに別に形成した補助配線５を経由してワイヤ３によりリード端子Ｌ４に接続することもできる。

【0048】

同様の目的のため図３に示すように、補助配線５が形成された中継チップ８を備える構成とすることができる。さらにこの中継チップ８上に、ＥＳＤ保護素子（ＥＳＤと表示）を形成することも可能で、オペアンプを静電気等のサージ破壊から守ることもできる。

【0049】

図２、図３に示すように、高電圧が印加するリード端子Ｌ１とＬ２は、所定の沿面距離を確保するため、各リード端子に印加される電圧に応じて所定の寸法だけ離して配置されている。本実施例では、第１のリード列のリード端子Ｌ１とリード端子Ｌ２との間の間隔が、第２のリード列のリード端子の間隔より広くなっていることがわかる。

【0050】

またリード端子Ｌ１は、リード端子Ｌ２との間の沿面距離を保つだけでなく、他のリード端子Ｌ４～Ｌ１０との間でも所定の寸法だけ離れた位置に配置される。リード端子Ｌ２と他のリード端子Ｌ４～Ｌ１０との間でも同様に所定の寸法だけ離れた位置に配置される。同様に沿面距離を保つため、ダイパッド６の吊りリードＬ３、Ｌ１１についても図面右側（第２のリード列側）に配置することになる。

【0051】

さらに、樹脂封止された半導体装置から外部に延出するリード端子Ｌ１とリード端子Ｌ２との間での放電を防止するため、リード端子間に、リード端子の厚さに相当する樹脂層７が充填されている。なお図３では、第１のチップ１０、第２のチップ２０、ワイヤ３を封止樹脂により封止された半導体装置本体から露出するリード端子に充填されている樹脂層７のみを図示している。樹脂層７の形成は、半導体装置本体の樹脂封止と同時に行うため、第２のリード列のリード端子間にも樹脂層７が形成されることになる。

【0052】

より高電圧が印加される場合には、この樹脂封止工程において、ダイパッド６を半導体装置本体から露出しない構造とするのが好ましい。図４は、より高電圧が印加される場合に好適な半導体装置の断面構造を模式的に示している。図４に示すように、ダイパッド６の裏面が封止樹脂から露出しないように吊りリードを折り曲げることでダイパッド６を半導体装置本体９内に封止することが可能となる。

【0053】

本実施例において、特性向上のために追加したキャパシタは第２のチップ上に形成されているため、高電圧が印加される動作時においても、キャパシタが何らかの悪影響を受けることはない。その結果、高電圧の印加が可能で、安定的な信号処理が可能な半導体装置を実現することが可能となる。

【0054】

なお、図２、図３では、リード端子Ｌ６～Ｌ８が未接続となっているが、補助配線５や中継チップ８を用いない接続を実現するために使用しても良い。また、接続に不要であれば、Ｌ６～Ｌ８のないリードフレーム構造としても何ら問題はない。

【実施例2】

【0055】

次に第２の実施例について、一般的な半導体装置の製造工程において汎用的に使用されるパッケージ構造を採用し、１０００Ｖを超える高電圧を検出する電圧検出回路を構成する場合を例にとり説明する。図５は本発明の第２の実施例の電圧検出回路の説明図である。図５に示すように本発明の電圧検出回路構成自体は、周知の電圧検出回路の回路構成と大きく異なるものではない。

【0056】

具体的には、直列に接続された十分に大きな抵抗値を有する抵抗２ｅ（第５の抵抗素子に相当）、抵抗２ｆ（第６の抵抗素子に相当）が、端子Ｎ１３に印加される高電圧を分圧するための素子で、端子Ｎ１３は図１６に示すノードＮ３に接続し、他端はリファレンス電圧ＲＥＦに接続されている。抵抗２ｅと抵抗２ｆの共通接続点は、オペアンプ２１の反転入力端子に接続され、オペアンプ２１の非反転入力端子には、リファレンス電圧ＲＥＦと抵抗２ｆの共通接続点が接続されている。抵抗素子が形成されている第１のチップ１０ａとオペアンプが形成されている第２のチップ２０ａは、それぞれ別のチップで構成されているため、各チップ間はワイヤ２３により接続されている。

【0057】

抵抗２ｇ（第７の抵抗素子に相当）は、オペアンプ２１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｇの一端はオペアンプ２１の反転入力端子に接続し、他端はオペアンプ２１の出力端子と共に出力端子ＯＵＴに接続されている。このオペアンプ２１の出力端子ＯＵＴは図１６に示す差動増幅回路３０４に接続され、差動増幅回路３０４ではリファレンス電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力する。

【0058】

本発明では、第２のチップ２０ａにキャパシタ４ｃ（第３のキャパシタに相当）が形成されている。キャパシタ４ｃは、一端をオペアンプ２１の出力端子に接続し、他端をオペアンプ２１の反転入力端子に接続することで抵抗２ｇと並列接続され、発振安定性の向上を実現している。

【0059】

なお本実施例では、第１の実施例で説明したキャパシタ４ｂを備えない構成としている。これは、第１の実施例ではバッテリの正極側と負極側の２か所の電位差を検出する回路構成だが、本実施例はバッテリの正極側の電位のみを検出する回路構成であり、過渡的なＣＭＲＲの特性向上を目的としたキャパシタ４ｂに相当するキャパシタは不要だからである。

【0060】

図６は、図５で説明した電圧検出回路を抵抗素子からなる第１のチップ１０ａとオペアンプとキャパシタからなる第２のチップ２０ａを用いて形成するためリードフレームに実装したときの接続構造を模式的に示している。

【0061】

図６に示すように、抵抗素子が形成されている第１のチップ１０ａとオペアンプとキャパシタが形成されている第２のチップ２０ａがダイパッド２６上に実装されている。このリードフレームは、図面左側に４つのリード端子Ｌ２１～Ｌ２４（第１のリード列に相当）を備え、図面右側に４つのリード端子Ｌ２５～Ｌ２８（第２のリード列に相当）を備え、ダイパッド２６の吊りリードＬ２９、Ｌ３０がその間に延出している。この種のリードフレームは、半導体装置のリードフレームとして汎用的に使用されているものである。

【0062】

リード端子Ｌ２１は高電圧が印加される図１６に示すノードＮ３が接続される。抵抗２ｅと抵抗２ｆの直列回路は、他端をリード端子Ｌ２８に接続し、リード端子Ｌ２８はリファレンス電圧に接続される。抵抗２ｅと抵抗２ｆの共通接続点は、第２のチップ２０ａに形成されているオペアンプ２１の反転入力端子にワイヤ２３を用いて接続されている。同様に抵抗２ｆの他端は、第２のチップ２０ａに形成されているオペアンプ２１の非反転入力端子にワイヤ２３を用いて接続されている。

【0063】

第２のチップ２０ａに形成されたオペアンプ２１の出力端子は、ワイヤ２３によりリード端子Ｌ２７に接続される。リード端子Ｌ２７には抵抗２ｇの一端もワイヤ２３を用いて接続される。また抵抗２ｇの他端は、第２のチップ２０ａに形成されているオペアンプ２１の反転入力端子に接続されることで、抵抗２ｇはオペアンプ２１の帰還抵抗として機能することになる。またオペアンプ２１の出力端子は、第２のチップ２０ａに形成されているキャパシタ４ｃの一端に接続し、キャパシタ４ｃの他端がオペアンプ２１の反転入力端子に接続されている。その結果、オペアンプ２１の出力端子と反転入力端子間に、抵抗２ｇとキャパシタ４ｃが並列接続され、発振安定性の向上を実現することになる。キャパシタ４ｃとオペアンプ２１の接続は、内部配線により形成することができる。

【0064】

第２のチップ２０ａには、オペアンプ２１の電源端子が形成されており、高位の電源電圧Ｖ＋はリード端子Ｌ２６に、低位の電源電圧Ｖ－はリード端子Ｌ２５にそれぞれ接続し、各リード端子から電源電圧が供給される。

【0065】

図６に示す例では、リード端子Ｌ２７とオペアンプ２１の出力端子がワイヤ２３により直接接続されるとともに、抵抗２ｇの一端もワイヤ２３により直接接続されている。このような場合、ワイヤ同士の接触を避けるために、適宜、補助配線や中継チップを追加することができる。さらに中継チップ上に、ＥＳＤ保護素子を形成することも可能である。

【0066】

高電圧が印加するリード端子Ｌ２１は、他の端子から所定の寸法だけ離して配置する必要がある。そこで、第１のリード列の他のリード端子Ｌ２２、Ｌ２３、Ｌ２４は接続を形成しない状態となっている。

【0067】

リード端子Ｌ２１にさらに高い電圧が印加する場合には、第１の実施例で説明したように、樹脂封止によってダイパッド２６を半導体装置本体から露出しない構造とするのが好ましい。

【0068】

本実施例においても、オペアンプに特性向上のために追加したキャパシタは第２のチップ上に形成されているため、高電圧が印加される動作時においても、キャパシタが何らかの悪影響を受けることはない。その結果、高電圧の印加が可能で、安定的な信号処理が可能な半導体装置を実現することが可能となる。

【実施例3】

【0069】

次に第３の実施例について説明する。上記第２の実施例で説明した半導体装置は、回路構成を変更しても同様の効果を得ることができる。図７は本発明の第３の実施例の電圧検出回路の説明図である。

【0070】

図７に示すように、直列に接続された十分に大きな抵抗値を有する抵抗２ｈ（第８の抵抗素子に相当）、抵抗２ｉ（第９の抵抗素子に相当）が、端子Ｎ１３に印加される高電圧を減圧するための素子で、端子Ｎ１３は図１６に示すノードＮ３に接続し、他端は図示しないリファレンス電圧ＲＥＦに接続されている。抵抗２ｈと抵抗２ｉの共通接続点は、オペアンプ２１の非反転入力端子に接続され、オペアンプ２１の反転入力端子には、増幅ゲインを決定する抵抗２ｋ（第１１の抵抗素子に相当）と抵抗２ｊ（第１０の抵抗素子に相当）の共通接続点が接続されている。抵抗素子が形成されている第１のチップ１０ａとオペアンプが形成されている第２のチップ２０ａは、それぞれ別のチップで構成されているため、各チップ間はワイヤ２３により接続されている。

【0071】

抵抗２ｊは、オペアンプ２１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｊの一端はオペアンプ２１の反転入力端子に接続し、他端はオペアンプ２１の出力端子とともに出力端子ＯＵＴに接続されている。このオペアンプ２１の出力端子ＯＵＴは図１６に示す差動増幅回路３０４に接続され、差動増幅回路ではリファレンス電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力する。

【0072】

本発明では、第２のチップ２０ａにキャパシタ４ｄ（第４のキャパシタに相当）が形成されている。キャパシタ４ｄは、一端をオペアンプ２１の出力端子に接続し、他端をオペアンプ２１の反転入力端子に接続することで抵抗２ｊと並列接続され、発振安定性の向上を実現している。上記第２の実施例同様、キャパシタ４ｂに相当するキャパシタは備えていない。

【0073】

図８は、図７で説明した電圧検出回路を抵抗素子からなる第１のチップ１０ａとオペアンプとキャパシタからなる第２のチップ２０ａを用いて形成するためリードフレームに実装したときの接続構造を模式的に示している。

【0074】

図８に示すように、抵抗素子が形成されている第１のチップ１０ａとオペアンプとキャパシタが形成されている第２のチップ２０ａがダイパッド２６上に実装されている。このリードフレームは、図面左側に４つのリード端子Ｌ２１～Ｌ２４（第１のリード列に相当）を備え、図面右側に４つのリード端子Ｌ２５～Ｌ２８（第２のリード列に相当）を備え、ダイバッド２６の吊りリードＬ２９、Ｌ３０がその間に延出している。この種のリードフレームは、半導体装置のリードフレームとして汎用的に使用されているものである。

【0075】

リード端子Ｌ２１は高電圧が印加される図１６に示すノードＮ３が接続される。抵抗２ｈと抵抗２ｉの直列回路は、他端をリード端子Ｌ２８に接続し、リード端子Ｌ２８はリファレンス電圧に接続される。抵抗２ｈと抵抗２ｉの共通接続点は、第２のチップ２０ａに形成されているオペアンプ２１の非反転入力端子にワイヤ２３を用いて接続されている。抵抗２ｊと抵抗２ｋの共通接続点は、オペアンプ２１の反転入力端子にワイヤ２３を用いて接続されている。抵抗２ｊの他方の端子は、オペアンプ２１の出力端子とともにリード端子Ｌ２７に接続し、抵抗２ｋの他方の端子は、オペアンプの電源電位にうち低位の電源電位が接続するリード端子Ｌ２５に接続されている。

【0076】

第２のチップ２０ａに形成されたオペアンプ２１の出力端子は、ワイヤ２３によりリード端子Ｌ２７に接続される。リード端子Ｌ２７には抵抗２ｊの一端もワイヤ２３を用いて接続される。また抵抗２ｊの他端は、第２のチップ２０ａに形成されているオペアンプ２１の反転入力端子に接続されることで、抵抗２ｊはオペアンプ２１の帰還抵抗として機能することになる。またオペアンプ２１の出力端子は、第２のチップ２０ａに形成されているキャパシタ４ｄの一端に接続し、キャパシタ４ｄの他端がオペアンプ２１の反転入力端子に接続されている。その結果、オペアンプ２１の出力端子と反転入力端子間に、抵抗２ｊとキャパシタ４ｄが並列接続され、オペアンプ２１の発振安定性の向上を実現することになる。キャパシタ４ｃとオペアンプ２１の接続は、内部配線により形成することができる。オペアンプ２１の電源端子のうち、高位の電源電圧Ｖ＋は、リード端子Ｌ２６から供給される。

【0077】

図８に示す例では、リード端子Ｌ２７とオペアンプ２１の出力端子がワイヤ２３により直接接続されるとともに、抵抗２ｊの一端もワイヤ２３により直接接続されている。このような場合、ワイヤ同士の接触を避けるために、適宜、補助配線や中継チップを追加することができる。さらに中継チップ上に、ＥＳＤ保護素子を形成することも可能である。

【0078】

高電圧が印加するリード端子Ｌ２１は、他の端子から所定の寸法だけ離して配置する必要がある。そこで、第１のリード列の他のリード端子Ｌ２２、Ｌ２３、Ｌ２４は接続を形成しない状態となっている。

【0079】

リード端子Ｌ２１にさらに高い電圧が印加する場合には、第１の実施例で説明したように、樹脂封止によってダイパッド２６を半導体装置本体から露出しない構造とするのが好ましい。

【0080】

本実施例においても、オペアンプに特性向上のために追加したキャパシタは第２のチップ上に形成されているため、高電圧が印加される動作時においても、キャパシタが何らかの悪影響を受けることはない。その結果、高電圧の印加が可能で、安定的な信号処理が可能な半導体装置を実現することが可能となる。

【実施例4】

【0081】

次に第４の実施例について説明する。上記第２、第３の実施例で説明した半導体装置は、回路構成をさらに変更しても同様の効果を得ることができる。図９は本発明の第４の実施例の電圧検出回路の説明図である。

【0082】

図９に示すように、十分に大きな抵抗値を有する抵抗２ｌ（第１２の抵抗素子に相当）が、端子Ｎ１３に印加される高電圧を減圧する素子で、端子Ｎ１３は図１６に示すノードＮ３に接続する。抵抗２ｌの他端はオペアンプ２１の反転入力端子に接続するとともに抵抗２ｍ（第１３の抵抗素子に相当）に接続している。オペアンプ２１の非反転入力端子には、抵抗２ｎ（第１４の抵抗素子に相当）と抵抗２ｏ（第１５の抵抗素子に相当）の共通接続点が接続している。抵抗２ｎの他端にはリファレンス電圧ＲＥＦが、抵抗２ｏの他端には低位の電源電圧が印加されている。抵抗素子が形成されている第１のチップ１０ａとオペアンプが形成されている第２のチップ２０ａは、それぞれ別のチップで構成されているため、各チップ間はワイヤ２３により接続されている。

【0083】

抵抗２ｍは、オペアンプ２１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｍの一端はオペアンプ２１の反転入力端子に接続し、他端はオペアンプ２１の出力端子とともの出力端子ＯＵＴに接続されている。このオペアンプ２１の出力端子ＯＵＴは図１６に示す差動増幅回路３０４に接続され、差動増幅回路ではリファレンス電圧との差分を演算回路３０５に出力する。演算回路３０５はノードＮ３の電圧が一定となるように定電圧回路３０２へ制御信号を出力する。

【0084】

本発明では、第２のチップ２０ａにキャパシタ４ｅ（第５のキャパシタに相当）が形成されている。キャパシタ４ｅは、一端をオペアンプ２１の出力端子に接続し、他端をオペアンプ２１の反転入力端子に接続することで抵抗２ｍと並列接続され、発振安定性の向上を実現している。本実施例においても、上記第２の実施例同様、キャパシタ４ｂに相当するキャパシタは備えていない。

【0085】

図１０は、図９で説明した電圧検出回路を抵抗素子からなる第１のチップ１０ａとオペアンプとキャパシタからなる第２のチップ２０ａを用いて形成するためリードフレームに実装したときの接続構造を模式的に示している。

【0086】

図１０に示すように、抵抗素子が形成されている第１のチップ１０ａとオペアンプとキャパシタが形成されている第２のチップ２０ａがダイパッド２６上に実装されている。このリードフレームは、図面左側に４つのリード端子Ｌ２１～Ｌ２４（第１のリード列に相当）を備え、図面右側に４つのリード端子Ｌ２５～Ｌ２８（第２のリード列に相当）を備え、ダイバッド２６の吊りリードＬ２９、Ｌ３０がその間に延出している。この種のリードフレームは、半導体装置のリードフレームとして汎用的に使用されているものである。

【0087】

リード端子Ｌ２１は高電圧が印加される図１６に示すノードＮ３が接続される。抵抗２ｌと抵抗２ｍの直列回路は、他端をリード端子Ｌ２７に接続し、リード端子Ｌ２７は出力端子となる。抵抗２ｌと抵抗２ｍの共通接続点は、第２のチップ２０ａに形成されているオペアンプ２１の反転入力端子にワイヤ２３を用いて接続されている。抵抗２ｎと抵抗２ｏの共通接続点は、オペアンプ２１の非反転入力端子にワイヤ２３を用いて接続されている。抵抗２ｎの他方の端子は、リファレンス電圧に接続し、抵抗２ｏの他方の端子は、オペアンプの電源電位にうち低位の電源電位が接続するリード端子Ｌ２５に接続されている。

【0088】

またオペアンプ２１の出力端子は、第２のチップ２０ａに形成されているキャパシタ４ｄの一端に接続し、キャパシタ４ｅの他端がオペアンプ２１の反転入力端子に接続されている。その結果、オペアンプ２１の出力端子と反転入力端子間に、抵抗２ｍとキャパシタ４ｅが並列接続され、発振安定性の向上を実現することになる。キャパシタ４ｅとオペアンプ２１の接続は、内部配線により形成することができる。オペアンプ２１の電源端子のうち、高位の電源電圧Ｖ＋は、リード端子Ｌ２６から供給される。

【0089】

図１０に示す例では、リード端子Ｌ２７とオペアンプ２１の出力端子がワイヤ２３により直接接続されるとともに、抵抗２ｍの一端もワイヤ２３により直接接続されている。このような場合、ワイヤ同士の接触を避けるために、適宜、補助配線や中継チップを追加することができる。さらに中継チップ上に、ＥＳＤ保護素子を形成することも可能である。

【0090】

高電圧が印加するリード端子Ｌ２１は、他の端子から所定の寸法だけ離して配置する必要がある。そこで、第１のリード列の他のリード端子Ｌ２２、Ｌ２３、Ｌ２４は接続を形成しない状態となっている。

【0091】

リード端子Ｌ２１にさらに高い電圧が印加する場合には、第１の実施例で説明したように、樹脂封止によってダイパッド２６を半導体装置本体から露出しない構造とするのが好ましい。

【0092】

本実施例においても、オペアンプに特性向上のために追加したキャパシタは第２のチップ上に形成されているため、高電圧が印加される動作時においても、キャパシタが何らかの悪影響を受けることはない。その結果、高電圧の印加が可能で、安定的な信号処理が可能な半導体装置を実現することが可能となる。

【実施例5】

【0093】

次に第５の実施例について説明する。上記第１乃至第４の実施例で説明した半導体装置についてさらに高耐圧化を図ることが可能である。図１１に第５の実施例の説明図を示す。以下、第１の実施例で説明した半導体装置を例にとり説明する。

【0094】

本実施例は、第１のチップ１０の下に平板状の誘電体部材３０を積層していることを大きな特徴としている。この誘電圧部材３０は、例えば厚さ２００μｍ程度のセラミックスからなる平板基板を用いることができる。図１１は、図２に示す半導体装置のリード端子Ｌ１とリード端子Ｌ１０間を通る断面図を模式的に示している。ここでリード端子Ｌ１は高電圧が印加されるリード端子である。リード端子Ｌ１０はリード端子Ｌ１に入力する電圧より低い電位に接続しているリード端子に相当する。

【0095】

図１１に示すように、リード端子Ｌ１とリード端子Ｌ１０との間には、第１のチップ１０の容量Ｃ１０、誘電体部材３０の容量Ｃ３０、第２のチップ２０の容量Ｃ２０が直列に接続する構成となっている。ここで第１のチップ１０の容量とは、半導体基板上に絶縁膜（酸化膜等）を介して形成された抵抗素子の電極パッド、抵抗パターン等により形成される容量となる。第２のチップＣ２０の容量も同様で、半導体基板上に形成されるオペアンプの電極パッド、不純物領域等の容量やキャパシタの容量となる。誘電体部材の容量Ｃ３０は、平板基板の厚さ、大きさ、素材に特有の誘電率により決まる容量値となる。この平板状の誘電体部材の容量Ｃ３０は、誘電体部内の厚さを適宜所望の厚さとすることで、容量分圧効果が得られる程度の大きさに設定することができる。

【0096】

その結果、第１のチップ１０に高電圧が印加された場合、第１のチップ１０の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。

【0097】

このような誘電体部材の配置は、上述の第２の実施例で説明した半導体装置についても適用可能である。

【実施例6】

【0098】

次に第６の実施例について説明する。本実施例においても上記第１乃至第４の実施例で説明した半導体装置について高耐圧化を図ることが可能である。図１２は、上記第５の実施例の変形例の説明図である。リード端子Ｌ１とリード端子Ｌ１０との間には、第１のチップ１０の容量Ｃ１０、誘電体部材３０の容量Ｃ３０、第２のチップ２０の容量Ｃ２０が直列に接続するため、図１２に示すように、平板状の誘電体部材３０を第２のチップ２０の下に積層してもよい。この場合、第１のチップＣ１の厚さを４００μｍとし、第２のチップＣ２の厚さを２００μｍとしている。

【0099】

本実施例においても、平板状の誘電体部材３０を付加することで第１のチップ１０に高電圧が印加された場合、第１のチップ１０の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。このような誘電体部材の配置は、上述の第２の実施例で説明した半導体装置についても適用可能である。

【実施例7】

【0100】

次に第７の実施例について説明する。上記第５の実施例および第６の実施例では、ダイパッド６をフローティング状態とし、第２のチップ２０を介して低電位とした場合について説明した。しかし、第１の実施例のリード端子の配列は、ダイパッド６の吊りリードＬ３、Ｌ１１が第２のリード列に延出する構造となっており、このダイパッド１を低電位に接続しても十分な沿面距離を保つことが可能となる。

【0101】

図１３はリード端子Ｌ１とリード端子Ｌ１１間を通る断面図を模式的に示している。この場合も、リード端子Ｌ１とリード端子Ｌ１１との間には、第１のチップ１０の容量Ｃ１０と誘電体部材３０の容量Ｃ３０が直列に接続する構成となる。このように構成することで、上記同様、第１のチップＣ１０に高電圧が印加された場合、第１のチップ１０の容量に加わる電圧が分圧により低減され、半導体装置の高耐圧化を実現することが可能となる。

【0102】

なお、本実施例においては、上記第２乃至第５の実施例で説明した例では吊りリード端子Ｌ２９はリード端子Ｌ１と十分な距離を取ることができないので、本実施例の適用は難しい。

【0103】

上記誘電体部材３０の代わりに、第１のチップ１０あるいは第２のチップ２０の裏面に、絶縁性の樹脂層を一体形成しておき、この樹脂層を平板状の誘電体部材として使用することも可能である。

【0104】

以上本発明の実施例について説明したが本発明は上記実施例に限定されるものでないことは言うまでもない。例えば、キャパシタとオペアンプとを接続する際、内部配線により接続する例について説明したが、ワイヤその他の接続方法により接続することも可能である。

【符号の説明】

【0105】

１、２１:オペアンプ、２、２２：抵抗、３、２３：ワイヤ、４、２４：キャパシタ、５、２５：補助配線、６、２６：ダイパッド、７、２７：樹脂層、８、２８：中継チップ、９、２９：半導体装置本体、１０、１０ａ：第１のチップ、２０、２０ａ：第２のチップ、３０：誘電体部材、１００：モータ管王回路、１０１：昇圧インバータ、１０２：平滑コンデンサ、１０３：インバータ回路、１０４：電圧検出回路、２００：電圧検出回路、２０１：オペアンプ、２０２：抵抗、３００：高電圧ブロック、３０１：電源回路、４００：電圧検出回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】