特許 7239250 基準電圧発生回路、および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-03-06

(45)【発行日】2023-03-14

(54)【発明の名称】基準電圧発生回路、および半導体装置

(51)【国際特許分類】

   G05F 3/30 20060101AFI20230307BHJP

   G05F 1/56 20060101ALI20230307BHJP

【ＦＩ】

G05F3/30

G05F1/56 310E

G05F1/56 310F

【請求項の数】 6

(21)【出願番号】P 2019067442

(22)【出願日】2019-03-29

(65)【公開番号】P2020166648

(43)【公開日】2020-10-08

【審査請求日】2022-01-25

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】谷川 博之

【審査官】東 昌秋

(56)【参考文献】

【文献】特開２００４－３１８６０４（ＪＰ，Ａ）

【文献】国際公開第２０１１／０１６１５３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００６／０１５２２０６（ＵＳ，Ａ１）

【文献】特開２００５－３２７０２７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ ３／００－３／３０

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

第１の導通面積を有する第１のダイオードと、
前記第１の導通面積より大きな第２の導通面積を有する第２のダイオードと、
前記第１のダイオードに基づく電圧と前記第２のダイオードに基づく電圧とを用いて基準電圧を生成する生成部と、
前記生成部の出力と前記第２のダイオードとの間に接続された分圧抵抗の接続点と、前記生成部の出力と、の間に接続された第１の容量と、
一端が前記第１のダイオードに接続された第１の抵抗と、
を含み、
前記分圧抵抗が、一端が前記第２のダイオードに接続された第２の抵抗、および一端が前記第２の抵抗の他端に接続された第３の抵抗を備え、
前記生成部が、一方の入力端子が前記第１のダイオードと前記第１の抵抗との接続点に接続され、他方の入力端子が前記第２の抵抗と前記第３の抵抗の接続点に接続された演算増幅器、およびゲートが前記演算増幅器の出力に接続され、前記基準電圧を出力するドレインが前記第１の抵抗の他端および前記第３の抵抗の他端に接続された第１の電界効果トランジスタを備え、
前記第１の容量は、前記第１の電界効果トランジスタのドレインと、前記第２の抵抗と前記第３の抵抗の接続点との間に接続される
基準電圧発生回路。

【請求項2】

請求項１に記載の基準電圧発生回路と、
前記基準電圧発生回路の出力に入力端が接続された低域通過濾波器と、
前記低域通過濾波器の出力端に接続されるとともに、前記基準電圧発生回路で生成された基準電圧に基づいて外部電源の電圧を変換して出力する電圧変換部と、を含む
半導体装置。

【請求項3】

請求項１に記載の基準電圧発生回路と、
前記基準電圧発生回路で生成された基準電圧に基づいて外部電源の電圧を変換して出力する電圧変換部と、を含み、
前記電圧変換部は、前記基準電圧発生回路の出力と前記電圧変換部の出力とを比較する比較回路、および前記外部電源と前記比較回路の出力との間に接続された第２の容量を備える
半導体装置。

【請求項4】

前記電圧変換部は、ソースが前記外部電源に接続され、ゲートが前記比較回路の出力に接続され、ドレインが前記電圧変換部の出力とされた第２の電界効果トランジスタをさらに備え、
前記第２の容量は前記外部電源と前記第２の電界効果トランジスタのゲートの間に接続される
請求項３に記載の半導体装置。

【請求項5】

前記電圧変換部は、前記第２の電界効果トランジスタのゲートと前記ドレインの間に接続された位相補償回路をさらに備える
請求項４に記載の半導体装置。

【請求項6】

前記基準電圧発生回路の出力に接続されたバッファ回路と、
前記バッファ回路の出力と前記電圧変換部の入力との間に接続された低域通過濾波器と、をさらに含む
請求項３から請求項５のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基準電圧発生回路、および半導体装置に関する。

【背景技術】

【0002】

従来、半導体装置においては、消費電力の低減、プロセス微細化に伴う酸化膜の耐圧改善、電源電圧の安定化等の課題に対応するために、外部電源電圧を半導体装置の内部で必要とする電源電圧に降圧して用いること（以下、「内部降圧」という場合がある）が一般的に行われている。内部降圧に用いられる回路は、周囲温度、製造プロセス、外部電源電圧等が変動しても一定の電圧を供給する機能を有する基準電圧回路と、該基準電圧回路の出力電圧を参照電圧として目標の内部降圧電圧を発生するレギュレータ回路とを組み合わせて構成する。また、基準電圧回路には、原理的に温度依存性を極めて小さく補償することが可能なバンドギャップ回路を使用することも一般的に行われている。

【0003】

上記バンドギャップ回路を用いた半導体装置の従来技術の一例として、特許文献１の図１には、スタンドバイ信号の反転信号に接続されたＰチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下「ＰＭＯＳ」）１ａ、ドライバとしての機能を有するＰＭＯＳ１ｂ、差動接続されたｎｐｎ型バイポーラトランジスタ１ｃ、１ｄ（１ｃはＸ個のｎｐｎトランジスタで構成される）、抵抗１ｇ、１ｈ、１ｉ、基準電圧をゲイン１で出力するオペアンプ１ｅ、およびｎｐｎ型バイポーラトランジスタ１ｃ、１ｄの出力を差動増幅するオペアンプ１ｆを備えたスタートアップ回路が開示されている。特許文献１に開示されたスタートアップ回路では、ｎｐｎ型バイポーラトランジスタ１ｃ、１ｄを用いたバンドギャップにより、温度変動、電源変動に対して耐性のある基準電圧を生成することができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００４－３１８６０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来技術に係るバンドギャップ回路においては、外部電圧が過渡的に変動すると、特許文献１に係るドライバ用ＰＭＯＳ１ｂの容量結合により出力電圧が降下したり、あるいは差動増幅用のオペアンプ１ｆの応答が追随できずに出力電圧（すなわち、基準電圧）にオーバーシュートが発生したりする場合がある。特に外部電源の電圧範囲が広い場合には、想定される過渡的な外部電源の電圧変動も大きいため、出力電圧（基準電圧）の変動が顕著になり、その電圧を参照電圧とするレギュレータ出力の電圧変動も大きくなる。その結果、レギュレータ出力の電圧（例えば、降圧電圧や内部電圧）供給先の素子の素子耐圧を越えたり、降圧電圧（内部電圧）の供給先の回路動作が困難になったりするという課題があった。また、繰り返し過渡的な外部電源の電圧変動を受ける場合には、バンドギャップ回路の出力電圧が繰り返し変動して、レギュレータ回路のアンプの応答が追随できずに出力電圧が上昇し続けるという課題があった。

【0006】

本発明は、上述した課題を解決するためになされたものであり、外部電圧が変動しても、出力電圧の変動が抑制される基準電圧発生回路、および半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る基準電圧発生回路は、第１の導通面積を有する第１のダイオードと、前記第１の導通面積より大きな第２の導通面積を有する第２のダイオードと、前記第１のダイオードに基づく電圧と前記第２のダイオードに基づく電圧とを用いて基準電圧を生成する生成部と、前記生成部の出力と前記第２のダイオードとの間に接続された分圧抵抗の接続点と、前記生成部の出力と、の間に接続された第１の容量と、一端が前記第１のダイオードに接続された第１の抵抗と、を含む。前記分圧抵抗が、一端が前記第２のダイオードに接続された第２の抵抗、および一端が前記第２の抵抗の他端に接続された第３の抵抗を備え、前記生成部が、一方の入力端子が前記第１のダイオードと前記第１の抵抗との接続点に接続され、他方の入力端子が前記第２の抵抗と前記第３の抵抗の接続点に接続された演算増幅器、およびゲートが前記演算増幅器の出力に接続され、前記基準電圧を出力するドレインが前記第１の抵抗の他端および前記第３の抵抗の他端に接続された第１の電界効果トランジスタを備え、前記第１の容量は、前記第１の電界効果トランジスタのドレインと、前記第２の抵抗と前記第３の抵抗の接続点との間に接続される。

【0008】

本発明に係る半導体装置は、上記の基準電圧発生回路と、前記基準電圧発生回路の出力に入力端が接続された低域通過濾波器と、前記低域通過濾波器の出力端に接続されるとともに、前記基準電圧発生回路で生成された基準電圧に基づいて外部電源の電圧を変換して出力する電圧変換部と、を含むものである。

【0009】

本発明に係る他の形態の半導体装置は、上記の基準電圧発生回路と、前記基準電圧発生回路で生成された基準電圧に基づいて外部電源の電圧を変換して出力する電圧変換部と、を含み、前記電圧変換部は、前記基準電圧発生回路の出力と前記電圧変換部の出力とを比較する比較回路、および前記外部電源と前記比較回路の出力との間に接続された第２の容量を備えるものである。

【発明の効果】

【0010】

本発明によれば、外部電圧が変動しても、出力電圧の変動が抑制される基準電圧発生回路、および半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0011】

【図1】実施の形態に係る半導体記憶装置の構成の一例を示すブロック図である。

【図2】第１の実施の形態に係る半導体装置の構成の一例を示す回路図である。

【図3】第１の実施の形態に係る半導体装置の各部の動作波形を示すタイムチャートである。

【図4】第２の実施の形態に係る半導体装置の構成の一例を示す回路図である。

【図5】第２の実施の形態に係る半導体装置の各部の動作波形を示すタイムチャートである。

【図6】第３の実施の形態に係る半導体装置におけるレギュレータ回路の構成の一例を示す回路図である。

【図7】第３の実施の形態に係る半導体装置の各部の動作波形を示すタイムチャートである。

【発明を実施するための形態】

【0012】

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では本発明に係る半導体装置として電圧変換回路を例示し、該電圧変換回路を含む半導体装置として半導体記憶装置を例示して説明する。また、以下の実施の形態では、電圧変換回路として降圧回路を例示して説明する。

【0013】

［第１の実施の形態］
図１から図３を参照して、本実施の形態に係る基準電圧発生回路および半導体装置について説明する。図１は、本実施の形態に係る半導体記憶装置１００を示している。図１に示すように、半導体記憶装置１００は、半導体装置５０（図１では「電圧変換回路」と表記）、および内部回路６０を含んで構成されている。図１に示すように、半導体装置５０は内部回路６０とともに半導体装置内に設けられ、外部電源の電圧ＶＣＣ（以下、「外部電圧ＶＣＣ」という場合がある）を内部電源の電圧ＶＤＤ（以下、「内部電圧ＶＤＤ」という場合がある）まで降下させて内部回路６０に供給する。本実施の形態に係る基準電圧発生回路は半導体装置５０の内部に設けられている。図１に示すように、本実施の形態に係る内部回路６０はメモリ回路であり、一例として、書込読出制御回路、内部電源回路、Ｉ／Ｏ回路、デコーダ回路、メモリアレイ、センス回路等を含んで構成されている。なお、内部回路６０内の内部電源回路は、半導体装置５０からの内部電圧ＶＤＤを受け、内部回路６０の各回路ブロックへの分配等を行う回路である。ここで、各電圧値の一例をあげれば、外部電圧ＶＣＣは例えば３．３Ｖとされ、内部電圧ＶＤＤは例えば１．５Ｖとされる。

【0014】

図２を参照して、本実施の形態に係る半導体装置５０についてより詳細に説明する。図２に示すように、半導体装置５０は、バンドギャップ回路５１、バッファ回路５２、およびレギュレータ回路５３を含んで構成されている。バンドギャップ回路５１、バッファ回路５２、レギュレータ回路５３の各々には、外部電圧ＶＣＣが供給されている。バンドギャップ回路５１が、本発明に係る基準電圧発生回路の一例である。

【0015】

バンドギャップ回路５１は、レギュレータ回路５３で用いる基準電圧ＶＢＧＲを生成する回路である。図２に示すように、バンドギャップ回路５１は、オペアンプ４、ＰＭＯＳであるドライバ３、ダイオード１ｃ、２ｃ、抵抗１ａ、２ａ、２ｂ、および容量５を備えている。図２に示すように、ダイオード２ｃは、複数のダイオードを並列に接続して構成されている。また、容量５は、ドライバ３のドレインと、抵抗２ａ、２ｂの接続点との間に接続されている。

【0016】

バッファ回路５２は、オペアンプ７、および抵抗６ａ、６ｂを備えている。バッファ回路５２は、レギュレータ回路５３への動作ノイズの影響を抑制するために、基準電圧ＶＢＧＲをバッファした基準電圧ＶＢＧＲＢＦを発生する。オペアンプ７はユニティゲインアンプを構成しているので、基準電圧ＶＢＧＲＢＦは基準電圧ＶＢＧＲに等しい。基準電圧ＶＢＧＲＢＦは抵抗６ａ、６ｂで分圧され、基準電圧ＶＢＧＲＤとしてレギュレータ回路５３に供給される。なお、バッファ回路５２は特にノイズに留意する場合等に設ければよいもので、必須の回路ではない。

【0017】

レギュレータ回路５３は、オペアンプ１０および抵抗９ａ、９ｂを備えている。オペアンプ１０は、基準電圧ＶＢＧＲＤを参照電圧、内部電圧ＶＤＤを抵抗９ａ、９ｂで分圧し帰還させた電圧を比較電圧として両者を比較することにより内部電圧ＶＤＤを制御し、目的とする降圧電圧である内部電圧ＶＤＤを出力する。

【0018】

ここで、バンドギャップ回路５１の出力電圧である基準電圧ＶＢＧＲは、ダイオード２ｃを構成するダイオードが、ダイオード１ｃの８個分とした場合、以下に示す（式１）で表される。
VBGR=(R2a/R2b)×(kT/q)×ln(8×R2a/R1a)+VBE1 ・・・ （式１）
ここで、R1aは抵抗1aの抵抗値、R2aは抵抗2aの抵抗値、R2bは抵抗2bの抵抗値、VBE1はダイオード１ｃの両端にかかる電圧、Tは絶対温度、lnは自然対数である。基準電圧ＶＢＧＲの具体的な電圧値は、一例として１．２Ｖである。

【0019】

（式１）の右辺第１項の温度係数は正、右辺第２項（VBE1）の温度依存性は負となっている。従って、右辺第１項の温度係数と、右辺第２項の温度依存性とが一致するように抵抗値R1a,R2a,R2bを調整することによって、基準電圧ＶＢＧＲが温度依存性を持たないように、または温度依存性が許容範囲内となるように調整することができる。

【0020】

ここで、図２では特に区別していないが、レギュレータ回路５３における動作ノイズの影響を受けないように、外部電圧ＶＣＣはバンドギャップ回路５１およびバッファ回路５２のＶＣＣと、レギュレータ回路５３のＶＣＣとに分離されている。分離は各々のＶＣＣを別の電源パッドに接続することによって実現される。また、外部電圧ＶＣＣにおける比較的短期間の電圧変動を緩和するために、バンドギャップ回路５１およびバッファ回路５２のＶＣＣの前段にローパスフィルタを追加する場合もある。なお、バンドギャップ回路５１およびバッファ回路５２のＶＣＣと、レギュレータ回路５３のＶＣＣの分離は、ノイズの影響等を勘案して必要に応じて行えばよく、必須の構成ではない。

【0021】

次に、図３を参照して、半導体装置５０の動作について説明する。図３は外部電圧ＶＣＣの変動に対する半導体装置５０の各部の動作波形を示すタイムチャートであり、図３（ａ）は図２に示す容量５がない場合、図３（ｂ）は容量５がある場合を示している。図３（ａ）、（ｂ）において＜１＞は外部電圧ＶＣＣの波形を、＜２＞はオペアンプ４の入力ノード（すなわち、図２に示すノードＮ１、およびＮ２）の波形を、＜３＞は基準電圧ＶＢＧＲの波形を、＜４＞は内部電圧ＶＤＤの波形を各々示している。また、図３＜１＞に示すように、本例では、外部電圧ＶＣＣにおいて、変動期間Ｔ１（一例としてＴ１＝２μｓ（マイクロ秒）程度の期間）の比較的長期間の変動が発生したものとしている。また、外部電圧ＶＣＣの変動範囲は、ＶＣＣｍｉｎとＶＣＣｍａｘとの間の範囲である。

【0022】

図３（ａ）＜２＞に示すように、オペアンプ４の入力であるノードＮ１とＮ２の電圧は、外部電圧ＶＣＣが下降するときには、抵抗１ａの抵抗値、抵抗２ａの抵抗値に応じた傾きで下降する。ノードＮ１の電圧とノードＮ２の電圧の差分によりＰＭＯＳであるドライバ３がオン状態になり、基準電圧ＶＢＧＲも降下していく。一方、外部電圧ＶＣＣが上昇するときには、オペアンプ４の応答の遅れによりＰＭＯＳであるドライバ３のゲート電圧の上昇が遅れるため、基準電圧ＶＢＧＲが急上昇する。

【0023】

また、ノードＮ１とノードＮ２とが等しい電圧になっても依然としてドライバ３がオンのため、外部電圧ＶＣＣに連動して基準電圧ＶＢＧＲがなお上昇する。外部電圧ＶＣＣの上昇が停止すると基準電圧ＶＢＧＲの上昇も停止し、その際のノードＮ１の電圧とノードＮ２の電圧との差分（図３に示す差分ΔＶ４）によってドライバ３がオフ状態となると、抵抗１ａと抵抗２ａの電流経路で放電して基準電圧ＶＢＧＲが目標値まで下降する。

【0024】

ここで、一般にレギュレータ回路５３は消費電力を抑制するために放電能力を小さく設計することが多いので、基準電圧ＶＢＧＲが下降しているときは、レギュレータ回路５３の出力である内部電圧ＶＤＤは抵抗９ａ、９ｂの経路からわずかしか放電せず、図３（ａ）＜４＞に示すように電圧降下が小さい。一方、基準電圧ＶＢＧＲが上昇してオペアンプ１０が動作すると、電流供給能力の高いオペアンプ１０のドライバ（図示省略）から電荷が供給されて、図３（ａ）＜４＞に示すように内部電圧ＶＤＤが急上昇する。

【0025】

基準電圧ＶＢＧＲが下降に転ずるとオペアンプ１０のドライバ（図示省略）は停止し、内部電圧ＶＤＤのノードは抵抗９ａ、９ｂの経路から放電して、内部電圧ＶＤＤの目標値に近づく。基準電圧ＶＢＧＲの変動の最大値が大きいほど、内部電圧ＶＤＤのオーバーシュートは大きくなる。以上の動作によって、内部電圧ＶＤＤはＶＤＤｍａｘを越える範囲まで変動する。なお、ＶＤＤｍｉｎは内部電圧ＶＤＤの目標値の下限を、ＶＤＤｍａｘは目標値の上限を示している。また、図３（ａ）＜４＞で内部電圧ＶＤＤのオーバーシュートとは、内部電圧ＶＤＤがＶＤＤｍａｘを越えて振動している部分をいう。

【0026】

これに対し容量５がある場合は、容量５の作用によって、基準電圧ＶＢＧＲの変動を安定化させるとともに、図３（ｂ）＜２＞に示すようにノードＮ１の電圧変動を抑える一方、ノードＮ２の電圧変動は大きく変えずに、ノードＮ１とノードＮ２との間の電位差である差分ΔＶ４を大きく確保することでオペアンプ４の差動増幅機能を強め、基準電圧ＶＢＧＲの振動を抑えている。基準電圧ＶＢＧＲの変動が抑えられたことで、レギュレータ回路５３の出力である内部電圧ＶＤＤのオーバーシュートも緩和される（オーバーシュートが、ＶＤＤｍａｘ以内に収まっている）。

【0027】

以上詳述したように、本実施の形態に係る基準電圧発生回路、および半導体装置によれば、容量５を備えたことによって基準電圧ＶＢＧＲの安定化と、オペアンプ４の増幅利得の改善が同時に実現されるため、レギュレータ回路５３の出力である内部電圧ＶＤＤの出力変動を目標の電圧範囲に収めることが可能となる。

【0028】

［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体装置について説明する。図４（ａ）に示すように、本実施の形態に係る半導体装置５０Ａは、上記実施の形態に係る半導体装置５０に対して、バッファ回路５２の出力である基準電圧ＶＢＧＲＤにローパスフィルタ１１（低域通過濾波器、図４（ａ）では「ＬＰＦ」（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）と表記）が追加されている。また、外部電圧ＶＣＣにノイズ除去のためのローパスフィルタ５４が追加され、ローパスフィルタ５４を通過後の電圧である外部電圧ＡＶＣＣが、バンドギャップ回路５１およびバッファ回路５２の各々に供給されている。その他の構成については半導体装置５０と同様なので、同様の構成には同じ符号を付して詳細な説明を省略する。なお、レギュレータ回路５３に外部電圧ＡＶＤＤを供給しても良い。

【0029】

図４（ｂ）はローパスフィルタ１１の構成の一例を示している。図４（ｂ）に示すように、ローパスフィルタ１１は抵抗１２および容量１３を備えた積分回路で構成され、入力端子ＶＢＧＲＤ＿ＩＮと、出力端子ＶＢＧＲＤ＿ＯＵＴを備えている。

【0030】

図５を参照して、半導体装置５０Ａの動作について説明する。図５は外部電圧ＶＣＣの変動に対する半導体装置５０Ａの各部の動作波形を示すタイムチャートであり、図５（ａ）は図４に示すローパスフィルタ１１がない場合、図５（ｂ）はローパスフィルタ１１がある場合を各々示している。図５（ａ）、（ｂ）において＜１＞は外部電圧ＶＣＣ、ＡＶＣＣの波形を、＜２＞は基準電圧ＶＢＧＲＤの波形を、＜３＞は内部電圧ＶＤＤの波形を各々示している。また、図５＜１＞に示すように、本例では、外部電圧ＶＣＣに変動期間Ｔ２（一例としてＴ２＝５００ｎｓ（ナノ秒）程度の期間）の比較的短期間の変動が繰り返し発生したものとしている。また、外部電圧ＶＣＣの変動範囲は、ＶＣＣｍｉｎとＶＣＣｍａｘとの間の範囲である。

【0031】

図５＜１＞に示すように、ローパスフィルタ５４の作用によって、外部電圧ＡＶＣＣの変動は外部電圧ＶＣＣの変動と比較して小さくなっている。しかしながら、外部電圧ＡＶＣＣの変動が小さくなっても、バンドギャップ回路５１の出力である基準電圧ＶＢＧＲには依然変動が発生しており、図５（ａ）＜２＞に示すように、バッファ回路５２の出力である基準電圧ＶＢＧＲＤにはさらにオペアンプ７の応答による作用も加味された振動が発生する。

【0032】

基準電圧ＶＢＧＲＤが変動すると、レギュレータ回路５３においては、平均電圧より高い基準電圧ＶＢＧＲＤを繰り返し受けた時に、オペアンプ１０の電流供給能力の高いドライバ（図示省略）から繰り返し電荷が供給され、内部電圧ＶＤＤが次第に上昇する。図５（ａ）＜３＞に示すように、内部電圧ＶＤＤが許容電圧の上限ＶＤＤｍａｘを越えると、素子耐圧を越えたり、降圧電圧供給先の回路動作が困難になったりする。

【0033】

上記に対し、ローパスフィルタ１１がある場合の動作は以下のようになる。すなわち、基準電圧ＶＢＧＲＤをローパスフィルタ１１に通すことで、レギュレータ回路５３の参照電圧である出力端子ＶＢＧＲＤ＿ＯＵＴの電圧の変動は、図５（ｂ）＜２＞に示すように小さくなる。平均電圧より高い出力端子ＶＢＧＲＤ＿ＯＵＴの電圧を繰り返し受けた時に、オペアンプ１０の電流供給能力の高いドライバ（図示省略）から繰り返し電荷が供給される期間と供給速度は図５（ａ）の場合より小さくなるため、図５（ｂ）＜３＞に示すように、内部電圧ＶＤＤの許容電圧の上限ＶＤＤｍａｘを越えないように内部電圧ＶＤＤの上昇を抑えることができる。

【0034】

一方、出力端子ＶＢＧＲＤ＿ＯＵＴの電圧は、オペアンプ１０の入力段のＦＥＴのゲートの充電にのみ使用されるので、ローパスフィルタ１１の電流供給能力は小さくて良い。そのため、抵抗１２の抵抗値を大きく設定できるので、ローパスフィルタ１１の回路面積を十分小さくすることができ、レイアウト面積の抑制にも資する。

【0035】

以上詳述したように、本実施の形態に係る半導体装置によれば、比較的短期間で繰り返す外部電源の電圧変動を受けても、回路面積の大幅な増大を抑制しつつ内部（降圧）電圧ＶＤＤのオーバーシュートを抑えることができるので、半導体装置を安定して動作させることができる。

【0036】

［第３の実施の形態］
図６および図７を参照して、本実施の形態について説明する。本実施の形態に係る半導体装置は、上述した半導体装置５０Ａ（図４）においてレギュレータ回路５３をレギュレータ回路５３Ａに置き換え、ローパスフィルタ１１を省略したものである。従って、半導体装置５０Ａと同様の構成については同じ符号を参照することとし、図示を省略する。

【0037】

図６は本実施の形態に係るレギュレータ回路５３Ａの回路図を示している。図６に示すように、レギュレータ回路５３Ａは、比較回路１４、ドライバ（ＰＭＯＳ）１５、容量１６、１８、抵抗９ａ、９ｂ、１７を備えている。レギュレータ回路５３Ａは基準電圧ＶＢＧＲＤ（図４参照）を入力とし、ドライバ１５のドレインを出力端子として、内部電圧ＶＤＤを出力する。

【0038】

比較回路１４は、基準電圧ＶＢＧＲＤと、内部電圧ＶＤＤを抵抗９ａおよび９ｂで分圧した分圧電圧とを比較し、その結果に基づいてドライバ１５のゲートを制御するコンパレータである。容量１６および抵抗１７は、比較回路１４、ドライバ１５、抵抗９ａ、９ｂで形成される負帰還回路の位相補償用に設けられている。容量１８の機能については後述する。レギュレータ回路５３でも出力段にはドライバ１５に相当するＰＭＯＳが設けられているので、レギュレータ回路５３Ａとレギュレータ回路５３の相違点は、容量１６、１８、抵抗１７の有無であり、後述するように、容量１６および抵抗１７は容量１８の接続に起因するので、本質的な相違点は容量１８の有無である。

【0039】

図７を参照して、本実施の形態に係る半導体装置（以下、「本半導体装置」）の動作について説明する。図７は本半導体装置の外部電圧ＶＣＣの変動に対する各部の動作波形を示すタイムチャートであり、図７（ａ）はレギュレータ回路として図４に示すレギュレータ回路５３を用いた場合、図７（ｂ）は図６に示すレギュレータ回路５３Ａを用いた場合を各々示している。図７（ａ）、（ｂ）において＜１＞は外部電圧ＶＣＣ、ＡＶＣＣの波形を、＜２＞は基準電圧ＶＢＧＲＤの波形を、＜３＞は内部電圧ＶＤＤの波形を各々示している。また、図７＜１＞に示すように、本例では、外部電圧ＶＣＣに変動期間Ｔ２（一例としてＴ２＝５００ｎｓ（ナノ秒）程度の期間）の比較的短期間の変動が繰り返し発生したものとしている。また、外部電圧ＶＣＣの変動範囲は、ＶＣＣｍｉｎとＶＣＣｍａｘとの間の範囲である。

【0040】

図７＜１＞に示すように、ローパスフィルタ５４の作用によって、外部電圧ＡＶＣＣの振動は外部電圧ＶＣＣの振動より小さく収まっている。その結果、図７＜２＞に示すように、基準電圧ＶＢＧＲＤの振動も図５（ａ）＜２＞に示した振動よりも小さく収まっている。以上の内容は、図７（ａ）、（ｂ）に共通の内容である。

【0041】

ここで、特に半導体装置のスタンドバイ（待機）時において、内部電圧ＶＤＤの電位を維持する用途のレギュレータ回路においては、抵抗９ａ、９ｂの抵抗値を大きくし、比較回路１４の応答速度を遅くして消費電流を削減する場合がある。このような用途のレギュレータ回路の場合、高温環境に晒された場合や、製造プロセスにおいてＰＭＯＳの閾値が低く仕上がった場合に、基準電圧ＶＢＧＲＤが変動して平均電圧より高い電圧を繰り返し受けると、たとえ基準電圧ＶＢＧＲＤの振動が小さくても、ＰＭＯＳであるドライバ１５をオフにしきれず、出力電圧である内部電圧ＶＤＤがしだいに上昇する場合がある。これを図示したのが図７（ａ）＜３＞であり、レギュレータ回路５３の場合は内部電圧ＶＤＤがこのような波形になる。

【0042】

これに対し、図７（ｂ）＜３＞はレギュレータ回路５３Ａの内部電圧ＶＤＤの変動を示している。レギュレータ回路５３Ａでは、外部電圧ＡＶＣＣとドライバ１５のゲートとの間に容量１８を接続することによって、外部電圧ＡＶＣＣの上昇に連動させてドライバ１５のゲートを上昇させ、ＰＭＯＳであるドライバ１５をオフにする。その結果、比較回路１４の応答速度によらずＰＭＯＳであるドライバ１５を直接オフさせることができるので、図７（ｂ）＜３＞に示すように、出力である内部電圧ＶＤＤの上昇を抑えることができる。

【0043】

ここで、容量１８を接続することによってレギュレータ回路５３Ａの位相余裕が減少する場合には、位相補償を行ってもよい。容量１６および抵抗１７は、この位相補償のために設けられている。ただし、位相補償用の容量１６の容量値を増やすと、容量１８との容量結合により、ＰＭＯＳであるドライバ１５をオフするのに十分なゲート電圧が得られなくなる場合がある。その場合は、位相補償用の抵抗１７の抵抗値を増加させることによって位相余裕を確保し、容量１６の容量値を抑えるようにすればよい。

【0044】

以上詳述したように、本実施の形態に係る半導体装置によれば、スタンドバイ（待機）用途のような低消費電力型のレギュレータ回路であっても、比較的短期間の外部電圧変動を繰り返し受けたときに、回路面積の増大を抑制しつつ内部（降圧）電圧ＶＤＤのオーバーシュートを抑えることができる。

【0045】

なお、上記各実施の形態では、各実施の形態に係る構成を個別に説明したが、本発明に各実施の形態を個別に適した形態のみならず、２つ以上の実施の形態を組み合わせて構成した形態としてもよい。例えば、実施の形態１から実施の形態３をすべて適用した形態としてもよい。

【符号の説明】

【0046】

１ａ 抵抗
１ｃ ダイオード
２ａ、２ｂ 抵抗
２ｃ ダイオード
３ ドライバ
４ オペアンプ
５ 容量
６ａ、６ｂ 抵抗
７ オペアンプ
９ａ、９ｂ 抵抗
１０ オペアンプ
１１ ローパスフィルタ
１２ 抵抗
１３ 容量
１４ 比較回路
１５ ドライバ
１６ 容量
１７ 抵抗
１８ 容量
５０、５０Ａ 半導体装置
５１ バンドギャップ回路
５２ バッファ回路
５３、５３Ａ レギュレータ回路
５４ ローパスフィルタ
６０ 内部回路
１００ 半導体記憶装置
ＶＢＧＲ、ＶＢＧＲＢＦ、ＶＢＧＲＤ 基準電圧
ＶＣＣ 外部電圧
ＡＶＣＣ 外部電圧
ＶＤＤ 内部電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】